CN104838501A - 具有超结构造的纵型mosfet的半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供具有超结构造的纵型MOSFET的半导体装置及其制造方法。半导体装置的制造方法为，准备在基板(11)上形成有第一半导体层(12)的半导体基板(10)，在上述第一半导体层形成第一凹部(12a)，在上述第一凹部内的上述第一半导体层上形成多个沟槽(15)，使填埋上述各沟槽内以及上述第一凹部内的第二半导体层(16)外延生长，形成具有由上述各沟槽内的上述第二半导体层与多个沟槽间的上述第一半导体层构成的PN柱的SJ构造，在上述SJ构造上形成通道层(17)和与该通道层相接的源极区域(18)，在上述通道层上经由栅极绝缘膜(22)形成栅极电极(23)，并形成与上述源极区域连接的源极电极(25)，在上述基板的背面形成漏极电极(26)，由此形成纵型MOSFET。

Description

具有超结构造的纵型MOSFET的半导体装置及其制造方法
本申请基于2012年12月7日提出的日本申请号2012-268412号、2012年12月7日提出的日本申请号2012-268413号、以及2013年10月25日提出的日本申请号2013-222256号，将这些申请的记载内容援用于本申请。
技术领域
本发明涉及具备超结(以下称作SJ)构造的纵型MOSFET的半导体装置及其制造方法，该SJ构造为，在形成于第一半导体层的沟槽内使第二半导体层外延生长而形成SJ构造。
背景技术
一直以来，已知一种具有n型柱与p型柱交替地反复形成的SJ构造的半导体装置(例如，参照专利文献1)。在制造SJ构造的半导体装置时，例如图9(a)所示，使用在n+型硅基板J1的表面上外延生长了n-型层J2的半导体基板J3来进行。如图9(b)所示，在n-型层J2形成了沟槽J4之后，如图9(c)所示，在该沟槽J4内使p-型层J5外延生长。然后，如图10(a)所示，通过表面的平坦化研磨来除去形成于沟槽J4之外的p-型层J5而使p-型层J5仅残留在沟槽J4内。由此，形成具有由n-型层J2构成的n型柱与由p-型层J5构成的p型柱交替地反复的PN柱的SJ构造。
之后，如图10(b)所示，在形成SJ构造之后，使p-型层J6外延生长，之后进行其以后的器件形成工序。例如，如图10(c)所示，通过与以往相同的方法，进行n+型源极区域J7、沟槽栅极构造J8、表面电极J9以及背面电极J10的形成工序等。通过这种方法来制造SJ构造的纵型MOS晶体管。
但是，在使p-型层J5以埋入沟槽J4内的方式外延生长之后进行的p-型层J5以及n-型层J2的表面的平坦化研磨的偏差较大，PN柱的深度产生偏差而无法高精度地成为所期望的深度。其原因为，虽然也存在外延生长自身的精度的问题，但在更大程度上，p-型层J5以及n-型层J2的平坦化研磨成为相同半导体材料(例如硅)的研磨加工，在原理上难以在所期望的膜厚进行研磨停止。而且，当如此产生PN柱的深度偏差时，产生半导体装置的耐压产生偏差、器件特性恶化这种问题。
此外，还存在如下问题：在形成SJ构造之后在SJ构造上使p-型层J6外延生长，但由于SJ构造的表面和p-型层J6的构造间的处理，而上侧的p-型层J6异常生长，使器件特性恶化。此处所说的构造间的处理是指，在形成SJ构造之后进行的SJ构造的表面的平坦化研磨、p-型层J6生长前的晶片清洗，有时由于该处理而产生结晶缺陷，由于该结晶缺陷被保持而p型层异常生长。
此外，由于独立地进行p-型层J6的形成工序，因此还存在制造工序增加、制造成本变高这种问题。
现有技术文献
专利文献
专利文献1：日本特开2012-064660号公报
发明内容
本发明的第一目的在于提供具备SJ构造的纵型MOSFET的半导体装置及其制造方法，能够抑制PN柱的深度的偏差而抑制器件特性的恶化，并且能够实现制造工序的简化。此外，第二目的在于提供具备SJ构造的纵型MOSFET的半导体装置的制造方法，在将第二导电型的第二半导体层填埋到形成于第一导电型的第一半导体层的沟槽内而形成SJ构造之后，在第一半导体层上形成第二导电型层时，抑制第二导电型层的异常生长，并抑制器件特性的恶化。
在本发明的第一方式中，具有超结构造的纵型MOSFET的半导体装置的制造方法为，包括：准备在由半导体材料构成的基板的表面上形成有第一导电型的第一半导体层的半导体基板，以包括上述第一半导体层中的形成纵型MOSFET而用作为芯片的主区域的至少一部分的方式形成第一凹部，由此在上述第一半导体层形成阶差，包括上述第一凹部内在内地在上述第一半导体层上配置掩模，使用该掩模在上述主区域的上述第一凹部内，通过对上述第一半导体层进行蚀刻而形成多个沟槽，在将上述掩模中的至少形成于上述第一凹部内的部分除去之后，填埋上述各沟槽内以及上述第一凹部内，并且在上述第一半导体层上使第二导电型的第二半导体层外延生长，对上述第二半导体层进行平坦化研磨，由此使上述第二半导体层残留于上述各沟槽以及上述第一凹部，形成具有基于残留于上述各沟槽内的上述第二半导体层的第二导电型柱和基于配置于多个沟槽间的上述第一半导体层的第一导电型柱交替地反复的PN柱的超结构造，在上述超结构造上形成第一导电型的通道层和与该通道层相接的第二导电型的源极区域，并且在上述通道层的表面上经由栅极绝缘膜形成栅极电极，进而在上述半导体基板的表面侧形成与上述源极区域电连接的源极电极，并且在上述半导体基板的背面侧形成与上述基板的背面连接的漏极电极，由此形成纵型MOSFET。
在上述半导体装置的制造方法中，在第一半导体层上预先形成第一凹部，在以填埋沟槽的方式形成第二半导体层时，第一凹部内也被填埋。因此，能够将第二半导体层中的形成在第一凹部内的部分用作为形成于SJ构造上的第二导电型层。因此，能够将用于形成第二导电型柱的第二导电型层和形成于SJ构造上的第二导电型层，通过相同的第二半导体层来构成、并且能够同时形成，因此能够实现制造工序的简化。此外，不需要如在构成SJ构造之后形成SJ构造上的第二导电型层的情况那样，进行PN柱的表面的平坦化研磨、晶片清洗等PN柱的表面和第二半导体层的构造间的处理。因此，能够抑制半导体装置的耐压产生偏差，并能够抑制器件特性的恶化。
作为替代方案，也可以进一步包括：在上述第二半导体层的外延生长之前，在上述第一半导体层中的外周区域形成第三凹部，该外周区域为形成上述纵型MOSFET的主区域的周边区域。在上述第二半导体层的外延生长中，以填埋上述第三凹部内的方式在上述第一半导体层上形成上述第二半导体层。在该情况下，在第一半导体层预先形成第三凹部，在该第三凹部内也填埋第二半导体层。如此，在对第二半导体层进行平坦化研磨时，即便假设在第一半导体层上研磨到第二半导体层被除去而第一半导体层露出，在第三凹部内也会残留第二半导体层。因此，能够在外周区域可靠地构成降低表面电场层。
在本发明的第二方式中，具有超结构造的纵型MOSFET的半导体装置的制造方法为，包括：准备在由半导体材料构成的基板的表面上形成有第一导电型的第一半导体层的半导体基板，在上述第一半导体层上配置掩模之后，在该第一半导体层中的形成纵型MOSFET而用作为芯片的主区域，通过对该第一半导体层进行蚀刻而形成多个沟槽，填埋上述各沟槽内并且在上述第一半导体层中的上述沟槽外侧的部分的该第一半导体层上，使第二导电型的第二半导体层外延生长，由此形成具有基于残留于上述沟槽内的上述第二半导体层的第二导电型柱和基于配置于多个沟槽间的上述第一半导体层的第一导电型柱交替地反复的PN柱的超结构造，在上述超结构造上形成第一导电型的通道层和与该通道层相接的第二导电型的源极区域，并且在上述通道层的表面上经由栅极绝缘膜形成栅极电极，进而在上述半导体基板的表面侧形成与上述源极区域电连接的源极电极，并且在上述半导体基板的背面侧形成与上述基板的背面连接的漏极电极，由此形成纵型MOSFET。
在上述半导体装置的制造方法中，在形成于第一半导体层的沟槽内形成第二半导体层之后，接着在第一半导体层中的沟槽外侧的部分上也形成第二半导体层。即，在沟槽内填埋第二半导体层之后不进行第一半导体层以及第二半导体层的平坦化研磨等构造间的处理，而进一步在第一半导体层中的沟槽外侧的部分上形成第二半导体层。因此，在第一半导体层上形成第二导电型层时，能够抑制第二导电型层的异常生长，能够抑制器件特性的恶化。
在本发明的第三方式中，具有超结构造的纵型MOSFET的半导体装置为，具有：半导体基板，在由半导体材料构成的基板的表面上配置有第一导电型的第一半导体层；第一凹部，配置于上述第一半导体层的一部分；凸部，由通过上述第一凹部而形成于上述第一半导体层的阶差构成，位于上述第一半导体层中的上述第一凹部的外侧；多个沟槽，在上述第一凹部的下侧，配置于上述第一半导体层；第二导电型的第二半导体层，填埋在上述各沟槽内以及上述第一凹部内，外延地配置在上述第一半导体层上；超结构造，具有基于上述各沟槽内的上述第二半导体层的第二导电型柱和基于多个沟槽间的上述第一半导体层的第一导电型柱交替地反复的PN柱；第一导电型的通道层和与该通道层相接的第二导电型的源极区域，配置在上述超结构造上；栅极电极，经由栅极绝缘膜配置于上述通道层的表面；源极电极，与上述源极区域电连接；以及漏极电极，在上述半导体基板的背面侧与上述基板的背面连接。
在上述半导体装置中，在第一半导体层预先形成第一凹部，在以填埋沟槽的方式配置第二半导体层时，第一凹部内也被填埋。因此，能够将第二半导体层中的形成在第一凹部内的部分用作为形成在SJ构造上的第二导电型层。因此，能够将用于形成第二导电型柱的第二导电型层和形成在SJ构造上的第二导电型层，通过相同的第二半导体层构成并且能够同时形成，因此能够实现制造工序的简化。此外，不需要如在构成SJ构造之后形成SJ构造上的第二导电型层的情况那样，进行PN柱的表面的平坦化研磨、晶片清洗等PN柱的表面和第二半导体层的构造间的处理。因此，能够抑制半导体装置的耐压产生偏差，能够抑制器件特性的恶化。
在本发明的第四方式中，具有超结构造的纵型MOSFET的半导体装置的制造方法为，包括：准备在由半导体材料构成的基板的表面上形成有第一导电型的第一半导体层并且在该第一半导体层上形成有第二导电型的第二半导体层的半导体基板，在上述第二半导体层上配置掩模，使用该掩模对上述第二半导体层以及上述第一半导体层进行蚀刻，由此形成贯通上述第二半导体层而达到上述第一半导体层的多个沟槽，在将上述掩模中的至少位于上述各沟槽周边的部分除去之后，填埋上述各沟槽内并且在上述第二半导体层上使第二导电型的第三半导体层外延生长，对上述第三半导体层进行平坦化研磨，使上述第三半导体层残留于上述沟槽并且使上述第二半导体层露出，形成具有基于残留于上述沟槽内的上述第三半导体层的第二导电型柱与基于多个沟槽间的上述第一半导体层的第一导电型柱交替地反复的PN柱的超结构造，在上述超结构造上形成第一导电型的通道层和与该通道层相接的第二导电型的源极区域，并且在上述通道层的表面上经由栅极绝缘膜形成栅极电极，进而在上述半导体基板的表面侧形成与上述源极区域电连接的源极电极，并且在上述半导体基板的背面侧形成与上述基板的背面连接的漏极电极，由此形成纵型MOSFET。
在上述半导体装置的制造方法中，在形成用于形成第二导电型柱的沟槽之前预先在第一半导体层上形成第二半导体层，并从该第二半导体层的表面形成沟槽。然后，在沟槽内以及第二半导体层上形成用于形成第二导电型柱的第三半导体层。因此，不需要如在构成SJ构造之后形成第三半导体层的情况那样，进行PN柱的表面的平坦化研削，也不需要进行PN柱的表面和第三半导体层的构造间的处理。因而，即便对第三半导体层进行平坦化研磨，也不会对PN柱的深度造成影响。因此，能够抑制半导体装置的耐压产生偏差，能够抑制器件特性的恶化。
作为替代方案，也可以为，作为上述半导体基板，准备在上述第一半导体层中的外周区域形成凹部，并以填埋该凹部内的方式在上述第一半导体层上形成上述第二半导体层的基板，由此实施上述半导体基板的准备，上述外周区域为形成上述纵型MOSFET的单元区域的周边区域。在该情况下，在第一半导体层上预先形成凹部，在该凹部内也填埋第二半导体层。因此，在对第三半导体层进行平坦化研磨时，即便假设研磨到第二半导体层被除去而第一半导体层露出，在凹部内也会残留第二半导体层。因此，能够在外周区域可靠地构成降低表面电场层。
附图说明
本发明的上述目的及其他目的、特征、优点，通过参照附图进行下述的详细说明而变得更加明确。该附图为：
图1中，图1(a)至图1(b)是表示本发明的第一实施方式的具有SJ构造的沟槽栅极型的纵型MOSFET的半导体装置的制造工序的截面图；
图2中，图2(a)至图2(b)是表示接着图1(b)的具有SJ构造的沟槽栅极型的纵型MOSFET的半导体装置的制造工序的截面图；
图3中，图3(a)至图3(b)是表示接着图2(b)的具有SJ构造的沟槽栅极型的纵型MOSFET的半导体装置的制造工序的截面图；
图4中，图4(a)至图4(b)是表示本发明的第二实施方式的具有SJ构造的平面型的纵型MOSFET的半导体装置的制造工序的截面图；
图5中，图5(a)至图5(b)是表示本发明的第三实施方式的具有SJ构造的平面型的纵型MOSFET的半导体装置的制造工序的截面图；
图6中，图6(a)至图6(b)是表示接着图5(b)的具有SJ构造的平面型的纵型MOSFET的半导体装置的制造工序的截面图；
图7中，图7(a)至图7(b)是表示接着图6(b)的具有SJ构造的平面型的纵型MOSFET的半导体装置的制造工序的截面图；
图8是表示其他实施方式的具有SJ构造的沟槽栅极型的纵型MOSFET的半导体装置的制造工序的截面图；
图9中，图9(a)至图9(c)是表示以往的具有SJ构造的沟槽栅极构造的纵型MOSFET的半导体装置的制造工序的截面图；
图10中，图10(a)至图10(c)是表示接着图9(c)的具有SJ构造的沟槽栅极构造的纵型MOSFET的半导体装置的制造工序的截面图；
图11中，图11(a)至图11(c)是表示本发明的第四实施方式的具有SJ构造的沟槽栅极型的纵型MOSFET的半导体装置的制造工序的截面图；
图12中，图12(a)和图12(b)是表示接着图11(c)的具有SJ构造的沟槽栅极型的纵型MOSFET的半导体装置的制造工序的截面图；
图13中，图13(a)和图13(b)是表示本发明的第五实施方式的具有SJ构造的平面型的纵型MOSFET的半导体装置的制造工序的截面图；
图14中，图14(a)和图14(b)是表示本发明的第三实施方式的具有SJ构造的平面型的纵型MOSFET的半导体装置的制造工序的截面图；
图15中，图15(a)和图15(b)是表示接着图14(b)的具有SJ构造的平面型的纵型MOSFET的半导体装置的制造工序的截面图；
图16中，图16(a)和图16(b)是表示接着图15(b)的具有SJ构造的平面型的纵型MOSFET的半导体装置的制造工序的截面图；
图17中，图17(a)和图17(b)是表示在图16(a)所示的平坦化研磨中p-型层13以及p-型层16被除去到n-型层12露出的程度时的情况的截面图；
图18是表示其他实施方式的具有SJ构造的沟槽栅极型的纵型MOSFET的半导体装置的制造工序的截面图。
具体实施方式
以下，基于附图对本发明的实施方式进行说明。另外，在以下各实施方式彼此中，对于相互相同或等同的部分赋予相同符号而进行说明。
(第一实施方式)
参照图1(a)至图2(b)对本发明的第一实施方式的半导体装置的制造方法进行说明。另外，此处，将作为SJ构造的纵型MOSFET而具备沟槽栅极型的纵型MOSFET的半导体装置为例进行说明。
〔图1(a)所示的工序〕
准备如下的半导体基板10：在作为具有表面11a以及背面11b的由半导体材料构成的基板的n+型硅基板11的表面11a上，使相当于第一半导体层的n-型层12外延生长。n+型硅基板11是作为漏极区域起作用的部分，与n-型层12相比n型杂质浓度更高。n-型层12是作为漂移层起作用并且构成PN柱中的n型柱的部分。
〔图1(b)所示的工序〕
在半导体基板10的表面侧，在n-型层12的表面上通过CVD(ChemicalVapor Deposition：化学汽相淀积)法、热氧化等来形成氧化膜13。之后，在氧化膜13上配置未图示的抗蚀剂，经由光刻工序，在形成纵型MOSFET等而作为芯片进行利用的主区域中使抗蚀剂开口，并且在划线区域中也使抗蚀剂开口。此时，在主区域与划线区域的边界位置残留抗蚀剂。接着，进行蚀刻工序，在抗蚀剂的开口位置使氧化膜13开口。
然后，除去抗蚀剂，将氧化膜13作为掩模，进行RIE(Reactive IonEtching：反应离子刻蚀)法、交替地反复导入O2与C4F8以及SF6而反复进行底部蚀刻以及基于聚合膜的侧壁保护的BOSCH法等的各向异性蚀刻。具体而言，对n-型层12进行除去规定深度2.5～3.5μm程度的程度蚀刻。由此，在n-型层12的主区域形成凹部12a，由此在主区域与划线区域之间形成阶差。此外，与此同时，在划线区域形成成为在后续工序中进行掩模对准等时的对准的目标的凹部12b。并且，在主区域与划线区域的边界位置、具体而言在主区域的外缘部的至少一部分，呈凸状地残留n-型层12。之后，除去氧化膜13。
〔图2(a)所示的工序〕
再次在半导体基板10的表面侧，以覆盖n-型层12的方式通过CVD法、热氧化等以0.2～0.3μm的厚度形成氧化膜14。之后，在氧化膜14上配置未图示的抗蚀剂，经由光刻工序在沟槽形成预定位置使抗蚀剂开口并且在该开口位置使氧化膜14开口。然后，除去抗蚀剂，将氧化膜14作为掩模，进行RIE、BOSCH法等的各向异性蚀刻。具体而言，在凹部12a内，以规定深度、例如与n-型层12的厚度相等或者比其浅若干地对n-型层12进行蚀刻。由此，在n-型层12的所期望位置形成SJ构造形成用的例如成为条纹状的沟槽15。
〔图2(b)所示的工序〕
使氧化膜14中的形成在从沟槽15离开的位置的部分残留，将配置于沟槽15的开口部周边的部分、具体而言是形成于凹部12a内的部分除去。
例如，在氧化膜14上再次配置抗蚀剂之后，在半导体基板10中的形成纵型MOSFET等而作为芯片进行利用的主区域中使抗蚀剂开口。然后，在由抗蚀剂覆盖了形成对准的目标的区域且是在进行切割时被切断的划线区域的状态下进行蚀刻，由此对氧化膜14进行图案形成。或者，通过进行氢退火，使氧化膜14中的形成于沟槽15的开口部周边的部分后退。例如，在10.6kPa(80Torr)以下的减压气氛中，进行温度为1100℃时间为10分钟的氢退火、温度为1170℃时间为2分钟的氢退火，由此能够除去氧化膜14中的沟槽15的开口部周边部分。
之后，在半导体基板10的表面侧，在包括凹部12a以及沟槽15内的n-型层12的表面上，例如以p型杂质浓度成为2×1015～5×1015cm-3的方式，使相当于第二半导体层的p-型层16外延生长。此时，成为凹部12a以及各沟槽15内被完全地填埋、并且在n-型层12上也形成p-型层16的过外延生长，例如在n-型层12上以5～7μm程度的厚度形成p-型层16。
〔图3(a)所示的工序〕
首先，通过CMP(Chemical Mechanical Polishing：化学机械抛光)等的表面的平坦化研磨，除去p-型层16中的比氧化膜14更从半导体基板10突出的部分、即从形成于n-型层12的凹部12a以外的凸状部分突出的部分。此时，能够将与作为研磨对象的p-型层16不同的氧化膜14作为终点检测用的止挡件，因此能够使平坦化研磨高精度地停止。
接着，对氧化膜14进行蚀刻。由此，在划线区域、主区域中的划线区域的附近除去氧化膜14，在露出的n-型层12与p-型层16之间形成阶差。因此，通过再次进行基于CMP等的表面的平坦化研磨，而以该阶差消失的方式对n-型层12以及p-型层16进行平坦化研磨。由此，由p-型层16中的形成于沟槽15内的部分构成SJ构造中的p型柱、并且在SJ构造上也同时形成有p-型层16的构造完成。
另外，在该表面平坦化时，成为n-型层12以及p-型层16这种相同半导体材料(硅)的研磨加工，因此不存在表面平坦化的止挡件。但是，由于氧化膜14的膜厚为0.2～0.3μm、非常薄，因此即便不存在止挡件，仅通过时间控制等也能够没有较大偏差地进行平坦化研磨。此外，由于并不是进行PN柱的表面和p-型层16的构造间的处理，所以即便假设存在一些偏差，半导体装置的耐压也不会产生较大偏差。
〔图3(b)所示的工序〕
关于之后的工序，与以往相同，例如进行以下的制造工序。即，对构成n型柱的n-型层12上的p-型层16的表层部离子注入p型杂质而形成p-型通道层17。此外，对p-型通道层17的表层部离子注入n型杂质而形成n+型源极区域18。此时，根据需要，对在主区域的外缘部以凸状残留的部分也离子注入n型杂质而形成n+型层27，由此能够实现与n-型层12的导通，通过该n+型层27能够将n-型层12固定在规定电位。
如此，通过在主区域的外缘部残留凸部，并形成n+型层27而进行电位固定，由此能够在外周区域确保所期望的耐压。即，假设在不存在该凸部的构造的情况下，不能够固定n-型层12的表面侧的电位，而不能够确保所期望的耐压。
此外，通过以p-型通道层17中的形成在p型柱上的部分为中心来离子注入p型杂质而形成p+型主体层19，并且在该p+型主体层19的表层部形成p+型接触区域20。此外，形成贯通p-型通道层17而达到n-型层12中的构成n型柱的部分的栅极沟槽21。进而，以覆盖栅极沟槽21的内壁面的方式形成栅极绝缘膜22，并且以填埋栅极沟槽21内的方式在栅极绝缘膜22上形成栅极电极23。此外，在半导体基板10的表面侧，进行层间绝缘膜24的形成工序、栅极布线以及源极电极25的形成工序。而且，在半导体基板10的背面侧，进行与n+型硅基板11的背面11b连接的漏极电极26的形成工序，由此形成n通道的沟槽栅极型的纵型MOSFET。之后，通过切割而分割成芯片单位，由此具备SJ构造的纵型MOSFET的半导体装置完成。
根据以上说明的本实施方式的半导体装置的制造方法，在n-型层12上预先形成凹部12a，在以填埋沟槽15的方式形成p-型层16时，凹部12a内也被填埋。因此，能够将p-型层16中的形成在凹部12a内的部分用作为形成在SJ构造上的p型层。
因此，能够将用于形成p型柱的p型层和形成在SJ构造上的p型层，通过相同的p-型层16构成并且能够同时形成，因此能够实现制造工序的简化。此外，不需要如在构成SJ构造之后形成SJ构造上的p型层的情况那样，进行PN柱的表面的平坦化研磨，并且不需要进行平坦化研磨、晶片清洗等PN柱的表面和p-型层16的构造间的处理。因此，能够抑制半导体装置的耐压产生偏差，能够抑制器件特性的恶化。
并且，使凹部12a的形成工序与凹部12b的形成同时进行，该凹部12b成为形成于划线区域的对准的目标。因此，能够使凹部12a的形成工序与凹部12b的形成工序共通化，能够进一步实现制造工序的简化。
(第二实施方式)
对本发明的第二实施方式进行说明。本实施方式为，相对于第一实施方式将形成于半导体装置的纵型MOSFET变更为平面型，其他与第一实施方式相同，因此仅对与第一实施方式不同的部分进行说明。
参照图4(a)以及图4(b)对本实施方式的纵型MOSFET的制造方法进行说明。
首先，在进行了在第一实施方式中说明的图1(a)、图1(b)、图2(a)、图2(b)的工序之后，作为图4(a)的工序，进行与在第一实施方式中说明的图3(a)相同的工序。由此，构成如下构造：在半导体基板10的表面侧，包括凹部12a以及沟槽15内在内地在n-型层12的表面上使p-型层16外延生长，进而使p-型层16残留在凹部12a内。即，形成如下构造：在构成SJ构造的p型柱以及SJ构造上已经形成有p-型层16的构造。这些工序可以基本上与第一实施方式完全相同。但是，关于残留在SJ构造上的p-型层16的膜厚，成为在通过离子注入来形成后述的n型连接层30时、能够贯通SJ构造上的p-型层16而形成n型连接层30的程度的膜厚。
然后，在图4(b)所示的工序中，进行用于形成平面型的纵型MOSFET的各构成要素的制造工序。
即，对SJ构造上的p-型层16的表层部离子注入p型杂质而形成p-型通道层17，并且对p-型通道层17的表层部离子注入n型杂质而形成n+型源极区域18。此外，通过以p-型通道层17中的形成在p-型层16上的部分为中心来离子注入p型杂质而形成p+型主体层19，并且在该p+型主体层19的表层部形成p+型接触区域20。进而，在配置于各p+型接触区域20之间的相邻接的n+型源极区域18之间，在从n+型源极区域18离开规定间隔的位置离子注入n型杂质，由此形成从p-型通道层17达到n-型层12的n型连接层30。该n型连接层30形成为，与p-型通道层17的通道形成部相接并且贯通p-型层16而达到n-型层12中的构成n型柱的部分。因此，n型连接层30成为平面型的纵型MOSFET工作时的电流路径，而起到使导通电阻降低的作用。
进而，形成至少覆盖p-型通道层17的表面的栅极绝缘膜22，并且在栅极绝缘膜22上形成栅极电极23。此外，在半导体基板10的表面侧，进行层间绝缘膜24的形成工序、栅极布线以及源极电极25的形成工序。然后，在半导体基板10的背面侧，进行与n+型硅基板11的背面11b连接的漏极电极26的形成工序，由此形成n通道的平面型的纵型MOSFET。之后，通过切割而分割成芯片单位，由此具备SJ构造的平面型的纵型MOSFET的半导体装置完成。
如此，也能够将与第一实施方式相同的制造方法应用于具备平面型的纵型MOSFET的半导体装置，并能够得到与第一实施方式相同的效果。
(第三实施方式)
对本发明的第三实施方式进行说明。本实施方式是相对于第二实施方式考虑了半导体装置的外周耐压构造的制造方法，其他与第二实施方式相同，因此仅对与第二实施方式不同的部分进行说明。
参照图5(a)～图7(b)，对本实施方式的纵型MOSFET的制造方法、即在具备具有SJ构造的平面型的纵型MOSFET的半导体装置中还包含外周耐压构造的形成工序的制造方法进行说明。
首先，在图5(a)所示的工序中，准备在作为具有表面11a以及背面11b的由半导体材料构成的基板的n+型硅基板11的表面11a上，使相当于第一半导体层的n-型层12外延生长的基板。然后，进行在第一实施方式中说明的图1(b)所示的工序，而形成凹部12a、12b。接着，通过使用了未图示的掩模的光蚀刻工序，在n-型层12中的与外周区域相当的部分形成凹部12c。具体而言，将主区域中的形成纵型MOSFET的区域作为单元区域，在其外周区域形成降低表面电场层，由此形成外周耐压构造，但在成为该降低表面电场层的部分形成有凹部12c。
之后，在图5(b)所示的工序中，以填埋凹部12c内的方式在n-型层12的表面上使p-型层16外延生长，并根据需要对表面进行平坦化研磨。此时，例如在n-型层12的表面上以3～7μm的膜厚残留p-型层16。由此，形成在凹部12c内与未形成凹部12c的部分相比p-型层16更厚的半导体基板10。
之后，在图6(a)、图6(b)、图7(a)、图7(b)所示的工序中，进行与在第一、第二实施方式中说明的图2(a)、图2(b)、图4(a)、图4(b)相同的工序。由此，作为外周耐压构造，通过与单元区域相比在外周区域中使p-型层16形成到更深而构成降低表面电场层40的具备SJ构造的平面型的纵型MOSFET的半导体装置完成。
如此，还能够成为考虑了作为外周耐压构造而形成降低表面电场层的制造方法。如此，也能够得到与第二实施方式相同的效果。
另外，在第二实施方式中也是在外周区域形成有p-型层16，因此即便不形成凹部12c，通过第二实施方式所示的制造方法也能够在外周区域构成降低表面电场层40。但是，如图7(a)所示那样，在进行了p-型层16的表面的平坦化研磨时，p-型层16也有可能被除去到n-型层12露出的程度。在该情况下，通过进行与图7(b)相同的工序，能够制造具有SJ构造的平面型的纵型MOSFET的半导体装置。在该情况下，变得在外周区域不残留p-型层16而无法构成降低表面电场层40。因此，通过如本实施方式那样在n-型层12预先形成凹部12c，并预先与单元区域相比在外周区域中更厚地形成p-型层16，由此能够可靠地构成降低表面电场层40。
此外，在将平坦化研磨进行到n-型层12的表面露出的程度的情况下，n-型层12也可能被研磨，因此PN柱的深度有可能产生偏差。但是，由于通过n型连接层30来实现低导通电阻化，所以只要按照残留p-型层16那样的条件来进行平坦化研磨即可，不是如以往那样必须使n-型层12露出的构成。因此，即便假设n-型层12被研磨，研磨量也非常少，而几乎不产生由PN柱的深度的偏差引起的耐压偏差。
(其他实施方式)
例如，也能够将如上述第三实施方式所示那样考虑了外周耐压构造的制造方法应用于第一实施方式所示那样的具备沟槽栅极型的纵型MOSFET的半导体装置的制造方法。具体而言，在进行到在第三实施方式中说明的图7(a)的工序之后，进行与在第一实施方式中说明的图3(b)相同的工序，由此成为图8所示那样的沟槽栅极型的纵型MOSFET。如此，在制造具备沟槽栅极型的纵型MOSFET的半导体装置时，也预先在n-型层12上形成凹部12c，由此在平坦化研磨后至少在凹部12c内残留p-型层16。由此，能够构成降低表面电场层40，能够得到与第三实施方式相同的效果。
此外，在上述各实施方式中，以使第一导电型为n型、第二导电型为p型的n通道类型的MOSFET为例进行了说明，但也能够将本发明应用于使各构成要素的导电型反转了的p通道类型的MOSFET。
此外，在上述实施方式中，以在主区域与划线区域之间形成阶差的方式形成第一凹部12a，但也可以以在这些区域之间以外的部位形成阶差的方式形成第一凹部12a。例如，在分割成芯片单位之前的晶片中，除了主区域以及划线区域之外，在这些区域的外周部还存在未被芯片化的不要区域。因此，也可以以在主区域以及划线区域与不要区域之间形成阶差的方式、例如以包括主区域以及划线区域的方式形成第一凹部12a。此外，也可以在主区域中的外周部形成阶差。在该情况下，以包括主区域的至少一部分、具体而言包括单元区域的方式形成第一凹部12a即可。
并且，在上述实施方式中，将以能够抑制形成SJ构造时的PN柱的深度偏差的方式形成第一凹部12a的情况作为例子进行了说明。但是，关于基于平坦化研磨等构造间的处理的p-型层16的异常生长，能够与是否形成第一凹部12a无关地进行抑制。即，在形成于n-型层12的沟槽15内填埋p-型层16，并且进一步接着在n-型层12中的沟槽15外侧的部分上也形成p-型层16，由此能够抑制p-型层16的异常生长，并且能够抑制器件特性的恶化。
(第四实施方式)
参照图11(a)至图12(b)对本发明的第四实施方式的半导体装置的制造方法进行说明。另外，在此，以作为SJ构造的纵型MOSFET而具备沟槽栅极型的纵型MOSFET的半导体装置为例进行说明。
〔图11(a)所示的工序〕
准备在作为具有表面111a以及背面111b的由半导体材料构成的基板的n+型硅基板111的表面111a上、使相当于第一半导体层的n-型层112和相当于第二半导体层的p-型层113外延生长的半导体基板110。n+型硅基板111是作为漏极区域起作用的部分，与n-型层112相比n型杂质浓度更高。n-型层112是作为漂移层起作用并且构成PN柱中的n型柱的部分。p-型层113用于通道形成、构成未图示的外周的耐压构造，例如成为3～7μm的厚度。
〔图11(b)所示的工序〕
在半导体基板110的表面侧，以覆盖p-型层113的方式，通过CVD(Chemical Vapor Deposition)法、热氧化等以0.2～0.3μm的厚度形成氧化膜114。之后，在氧化膜114上配置未图示的抗蚀剂，经由光蚀刻工序在沟槽形成规定位置使抗蚀剂开口并且在该开口位置使氧化膜114开口。然后，除去抗蚀剂，将氧化膜114作为掩模，进行RIE(Reactive Ion Etching)法、交替地反复导入O2与C4F8以及SF6而反复进行底部蚀刻以及基于聚合膜的侧壁保护的BOSCH法等的各向异性蚀刻。具体而言，贯通p-型层113而以规定深度、例如与n-型层112的厚度相等或者比其浅若干地对n-型层112进行蚀刻。由此，在n-型层112的所期望位置形成SJ构造形成用的例如成为条纹状的沟槽115。
〔图11(c)所示的工序〕
使氧化膜114中的形成在从沟槽115离开的位置的部分残留，将配置于沟槽115的开口部周边的部分除去。
例如，在氧化膜114上再次配置抗蚀剂之后，在半导体基板110中的形成纵型MOSFET等而作为芯片进行利用的主区域使抗蚀剂开口。然后，在通过抗蚀剂覆盖了形成对准的目标的区域且是在切割时被切断的划线区域的状态下进行蚀刻，由此对氧化膜114进行图案形成。或者，通过进行氢退火，使氧化膜114中的形成于沟槽115的开口部周边的部分后退。例如，在10.6kPa(80Torr)以下的减压气氛中，进行温度为1100℃时间为10分钟的氢退火、温度为1170℃时间为2分钟的氢退火，由此能够除去氧化膜114中的沟槽115的开口部周边的部分。
之后，在半导体基板110的表面侧，在包含沟槽115内在内的p-型层113的表面，例如以p型杂质浓度成为2×1015～5×1015cm-3的方式使相当于第三半导体层的p-型层116外延生长。此时，成为各沟槽115内被完全填埋、并且在p-型层113上也形成p-型层116那样的过外延生长，例如在p-型层13上以5～7μm程度的厚度形成p-型层116。
〔图12(a)所示的工序〕
首先，通过CMP(Chemical Mechanical Polishing)等的表面的平坦化研磨，来除去p-型层116中的比氧化膜114更从半导体基板110突出的部分。此时，能够将与成为研磨对象的p-型层116不同的氧化膜114用作为终点检测用的止挡件，因此能够高精度地停止平坦化研磨。
接着，对氧化膜114进行蚀刻。由此，在划线区域、主区域中的划线区域的附近除去氧化膜114，在露出的p-型层113与p-型层116之间形成阶差。因此，通过再次进行基于CMP等的表面的平坦化研磨，由此以该阶差消失的方式对p-型层113以及p-型层116进行平坦化研磨。由此，构成SJ构造的p型柱以及在SJ构造上已经形成p-型层113的构造完成。
另外，在该表面平坦化时，成为p-型层113以及p-型层116这种相同半导体材料(硅)的研磨加工，因此不存在表面平坦化的止挡件。但是，氧化膜114的膜厚为0.2～0.3μm、非常薄，因此即便不存在止挡件，仅通过时间控制等也能够没有较大偏差地进行平坦化研磨。此外，由于并不进行PN柱的表面和p-型层113的构造间的处理，所以即便假设存在一些偏差，半导体装置的耐压也不会产生较大偏差。
〔图12(b)所示的工序〕
之后的工序与以往相同，例如进行以下的制造工序。即，对构成n型柱的n-型层112上的p-型层113的表层部，离子注入p型杂质而形成p-型通道层117。此外，对p-型通道层117的表层部离子注入n型杂质而形成n+型源极区域118。此外，以p-型通道层117中的形成在p-型层116上的部分为中心来离子注入p型杂质而形成p+型主体层119，并且在该p+型主体层119的表层部形成p+型接触区域120。此外，形成贯通p-型通道层117而达到n-型层112中的构成n型柱的部分的栅极沟槽121。进而，以覆盖栅极沟槽121的内壁面的方式形成栅极绝缘膜122，并且以填埋栅极沟槽121内的方式在栅极绝缘膜122上形成栅极电极123。此外，在半导体基板110的表面侧，进行层间绝缘膜124的形成工序、栅极布线以及源极电极125的形成工序。然后，在半导体基板110的背面侧，进行与n+型硅基板111的背面111b连接的漏极电极126的形成工序，由此形成n通道的沟槽栅极型的纵型MOSFET。之后，通过切割而分割成芯片单位，由此具备SJ构造的纵型MOSFET的半导体装置完成。
根据以上说明的本实施方式的半导体装置的制造方法，在形成用于形成p型柱的沟槽115之前预先在n-型层112上形成p-型层113，并从该p-型层113的表面形成沟槽115。然后，在沟槽115内以及p-型层113上形成用于形成p型柱的p-型层116。
因此，不需要如在构成SJ构造之后形成p-型层113的情况那样，进行PN柱的表面的平坦化研磨，并且不需要进行平坦化研磨、晶片清洗等PN柱的表面和p-型层113的构造间的处理。因而，即便对p-型层116进行平坦化研磨，也不会对PN柱的深度造成影响。因此，能够抑制半导体装置的耐压产生偏差，能够抑制器件特性的恶化。
(第五实施方式)
对本发明的第五实施方式进行说明。本实施方式为，相对于第四实施方式将形成于半导体装置的纵型MOSFET变更为平面型，其他与第四实施方式相同，因此仅对与第四实施方式不同的部分进行说明。
参照图13(a)和图13(b)对本实施方式的纵型MOSFET的制造方法进行说明。
首先，在进行了与在第四实施方式中说明的图11(a)～图11(c)相同的工序之后，在图13(a)的工序中，进行与在第四实施方式中说明的图12(a)相同的工序。由此，形成构成SJ构造的p型柱以及在SJ构造上已经形成p-型层113的构造。这些工序可以基本上与第四实施方式完全相同。但是，关于p-型层113的膜厚，成为如下膜厚：在通过离子注入形成后述的n型连接层130时，能够贯通p-型层113而形成n型连接层130的程度的膜厚。
然后，在图13(b)所示的工序中，进行用于形成平面型的纵型MOSFET的各构成要素的制造工序。
即，对p-型层113的表层部离子注入p型杂质而形成p-型通道层117，并且对p-型通道层117的表层部离子注入n型杂质而形成n+型源极区域18。此外，以p-型通道层117中的形成在p-型层116上的部分为中心来离子注入p型杂质而形成p+型主体层119，并且在该p+型主体层119的表层部形成p+型接触区域120。进而，在配置于各p+型接触区域120之间的相邻接的n+型源极区域118之间，在从n+型源极区域118离开规定间隔的位置离子注入n型杂质，由此形成从p-型通道层117达到n-型层112的n型连接层130。该n型连接层130形成为，与p-型通道层117的通道形成部相接，并且贯通p-型层113而达到n-型层112中的构成n型柱的部分。因此，n型连接层130成为平面型的纵型MOSFET工作时的电流路径而起到使导通电阻降低的作用。
进而，形成至少覆盖p-型通道层117的表面的栅极绝缘膜122，并且在栅极绝缘膜122上形成栅极电极123。此外，在半导体基板110的表面侧，进行层间绝缘膜124的形成工序、栅极布线以及源极电极125的形成工序。然后，在半导体基板110的背面侧，进行与n+型硅基板111的背面111b连接的漏极电极126的形成工序，由此形成n通道的平面型的纵型MOSFET。之后，通过切割而分割成芯片单位，由此具备SJ构造的平面型的纵型MOSFET的半导体装置完成。
如此，也能够将与第四实施方式相同的制造方法应用于具备平面型的纵型MOSFET的半导体装置，能够得到与第四实施方式相同的效果。
(第六实施方式)
对本发明的第六实施方式进行说明。本实施方式是对于第五实施方式考虑了半导体装置的外周耐压构造的制造方法，其他与第五实施方式相同，因此仅对与第五实施方式不同的部分进行说明。
参照图14(a)～图16(b)，说明本实施方式的纵型MOSFET的制造方法，即在具备具有SJ构造的平面型的纵型MOSFET的半导体装置中还包含外周耐压构造的形成工序的制造方法。
首先，在图14(a)所示的工序中，准备在作为具有表面111a以及背面111b的由半导体材料构成的基板的n+型硅基板111的表面111a上，使相当于第一半导体层的n-型层112外延生长的基板。然后，通过使用了未图示的掩模的光蚀刻工序，在n-型层112中的与外周区域相当的部分形成凹部112a。具体而言，将形成纵型MOSFET的区域作为单元区域，在其外周区域形成降低表面电场层，由此成为外周耐压构造，但在成为该降低表面电场层的部分形成有凹部112a。
之后，在图14(b)所示的工序中，以填埋凹部112a内的方式在n-型层112的表面上使p-型层113外延生长，并根据需要对表面进行平坦化研磨。此时，例如在n-型层112的表面上以3～7μm的膜厚残留p-型层113。由此，形成在凹部112a内与未形成凹部112a的部分相比p-型层113更厚的半导体基板110。
之后，在图15(a)、图15(b)、图16(a)、图16(b)所示的工序中，进行与在第四实施方式中说明的图11(b)、图11(c)以及在第五实施方式中说明的图13(a)、图13(b)相同的工序。由此，作为外周耐压构造，在比单元区域更靠外周区域较深地形成p-型层116来构成降低表面电场层140的具备SJ构造的平面型的纵型MOSFET的半导体装置完成。
如此，也能够成为作为外周耐压构造而考虑了形成降低表面电场层的情况的制造方法。如此，也能够得到与第五实施方式相同的效果。
另外，在第五实施方式中，由于在外周区域中也形成p-型层113，因此即便不形成凹部112a，通过第五实施方式所示的制造方法，也能够在外周区域构成降低表面电场层140。但是，在进行图16(a)所示的p-型层113以及p-型层116的表面的平坦化研磨时，例如如图17(a)所示，有可能将p-型层113以及p-型层116除去到n-型层112露出的程度。在该情况下，如图17(b)所示，通过进行与图16(b)相同的工序，也能够制造具备SJ构造的平面型的纵型MOSFET的半导体装置。在该情况下，在外周区域不残留p-型层116而无法构成降低表面电场层140。因此，通过如本实施方式那样，在n-型层112上预先形成凹部112a，并预先在外周区域中比单元区域更厚地形成p-型层113，由此能够可靠地构成降低表面电场层140。
此外，在将平坦化研磨进行到n-型层112的表面露出的程度的情况下，n-型层112也可能被研磨，因此PN柱的深度有可能产生偏差。但是，由于通过n型连接层130来实现低导通电阻化，所以只要按照残留p-型层113那样的条件来进行平坦化研磨即可，不是如以往那样必须使n-型层112露出的构成。因此，即便假设n-型层112被研磨，研磨量也非常少，而几乎不产生由PN柱的深度偏差引起的耐压偏差。
(其他实施方式)
例如，也能够将如上述第六实施方式所示那样考虑了外周耐压构造的制造方法应用于第四实施方式所示那样的具备沟槽栅极型的纵型MOSFET的半导体装置的制造方法。具体而言，在进行了与在第六实施方式中说明的图13(a)、图13(b)、图14(a)、图14(b)以及图15(a)相同的工序之后，进行与在第四实施方式中说明的图12(b)相同的工序，由此成为图18所示那样的沟槽栅极型的纵型MOSFET。如此，在制造具备沟槽栅极型的纵型MOSFET的半导体装置时，通过预先在n-型层112上形成凹部112a，由此在平坦化研磨后也至少在凹部112a内残留p-型层113。由此，能够构成降低表面电场层140，能够得到与第六实施方式相同的效果。
此外，在上述各实施方式中，将使第一导电型为n型、第二导电型为p型的n通道类型的MOSFET作为例子进行了说明，但也能够将本发明应用于使各构成要素的导电型反转的p通道类型的MOSFET。
本发明基于实施例进行了记载，但本发明应当理解为并不限定于该实施例、构造。本发明也包含各种变形例、等同范围内的变形。而且，各种组合、方式、进而对它们仅包含一个要素、更多或者更少的其他组合、方式，也包含于本发明的范畴及思想范围中。

Claims (16)

1.一种具有超结构造的纵型MOSFET的半导体装置的制造方法，包括：
准备在由半导体材料构成的基板(11)的表面(11a)上形成有第一导电型的第一半导体层(12)的半导体基板(10)；
通过以包括上述第一半导体层中的形成纵型MOSFET而用作为芯片的主区域的至少一部分的方式形成第一凹部(12a)，由此在上述第一半导体层形成阶差；
包括上述第一凹部内在内地在上述第一半导体层上配置掩模(14)，使用该掩模在上述主区域中的上述第一凹部内对上述第一半导体层进行蚀刻，由此形成多个沟槽(15)；
在将上述掩模中的至少形成于上述第一凹部内的部分除去之后，填埋上述各沟槽内以及上述第一凹部内并且在上述第一半导体层上使第二导电型的第二半导体层(16)外延生长；
通过对上述第二半导体层进行平坦化研磨，由此将上述第二半导体层残留于上述各沟槽以及上述第一凹部，形成具有基于残留于上述各沟槽内的上述第二半导体层的第二导电型柱与基于配置于多个沟槽间的上述第一半导体层的第一导电型柱交替地反复的PN柱的超结构造；以及
在上述超结构造上形成第一导电型的通道层(17)和与该通道层相接的第二导电型的源极区域(18)，并且在上述通道层的表面上经由栅极绝缘膜(22)形成栅极电极(23)，进而在上述半导体基板的表面侧形成与上述源极区域电连接的源极电极(25)，并且在上述半导体基板的背面侧形成与上述基板的背面连接的漏极电极(26)，由此形成纵型MOSFET。
2.如权利要求1所述的具有超结构造的纵型MOSFET的半导体装置的制造方法，其中，
上述阶差的形成如下地实施：将上述第一凹部形成到上述主区域与在切割时被切断的划线区域之间的边界位置附近，在上述主区域与上述划线区域之间设置阶差。
3.如权利要求1或2所述的具有超结构造的纵型MOSFET的半导体装置的制造方法，其中，
在上述阶差的形成中，在上述主区域与在切割时被切断的划线区域之间的边界位置，在上述主区域的外缘部的至少一部分呈凸状地残留上述第一半导体层。
4.如权利要求3所述的具有超结构造的纵型MOSFET的半导体装置的制造方法，其中，
还包括：在呈凸状地残留有上述第一半导体层的位置，形成与上述第一半导体层取得导通的第一导电型杂质层(27)。
5.如权利要求2至4中任一项所述的具有超结构造的纵型MOSFET的半导体装置的制造方法，其中，
还包括：在上述划线区域形成成为对准的目标的第二凹部(12b)。
6.如权利要求5所述的具有超结构造的纵型MOSFET的半导体装置的制造方法，其中，
上述第二凹部(12b)的形成与上述阶差的形成中的上述第一凹部的形成同时进行。
7.如权利要求1至6中任一项所述的具有超结构造的纵型MOSFET的半导体装置的制造方法，其中，
还包括：在上述第二半导体层的外延生长之前，在上述第一半导体层中的外周区域形成第三凹部(12c)，该外周区域成为形成上述纵型MOSFET的主区域的周边区域，
在上述第二半导体层的外延生长中，以填埋上述第三凹部内的方式在上述第一半导体层上形成上述第二半导体层。
8.如权利要求1至7中任一项所述的具有超结构造的纵型MOSFET的半导体装置的制造方法，其中，
上述纵型MOSFET的形成包括：
在第一导电型柱上的第二半导体层中，离子注入第二导电型杂质而形成上述通道层；
对上述通道层的表层部离子注入第一导电型杂质而形成上述源极区域；
形成贯通上述通道层而达到上述第一导电型柱的栅极沟槽(21)；以及
在上述栅极沟槽的内壁面上形成上述栅极绝缘膜，并且在上述栅极绝缘膜的表面上形成上述栅极电极，
上述纵型MOSFET是沟槽栅极型的纵型MOSFET。
9.如权利要求1至7中任一项所述的具有超结构造的纵型MOSFET的半导体装置的制造方法，其中，
上述纵型MOSFET的形成包括：
在第一导电型柱上的第二半导体层中，离子注入第二导电型杂质而形成上述通道层；
对上述通道层的表层部离子注入第一导电型杂质而形成上述源极区域；
在从上述源极区域离开规定间隔的位置离子注入第一导电型杂质，形成贯通上述通道层而达到上述第一半导体层的第一导电型连接层(30)；以及
在上述通道层的表面上形成上述栅极绝缘膜，并且在上述栅极绝缘膜的表面上形成上述栅极电极，
上述纵型MOSFET是平面型的纵型MOSFET。
10.一种具有超结构造的纵型MOSFET的半导体装置的制造方法，包括：
准备在由半导体材料构成的基板(11)的表面(11a)上形成有第一导电型的第一半导体层(12)的半导体基板(10)；
在上述第一半导体层上配置掩模(14)之后，在该第一半导体层中的形成纵型MOSFET而用作为芯片的主区域中，通过对该第一半导体层进行蚀刻而形成多个沟槽(15)；
填埋上述各沟槽内、并且在上述第一半导体层中的上述沟槽外侧的部分的该第一半导体层上使第二导电型的第二半导体层(16)外延生长，由此形成具有基于残留于上述沟槽内的上述第二半导体层的第二导电型柱与基于配置于多个沟槽间的上述第一半导体层的第一导电型柱交替地反复的PN柱的超结构造；以及
在上述超结构造上形成第一导电型的通道层(17)和与该通道层相接的第二导电型的源极区域(18)，并且在上述通道层的表面上经由栅极绝缘膜(22)形成栅极电极(23)，进而在上述半导体基板的表面侧形成与上述源极区域电连接的源极电极(25)，并且在上述半导体基板的背面侧形成与上述基板的背面连接的漏极电极(26)，由此形成纵型MOSFET。
11.一种具有超结构造的纵型MOSFET的半导体装置，具有：
半导体基板(10)，在由半导体材料构成的基板(11)的表面(11a)上配置有第一导电型的第一半导体层(12)；
第一凹部(12a)，配置于上述第一半导体层的一部分；
凸部，由通过上述第一凹部而形成于上述第一半导体层的阶差构成，位于上述第一半导体层中的上述第一凹部的外侧；
多个沟槽(15)，在上述第一凹部的下侧配置于上述第一半导体层；
第二导电型的第二半导体层(16)，填埋在上述各沟槽内以及上述第一凹部内，外延地配置在上述第一半导体层上；
超结构造，具有基于上述各沟槽内的上述第二半导体层的第二导电型柱与基于多个沟槽间的上述第一半导体层的第一导电型柱交替地反复的PN柱；
第一导电型的通道层(17)和与该通道层相接的第二导电型的源极区域(18)，配置在上述超结构造上；
栅极电极(23)，经由栅极绝缘膜(22)配置于上述通道层的表面；
源极电极(25)，与上述源极区域电连接；以及
漏极电极(26)，在上述半导体基板的背面侧与上述基板的背面连接。
12.如权利要求11所述的具有超结构造的纵型MOSFET的半导体装置，其中，
还具有第一导电型杂质层(27)，该第一导电型杂质层(27)配置于上述凸部，与上述第一半导体层取得导通。
13.一种具有超结构造的纵型MOSFET的半导体装置的制造方法，包括：
准备在由半导体材料构成的基板(111)的表面(111a)上形成有第一导电型的第一半导体层(112)并且在该第一半导体层(112)上形成有第二导电型的第二半导体层(113)的半导体基板(110)；
在上述第二半导体层上配置掩模(114)，使用该掩模对上述第二半导体层以及上述第一半导体层进行蚀刻，由此形成贯通上述第二半导体层而达到上述第一半导体层的多个沟槽(115)；
在将上述掩模中的至少位于上述各沟槽的周边的部分除去之后，填埋上述各沟槽内并且在上述第二半导体层上使第二导电型的第三半导体层(116)外延生长；
对上述第三半导体层进行平坦化研磨，使上述第三半导体层残留于上述沟槽并且使上述第二半导体层露出，形成具有基于残留于上述沟槽内的上述第三半导体层的第二导电型柱与基于多个沟槽间的上述第一半导体层的第一导电型柱交替地反复的PN柱的超结构造；以及
在上述超结构造上形成第一导电型的通道层(117)和与该通道层相接的第二导电型的源极区域(118)，并且在上述通道层的表面上经由栅极绝缘膜(122)形成栅极电极(123)，进而在上述半导体基板的表面侧形成与上述源极区域电连接的源极电极(125)，并且在上述半导体基板的背面侧形成与上述基板的背面连接的漏极电极(126)，由此形成纵型MOSFET。
14.如权利要求13所述的具有超结构造的纵型MOSFET的半导体装置的制造方法，其中，
上述半导体基板的准备如下地实施：作为上述半导体基板，准备在上述第一半导体层中的外周区域中形成凹部(112a)，并以填埋该凹部内的方式在上述第一半导体层上形成上述第二半导体层的基板，上述外周区域成为形成上述纵型MOSFET的单元区域的周边区域。
15.如权利要求13或14所述的具有超结构造的纵型MOSFET的半导体装置的制造方法，其中，
上述纵型MOSFET的形成包括：
在第一导电型柱上的第二半导体层中，离子注入第二导电型杂质而形成上述通道层；
对上述通道层的表层部离子注入第一导电型杂质而形成上述源极区域；
形成贯通上述通道层而达到上述第一导电型柱的栅极沟槽(121)；以及
在上述栅极沟槽的内壁面上形成上述栅极绝缘膜，并且在上述栅极绝缘膜的表面上形成上述栅极电极，
纵型MOSFET是沟槽栅极型的纵型MOSFET。
16.如权利要求13或14所述的具有超结构造的纵型MOSFET的半导体装置的制造方法，其中，
上述纵型MOSFET的形成包括：
在第一导电型柱上的第二半导体层中，离子注入第二导电型杂质而形成上述通道层；
对上述通道层的表层部离子注入第一导电型杂质而形成上述源极区域；
在从上述源极区域离开规定间隔的位置离子注入第一导电型杂质，形成贯通上述通道层而达到上述第一半导体层的第一导电型连接层(130)；以及
在上述通道层的表面上形成上述栅极绝缘膜，并且在上述栅极绝缘膜的表面上形成上述栅极电极，
上述纵型MOSFET是平面型的纵型MOSFET。
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