DE102019109048B4 - Verfahren zum herstellen eines halbleiterbauelements - Google Patents

Verfahren zum herstellen eines halbleiterbauelements Download PDF

Info

Publication number
DE102019109048B4
DE102019109048B4 DE102019109048.2A DE102019109048A DE102019109048B4 DE 102019109048 B4 DE102019109048 B4 DE 102019109048B4 DE 102019109048 A DE102019109048 A DE 102019109048A DE 102019109048 B4 DE102019109048 B4 DE 102019109048B4
Authority
DE
Germany
Prior art keywords
dopant
trench
semiconductor
semiconductor body
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102019109048.2A
Other languages
English (en)
Other versions
DE102019109048A1 (de
Inventor
Till Schlösser
Andreas Meiser
Christian Kampen
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to US16/514,292 priority Critical patent/US11145745B2/en
Publication of DE102019109048A1 publication Critical patent/DE102019109048A1/de
Application granted granted Critical
Publication of DE102019109048B4 publication Critical patent/DE102019109048B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02587Structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/41766Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Verfahren zum Herstellen eines Halbleiterbauelements, wobei das Verfahren aufweist:
Bereitstellen eines Halbleiterkörpers (102), der einen ersten Dotierstoff von einem ersten Leitfähigkeitstyp aufweist, wobei der erste Dotierstoff durch mehrere Ionenimplantationen bei unterschiedlichen Implantationsenergien in den Halbleiterkörper (102) derart eingebracht wird, dass ein Abstand (d1, d2, d3) der in einer vertikalen Richtung benachbarten Implantationspeaks in einem Bereich von 100nm bis 400nm liegt;
Ausbilden eines ersten Grabens (108) in dem Halbleiterkörper (102) von einer ersten Seite (110) aus;
Füllen des ersten Grabens (108) mit einem Halbleiterfüllmaterial (114); danach
Ausbilden einer Superjunction-Struktur (128) durch Einbringen eines zweiten Dotierstoffs von einem zweiten Leitfähigkeitstyp in den Halbleiterkörper (102), wobei das Halbleiterfüllmaterial (114) mit dem zweiten Dotierstoff dotiert wird;
Ausbilden eines zweiten Grabens (130) in dem Halbleiterkörper (102) von der ersten Seite aus; und
Ausbilden einer Grabenstruktur (134) im zweiten Graben (130) .

Description

  • TECHNISCHES GEBIET
  • Die Anmeldung betrifft ein Verfahren zum Herstellen eines Halbleiterbauelements.
  • HINTERGRUND
  • In Halbleiterbauelementen mit Feldeffekttransistoren im Sperrspannungsbereich von einigen zehn Volt bis wenige hundert Volt werden beispielsweise Feldplatten-Graben-Feldeffekttransistoren eingesetzt. Beispielhafte Feldeffekttransistoren sind aus den Druckschriften US 2005 / 0 181 564 A1 und US 2013 / 0 161 742 A1 bekannt. Die Verbesserung des flächenspezifischen Einschaltwiderstands Ron x A ist Gegenstand der Weiterentwicklung derartiger Feldeffekttransistoren. Hierbei sind beispielsweise Kompromisse in den geforderten Bauelementeigenschaften einzugehen, da sich die Veränderung eines Bauelementparameters unterschiedlich auf die Bauelementeigenschaften auswirken kann, z.B. zu einer Verbesserung einer Bauelementeigenschaft bei gleichzeitiger Verschlechterung einer anderen Bauelementeigenschaft führen kann. So kann beispielsweise eine Anhebung der Dotierstoffkonzentration in der Driftzone zu einer gewünschten Reduktion des flächenspezifischen Einschaltwiderstands Ron x A führen, jedoch eine unerwünschte Erniedrigung der Spannungssperrfähigkeit zwischen Source und Drain mit sich bringen. Vor diesem Hintergrund beschäftigt sich diese Anmeldung mit einem Verfahren zum Herstellen eines Feldeffekttransistors mit verbessertem flächenspezifischem Einschaltwiderstand Ron x A.
  • ZUSAMMENFASSUNG
  • Die Erfindung ist im Hauptanspruch 1 definiert. Weiterbildungen sind Gegenstand der abhängigen Ansprüche. Die vorliegende Offenbarung betrifft ein Verfahren zum Herstellen eines Halbleiterbauelements. Das Verfahren umfasst ein Bereitstellen eines Halbleiterkörpers, der einen ersten Dotierstoff von einem ersten Leitfähigkeitstyp aufweist. Das Verfahren umfasst zudem ein Ausbilden eines ersten Grabens in dem Halbleiterkörper sowie ein Füllen des ersten Grabens mit einem Halbleiterfüllmaterial. Das Verfahren umfasst des Weiteren ein Ausbilden einer Superjunction-Struktur durch Einbringen eines zweiten Dotierstoffs von einem zweiten Leitfähigkeitstyp in den Halbleiterkörper, wobei das Halbleiterfüllmaterial mit dem zweiten Dotierstoff dotiert wird. Das Verfahren umfasst weiter ein Ausbilden eines zweiten Grabens in dem Halbleiterkörper sowie ein Ausbilden einer Grabenstruktur im zweiten Graben.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Die begleitenden Zeichnungen dienen dem Verständnis von Ausführungsbeispielen der Erfindung, sind in die Offenbarung einbezogen und bilden einen Teil von dieser. Die Zeichnungen veranschaulichen lediglich Ausführungsbeispiele und dienen zusammen mit der Beschreibung deren Erläuterung. Weitere Ausführungsbeispiele und zahlreiche der beabsichtigten Vorteile ergeben sich unmittelbar aus der nachfolgenden Detailbeschreibung. Die in den Zeichnungen gezeigten Elemente und Strukturen sind nicht notwendigerweise maßstabsgetreu zueinander dargestellt. Gleiche Bezugszeichen verweisen auf gleiche oder einander entsprechende Elemente und Strukturen.
    • 1 zeigt ein schematisches Flussdiagramm zur Veranschaulichung eines beispielhaften Verfahrens zum Herstellen eines Halbleiterbauelements.
    • 2A bis 2K zeigen schematische Querschnittsansichten eines Halbleiterkörpers zur beispielhaften Veranschaulichung von Verfahrensmerkmalen im Zusammenhang mit dem Flussdiagramm von 1.
    • 3 zeigt ein schematisches Flussdiagramm zur Veranschaulichung eines beispielhaften Verfahrens zum Herstellen eines Halbleiterbauelements.
    • 4A bis 4F zeigen schematische Querschnittsansichten eines Halbleiterkörpers zur beispielhaften Veranschaulichung von Verfahrensmerkmalen im Zusammenhang mit dem Flussdiagramm von 3.
    • 5, 6A, 6B, 7, 8 zeigen schematische Querschnittsansichten eines Halbleiterkörpers zur Veranschaulichung von Ausführungsbeispielen von Verfahren zur Herstellung eines Halbleiterbauelements.
  • DETAILBESCHREIBUNG
  • In der folgenden Detailbeschreibung wird auf die begleitenden Zeichnungen Bezug genommen, die einen Teil der Offenbarung bilden und in denen zu Veranschaulichungszwecken spezifische Ausführungsbeispiele gezeigt sind. In diesem Zusammenhang wird eine Richtungsterminologie wie „Oberseite“, „Boden“, „Vorderseite“, „Rückseite“, „vorne“, „hinten“ usw. auf die Ausrichtung der gerade beschriebenen Figuren bezogen. Da die Komponenten der Ausführungsbeispiele in unterschiedlichen Orientierungen positioniert werden können, dient die Richtungsterminologie nur der Erläuterung und ist in keiner Weise als begrenzend aufzufassen.
  • Es versteht sich von selbst, dass weitere Ausführungsbeispiele existieren und an den Ausführungsbeispielen strukturelle oder logische Änderungen vorgenommen werden können, ohne dass dabei von dem durch die Patentansprüche Definierten abgewichen wird. Insbesondere können Elemente von im Folgenden beschriebenen Ausführungsbeispielen mit Elementen von anderen der beschriebenen Ausführungsbeispiele kombiniert werden, sofern sich aus dem Kontext nichts anderes ergibt.
  • Bei den Begriffen „haben“, „enthalten“, „umfassen“, „aufweisen“ und dergleichen handelt es sich im Folgenden um offene Begriffe, die einerseits auf das Vorhandensein der besagten Elemente oder Merkmale hinweisen, andererseits das Vorhandensein von weiteren Elementen oder Merkmalen nicht ausschließen. Die unbestimmten Artikel und die bestimmten Artikel umfassen sowohl den Plural als auch den Singular, sofern sich aus dem Zusammenhang nicht eindeutig etwas anderes ergibt.
  • Der Begriff „elektrisch verbunden“ beschreibt eine permanente niederohmige Verbindung zwischen elektrisch verbundenen Elementen, beispielsweise einen direkten Kontakt zwischen den betreffenden Elementen oder eine niederohmige Verbindung über ein Metall und/oder einen hochdotierten Halbleiter. Der Begriff „elektrisch gekoppelt“ umfasst, dass ein oder mehrere dazwischenliegende Elemente, die für eine Signalübertragung geeignet sind, zwischen den elektrisch gekoppelten Elementen vorhanden sein können, beispielsweise Elemente, die steuerbar sind, um zeitweise eine niederohmige Verbindung in einem ersten Zustand und eine hochohmige elektrische Entkopplung in einem zweiten Zustand vorzusehen.
  • Feldeffekttransistoren mit isoliertem Gate (IGFET, insulated gate field effect transistor) sind spannungsgesteuerte Bauelemente wie etwa Metall Oxid Halbleiter FETs (MOSFETs, metal oxide semiconductor FETs). Unter MOSFETs fallen auch FETs mit Gateelektroden basierend auf dotiertem Halbleitermaterial und/oder Gatedielektrika, die nicht oder nicht ausschließlich auf einem Oxid basieren.
  • In 1 ist ein schematisches Flussdiagramm 100 zum Herstellen eines Halbleiterbauelements gemäß einem Ausführungsbeispiel dargestellt.
  • Das Flussdiagramm 100 umfasst Verfahrensmerkmale, die jeweils einen oder mehrere Bearbeitungsschritte aufweisen können. Während der Herstellung des Halbleiterbauelements können weitere Bearbeitungsschritte folgen, z.B. vor, zwischen, oder auch nach den gezeigten Verfahrensmerkmalen. Ebenso können weitere Bearbeitungsschritte zwischen den einem Verfahrensmerkmal zugeordneten Bearbeitungsschritten oder auch zusammen mit den beschriebenen Bearbeitungsschritten erfolgen. So kann beispielsweise ein einem Verfahrensmerkmal zugeordneter Bearbeitungsschritt des Ausbildens eines Grabens mittels einer Maske einen Ätzvorgang umfassen, der sowohl den beschriebenen Graben als auch weitere über die Maske definierte Gräben ausbildet. Auch können Bearbeitungsschritte verschiedener Verfahrensmerkmale gemeinsam oder in unterschiedlicher Reihenfolge durchgeführt werden.
  • Ein Verfahrensmerkmal A10 umfasst ein Bereitstellen eines Halbleiterkörpers, der einen ersten Dotierstoff von einem ersten Leitfähigkeitstyp aufweist. Der Begriff „erster Dotierstoff von einem ersten Leitfähigkeitstyp“ kennzeichnet eine erste Dotierstoffspezies von einem ersten Leitfähigkeitstyp, z.B. Bor für den Fall, dass der erste Leitfähigkeitstyp ein p-Typ ist. Der erste Dotierstoff liegt als Vielzahl einzelner Elemente der Dotierstoffspezies von einem ersten Leitfähigkeitstyp im Halbleiterkörper vor, z.B. als Vielzahl von Boratomen. Selbstverständlich kann der erste Leitfähigkeitstyp auch ein n-Typ sein, wobei in diesem Fall Phosphor oder Arsen beispielhafte Dotierstoffelemente darstellen.
  • Der Halbleiterkörper kann beispielsweise ein Halbleitersubstrat umfassen, z.B. einen Wafer aus einem einkristallinen Halbleitermaterial wie etwa Silizium (Si), Silizium Germanium (SiGe), Siliziumcarbid (SiC) oder auch einem III-V-Halbleitermaterial. Der Halbleiterkörper kann zudem keine, eine oder auch mehrerer Halbleiterschichten umfassen, die beispielsweise auf dem Halbleitersubstrat ausgebildet sind. Der erste Dotierstoff kann beispielsweise durch Ionenimplantation, durch Diffusion aus einer Diffusionsquelle oder auch durch in-situ Dotierung während einer Schichtabscheidung in den Halbleiterkörper eingebracht werden. Selbstverständlich können jeweils mehrere Diffusionsschritte oder auch Ionenimplantationsschritte oder auch eine Kombination aus Diffusions- und Ionenimplantationsschritten zum Einbringen des ersten Dotierstoffs verwendet werden. Eine Tiefenverteilung der ersten und zweiten Dotierstoffe lässt sich beispielsweise durch Ionenimplantationen bei unterschiedlichen Energien erzielen oder auch durch ein Verfahren, bei dem sich Epitaxie und Implantation mehrfach abwechseln (sogenanntes „Multi-Epi/Multi-Implant“ Verfahren).
  • Ein Verfahrensmerkmal A20 umfasst ein Ausbilden eines ersten Grabens in dem Halbleiterkörper von einer ersten Seite aus. Bei der ersten Seite kann es sich beispielsweise um eine Vorderseite des zu fertigenden Halbleiterbauelements handeln, z.B. um die Seite an der ein späterer Lastanschluss wie ein Sourceanschluss und ein späterer Steueranschluss wie ein Gateanschluss ausgebildet werden. Der erste Graben kann beispielsweise mit einem Ätzprozess oder einer Kombination mehrerer Ätzprozesse ausgebildet werden, z.B. einem physikalischen Trockenätzverfahren, einem chemischen Trockenätzverfahren, einem physikalisch-chemischen Trockenätzverfahren wie reaktivem Ionenätzen (RIE, reactive ion etching) oder auch einem Nassätzverfahren. Der Ätzprozess kann beispielsweise mittels einer fotolithografisch hergestellten Ätzmaske durchgeführt werden. Da die Ätzung des ersten Grabens der späteren Ausbildung einer Superjunction (SJ)-Struktur dient, kann eine Tiefe des ersten Grabens beispielsweise in Abhängigkeit einer Ziel-Spannungsklasse des im Halbleiterkörper mit der SJ-Struktur zu erzielenden Halbleiterbauelements eingestellt werden.
  • Ein Verfahrensmerkmal A30 umfasst ein Füllen des ersten Grabens mit einem Halbleiterfüllmaterial, z.B. ausgeführt nach dem Verfahrensmerkmal A20. Das Halbleiterfüllmaterial kann beispielsweise mit einem Schichtabscheidungsverfahren wie chemischer Gasphasenabscheidung (CVD, chemical vapor deposition) erzeugt werden. Beispielsweise wird das Halbleiterfüllmaterial mit einem Verfahren in den ersten Graben gefüllt, das die Füllung mit einer möglichst hohen Kristallqualität ermöglicht, z.B. ein epitaktisches Wachstum an den Seiten- und Bodenflächen des ersten Grabens. Eine Gesamtdotierstoffkonzentration im Halbleiterfüllmaterial kann in einem über die vertikale Erstreckung des ersten Grabens bestimmten Mittelwert um mehr als zwei, oder um mehr als drei oder auch um mehr als vier Größenordnungen kleiner sein als eine entsprechende Gesamtdotierstoffkonzentration in einem neben dem ersten Graben gelegenen Bereich des Halbleiterkörpers bezogen auf dieselbe vertikale Erstreckung. Somit kann es sich bei dem Halbleiterfüllmaterial um ein intrinsisches, d.h. lediglich durch Verunreinigungen, jedoch nicht beabsichtigt dotiertes Halbleiterfüllmaterial oder auch um ein beabsichtigt schwach dotiertes Halbleiterfüllmaterial handeln.
  • Ein Verfahrensmerkmal A40 umfasst ein Ausbilden einer Superjunction (SJ)-Struktur durch Einbringen eines zweiten Dotierstoffs von einem zweiten Leitfähigkeitstyp in den Halbleiterkörper, wobei der zweite Dotierstoff eine Konzentration des ersten Dotierstoffs teilweise kompensiert. Der Begriff „zweiter Dotierstoff von einem zweiten Leitfähigkeitstyp“ kennzeichnet eine zweite Dotierstoffspezies von einem zweiten Leitfähigkeitstyp, z.B. Phosphor oder Arsen für den Fall, dass der zweite Leitfähigkeitstyp ein n-Typ ist. Der zweite Dotierstoff liegt als Vielzahl einzelner Elemente der Dotierstoffspezies vom zweiten Leitfähigkeitstyp im Halbleiterkörper vor, z.B. als Vielzahl von Phosphoratomen. Selbstverständlich kann der zweite Leitfähigkeitstyp auch ein p-Typ sein, wobei in diesem Fall Bor ein beispielhaftes Dotierstoffelement darstellt.
  • Die SJ-Struktur wird durch Einbringen des zweiten Dotierstoffs dadurch ausgebildet, dass das intrinsisch oder schwach dotierte Halbleiterfüllmaterial den zweiten Leitfähigkeitstyp in Folge der Dotierung mit dem zweiten Dotierstoff annimmt, und das das Halbleiterfüllmaterial umgebende Gebiet des Halbleiterkörpers, das aufgrund des ersten Dotierstoffs vom ersten Leitfähigkeitstyp ist, durch die Dotierung mit dem zweiten Dotierstoff lediglich in der Dotierung teilweise kompensiert wird oder durch eine Maske von einer teilweisen Kompensation geschützt ist. Nutzt man das Halbleiterfüllmaterial, das mit dem zweiten Dotierstoff dotiert ist, als spätere Driftzone eines SJ-Halbleiterbauelements, so liegt angesichts der zumindest teilweise fehlenden Dotierungskompensation im Halbleiterfüllmaterial eine im Vergleich zum umgebenden Gebiet des Halbleiterkörpers verbesserte Ladungsbeweglichkeit vor, da keine Streuung an einem lediglich eine Dotierungskompensation verursachenden Dotierstoff erfolgt. Die Dotierungskompensation im umgebenden Gebiet ist jedoch unkritisch, da dieser Bereich im späteren Halbleiterbauelement nicht der Führung des Laststroms dient, sondern lediglich als Ladungskompensationsgebiet an Ladungsträgern ausgeräumt wird.
  • Ein Verfahrensmerkmal A50 umfasst ein Ausbilden eines zweiten Grabens in dem Halbleiterkörper von der ersten Seite aus. Der zweite Graben kann beispielsweise wie auch der erste Graben mit einem oder einer Kombination mehrerer Ätzprozesse ausgebildet werden, z.B. einem physikalischen Trockenätzverfahren, einem chemischen Trockenätzverfahren, einem physikalisch-chemischen Trockenätzverfahren wie reaktivem Ionenätzen (RIE, reactive ion etching) oder auch einem Nassätzverfahren.
  • Ein Verfahrensmerkmal A60 umfasst ein Ausbilden einer Grabenstruktur im zweiten Graben. Das Ausbilden der Grabenstruktur kann beispielsweise das Ausbilden eines Gatedielektrikums im zweiten Graben, z.B. durch thermische Oxidation und/oder Abscheidung eines Oxids wie TEOS (Tetraethylorthosilicat) als auch das Ausbilden einer Gateelektrode im zweiten Graben, z.B. durch Abscheidung von dotiertem polykristallinen Silizium umfassen. Somit kann die Grabenstruktur beispielsweise als Gategrabenstruktur eines IGFETs ausgebildet werden.
  • Das Verfahren gemäß dem Flussdiagramm 100 ermöglicht eine Herstellung von SJ IGFETs geringer lateraler Abmessungen bei moderater Prozesskomplexität. So kann die SJ-Struktur beispielsweise lediglich durch eine lithografisch definierte Grabenätzung dimensioniert werden, ohne auf weitere lithografische Ebenen zur Definition der SJ-Struktur im Zellenfeld zurückgreifen zu müssen.
  • Gemäß einem Ausführungsbeispiel wird der erste Dotierstoff durch mehrere Ionenimplantationen bei unterschiedlichen Implantationsenergien oder durch in-situ Dotierung in den Halbleiterkörper eingebracht. Die Ionenimplantation ermöglicht durch Variation von Energie und Dosis eine flexible Gestaltung eines sich in die Tiefe des Halbleiterkörpers erstreckenden Dotierungsprofils.
  • Gemäß einem Ausführungsbeispiel wird der erste Dotierstoff durch mehrere Ionenimplantationen bei unterschiedlichen Implantationsenergien in den Halbleiterkörper derart eingebracht, dass ein Abstand der in einer vertikalen Richtung benachbarten Implantationspeaks in einem Bereich von 100nm bis 400nm liegt. Hierdurch lässt sich in Folge des thermischen Budgets bei der Herstellung des Halbleiterbauelements eine Welligkeit des Dotierungsprofils entlang der vertikalen Richtung reduzieren oder auch weitgehend unterdrücken.
  • Gemäß einem Ausführungsbeispiel werden eine maximale Implantationsenergie und eine minimale Implantationsenergie derart gewählt, dass ein vertikaler Abstand der zugehörigen Implantationspeaks in einem Bereich von 1µm bis 3µm liegt. Dies ermöglicht bei typischen mittleren Dotierungskonzentrationen von 1016 cm-3 bis 5×1018 cm-3 die Herstellung von SJ-Halbleiterbauelementen im Spannungsklassenbereich mehrerer zehn Volt bis einiger hundert Volt.
  • Gemäß einem Ausführungsbeispiel wird zusätzlich zum ersten Dotierstoff ein nicht dotierendes Element in den Halbleiterkörper eingebracht. Das nicht dotierende Element ist eingerichtet, eine durch ein thermisches Budget verursachte Diffusion des ersten Dotierstoffs zu reduzieren. Dies ermöglicht eine Festlegung der lateralen Ausdehnung der Gebiete der SJ-Struktur durch die Dimensionierung des ersten Grabens. Wird beispielsweise Bor als erster Dotierstoff gewählt, so kann etwa Kohlenstoff als nicht-dotierendes Element der Diffusion des Bors entgegenwirken und eine p-Säule der SJ-Struktur auf ein Gebiet zwischen benachbarten ersten Gräben beschränken. Beispielsweise kann Kohlenstoff durch in-situ Dotierung in den Halbleiterkörper eingebracht werden, z.B. gemeinsam mit dem ersten Dotierstoff. Alternativ oder zusätzlich kann Kohlenstoff oder durch eine oder mehrere Ionenimplantationen in den Halbleiterkörper eingebracht werden. Die Ionenimplantation ermöglicht durch Variation von Energie und Dosis eine flexible Gestaltung eines sich in die Tiefe des Halbleiterkörpers erstreckenden Kohlenstoffprofils. Ebenso lässt sich Kohlenstoff durch eine oder mehrere Schrägimplantationen in den Halbleiterkörper einbringen, z.B. durch Schrägimplantationen in Seitenwände des ersten Grabens vor dem Füllen des ersten Grabens. Hiermit lässt sich beispielsweise eine den ersten Graben auskleidende Diffusionsbarriere ausbilden.
  • Gemäß einem Ausführungsbeispiel wird der zweite Dotierstoff durch eine Oberfläche eines aktiven Transistorzellenbereichs vollständig, d.h. unmaskiert durch mehrere Ionenimplantationen bei unterschiedlichen Implantationsenergien eingebracht. Hierbei kann eine Maskierung der Ionenimplantation beispielsweise in einem an den Transistorzellenbereich angrenzenden Randabschlussbereich erfolgen. Neben dem zweiten Dotierstoff lässt sich beispielsweise zusätzlich Kohlenstoff durch die Oberfläche des aktiven Transistorzellenbereichs vollständig, d.h. unmaskiert durch eine oder mehrere Ionenimplantationen einbringen.
  • Gemäß einem Ausführungsbeispiel wird der erste Dotierstoff durch eine Oberfläche eines aktiven Transistorzellenbereichs vollständig, d.h. unmaskiert durch mehrere Ionenimplantationen bei unterschiedlichen Implantationsenergien eingebracht wird. Somit kann die SJ-Struktur lediglich durch die Dimensionierung des ersten Grabens festgelegt werden, ohne dass die die SJ-Struktur bildenden ersten und zweiten Dotierstoffe maskiert in das Transistorzellenfeld eingebracht werden müssen. Wie bei der Ionenimplantationen des zweiten Dotierstoffs kann auch bei der Ionenimplantation des ersten Dotierstoffs eine Maskierung der Ionenimplantation beispielsweise in einem an den Transistorzellenbereich angrenzenden Randabschlussbereich erfolgen.
  • Gemäß einem Ausführungsbeispiel weist die Superjunction-Struktur ein erstes Gebiet vom ersten Leitfähigkeitstyp auf, in dem eine teilweise Kompensation der Dotierung des ersten Dotierstoffs durch den zweiten Dotierstoff vorliegt, und ein benachbartes zweites Gebiet vom zweiten Leitfähigkeitstyp, das das Halbleiterfüllmaterial aufweist und mit dem zweiten Dotierstoff dotiert ist, wobei eine Dosis des ersten Dotierstoffs, gemessen entlang einer das erste Gebiet und das zweite Gebiet in einer ersten lateralen Richtung vollständig durchdringenden Strecke, um maximal 5% abweicht von einer Dosis des zweiten Dotierstoffs entlang derselben Strecke. Die erste laterale Richtung kann hierbei beispielsweise bei einem Halbleiterbauelement mit streifenförmigen Gatestrukturen/Transistorzellen senkrecht zu diesen Streifen verlaufen. Somit heben sich die Ladungen, die durch den ersten Dotierstoff und den zweiten Dotierstoff verursacht sind, näherungsweise oder sogar genau auf.
  • Gemäß einem Ausführungsbeispiel ist eine Breite des zweiten Grabens entlang der ersten lateralen Richtung kleiner als eine Breite des zweiten Gebiets entlang der ersten lateralen Richtung. Somit kann das Halbleiterfüllmaterial im zweiten Gebiet an Seitenwände des ersten Grabens angrenzen. Dies ermöglicht einen sicheren Kanalanschluss an eine Driftzone bei späterer Ausbildung einer Gatestruktur im zweiten Graben.
  • Gemäß einem Ausführungsbeispiel weist das Ausbilden der Grabenstruktur ein Auskleiden des zweiten Grabens mit einer dielektrischen Struktur, die zumindest teilweise als Gatedielektrikum ausgebildet wird sowie ein Ausbilden eines Gateelektrodenmaterials im zweiten Graben auf. Somit dient der zweite Graben der Aufnahme von Gatedielektrikum und Gateelektrode. Beispielsweise umfasst die dielektrische Struktur ein thermisch gewachsenes und/oder abgeschiedenes Oxid, das das Gatedielektrikum oder einen Teil hiervon bilden kann. Beispielhafte Gateelektrodenmaterialien umfassen stark dotierte Halbleitermaterialien wie z.B. polykristallines Silizium sowie Metalle oder leitfähige Metallverbindungen.
  • Gemäß einem Ausführungsbeispiel umfasst das Ausbilden des zweiten Grabens in dem Halbleiterkörper einen Trockenätzprozess und danach einen Nassätzprozess mit einer alkalischen Lösung. Bei dem Trockenätzprozess handelt es sich beispielsweise um ein physikalisches Trockenätzverfahren, ein chemisches Trockenätzverfahren oder auch um ein physikalisch-chemisches Trockenätzverfahren wie reaktives Ionenätzen (RIE, reactive ion etching). Der Trockenätzprozess kann beispielsweise der Grabenausbildung dienen, während der Nassätzprozess mit einer alkalischen Lösung, z.B. einer wässrigen KOH oder TMAH-Lösung der Entfernung oder Reduktion eines bei der Trockenätzung ausgebildeten Tapers, d.h. geneigten Grabenseitenwänden dient. Somit wird einer Störung der Ladungsbilanz in der SJ-Struktur durch einen Taper bei der Ausbildung des ersten Grabens entgegengewirkt.
  • Gemäß einem Ausführungsbeispiel wird der Halbleiterkörper nach Füllen des ersten Grabens durch Ausbilden einer Halbleiterschicht an der ersten Seite vergrößert. Die Halbleiterschicht kann beispielsweise hinsichtlich Dicke und Dotierstoffkonzentration den Anforderungen an einen Zellkopf oberhalb einer SJ-Struktur des Ziel-Halbleiterbauelements angepasst werden.
  • Gemäß einem Ausführungsbeispiel erfolgt eine Wiederholung der im Zusammenhang mit der 1 beschriebenen Verfahrensmerkmale A20, A30, A40. Hierdurch kann eine vertikale Erstreckung der SJ-Struktur mittels Mehrfachepitaxie erzielt werden, so dass eine Beschränkung der vertikalen Erstreckung der SJ-Struktur durch die maximale Energie bei der Ionenimplantation überwunden werden kann.
  • Gemäß einem Ausführungsbeispiel wird der zweite Graben weniger tief in den Halbleiterkörper ausgebildet als der erste Graben. Die Tiefendifferenz entspricht beispielsweise einer gewünschten vertikalen Erstreckung der SJ-Struktur unterhalb eines Gategrabens.
  • Die obigen Ausführungsbeispiele können miteinander kombiniert werden, um das mit Bezug auf 1 beschriebene Ausführungsbeispiel weiter fortzubilden.
  • Mit Bezug auf die schematischen Querschnittsansichten eines Halbleiterkörpers in 2A bis 2K werden Ausführungsbeispiele eines Verfahrens zum Herstellen eines Halbleiterbauelements näher erläutert.
  • Mit Bezug auf die schematische Querschnittsansicht in 2A wird ein Halbleiterkörpers 102 bereitgestellt, der einen ersten Dotierstoff von einem ersten Leitfähigkeitstyp aufweist, z.B. Bor. Der Halbleiterkörper 102 weist ein Halbleitersubstrat 104 auf sowie eine auf dem Halbleitersubstrat 104 ausgebildete erste Halbleiterschicht 106. Die erste Halbleiterschicht 106 kann beispielsweise mittels eines epitaktischen Schichtabscheidungsverfahrens, z.B. chemischer Gasphasenabscheidung (CVD, chemical vapor deposition) ausgebildet sein. Der erste Dotierstoff liegt beispielsweise lediglich in der ersten Halbleiterschicht 106 vor. Der erste Dotierstoff kann sowohl in-situ, d.h. während der Schichtabscheidung in die erste Halbleiterschicht 106 des Halbleiterkörpers 102 eingebracht werden oder auch durch mehrere Ionenimplantationen unterschiedlicher Energie nach der Abscheidung einer beispielsweise intrinsischen Halbleiterschicht. Auch kann die erste Halbleiterschicht 106 aus mehreren Teilschichten aufgebaut sein, z.B. einer optionalen Sockelschicht an der Grenze zum Halbleitersubstrat 104, einer mittleren Schicht, in welche der erste Dotierstoff eingebracht ist und die der Ausbildung einer SJ-Struktur dient, sowie einer Bauelementkopfschicht auf der mittleren Schicht, die beispielsweise der Aufnahme eines Bauelementkopfs, der etwa Source- und Bodygebiet umfasst, dient. Die Bauelementkopfschicht lässt sich etwa auch dadurch definieren, dass in einer intrinsisch oder schwach dotiert abgeschiedenen Halbleiterschicht eine geringste Ionenimplantationsenergie zum Einbringen des ersten Dotierstoffs eine Grenze zwischen der weiterhin intrinsischen oder schwach dotierten Bauelementkopfschicht und der mittleren Schicht definiert.
  • Neben dem ersten Dotierstoff kann auch ein nicht-dotierendes Element, z.B. Kohlenstoff in die Halbleiterschicht 106 eingebracht werden, um einer späteren lateralen Ausdiffusion des ersten Dotierstoffs entgegenzuwirken. Beispielsweise kann Kohlenstoff durch in-situ Dotierung und/oder eine oder mehrere Ionenimplantationen in die Halbleiterschicht 106 eingebracht werden.
  • Mit Bezug auf die schematische Querschnittsansicht in 2B wird ein erster Graben 108 in dem Halbleiterkörper 102 von einer ersten Seite 110 aus mittels einer Maske 112, z.B. einer Ätzmaske ausgebildet. Die Ätzmaske, z.B. eine Hartmaske oder eine Lackmaske kann beispielsweise mittels fotolithografischer Strukturierung gebildet werden. Der Graben kann beispielsweise mittels eines Trockenätzprozesses wie RIE sowie einem optionalen Nassätzprozess in alkalischer Umgebung zur Reduktion oder Beseitigung eines Tapers ausgebildet werden. Der Boden des ersten Grabens 108 endet beispielsweise am Übergang zum Halbleitersubstrat 104 oder auch innerhalb der Halbleiterschicht 106 an einem Übergang zu einer Sockelschicht. Um einer späteren lateralen Ausdiffusion des ersten Dotierstoffs entgegenzuwirken kann beispielsweise Kohlenstoff mittels einer oder mehrerer Schrägimplantationen durch Seitenwände des ersten Grabens 108 in die Halbleiterschicht 106 eingebracht werden. Das Einbringen von Kohlenstoff mittels Schrägimplantation(en) ist in 2B beispielhaft mit einer gestrichelten Linie veranschaulicht.
  • Mit Bezug auf die schematische Querschnittsansicht in 2C wird der erste Graben 108 mit einem Halbleiterfüllmaterial 114 gefüllt. Das Halbleiterfüllmaterial 114 kann beispielsweise mit einem Schichtabscheidungsverfahren wie chemischer Gasphasenabscheidung (CVD, chemical vapor deposition) erzeugt werden. Beispielsweise wird das Halbleiterfüllmaterial 114 mit einem Verfahren wie selektiver Epitaxie in den ersten Graben 108 gefüllt, wobei die selektive Epitaxie die Füllung mit einer möglichst hohen Kristallqualität ermöglicht, z.B. ein epitaktisches Wachstum an den Seiten- und Bodenflächen des ersten Grabens 108. Eine Gesamtdotierstoffkonzentration im Halbleiterfüllmaterial 114 kann in einem über eine vertikale Erstreckung des ersten Grabens 108 bestimmten Mittelwert um mehr als zwei, oder um mehr als drei oder auch um mehr als vier Größenordnungen kleiner sein als eine durch den ersten Dotierstoff dominierte Gesamtdotierstoffkonzentration in einem neben dem ersten Graben 108 gelegenen Bereich des Halbleiterkörpers 102 bezogen auf dieselbe vertikale Erstreckung. Somit handelt es sich bei dem Halbleiterfüllmaterial 114 um ein intrinsisches, d.h. lediglich durch Verunreinigungen, jedoch nicht beabsichtigt dotiertes Halbleiterfüllmaterial 114 oder auch um ein schwach dotiertes Halbleiterfüllmaterial 114.
  • Mit Bezug auf die schematische Querschnittsansicht in 2D wird die Maske 112 entfernt und das Halbleiterfüllmaterial 114 teilweise rückgebildet, z.B. bis zu einer Unterseite der Maske 112.
  • Weiter mit Bezug auf die schematische Querschnittsansicht in 2D wird eine Superjunction-Struktur 128 gebildet durch Einbringen eines zweiten Dotierstoffs von einem zweiten Leitfähigkeitstyp in den Halbleiterkörper 102, wobei der zweite Dotierstoff eine Konzentration des ersten Dotierstoffs in einem ersten Gebiet 116 zwischen benachbarten Halbleiterfüllmaterialien 114 teilweise kompensiert und das Halbleiterfüllmaterial 114 mit dem zweiten Dotierstoff dotiert wird. Somit ist die SJ-Struktur aufgebaut aus dem Halbleiterfüllmaterial 114, das den zweiten Leitfähigkeitstyp aufweist und ein zweites Gebiet 117 darstellt, sowie aus dem ersten Gebiet 116, das den ersten Leitfähigkeitstyp sowie eine teilweise Kompensation der Dotierung aufweist. Das erste Gebiet 116 und das zweite Gebiet 117 können beispielsweise alternierend entlang der ersten lateralen Richtung angeordnet sein.
  • Gemäß einem Ausführungsbeispiel weicht eine Dosis des ersten Dotierstoffs, gemessen entlang einer das erste Gebiet 116 und das zweite Gebiet 117 in einer ersten lateralen Richtung x vollständig durchdringenden Strecke AA` um maximal 5% ab von einer Dosis des zweiten Dotierstoffs entlang derselben Strecke AA'. Die Strecke AA` ist beispielhaft vom Beginn einer Säule des ersten Dotierstoffs bis zum Ende der Säule des zweiten Dotierstoffs gezeigt. Die Strecke könnte ebenso gut von der Hälfte einer ersten Säule des ersten Dotierstoffs über die gesamte Säule des zweiten Dotierstoffs und eine weitere Hälfte einer Säule des ersten Dotierstoffs laufen. Die Strecke AA` steht also stellvertretend für eine volle Periode der Periodizität der Superjunction-Struktur entlang der alternierend dotierten Säulen.
  • Gemäß dem in 2D veranschaulichten Ausführungsbeispiel wird der zweite Dotierstoff mittels einer Vielzahl von Ionenimplantationen unterschiedlicher Implantationsenergie in den Halbleiterkörper eingebracht. Dies ist in 2D anhand von Pfeilen, die in unterschiedlichen Tiefen des Halbleiterkörpers 102 enden, veranschaulicht. Beispielsweise wird der zweite Dotierstoff durch mehrere Ionenimplantationen bei unterschiedlichen Implantationsenergien derart in den Halbleiterkörper 102 eingebracht, dass ein vertikaler Abstand d1, d2, d3 der in einer vertikalen Richtung y benachbarten Implantationspeaks in einem Bereich von 100nm bis 400nm liegt. Hierbei können die Abstände d1, d2, d3 unterschiedlich sein oder auch teilweise oder gänzlich übereinstimmen. Gemäß einem Ausführungsbeispiel werden eine maximale Implantationsenergie und eine minimale Implantationsenergie derart gewählt, dass ein vertikaler Abstand d der zugehörigen Implantationspeaks in einem Bereich von 1µm bis 3µm liegt. Die Implantation des ersten Dotierstoffs kann beispielweise mit einer selben Anzahl von Implantationen erfolgen wie die Implantation des zweiten Dotierstoffs. Da die Implantationsenergien zur Erzielung einer bestimmten Eindringtiefe von der Dotierstoffspezies abhängigen, können diese Energien beispielsweise derart angepasst werden, dass mit den jeweiligen Implantationen dieselben Eindringtiefen erzielt werden.
  • Gemäß dem in 2D gezeigten Ausführungsbeispiel wird der zweite Dotierstoff durch eine Oberfläche eines aktiven Transistorzellenbereichs 118 vollständig, d.h. unmaskiert durch mehrere Ionenimplantationen bei unterschiedlichen Implantationsenergien eingebracht. Hierbei kann eine Maskierung der Ionenimplantationen beispielsweise in einem an den Transistorzellenbereich 118 lateral angrenzenden Randabschlussbereich 120 erfolgen, z.B. mittels einer Maske 122. Das unmaskierte Einbringen des zweiten Dotierstoffs im Transistorzellenbereich 118 sowie die Maskierung im Randabschlussbereich 120 kann in derselben Weise auf das Einbringen des ersten Dotierstoffs durch Ionenimplantationen übertragen werden. Neben dem zweiten Dotierstoff lässt sich beispielsweise zusätzlich Kohlenstoff durch die Oberfläche des aktiven Transistorzellenbereichs vollständig, d.h. unmaskiert durch eine oder mehrere Ionenimplantationen einbringen.
  • Mit Bezug auf die schematische Querschnittsansicht in 2E wird ein Sourcegebiet 124 im Halbleiterkörper 102 ausgebildet, z.B. durch eine maskierte oder unmaskierte Ionenimplantation eines Dotierstoffs vom zweiten Leitfähigkeitstyp. Ebenso wird ein Bodygebiet 126 im Halbleiterkörper 102 ausgebildet, z.B. durch eine maskierte oder unmaskierte Ionenimplantation eines Dotierstoffs vom ersten Leitfähigkeitstyp.
  • Mit Bezug auf die schematische Querschnittsansicht in 2F wird ein zweiter Graben 130 mittels einer fotolithografisch strukturierten Maske 132, z.B. einer SiN Maske im Halbleiterkörper 102 ausgebildet, z.B. durch ein Trockenätzverfahren und/oder Nassätzverfahren wie etwa im Zusammenhang mit dem Verfahrensmerkmal A50 weiter oben beschrieben ist. Hierbei erstreckt sich der zweite Graben 130 weniger tief in den Halbleiterkörper 102 als der vorab ausgebildete und mit dem Halbleiterfüllmaterial 114 gefüllte erste Graben.
  • Gemäß dem in 2F dargestellten Ausführungsbeispiel ist eine Breite w1 des zweiten Grabens 130 entlang der ersten lateralen Richtung x kleiner ist als eine Breite w2 des zweiten Gebiets 117 entlang der ersten lateralen Richtung x. Somit kann das Halbleiterfüllmaterial 114 im zweiten Gebiet 117 an Seitenwände des zweiten Grabens 130 angrenzen. Dies ermöglicht einen sicheren Kanalanschluss an eine Driftzone bei späterer Ausbildung einer Gateelektrodenstruktur im zweiten Graben 130.
  • Mit Bezug auf die schematische Querschnittsansicht in 2G wird eine Grabenstruktur 134 im zweiten Graben 130 ausgebildet. Die Grabenstruktur 134 umfasst eine dielektrische Struktur 136 sowie ein Gateelektrodenmaterial 138 wie beispielsweise im Zusammenhang mit dem Verfahrensmerkmal A60 weiter oben dargelegt ist.
  • Mit Bezug auf die schematische Querschnittsansicht in 2H wird die Maske 132 entfernt und ein Spacer 140 ausgebildet, z.B. durch eine Schichtabscheidung wie eine Oxidabscheidung und anschließende Spacerätzung. Der Ausbildung des Spacers 140 schließt sich eine Ausbildung eines Kontaktgrabens 142 an, z.B. mittels einem Trockenätzprozess und/oder einem Nassätzprozess. Am Boden des Kontaktgrabens 142 kann ein hochdotiertes Kontaktgebiet 144 vom ersten Leitfähigkeitstyp ausgebildet werden, um einen niederohmigen elektrischen Anschluss des Bodygebiets mit einem Kontaktmaterial zu ermöglichen.
  • Mit Bezug auf die schematische Querschnittsansicht in 2I wird im Kontaktgraben 142 ein Kontaktmaterial 146 zur elektrischen Kontaktierung des Bodygebiets 126 über das hochdotierte Kontaktgebiet 144 sowie zur elektrischen Kontaktierung des Sourcegebiets 124 ausgebildet und als Verdrahtungsebene fortgesetzt, die beispielsweise in einem noch folgenden Schritt strukturiert werden kann.
  • Weitere herkömmliche Bearbeitungsschritte zur Fertigstellung des Halbleiterbauelements folgen, z.B. Ausbildung weiterer elektrisch isolierender und leitender Strukturen an der ersten Seite 110 sowie Ausbildung eines Rückseitenkontakts.
  • Selbstverständlich kann die in den 2A bis 2I gezeigte Abfolge von Verfahrensschritten auch abgewandelt werden, um zu einem weiteren Ausführungsbeispiel des Verfahrens nach 1 zu gelangen.
  • Beispielsweise kann mit Bezug auf die schematische Querschnittsansicht in 2J das Ausbilden der SJ-Struktur 128 sowie das Ausbilden des zweiten Grabens 130 auch bereits im Verfahrensstadium der 2C erfolgen, indem die Maske 112 als Implantationsmaske zum Einbringen des zweiten Dotierstoffs dient sowie als Maske, z.B. als Ätzmaske beim Ausbilden des zweiten Grabens 130, vgl. 2K. Der Ausbildung des zweiten Grabens 130 können sich die in 2G bis 2I gezeigten Verfahrensschritte anschließen. Die Ausbildung des Sourcegebiets 124 sowie des Bodygebiets 126 kann beispielsweise nach Entfernen der Maske 132 in 2G und vor Ausbilden des Spacers 140 erfolgen.
  • In 3 ist ein schematisches Flussdiagramm 300 zum Herstellen eines Halbleiterbauelements gemäß einem Ausführungsbeispiel dargestellt.
  • Das Flussdiagramm 300 umfasst Verfahrensmerkmale, die jeweils einen oder mehrere Bearbeitungsschritte aufweisen können. Während der Herstellung des Halbleiterbauelements können weitere Bearbeitungsschritte folgen, z.B. vor, zwischen, oder auch nach den gezeigten Verfahrensmerkmalen. Ebenso können weitere Bearbeitungsschritte zwischen den einem Verfahrensmerkmal zugeordneten Bearbeitungsschritten oder auch zusammen mit den beschriebenen Bearbeitungsschritten erfolgen. So kann beispielsweise ein einem Verfahrensmerkmal zugeordneter Bearbeitungsschritt des Ausbildens eines Grabens mittels einer Maske einen Ätzvorgang umfassen, der sowohl den beschriebenen Graben als auch weitere über die Maske definierte Gräben ausbildet. Auch können Bearbeitungsschritte verschiedener Verfahrensmerkmale gemeinsam oder in unterschiedlicher Reihenfolge durchgeführt werden.
  • Die im Zusammenhang mit den obigen Ausführungsbeispielen, vgl. z.B. 1, gemachten Angaben zu strukturellen Elementen oder Prozessschritten können auf entsprechende strukturelle Elemente und Prozessschritte im Zusammenhang mit den folgenden Ausführungsbeispielen übertragen werden.
  • Ein Verfahrensmerkmal B10 umfasst ein Ausbilden von ersten Gräben in einem Halbleiterkörper von einer ersten Seite aus, wobei ein Mesagebiet zwischen zwei benachbarten Gräben angeordnet ist.
  • Ein Verfahrensmerkmal B20 umfasst ein Ausbilden einer Grabenstruktur in den ersten Gräben.
  • Ein Verfahrensmerkmal B30 umfasst ein Ausbilden einer Maske auf dem Halbleiterkörper an der ersten Seite.
  • Ein Verfahrensmerkmal B40 umfasst ein Implantieren eines ersten Dotierstoffs vom zweiten Leitfähigkeitstyp in den Halbleiterkörper und durch das Mesagebiet mittels der Maske, wobei der Dotierstoff bis in eine Tiefe unterhalb der Grabenstruktur implantiert wird.
  • Ein Verfahrensmerkmal B50 umfasst eine thermische Behandlung des Halbleiterkörpers zur lateralen Diffusion des ersten Dotierstoffs.
  • Ein Verfahrensmerkmal B60 umfasst ein Implantieren eines zweiten Dotierstoffs vom ersten Leitfähigkeitstyp in den Halbleiterkörper und durch das Mesagebiet mittels der Maske, wobei der Dotierstoff bis in eine Tiefe unterhalb der Grabenstruktur implantiert wird.
  • Sowohl der erste als auch der zweite Dotierstoff können, wie im Zusammenhang mit dem Flussdiagramm 100 beschrieben ist, durch eine Vielzahl von Implantationen unterschiedlicher Energie in den Halbleiterkörper eingebracht werden. Das Einbringen des ersten Dotierstoffs und des zweiten Dotierstoffs erfolgt über ein und dieselbe Maske.
  • Verfahrensmerkmale zum Flussdiagramm 300 werden beispielhaft anhand der Querschnittsansichten in 4A bis 4F näher erläutert.
  • Mit Bezug auf die schematische Querschnittsansicht in 4A werden ersten Gräben 208 in einem Halbleiterkörper 202 von einer ersten Seite 210 aus gebildet, wobei ein Mesagebiet 209 zwischen zwei benachbarten Gräben 208 angeordnet ist. Der Halbleiterkörper 202 weist beispielsweise eine Halbleiterschicht 206 auf einem Halbleitersubstrat 204 auf. Die Halbleiterschicht 206 ist beispielsweise mit einem epitaktischen Abscheidungsverfahren wie CVD auf dem Halbleitersubstrat 204 hergestellt und beispielsweise geringer dotiert als das Halbleitersubstrat 204. Die im Zusammenhang mit dem Verfahrensmerkmal A10 weiter oben angegebenen beispielhaften Details gelten entsprechend. Eine erste Maske 212, z.B. eine SiN Maske dient der Ausbildung der ersten Gräben 208.
  • Mit Bezug auf die schematische Querschnittsansicht in 4B wird eine Grabenstruktur 234 in den ersten Gräben 208 ausgebildet. Die Grabenstruktur 234 umfasst eine dielektrische Struktur 236 sowie ein Gateelektrodenmaterial 238. Die im Zusammenhang mit dem Verfahrensmerkmal A60 weiter oben angegebenen beispielhaften Details gelten entsprechend.
  • Mit Bezug auf die schematische Querschnittsansicht in 4C wird eine zweite Maske 250 auf dem Halbleiterkörper 202 an der ersten Seite 210 ausgebildet. Die zweite Maske umfasst beispielsweise Silikatglas (SG), z.B. BSG (Borsilikatglas), TEOS (Tetraethylorthosilicat), polykristallines oder amorphes Silizium, Kohlenstoff oder einer Kombination hieraus. Gemäß einem Ausführungsbeispiel weist die zweite Maske 250 ein Aspektverhältnis einer Öffnung 251 von größer als 1:5, oder sogar größer als 1:10 auf. Beispielsweise ist eine Dicke, d.h. eine vertikale Erstreckung d1 der zweiten Maske 250 größer als eine Dicke d2 der Halbleiterschicht 206.
  • Mit Bezug auf die schematische Querschnittsansicht in 4D wird ein erster Dotierstoff vom zweiten Leitfähigkeitstyp, z.B. Phosphor in den Halbleiterkörper 202 und durch das Mesagebiet 209 mittels der Öffnung 251 in der zweiten Maske 250 implantiert, wobei der erste Dotierstoff bis in eine Tiefe unterhalb der Grabenstruktur 234 implantiert wird, z.B. durch eine Vielzahl von Implantationen bei unterschiedlicher Energie wie im Zusammenhang mit dem Verfahrensmerkmal A40 weiter oben näher erläutert ist und in 2D schematisch dargestellt ist. Der erste Dotierstoff liegt zunächst in einem Bereich 252 unterhalb des Mesagebiets 209 vor.
  • Mit Bezug auf die schematische Querschnittsansicht in 4E erfolgt eine thermische Behandlung des Halbleiterkörpers 202 zur lateralen Diffusion des ersten Dotierstoffs. Hierdurch entsteht aus dem Bereich 252 ein verbreiterter Bereich 252` vom zweiten Leitfähigkeitstyp.
  • Mit Bezug auf die schematische Querschnittsansicht in 4F wird ein zweiter Dotierstoff vom ersten Leitfähigkeitstyp, z.B. Bor in den Halbleiterkörper 202 und durch das Mesagebiet 209 mittels der Öffnung 251 in der zweiten Maske 250 implantiert, wobei der zweite Dotierstoff bis in eine Tiefe unterhalb der Grabenstruktur 234 implantiert wird, z.B. durch eine Vielzahl von Implantationen bei unterschiedlicher Energie wie im Zusammenhang mit dem Verfahrensmerkmal A40 weiter oben näher erläutert ist und in 2D schematisch dargestellt ist. Der zweite Dotierstoff definiert ein erstes Gebiet 216 einer SJ-Struktur 228, das vom ersten Leitfähigkeitstyp ist und eine teilweise Kompensation der Dotierung aufgrund des im ersten gebiet 216 vorliegenden ersten Dotierstoffs vom zweiten Leitfähigkeitstyp erfährt. An das erste Gebiet 216 grenzt ein zweites Gebiet 217 an, das im verbreiterter Bereich 252` liegt und vom zweiten Leitfähigkeitstyp ist. Das erste Gebiet 216 und das zweite Gebiet 217 bilden die SJ-Struktur 218 unterhalb eines Bodens der Grabenstruktur 234.
  • Im ersten Gebiet 216 ist beispielsweise im Mittel, z.B. entlang einer lateralen Ausdehnung der jeweiligen Gebiete in der ersten lateralen Richtung x gemittelt, ein Grad der Dotierungskompensation des zweiten Dotierstoffs durch den ersten Dotierstoff größer als der Grad der Kompensation des ersten Dotierstoffs durch den zweiten Dotierstoff im zweiten Gebiet 217.
  • Dem im 4F gezeigten Verfahrensstadium schließen sich weitere Prozesse zur Fertigstellung des Halbleiterbauelements an, z.B. Entfernen der zweiten Maske 250 und Entfernen der ersten Maske 212 sowie Ausbilden eines Kontaktmaterials zur elektrischen Kontaktierung des Bodygebiets sowie zur elektrischen Kontaktierung des Sourcegebiets wie beispielsweise anhand der in 2H und 2I veranschaulichten Prozessschritte dargestellt ist.
  • 5 zeigt ein weiteres Ausführungsbeispiel, bei dem die Prozessschritte A10 bis A40 in abgewandelter Form ausgeführt werden.
  • Ein Ausführungsbeispiel eines Verfahrens zum Herstellen eines Halbleiterbauelements umfasst ein Bereitstellen eines Halbleiterkörpers 302, der eine Halbleiterschicht 306 auf einem Halbleitersubstrat 304 aufweist. Die Halbleiterschicht 306 kann aus Teilschichten unterschiedlichen Leitfähigkeitstyps und/oder Dotierstoffkonzentration bestehen wie in 5 mittels der beiden Teilschichten 3061, 3062 veranschaulicht ist oder aber auch aus einer einzelnen Halbleiterschicht, die intrinsisch oder geringfügig dotiert abgeschieden wird. Eine Unterteilung der Halbleiterschicht 306 in Teilschichten unterschiedlichen Leitfähigkeitstyps und/oder Dotierstoffkonzentration ermöglicht eine gezielte Beeinflussung des Ladungsgleichgewichts der SJ Struktur und eine Verschiebung des Ladungsgleichgewichts zu einem Überschuss an p-Dotierung (sog. p-Lastigkeit) oder n-Dotierung (sog. n-Lastigkeit) in Abhängigkeit von einer Tiefe im Halbleitersubstrat 306. Das Verfahren umfasst zudem ein Ausbilden eines Grabens 308 in dem Halbleiterkörper 302, z.B. mittels einer Ätzmaske 312 sowie ein Auskleiden des Grabens 308 mit einer Halbleiterauskleidungsschicht 307, die erste Dotierstoffe eines ersten Leitfähigkeitstyps und zweite Dotierstoffe eines zweiten Leitfähigkeitstyps aufweist. Das Verfahren umfasst zudem ein Füllen des Grabens mit einem Halbleiterfüllmaterial 314, das zwischen einem ersten Seitenwandabschnitt 355 und einem zweiten Seitenwandabschnitt 356 der Halbleiterauskleidungsschicht angeordnet ist, sowie ein Ausbilden einer Superjunction-Struktur durch Einbringen eines Teils der ersten Dotierstoffe aus den ersten und zweiten Seitenwandabschnitten 355, 356 der Halbleiterauskleidungsschicht 307 in das Halbleiterfüllmaterial 314.
  • Durch eine unterschiedliche Ausdiffusion der ersten und zweiten Dotierstoffe aus der Halbleiterauskleidungsschicht in das Füllmaterial, die sich z.B. durch unterschiedliche Eindringtiefen/-geschwindigkeiten der ersten und zweiten Dotierstoffe bei gleichem thermischen Budget ergeben, kann eine Superjunction Struktur mit dicht beieinanderliegenden, abwechselt dotierten Säulen ausgebildet werden. Der Halbleiterkörper kann vor dem Diffusionsschritt aus mehreren Teilschichten aufgebaut sein, wobei die Teilschicht 3061 beispielsweise eine schwache Konzentration des ersten Dotierstoffes aufweist und die zweite Teilschicht 3062 eine schwache Konzentration des zweiten Dotierstoffes aufweist und somit ein trapezartiges Nettodotierungsprofil ausbilden.
  • Gemäß einem Ausführungsbeispiel umfasst das Verfahren zudem ein Ausbilden einer ersten Grabengatestruktur und einer zweiten Grabengatestruktur oberhalb der Superjunction-Struktur, wobei die erste Grabengatestruktur mit einer vertikalen Verlängerung des ersten Seitenwandabschnitts überlappt und die zweite Grabengatestruktur mit einer vertikalen Verlängerung des zweiten Seitenwandabschnitts überlappt. Dadurch kann eine effektive Pitchverdopplung erzielt werden.
  • Gemäß einem Ausführungsbeispiel stimmt ein lateraler Mitte-zu-Mitte Abstand zwischen dem ersten Seitenwandabschnitt und dem zweiten Seitenwandabschnitt mit einem lateralen Mitte-zu-Mitte Abstand zwischen der ersten Grabengatestruktur und der zweiten Grabengatestruktur überein.
  • Gemäß einem Ausführungsbeispiel weist der bereitgestellte Halbleiterkörper ein dotiertes Halbleitersubstrat und darauf einen gegenüber dem Halbleitersubstrat geringer dotierten Halbleiterschichtstapel auf, und der Graben wird durch den Halbleiterschichtstapel mindestens bis zum Halbleitersubstrat ausgebildet.
  • Gemäß einem Ausführungsbeispiel entsprechen die ersten Dotierstoffe Bor und die zweiten Dotierstoffe Arsen entsprechen.
  • Gemäß einem Ausführungsbeispiel wird das Halbleiterbauelement als Feldeffekttransistor mit einer Kanalleitfähigkeit vom zweiten Leitfähigkeitstyp gebildet.
  • Gemäß einem Ausführungsbeispiel weist der Halbleiterschichtstapel eine erste Halbleiterschicht vom ersten Leitfähigkeitstyp und eine zweite Halbleiterschicht vom zweiten Leitfähigkeitstyp auf.
  • Gemäß einem Ausführungsbeispiel wird nach dem Füllen des Grabens mit dem Halbleiterfüllmaterial mindestens eine dritte Halbleiterschicht auf dem Halbleiterkörper ausgebildet, und in der dritten Halbleiterschicht werden ein Sourcegebiet und ein Bodygebiet ausgebildet.
  • Gemäß einem Ausführungsbeispiel ist ein Diffusionskoeffizient der ersten Dotierstoffe im Halbleiterkörper größer als ein Diffusionskoeffizient der zweiten Dotierstoffe im Halbleiterkörper, und das Ausbilden der Superjunction-Struktur umfasst einen thermischen Diffusionsprozess, durch den mehr erste als zweite Dotierstoffe von den ersten und zweiten Seitenwandabschnitten in das Halbleiterfüllmaterial diffundieren, so dass das Halbleiterfüllmaterial wenigstens teilweise vom ersten Leitfähigkeitstyp ist und die ersten und zweiten Seitenwandabschnitte wenigstens teilweise vom zweiten Leitfähigkeitsbereich sind.
  • Gemäß einem Ausführungsbeispiel weicht eine in die Halbleiterauskleidungsschicht eingebrachte Dosis der ersten Dotierstoffe um maximal 5% von einer in die erste Halbleiterschicht eingebrachten Dosis von zweiten Dotierstoffen ab.
  • Gemäß einem Ausführungsbeispiel werden die ersten und die zweiten Dotierstoffe mittels in-situ Dotierung in die Halbleiterauskleidungsschicht eingebracht.
  • Gemäß einem Ausführungsbeispiel liegt ein Aspektverhältnis des Grabens in einem Bereich von 1:2 bis 1:10.
  • Gemäß einem Ausführungsbeispiel liegt eine Tiefe des Grabens in einem Bereich von 1µm bis 5µm.
  • Gemäß einem Ausführungsbeispiel ist eine in-situ Dotierstoffkonzentration des Halbleiterfüllmaterials wenigstens um zwei Größenordnungen kleiner als eine in-situ Dotierstoffkonzentration der zweiten Dotierstoffe in der Halbleiterauskleidungsschicht.
  • Gemäß einem Ausführungsbeispiel wird die Halbleiterauskleidungsschicht von einem Teil eines Bodens des Grabens entfernt.
  • Ein Ausführungsbeispiel eines Halbleiterbauelements umfasst eine erste und eine zweite Grabengatestruktur, die sich von einer ersten Oberfläche in einen Halbleiterkörper erstrecken. Das Halbleiterbauelement umfasst zudem eine Superjunction-Struktur, wobei eine vertikale Verlängerung eines Mesagebiets zwischen der ersten Grabengatestruktur und der zweiten Grabengatestruktur mit einem ersten Superjunction-Halbleitergebiet von einem ersten Leitfähigkeitstyp wenigstens teilweise überlappt, und vertikale Verlängerungen der ersten Gatestruktur und der zweiten Gatestruktur jeweils mit einem zweiten Superjunction-Halbleitergebiet von einem zweiten Leitfähigkeitstyp wenigstens teilweise überlappen, wobei die ersten und zweiten Superjunction-Halbleitergebiete entlang einer lateralen Richtung alternierend angeordnet sind. Das erste Superjunction-Halbleitergebiet weist erste Dotierstoffe vom ersten Leitfähigkeitstyp und zweite Dotierstoffe vom zweiten Leitfähigkeitstyp auf, wobei die ersten Dotierstoffe die zweiten Dotierstoffe teilweise kompensieren, und ein Dotierstoffkonzentrationsprofil der ersten Dotierstoffe entlang der lateralen Richtung weist ein Maximum in einer Mitte des zweiten Superjunction-Halbleitergebiets auf.
  • Gemäß einem Ausführungsbeispiel entsprechen die ersten und zweiten Dotierstoffe einem der Paare Bor und Arsen, Bor und Antimon, Gallium und Arsen, Gallium und Antimon.
  • Gemäß einem Ausführungsbeispiel ist das erste Superjunction-Halbleitergebiet über ein Bodygebiet vom ersten Leitfähigkeitstyp an der ersten Oberfläche elektrisch angeschlossen, und das Superjunction-Halbleitergebiet vom zweiten Leitfähigkeitstyp ist über eine Driftzone vom zweiten Leitfähigkeitstyp an einer der ersten Oberfläche gegenüberliegenden zweiten Oberfläche des Halbleiterkörpers elektrisch angeschlossen.
  • Gemäß einem Ausführungsbeispiel weist ein Dotierstoffkonzentrationsprofil der zweiten Dotierstoffe entlang der lateralen Richtung ein Maximum in der Mitte des zweiten Superjunction-Halbleitergebiets auf.
  • Gemäß einem Ausführungsbeispiel weist ein Dotierstoffkonzentrationsprofil der ersten Dotierstoffe entlang der lateralen Richtung ein Minimum in einer Mitte des ersten Superjunction-Halbleitergebiets auf.
  • Gemäß einem Ausführungsbeispiel nimmt ein Dotierstoffkonzentrationsprofil der ersten Dotierstoffe entlang der lateralen Richtung an einem pn Übergang zwischen dem ersten Superjunction-Halbleitergebiet und dem zweiten Superjunction-Halbleitergebiet vom zweiten Superjunction-Halbleitergebiet zum ersten Superjunction-Halbleitergebiet ab.
  • Alternativ zu dem in 5 beschrieben Verfahren können die Dotierstoffe auch über eine stufenweise Implantation in den Randbereichen des Grabens gebracht werden. Das Einbringen der Halbleiterauskleidungsschicht 307 aus 5 wird dementsprechend durch eine Implantation von Dotierstoffen des ersten und zweiten Typs am Seitenrand der Gräben bewirkt wie in 6A und 6B in Form der implantierten dotierten Gebiete 358 zu sehen ist. Hierbei werden die dotierten Gebiete 358 durch eine Abfolge von Implantationen und Vertiefungen des Grabens 308 in einer vertikalen Richtung gestapelt. Bei der Vertiefung des Grabens 308, z.B. durch einen oder mehrere Ätzschritte hervorgerufen, wird ein Teil der vorab per Implantation eingebrachten Dotierstoffe wieder entfernt.
  • Anschließend kann der Graben mit Füllmaterial 314, z.B. mit undotiertem Silizium gefüllt werden und durch thermische Diffusion kann sich eine Superjunction Struktur mit dicht beieinanderliegenden, abwechselt dotierten Säulen ausgebildet werden.
  • Ein Ausführungsbeispiel umfasst ein Verfahren zum Herstellen eines Halbleiterbauelements. Das Verfahren umfasst ein Bereitstellen eines Halbleiterkörpers, der einen Graben aufweist, wobei an gegenüberliegenden Seitenwänden des Grabens jeweils ein erster Halbleiterkörperbereich ausgebildet ist. Der erste Halbleiterkörperbereich weist erste Dotierstoffe von einem ersten Leitfähigkeitstyp und zweite Dotierstoffe von einem zweiten Leitfähigkeitstyp in einer höheren Konzentration auf als in einem an den ersten Halbleiterkörperbereich lateral angrenzenden zweiten Halbleiterkörperbereich. Das Verfahren umfasst zudem ein Füllen des ersten Grabens mit einem Halbleiterfüllmaterial, das zwischen den gegenüberliegenden Seitenwänden des Grabens angeordnet ist. Das Verfahren umfasst zudem ein Ausbilden einer Superjunction-Struktur durch Einbringen eines Teils der ersten Dotierstoffe aus dem ersten Halbleiterkörperbereich in das Halbleiterfüllmaterial.
  • Gemäß einem Ausführungsbeispiel weist das Bereitstellen des Halbleiterkörpers auf:
    1. i) Ausbilden einer Maske mit einer Maskenöffnung auf dem Halbleiterkörper;
    2. ii) Einbringen der ersten Dotierstoffe durch die Maskenöffnung in den Halbleiterkörper;
    3. iii) Einbringen der zweiten Dotierstoffe durch die Maskenöffnung in den Halbleiterkörper;
    4. iv) Ausbilden einer Aussparung im Halbleiterkörper unterhalb der Maskenöffnung;
    5. v) Wiederholen der Schritte ii) bis iv) wenigstens einmal, so dass der Graben durch die Aussparungen gebildet ist und der erste Halbleiterkörperbereich durch die eingebrachten ersten und zweiten Dotierstoffe begrenzt ist.
  • Gemäß einem Ausführungsbeispiel weist das Verfahren nach dem Schritt i) und vor dem Schritt ii) zudem ein Ausbilden eines Grabens im Halbleiterkörper unterhalb der Maskenöffnung auf sowie ein Füllen des Grabens mit einer Füllung. Dieses Ausführungsbeispiel ist beispielhaft in der schematischen Querschnittsansicht in 7 dargestellt, wobei die Füllung mit dem Bezugskennzeichen 359 gekennzeichnet ist. Ein Material der Füllung kann beispielsweise im Hinblick auf eine präzise Ausbildung der Aussparungen durch einen Ätzprozess gewählt werden.
  • Gemäß einem Ausführungsbeispiel weist die Füllung eines oder mehrere der Materialien Lack, Oxid, Siliziumnitrid, epitaktisches oder amorphes Silizium-Germanium, Kohlenstoff, Oxidauskleidung des Grabens mit amorpher oder polykristalliner Siliziumfüllung auf.
  • Gemäß einem Ausführungsbeispiel werden die ersten Dotierstoffe und die zweiten Dotierstoffe durch einen Ionenimplantationsprozess in den Halbleiterkörper eingebracht.
  • Gemäß einem Ausführungsbeispiel weicht eine Implantationsdosis der ersten Dotierstoffe um maximal 5% von einer Implantationsdosis der zweiten Dotierstoffe ab.
  • Ein Ausführungsbeispiel eines Verfahrens zum Herstellen eines Halbleiterbauelements umfasst ein Bereitstellen eines Halbleiterkörpers, der einen Graben aufweist, wobei an gegenüberliegenden Seitenwänden des Grabens jeweils ein erster Halbleiterkörperbereich ausgebildet ist, der erste Dotierstoffe von einem ersten Leitfähigkeitstyp und zweite Dotierstoffe von einem zweiten Leitfähigkeitstyp in einer höheren Konzentration aufweist als in einem an den ersten Halbleiterkörperbereich lateral angrenzenden zweiten Halbleiterkörperbereich. Das Verfahren umfasst zudem ein Füllen des ersten Grabens mit einem Halbleiterfüllmaterial, das zwischen den gegenüberliegenden Seitenwänden des Grabens angeordnet ist, sowie ein Ausbilden einer Superjunction-Struktur durch Einbringen eines Teils der ersten Dotierstoffe aus dem ersten Halbleiterkörperbereich in das Halbleiterfüllmaterial.
  • Es ist ferner möglich die vorab aufgezeigten Möglichkeiten zur Ausbildung der Superjunction-Struktur zu kombinieren. So kann zum Beispiel das Einbringen von Dotierstoffen über den Graben wie in 6A gezeigt sich auf Dotierstoffe eines Typs, z.B. des ersten Typs, beschränken. Nach dem Füllen des Grabens mit undotiertem Halbleitermaterial, z.B. Silizium, kann eine anschließende Implantation des zweiten Dotierstoffes über die gesamte Oberfläche erfolgen wie in 8 gezeigt ist. Die Implantation kann durch eine Streuschichte 360, z.B. ein Streuoxid hindurch erfolgen.
  • Weitere Bearbeitungsschritte zur Fertigstellung des Halbleiterbauelements folgen, z.B. Ausbildung einer Halbleiterbauelementkopfschicht, die Verfahrensmerkmale A50, A60, Ausbildung weiterer elektrisch isolierender und leitender Strukturen an der ersten Seite sowie Ausbildung eines Rückseitenkontakts.
  • Obwohl hierin spezifische Ausführungsformen veranschaulicht und beschrieben worden sind, werden Fachleute erkennen, dass die gezeigten und beschriebenen spezifischen Ausführungsformen durch eine Vielzahl von alternativen und/oder äquivalenten Ausgestaltungen ersetzt werden können

Claims (15)

  1. Verfahren zum Herstellen eines Halbleiterbauelements, wobei das Verfahren aufweist: Bereitstellen eines Halbleiterkörpers (102), der einen ersten Dotierstoff von einem ersten Leitfähigkeitstyp aufweist, wobei der erste Dotierstoff durch mehrere Ionenimplantationen bei unterschiedlichen Implantationsenergien in den Halbleiterkörper (102) derart eingebracht wird, dass ein Abstand (d1, d2, d3) der in einer vertikalen Richtung benachbarten Implantationspeaks in einem Bereich von 100nm bis 400nm liegt; Ausbilden eines ersten Grabens (108) in dem Halbleiterkörper (102) von einer ersten Seite (110) aus; Füllen des ersten Grabens (108) mit einem Halbleiterfüllmaterial (114); danach Ausbilden einer Superjunction-Struktur (128) durch Einbringen eines zweiten Dotierstoffs von einem zweiten Leitfähigkeitstyp in den Halbleiterkörper (102), wobei das Halbleiterfüllmaterial (114) mit dem zweiten Dotierstoff dotiert wird; Ausbilden eines zweiten Grabens (130) in dem Halbleiterkörper (102) von der ersten Seite aus; und Ausbilden einer Grabenstruktur (134) im zweiten Graben (130) .
  2. Verfahren nach Anspruch 1, wobei der zweite Dotierstoff eine Konzentration des ersten Dotierstoffs teilweise kompensiert.
  3. Verfahren nach einem der vorangehenden Ansprüche, wobei eine maximale Implantationsenergie und eine minimale Implantationsenergie derart gewählt sind, dass ein vertikaler Abstand (d) der zugehörigen Implantationspeaks in einem Bereich von 1µm bis 3µm liegt.
  4. Verfahren nach einem der vorangehenden Ansprüche, wobei zusätzlich zum ersten Dotierstoff ein nicht dotierendes Element in den Halbleiterkörper (102) eingebracht wird, und das nicht dotierende Element eingerichtet ist, eine durch ein thermisches Budget verursachte Diffusion des ersten Dotierstoffs zu reduzieren.
  5. Verfahren nach Anspruch 4, wobei das nicht dotierende Element Kohlenstoff ist.
  6. Verfahren nach Anspruch 5, wobei der Kohlenstoff durch in-situ Dotierung oder durch eine oder mehrere Ionenimplantationen in den Halbleiterkörper (102) eingebracht wird.
  7. Verfahren nach einem der vorangehenden Ansprüche, wobei der zweite Dotierstoff durch eine Oberfläche eines aktiven Transistorzellenbereichs (118) vollständig, d.h. unmaskiert durch mehrere Ionenimplantationen bei unterschiedlichen Implantationsenergien eingebracht wird.
  8. Verfahren nach einem der vorangehenden Ansprüche, wobei der erste Dotierstoff durch eine Oberfläche eines aktiven Transistorzellenbereichs vollständig, d.h. unmaskiert durch mehrere Ionenimplantationen bei unterschiedlichen Implantationsenergien eingebracht wird.
  9. Verfahren nach einem der vorangehenden Ansprüche, wobei Kohlenstoff durch eine Oberfläche eines aktiven Transistorzellenbereichs vollständig, d.h. unmaskiert durch eine oder mehrere Ionenimplantationen eingebracht wird.
  10. Verfahren nach einem der vorangehenden Ansprüche, wobei die Superjunction-Struktur (128) ein erstes Gebiet (116) vom ersten Leitfähigkeitstyp aufweist, in dem eine teilweise Kompensation der Dotierung des ersten Dotierstoffs durch den zweiten Dotierstoff vorliegt, und ein benachbartes zweites Gebiet (117) vom zweiten Leitfähigkeitstyp, das das Halbleiterfüllmaterial aufweist (114) und mit dem zweiten Dotierstoff dotiert ist, wobei eine Dosis des ersten Dotierstoffs entlang einer Strecke um maximal 5% von einer Dosis des zweiten Dotierstoffs entlang derselben Strecke abweicht, wobei die Strecke das erste Gebiet (116) und das zweite Gebiet (117) in einer ersten lateralen Richtung (x) vollständig durchdringt.
  11. Verfahren nach einem der vorangehenden Ansprüche, wobei eine Breite (w1) des zweiten Grabens (130) entlang der ersten lateralen Richtung (x) kleiner ist als eine Breite (w2) des zweiten Gebiets (117) entlang der ersten lateralen Richtung (x) .
  12. Verfahren nach einem der vorangehenden Ansprüche, wobei das Ausbilden der Grabenstruktur (134) aufweist: Auskleiden des zweiten Grabens (130) mit einer dielektrischen Struktur (136), die zumindest teilweise als Gatedielektrikum ausgebildet wird; und Ausbilden eines Gateelektrodenmaterials (138) im zweiten Graben (130).
  13. Verfahren nach einem der vorangehenden Ansprüche, wobei das Ausbilden des zweiten Grabens (130) in dem Halbleiterkörper (102) aufweist: einen Trockenätzprozess; und danach eine Nassätzung mit einer alkalischen Lösung.
  14. Verfahren nach einem der vorangehenden Ansprüche, das zudem aufweist: Vergrößern des Halbleiterkörpers (102) durch Ausbilden einer Halbleiterschicht an der ersten Seite (110) nach Füllen des ersten Grabens (108).
  15. Verfahren nach einem der vorangehenden Ansprüche, wobei der zweite Graben (130) weniger tief in den Halbleiterkörper (102) ausgebildet wird als der erste Graben (108).
DE102019109048.2A 2018-07-18 2019-04-05 Verfahren zum herstellen eines halbleiterbauelements Active DE102019109048B4 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US16/514,292 US11145745B2 (en) 2018-07-18 2019-07-17 Method for producing a semiconductor component

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102018117369 2018-07-18
DE102018117369.5 2018-07-18

Publications (2)

Publication Number Publication Date
DE102019109048A1 DE102019109048A1 (de) 2020-01-23
DE102019109048B4 true DE102019109048B4 (de) 2024-05-08

Family

ID=69147990

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102019109048.2A Active DE102019109048B4 (de) 2018-07-18 2019-04-05 Verfahren zum herstellen eines halbleiterbauelements

Country Status (2)

Country Link
US (1) US11145745B2 (de)
DE (1) DE102019109048B4 (de)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050181564A1 (en) 2003-12-19 2005-08-18 Third Dimension (3D) Semiconductor, Inc. Method for manufacturing a superjunction device with wide mesas
US20130161742A1 (en) 2011-12-23 2013-06-27 Moon-soo CHO Semiconductor device and fabricating method thereof

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8183666B2 (en) 2009-10-29 2012-05-22 Infineon Technologies Ag Semiconductor device including semiconductor zones and manufacturing method
JP5848142B2 (ja) * 2012-01-25 2016-01-27 ルネサスエレクトロニクス株式会社 縦型プレーナパワーmosfetの製造方法
WO2014087633A1 (ja) 2012-12-07 2014-06-12 株式会社デンソー スーパージャンクション構造の縦型mosfetを有する半導体装置およびその製造方法
DE102015120510A1 (de) 2015-11-26 2017-06-01 Infineon Technologies Austria Ag Verfahren zum Herstellen von Superjunction-Halbleitervorrichtungen mit einer Superstruktur in Ausrichtung mit einer Grundlage

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050181564A1 (en) 2003-12-19 2005-08-18 Third Dimension (3D) Semiconductor, Inc. Method for manufacturing a superjunction device with wide mesas
US20130161742A1 (en) 2011-12-23 2013-06-27 Moon-soo CHO Semiconductor device and fabricating method thereof

Also Published As

Publication number Publication date
US11145745B2 (en) 2021-10-12
US20200027969A1 (en) 2020-01-23
DE102019109048A1 (de) 2020-01-23

Similar Documents

Publication Publication Date Title
DE4212829C2 (de) Verfahren zur Herstellung von Metall-Oxid-Halbleiter-Feldeffekttransistoren
DE102013113284B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102013101113B4 (de) Leistungs-MOS-Transistor und Verfahren zu dessen Herstellung
DE102011053147B4 (de) Halbleiterstruktur mit grabenstrukturen in direktem kontakt
DE102013113286B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102007027519B4 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE102011088584B4 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung
DE102017115412A1 (de) Verfahren zur Herstellung eines Supberjunctionbauelements
DE112010002352T5 (de) FinFET-Strukturen mit verspannungsinduzierenden Source/Drain-biIdenden Abstandshaltern und Verfahren zur Herstellung der FinFET-Strukturen
DE102009041474A1 (de) Aufbauten und Verfahren zum Ausbilden von Trenchfeldeffekttransistoren mit hoher Dichte
DE102016124968B4 (de) Ausbilden von Siliziumoxidschichten durch Oxidation mit Radikalen
DE102012214077A1 (de) Integrierte Schaltungen mit abstehenden Source- und Drainbereichen und Verfahren zum Bilden integrierter Schaltungen
DE102005020410A1 (de) Transistorstruktur und zugehöriges Herstellungsverfahren
DE102008018865A1 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung
DE102011084419A1 (de) Vollständig isoliertes Bauelement mit selbstjustiertem Körpergebiet
DE102012217031A1 (de) Halbleiterbauelement und herstellungsverfahren dafür
DE102016118543A1 (de) Halbleiterbauelemente, leistungshalbleiterbauelemente und verfahren zum bilden eines halbleiterbauelements
DE102017127856A1 (de) Verfahren zum Herstellen eines Halbleiterbauelements und Leistungshalbleiterbauelement
DE102020006529A1 (de) Leistungsvorrichtung mit abgestuftem Kanal
DE102016114913B4 (de) Leistungs-Mosfets und Verfahren zu deren Herrstellung
DE102017118957B4 (de) Herstellen eines superjunction-transistorbauelements
DE102018130444A1 (de) Verfahren zum Herstellen eines Superjunction-Transistorbauelements
DE10210138B4 (de) Durch Feldeffekt steuerbares vertikales Halbleiterbauelement und Verfahren zu seiner Herstellung
DE102016100128B4 (de) LDMOS-Hochspannungstransistor und Verfahren zu dessen Herstellung
DE102016112970B3 (de) Verfahren zur Herstellung eines Superjunction-Bauelements

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division