JP2017059570A - 半導体装置 - Google Patents

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Abstract

【課題】ゲート絶縁膜破壊の抑制を可能とする半導体装置を提供する。
【解決手段】実施形態の半導体装置は、第１の面と第２の面とを有するＳｉＣ層と、ＳｉＣ層内に設けられた第１導電型の第１のＳｉＣ領域、第２導電型の第１及び第２の低濃度ピラー領域、第１及び第２の低濃度ピラー領域と第１の面との間に設けられた第２導電型の第１及び第２の高濃度ピラー領域と、第１の高濃度ピラー領域と第２の高濃度ピラー領域との間に設けられたゲート電極と、第２導電型の第１及び第２のボディ領域と、ゲート絶縁膜と、第１及び第２の高濃度ピラー領域とゲート電極との間に設けられた第１及び第２のサイドピラー領域と、第１導電型の第１及び第２のソース領域と、を備える。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
次世代の半導体デバイス用の材料としてＳｉＣ（炭化珪素）が期待されている。ＳｉＣはＳｉ（シリコン）と比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することができる。
ＳｉＣを用いたＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のオン抵抗を低減する構造として、トレンチ内にゲート電極を設けるトレンチゲート型のＭＯＳＦＥＴがある。トレンチゲート型のＭＯＳＦＥＴでは、トレンチ底部での電界集中によるゲート絶縁膜の破壊が懸念される。
特開２０１２−１６４７０７号公報
本発明が解決しようとする課題は、ゲート絶縁膜破壊の抑制を可能とする半導体装置を提供することにある。
実施形態の半導体装置は、第１の面と第２の面とを有するＳｉＣ層と、前記ＳｉＣ層内に設けられた第１導電型の第１のＳｉＣ領域と、前記第１のＳｉＣ領域内に設けられた第２導電型の第１の低濃度ピラー領域と、前記第１のＳｉＣ領域内に設けられた第２導電型の第２の低濃度ピラー領域と、前記第１の低濃度ピラー領域と前記第１の面との間に設けられ、前記第１の低濃度ピラー領域よりも第２導電型の不純物濃度の高い第２導電型の第１の高濃度ピラー領域と、前記第２の低濃度ピラー領域と前記第１の面との間に設けられ、前記第２の低濃度ピラー領域よりも第２導電型の不純物濃度の高い第２導電型の第２の高濃度ピラー領域と、少なくとも一部が前記第１の高濃度ピラー領域と前記第２の高濃度ピラー領域との間に設けられたゲート電極と、前記第１のＳｉＣ領域と前記第１の面との間に設けられ、前記第１の高濃度ピラー領域よりも第２導電型の不純物濃度の低い第２導電型の第１のボディ領域と、前記第１のＳｉＣ領域と前記第１の面との間に設けられ、前記第２の高濃度ピラー領域よりも第２導電型の不純物濃度の低い第２導電型の第２のボディ領域と、前記第１のボディ領域と前記ゲート電極との間、及び、前記第２のボディ領域と前記ゲート電極との間に設けられ、前記第１の面を基準とする前記第２の面側の端部の深さが、前記第１の面を基準とする前記第１の高濃度ピラー領域及び前記第２の高濃度ピラー領域の深さよりも浅いゲート絶縁膜と、前記第１の高濃度ピラー領域と前記ゲート電極との間に前記第１の高濃度ピラー領域に接して設けられ、前記ゲート電極との間に前記第１のＳｉＣ領域を挟み、前記第１の高濃度ピラー領域よりも第２導電型の不純物濃度の低い第２導電型の第１のサイドピラー領域と、前記第２の高濃度ピラー領域と前記ゲート電極との間に前記第２の高濃度ピラー領域に接して設けられ、前記ゲート電極との間に前記第１のＳｉＣ領域を挟み、前記第２の高濃度ピラー領域よりも第２導電型の不純物濃度の低い第２導電型の第２のサイドピラー領域と、前記第１のボディ領域と前記第１の面との間に設けられた第１導電型の第１のソース領域と、前記第２のボディ領域と前記第１の面との間に設けられた第１導電型の第２のソース領域と、を備える。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第２の実施形態の半導体装置の模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
（第１の実施形態）
本実施形態の半導体装置は、第１の面と第２の面とを有するＳｉＣ層と、ＳｉＣ層内に設けられた第１導電型の第１のＳｉＣ領域と、第１のＳｉＣ領域内に設けられた第２導電型の第１の低濃度ピラー領域と、第１のＳｉＣ領域内に設けられた第２導電型の第２の低濃度ピラー領域と、第１の低濃度ピラー領域と第１の面との間に設けられ、第１の低濃度ピラー領域よりも第２導電型の不純物濃度の高い第２導電型の第１の高濃度ピラー領域と、第２の低濃度ピラー領域と第１の面との間に設けられ、第２の低濃度ピラー領域よりも第２導電型の不純物濃度の高い第２導電型の第２の高濃度ピラー領域と、少なくとも一部が第１の高濃度ピラー領域と第２の高濃度ピラー領域との間に設けられたゲート電極と、第１のＳｉＣ領域と第１の面との間に設けられ、第１の高濃度ピラー領域よりも第２導電型の不純物濃度の低い第２導電型の第１のボディ領域と、第１のＳｉＣ領域と第１の面との間に設けられ、第２の高濃度ピラー領域よりも第２導電型の不純物濃度の低い第２導電型の第２のボディ領域と、第１のボディ領域とゲート電極との間、及び、第２のボディ領域とゲート電極との間に設けられ、第１の面を基準とする第２の面側の端部の深さが、第１の面を基準とする第１の高濃度ピラー領域及び第２の高濃度ピラー領域の深さよりも浅いゲート絶縁膜と、第１の高濃度ピラー領域とゲート電極との間に第１の高濃度ピラー領域に接して設けられ、ゲート電極との間に第１のＳｉＣ領域を挟み、第１の高濃度ピラー領域よりも第２導電型の不純物濃度の低い第２導電型の第１のサイドピラー領域と、第２の高濃度ピラー領域とゲート電極との間に第２の高濃度ピラー領域に接して設けられ、ゲート電極との間に第１のＳｉＣ領域を挟み、第２の高濃度ピラー領域よりも第２導電型の不純物濃度の低い第２導電型の第２のサイドピラー領域と、第１のボディ領域と第１の面との間に設けられた第１導電型の第１のソース領域と、第２のボディ領域と第１の面との間に設けられた第１導電型の第２のソース領域と、を備える。
図１は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、ＳｉＣ（炭化珪素）を用いたトレンチゲート型の縦型ＭＯＳＦＥＴ１００である。以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。
ＭＯＳＦＥＴ１００は、ＳｉＣ層１０、ソース電極１２、ドレイン電極１４、ゲート絶縁膜１６、ゲート電極１８、層間絶縁膜２０、トレンチ４０を備える。ＳｉＣ層１０内には、ｎ＋型のドレイン領域（第３のＳｉＣ領域）２２、ｎ−型の第１のドリフト領域（第２のＳｉＣ領域）２４、ｎ−型の第２のドリフト領域（第１のＳｉＣ領域）２６、ｐ−型の第１の低濃度ピラー領域２８ａ、ｐ−型の第２の低濃度ピラー領域２８ｂ、ｐ＋型の第１の高濃度ピラー領域３０ａ、ｐ＋型の第２の高濃度ピラー領域３０ｂ、ｐ型の第１のボディ領域３２ａ、ｐ型の第２のボディ領域３２ｂ、ｎ＋型の第１のソース領域３４ａ、ｎ＋型の第２のソース領域３４ｂ、ｐ＋型の第１のコンタクト領域３６ａ、ｐ＋型の第２のコンタクト領域３６ｂ、ｐ−型の第１のサイドピラー領域６０ａ、ｐ−型の第２のサイドピラー領域６０ｂを備える。
ＳｉＣ層１０は、単結晶のＳｉＣである。ＳｉＣ層１０は、例えば、４Ｈ−ＳｉＣである。
ＳｉＣ層１０は、第１の面と第２の面とを備える。以下、第１の面を表面、第２の面を裏面とも称する。なお、以下、「深さ」とは、第１の面を基準とする深さを意味する。
第１の面は、例えば、（０００１）面に対し０度以上８度以下傾斜した面である。また、第２の面は、例えば、（０００−１）面に対し０度以上８度以下傾斜した面である。（０００１）面はシリコン面と称される。（０００−１）面はカーボン面と称される。
ｎ＋型のドレイン領域２２は、ＳｉＣ層１０の裏面に設けられる。ドレイン領域２２は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域２２のｎ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ｎ−型の第１のドリフト領域２４は、ドレイン領域２２上に設けられる。第１のドリフト領域２４は、第２のドリフト領域２６とＳｉＣ層１０の裏面との間に設けられる。
第１のドリフト領域２４は、例えば、窒素（Ｎ）をｎ型不純物として含む。第１のドリフト領域２４のｎ型不純物の不純物濃度は、第２のドリフト領域２６のｎ型不純物の不純物濃度よりも低い。第１のドリフト領域２４のｎ型不純物の不純物濃度は、例えば、４×１０１４ｃｍ−３以上６×１０１６ｃｍ−３以下である。第１のドリフト領域２４の厚さは、例えば、０．１μｍ以上１５０μｍ以下である。
ｎ−型の第２のドリフト領域２６は、第１のドリフト領域２４上に設けられる。
第２のドリフト領域２６は、例えば、窒素（Ｎ）をｎ型不純物として含む。第２のドリフト領域２６のｎ型不純物の不純物濃度は、例えば、５×１０１６ｃｍ−３以上５×１０１７ｃｍ−３以下である。第２のドリフト領域２６の厚さは、例えば、３μｍ以上１０μｍ以下である。
ｐ−型の第１の低濃度ピラー領域２８ａは、第２のドリフト領域２６内に設けられる。第１の低濃度ピラー領域２８ａは、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第１の低濃度ピラー領域２８ａのｐ型不純物の不純物濃度は、例えば、１×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下である。
第１の低濃度ピラー領域２８ａの深さは、例えば、２μｍ以上１０μｍ以下である。第１の低濃度ピラー領域２８ａの幅（図１中の“ｗ”）は、例えば、０．５μｍ以上２．５μｍ以下である。
ｐ−型の第２の低濃度ピラー領域２８ｂは、第２のドリフト領域２６内に設けられる。第２の低濃度ピラー領域２８ｂは、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第２の低濃度ピラー領域２８ｂのｐ型不純物の不純物濃度は、例えば、１×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下である。
第２の低濃度ピラー領域２８ｂの深さは、例えば、２μｍ以上１０μｍ以下である。第２の低濃度ピラー領域２８ｂの幅は、例えば、０．５μｍ以上２．５μｍ以下である。
第１の低濃度ピラー領域２８ａと第２の低濃度ピラー領域２８ｂとは、製造ばらつきの範囲内で同一の形状及び不純物濃度を備える。第１の低濃度ピラー領域２８ａと第２の低濃度ピラー領域２８ｂとの間の距離（図１中の“ｄ１”）は、例えば、０．５μｍ以上３．０μｍ以下である。
第１の低濃度ピラー領域２８ａのｐ型不純物の不純物濃度とｎ型不純物の不純物濃度の差をＮ１、第１の低濃度ピラー領域２８ａの幅をｗ、第１の低濃度ピラー領域２８ａと第２の低濃度ピラー領域２８ｂとの間の第２のドリフト領域２６のｎ型不純物の不純物濃度とｐ型不純物の不純物濃度の差をＮ２、第１の低濃度ピラー領域２８ａと第２の低濃度ピラー領域２８ｂとの間の距離をｄ１とした場合に、Ｎ１ｗ／Ｎ２ｄ１は、例えば０．８以上１．５以下である。
第１の低濃度ピラー領域２８ａ及び第２のドリフト領域２６のｐ型不純物及びｎ型不純物の不純物濃度は、例えば、平均濃度である。平均濃度は、不純物濃度を複数の点において測定し、平均値を計算することで求められる。
ｐ＋型の第１の高濃度ピラー領域３０ａは、第１の低濃度ピラー領域２８ａとＳｉＣ層１０の表面との間に設けられる。第１の高濃度ピラー領域３０ａは、第１の低濃度ピラー領域２８ａと接して設けられる。
第１の高濃度ピラー領域３０ａは、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第１の高濃度ピラー領域３０ａのｐ型不純物の不純物濃度は、第１の低濃度ピラー領域２８ａのｐ型不純物の不純物濃度より高い。第１の高濃度ピラー領域３０ａのｐ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上５×１０２０ｃｍ−３以下である。
第１の高濃度ピラー領域３０ａの深さは、トレンチ４０の深さよりも深い。第１の高濃度ピラー領域３０ａの深さは、例えば、１μｍ以上３μｍ以下である。第１の高濃度ピラー領域３０ａの幅は、例えば、０．５μｍ以上１．５μｍ以下である。
ｐ＋型の第２の高濃度ピラー領域３０ｂは、第２の低濃度ピラー領域２８ｂとＳｉＣ層１０の表面との間に設けられる。第２の高濃度ピラー領域３０ｂは、第２の低濃度ピラー領域２８ｂと接して設けられる。
第２の高濃度ピラー領域３０ｂは、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第２の高濃度ピラー領域３０ｂのｐ型不純物の不純物濃度は、第２の低濃度ピラー領域２８ｂのｐ型不純物の不純物濃度より高い。第２の高濃度ピラー領域３０ｂのｐ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上５×１０２０ｃｍ−３以下である。
第２の高濃度ピラー領域３０ｂの深さは、トレンチ４０の深さよりも深い。第２の高濃度ピラー領域３０ｂの深さは、例えば、１μｍ以上３μｍ以下である。第２の高濃度ピラー領域３０ｂの幅は、例えば、０．５μｍ以上１．５μｍ以下である。
第１の高濃度ピラー領域３０ａと第２の高濃度ピラー領域３０ｂとは、製造ばらつきの範囲内で同一の形状及び不純物濃度を備える。
ｐ−型の第１のサイドピラー領域６０ａは、第１の高濃度ピラー領域３０ａとゲート電極１８との間に第１の高濃度ピラー領域３０ａに接して設けられる。第１のサイドピラー領域６０ａは、第１の高濃度ピラー領域３０ａと第２のドリフト領域２６との間に設けられる。第１のサイドピラー領域６０ａは、第１の高濃度ピラー領域３０ａに接する。第１のサイドピラー領域６０ａとゲート電極１８との間に第２のドリフト領域２６が挟まれる。
第１のサイドピラー領域６０ａは、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第１のサイドピラー領域６０ａのｐ型不純物の不純物濃度は、第１の高濃度ピラー領域３０ａのｐ型不純物の不純物濃度より低い。第１のサイドピラー領域６０ａのｐ型不純物の不純物濃度は、例えば、１×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下である。
第１のサイドピラー領域６０ａの深さは、ゲート絶縁膜１６の第２の面型の端部の深さよりも深い。第１のサイドピラー領域６０ａの深さは、トレンチ４０の深さよりも深い。第１のサイドピラー領域６０ａの深さは、例えば、１μｍ以上３μｍ以下である。第１のサイドピラー領域６０ａの幅は、例えば、０．１μｍ以上０．５μｍ以下である。
第１のサイドピラー領域６０ａの深さは、第１の高濃度ピラー領域３０ａの深さより浅くても深くても構わない。トレンチ底部での電界集中によるゲート絶縁膜の破壊を抑制する観点からは、第１のサイドピラー領域６０ａの深さは、第１の高濃度ピラー領域３０ａの深さより深いことが望ましい。
ｐ−型の第２のサイドピラー領域６０ｂは、第２の高濃度ピラー領域３０ｂとゲート電極１８との間に第２の高濃度ピラー領域３０ｂに接して設けられる。第２のサイドピラー領域６０ｂは、第２の高濃度ピラー領域３０ｂと第２のドリフト領域２６との間に設けられる。第２のサイドピラー領域６０ｂは、第２の高濃度ピラー領域３０ｂに接する。第２のサイドピラー領域６０ｂとゲート電極１８との間に第２のドリフト領域２６が挟まれる。
第２のサイドピラー領域６０ｂは、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第２のサイドピラー領域６０ｂのｐ型不純物の不純物濃度は、第２の高濃度ピラー領域３０ｂのｐ型不純物の不純物濃度より低い。第２のサイドピラー領域６０ｂのｐ型不純物の不純物濃度は、例えば、１×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下である。
第２のサイドピラー領域６０ｂの深さは、ゲート絶縁膜１６の第２の面型の端部の深さよりも深い。第２のサイドピラー領域６０ｂの深さは、トレンチ４０の深さよりも深い。第２のサイドピラー領域６０ｂの深さは、例えば、１μｍ以上３μｍ以下である。第２のサイドピラー領域６０ｂの幅は、例えば、０．１μｍ以上０．５μｍ以下である。
第２のサイドピラー領域６０ｂの深さは、第２の高濃度ピラー領域３０ｂの深さより浅くても深くても構わない。トレンチ底部での電界集中によるゲート絶縁膜の破壊を抑制する観点からは、第２のサイドピラー領域６０ｂの深さは、第２の高濃度ピラー領域３０ｂの深さより深いことが望ましい。
第１のサイドピラー領域６０ａと第２のサイドピラー領域６０ｂとの間の距離（図１中の“ｄ２”）は、第１の低濃度ピラー領域２８ａと第２の低濃度ピラー領域２８ｂとの間の距離（図１中の“ｄ１”）よりも短い。
ｐ型の第１のボディ領域３２ａは、第２のドリフト領域２６とＳｉＣ層１０の表面との間に設けられる。第１のボディ領域３２ａは、第１の高濃度ピラー領域３０ａとゲート電極１８との間に設けられる。第１のボディ領域３２ａは、ＭＯＳＦＥＴ１００のチャネル領域として機能する。
第１のボディ領域３２ａは、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第１のボディ領域３２ａのｐ型不純物の不純物濃度は、第１の高濃度ピラー領域３０ａのｐ型不純物の不純物濃度よりも低い。第１のボディ領域３２ａのｐ型不純物の不純物濃度は、例えば、１×１０１７ｃｍ−３以上５×１０１８ｃｍ−３以下である。第１のボディ領域３２ａの深さは、例えば、０．３μｍ以上０．８μｍ以下である。
ｐ型の第２のボディ領域３２ｂは、第２のドリフト領域２６とＳｉＣ層１０の表面との間に設けられる。第２のボディ領域３２ｂは、第２の高濃度ピラー領域３０ｂとゲート電極１８との間に設けられる。第２のボディ領域３２ｂは、ＭＯＳＦＥＴ１００のチャネル領域として機能する。
第２のボディ領域３２ｂは、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第２のボディ領域３２ｂのｐ型不純物の不純物濃度は、第２の高濃度ピラー領域３０ｂのｐ型不純物の不純物濃度よりも低い。第２のボディ領域３２ｂのｐ型不純物の不純物濃度は、例えば、１×１０１７ｃｍ−３以上５×１０１８ｃｍ−３以下である。第２のボディ領域３２ｂの深さは、例えば、０．３μｍ以上０．８μｍ以下である。
第１のボディ領域３２ａと第２のボディ領域３２ｂとは、製造ばらつきの範囲内で同一の形状及び不純物濃度を備える。
ｎ＋型の第１のソース領域３４ａは、第１のボディ領域３２ａとＳｉＣ層１０の表面との間に設けられる。第１のソース領域３４ａの少なくとも一部は、ＳｉＣ層１０の表面に設けられる。
第１のソース領域３４ａは、例えば、リン（Ｐ）をｎ型不純物として含む。第１のソース領域３４ａのｎ型不純物の不純物濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。第１のソース領域３４ａの深さは、第１のボディ領域３２ａの深さよりも浅く、例えば、０．１μｍ以上０．４μｍ以下である。
ｎ＋型の第２のソース領域３４ｂは、第２のボディ領域３２ｂとＳｉＣ層１０の表面との間に設けられる。第２のソース領域３４ｂの少なくとも一部は、ＳｉＣ層１０の表面に設けられる。
第２のソース領域３４ｂは、例えば、リン（Ｐ）をｎ型不純物として含む。第２のソース領域３４ｂのｎ型不純物の不純物濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。第２のソース領域３４ｂの深さは、第２のボディ領域３２ｂの深さよりも浅く、例えば、０．１μｍ以上０．４μｍ以下である。
第１のソース領域３４ａと第２のソース領域３４ｂとは、製造ばらつきの範囲内で同一の形状及び不純物濃度を備える。
ｐ＋型の第１のコンタクト領域３６ａは、第１の高濃度ピラー領域３０ａとＳｉＣ層１０の表面との間に、ＳｉＣ層１０の表面に接して設けられる。第１のコンタクト領域３６ａは、例えば、第１の高濃度ピラー領域３０ａに接して設けられる。第１のコンタクト領域３６ａは、第１のソース領域３４ａに接して設けられる。
第１のコンタクト領域３６ａは、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第１のコンタクト領域３６ａのｐ型不純物の不純物濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。
第１のコンタクト領域３６ａの深さは、第１のボディ領域３２ａの深さよりも浅く、例えば、０．１μｍ以上０．４μｍ以下である。
ｐ＋型の第２のコンタクト領域３６ｂは、第２の高濃度ピラー領域３０ｂとＳｉＣ層１０の表面との間に、ＳｉＣ層１０の表面に接して設けられる。第２のコンタクト領域３６ｂは、例えば、第２の高濃度ピラー領域３０ｂに接して設けられる。第２のコンタクト領域３６ｂは、第２のソース領域３４ｂに接して設けられる。
第２のコンタクト領域３６ｂは、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第２のコンタクト領域３６ｂのｐ型不純物の不純物濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。
第２のコンタクト領域３６ｂの深さは、第１のボディ領域３２ａの深さよりも浅く、例えば、０．１μｍ以上０．４μｍ以下である。
第１のコンタクト領域３６ａと第２のコンタクト領域３６ｂとは、製造ばらつきの範囲内で同一の形状及び不純物濃度を備える。
ゲート電極１８は、ＳｉＣ層１０に形成されたトレンチ４０内に設けられる。ゲート電極１８は、ゲート絶縁膜１６上に設けられる。ゲート電極１８の少なくとも一部は、第１の高濃度ピラー領域３０ａと第２の高濃度ピラー領域３０ｂとの間に設けられる。
ゲート電極１８は、導電層である。ゲート電極１８は、例えば、ｐ型不純物又はｎ型不純物を含む多結晶質シリコンである。
ゲート絶縁膜１６は、トレンチ４０内に設けられる。ゲート絶縁膜１６は、第１のボディ領域３２ａ及び第２のボディ領域３２ｂとゲート電極１８との間に設けられる。ゲート絶縁膜１６のＳｉＣ層の裏面側の端部の深さは、第１の高濃度ピラー領域３０ａ及び第２の高濃度ピラー領域３０ｂの深さよりも浅い。言い換えれば、トレンチ４０の深さは、第１の高濃度ピラー領域３０ａ及び第２の高濃度ピラー領域３０ｂの深さよりも浅い。
ゲート絶縁膜１６は、例えば、シリコン酸化膜である。ゲート絶縁膜１６には、例えば、Ｈｉｇｈ−ｋ絶縁膜（高誘電率絶縁膜）が適用可能である。
層間絶縁膜２０は、ゲート電極１８上に設けられる。層間絶縁膜２０は、例えば、シリコン酸化膜である。
ソース電極１２は、ＳｉＣ層１０の表面に設けられる。ソース電極１２は、第１のソース領域３４ａ、第２のソース領域３４ｂ、第１のコンタクト領域３６ａ、第２のコンタクト領域３６ｂ、第１の高濃度ピラー領域３０ａ、及び、第２の高濃度ピラー領域３０ｂに電気的に接続される。ソース電極１２は、第１のソース領域３４ａ、第２のソース領域３４ｂ、第１のコンタクト領域３６ａ、及び、第２のコンタクト領域３６ｂに接する。
ソース電極１２は、金属を含む。ソース電極１２を形成する金属は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ソース電極１２は、ＳｉＣ層１０に接する金属シリサイドや金属カーバイドを含んでも構わない。
ドレイン電極１４は、ＳｉＣ層１０の裏面に設けられる。ドレイン電極１４は、ドレイン領域２２と電気的に接続される。
ドレイン電極１４は、例えば、金属又は金属半導体化合物である。ドレイン電極１４は、例えば、ニッケルシリサイド（ＮｉＳｉ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、及び、金（Ａｕ）から成る群から選ばれる材料を含む。
なお、ＳｉＣ層１０中の各領域の不純物濃度は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ）により測定することが可能である。また、ＳｉＣ層１０中の各領域の幅、形状、深さは、例えば、走査型静電容量顕微鏡法（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ：ＳＣＭ）を用いて測定することが可能である。また、ＳｉＣ層１０中の各領域の不純物濃度の大小は、例えば、ＳＣＭで判定可能である。
以下、実施形態の半導体装置の作用及び効果について説明する。
本実施形態のような、トレンチゲート型のＭＯＳＦＥＴ１００では、プレーナ構造のＭＯＳＦＥＴに比べ微細化が可能となりチャネル密度が向上できる。したがって、ＭＯＳＦＥＴのオン抵抗が低減される。もっとも、トレンチ底部での電界集中によるゲート絶縁膜の破壊が問題となる。
本実施形態では、トレンチ４０の両側に、トレンチ４０よりも深いｐ＋型の第１の高濃度ピラー領域３０ａ及びｐ＋型の第２の高濃度ピラー領域３０ｂを設ける。ｐ＋型の第１の高濃度ピラー領域３０ａ及びｐ＋型の第２の高濃度ピラー領域３０ｂからｎ−型の第２のドリフト領域２６に伸びる空乏層により、トレンチ４０底部のゲート絶縁膜１６への電界集中が緩和される。したがって、トレンチ底部での電界集中によるゲート絶縁膜の破壊が抑制される。
しかし、トレンチ４０よりも深い第１の高濃度ピラー領域３０ａ及び第２の高濃度ピラー領域３０ｂを設けることにより、ドリフト領域の実効的な幅が狭まり、オン抵抗の増大要因となる。また、第１の高濃度ピラー領域３０ａ及び第２の高濃度ピラー領域３０ｂと第２の面との距離が短くなるので、耐圧の劣化要因となる。
本実施形態のＭＯＳＦＥＴ１００では、ドリフト領域を、低濃度の第１のドリフト領域２４と、高濃度の第２のドリフト領域２６の２層構造とする。高濃度の第２のドリフト領域２６は低抵抗になるため、オン抵抗の増大が抑制される。
しかし、高濃度の第２のドリフト領域２６内では電界強度が高くなり、耐圧の劣化要因となる。このため、本実施形態では、第２のドリフト領域２６中に、ｐ−型の第１の低濃度ピラー領域２８ａ、ｐ−型の第２の低濃度ピラー領域２８ｂを設けることにより、第２のドリフト領域２６の少なくとも一部を空乏化し、電界強度を緩和する。したがって、耐圧の劣化が抑制される。
よって、ＭＯＳＦＥＴ１００によれば、ゲート絶縁膜１６の破壊を抑制すると共に、オン抵抗の増大及び耐圧の劣化を抑制することが可能となる。
図２は、本実施形態の半導体装置の作用及び効果の説明図である。図２は、第１及び第２のサイドピラー領域６０ａ、６０ｂを設けた場合のゲート絶縁膜（酸化膜）１６にかかる電界強度のシミュレーション結果を示す図である。第１及び第２のサイドピラー領域６０ａ、６０ｂの濃度を５×１０１７ｃｍ−３、幅を０．１μｍとした場合の計算結果を示す。比較のために、第１及び第２のサイドピラー領域６０ａ、６０ｂが無い場合の計算結果を示す
図２から明らかなように、第１及び第２のサイドピラー領域６０ａ、６０ｂを設けることにより、ゲート絶縁膜１６にかかる電界強度が、約０．５ＭＶ／ｃｍ低下していることが分かる。
このように、本実施形態のＭＯＳＦＥＴ１００では、第１及び第２のサイドピラー領域６０ａ、６０ｂをも受けることにより、オフ状態で第１及び第２のサイドピラー領域６０ａ、６０ｂが空乏化することにより電界強度を緩和することができる。第１及び第２のサイドピラー領域６０ａ、６０ｂを設けない場合、第１及び第２の低濃度ピラー領域２８ａ、２８ｂ、及び、第１及び第２の高濃度ピラー領域３０ａ、３０ｂの不純物濃度によってのみ電界強度を抑制する。本実施形態では、第１及び第２のサイドピラー領域６０ａ、６０ｂの空乏化がゲート絶縁膜１６の電界強度の抑制に寄与するため、ゲート絶縁膜の電界強度を低減することができる。
なお、第１及び第２のサイドピラー領域６０ａ、６０ｂが無い場合、ゲート絶縁膜１６にかかる電界強度を低減させる場合、第１及び第２の高濃度ピラー領域３０ａ、３０ｂとトレンチ４０との距離を近づけることが考えられる。しかし、この場合、不純物濃度の高い第１及び第２の高濃度ピラー領域３０ａ、３０ｂがトレンチに近づくことで、オン抵抗が増大する恐れがある。本実施形態では、第１及び第２の高濃度ピラー領域３０ａ、３０ｂよりも不純物濃度が低い第１及び第２のサイドピラー領域６０ａ、６０ｂを設けることで、ゲート絶縁膜１６にかかる電界強度の低減に伴うオン抵抗の増大を抑制できる。
本実施形態のＭＯＳＦＥＴ１００において、ｐ＋型の第１の高濃度ピラー領域３０ａとｐ＋型の第１のコンタクト領域３６ａとが接することが望ましい。また、ｐ＋型の第２の高濃度ピラー領域３０ｂとｐ＋型の第２のコンタクト領域３６ｂとが接することが望ましい。
ＭＯＳＦＥＴ１００のオフ動作時には、第１又は第２の低濃度ピラー領域２８ａ、２８ｂ、又は、第１又は第２の高濃度ピラー領域３０ａ, ３０ｂの最大電界強度点でアバランシェ降伏が生じる。第１又は第２の低濃度ピラー領域２８ａ、２８ｂ、又は、第１又は第２の高濃度ピラー領域３０ａ, ３０ｂでアバランシェ降伏が生じた場合、アバランシェ降伏が生じた点からソース電極１２に至る経路の抵抗が高いと、キャリアが十分にソース電極１２に抜けず、素子破壊が生じる恐れがある。
第１の高濃度ピラー領域３０ａと第１のコンタクト領域３６ａ、及び、第２の高濃度ピラー領域３０ｂと第２のコンタクト領域３６ｂとが、それぞれ接触することで、第１又は第２の低濃度ピラー領域２８ａ、２８ｂ、又は、第１又は第２の高濃度ピラー領域３０ａ, ３０ｂからソース電極１２に至る経路の抵抗が、例えば、不純物濃度の低い第１又は第２のボディ領域３２ａ、３２ｂが間に挟まれる場合に比べ低下する。したがって、素子破壊が抑制され、アバランシェ耐量が向上する。
以上、本実施形態のＭＯＳＦＥＴ１００によれば、オン抵抗の増加、耐圧の劣化、及び、ゲート絶縁膜破壊の抑制が可能となる。
（第２の実施形態）
本実施形態の半導体装置は、第１のサイドピラー領域６０ａと第２のサイドピラー領域６０ｂとの間の距離が、第１の低濃度ピラー領域２８ａと第２の低濃度ピラー領域２８ｂとの間の距離が略同一であること以外は、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については記述を省略する。
図３は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、ＳｉＣ（炭化珪素）を用いたトレンチゲート型の縦型ＭＯＳＦＥＴ２００である。以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。
ＭＯＳＦＥＴ２００は、第１のサイドピラー領域６０ａと第２のサイドピラー領域６０ｂとの間の距離（図３中の“ｄ２”）が、第１の低濃度ピラー領域２８ａと第２の低濃度ピラー領域２８ｂとの間の距離（図３中の“ｄ１”）が略同一である。
第１のサイドピラー領域６０ａは、第１の低濃度ピラー領域２８ａと第１のボディ領域３２ａとの間に、第１の低濃度ピラー領域２８ａ及び第１のボディ領域３２ａと接して設けられる。第２のサイドピラー領域６０ｂは、第２の低濃度ピラー領域２８ｂと第１のボディ領域３２ｂとの間に、第２の低濃度ピラー領域２８ｂ及び第２のボディ領域３２ｂと接して設けられる。
本実施形態のＭＯＳＦＥＴ２００によれば、第１の実施形態と同様の作用により、オン抵抗の増加、耐圧の劣化、及び、ゲート絶縁膜破壊の抑制が可能となる。
第１及び第２の実施形態では、ＳｉＣの結晶構造として４Ｈ−ＳｉＣの場合を例に説明したが、本発明は６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ等、その他の結晶構造のＳｉＣを用いたデバイスに適用することも可能である。また、ＳｉＣ層１０の表面に（０００１）面以外の面を適用することも可能である。
第１及び第２の実施形態では、第１導電型がｎ型、第２導電型がｐ型の場合を例に説明したが、第１導電型をｐ型、第２導電型をｎ型とすることも可能である。
第１及び第２の実施形態では、ｐ型不純物としてアルミニウム（Ａｌ）を例示したが、ボロン（Ｂ）を用いることも可能である。また、ｎ型不純物として窒素（Ｎ）及びリン（Ｐ）を例示したが、砒素（Ａｓ）、アンチモン（Ｓｂ）等を適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ ＳｉＣ層
１２ ソース電極
１４ ドレイン電極
１６ ゲート絶縁膜
１８ ゲート電極
２２ ｎ＋型のドレイン領域（第３のＳｉＣ領域）
２４ ｎ−型の第１のドリフト領域（第２のＳｉＣ領域）
２６ ｎ−型の第２のドリフト領域（第１のＳｉＣ領域）
２８ａ ｐ−型の第１の低濃度ピラー領域
２８ｂ ｐ−型の第２の低濃度ピラー領域
３０ａ ｐ＋型の第１の高濃度ピラー領域
３０ｂ ｐ＋型の第２の高濃度ピラー領域
３２ａ ｐ型の第１のボディ領域
３２ｂ ｐ型の第２のボディ領域
３４ａ ｎ＋型の第１のソース領域
３４ｂ ｎ＋型の第２のソース領域
３６ａ ｐ＋型の第１のコンタクト領域
３６ｂ ｐ＋型の第２のコンタクト領域
６０ａ ｐ−型の第１のサイドピラー領域
６０ｂ ｐ−型の第２のサイドピラー領域
１００ ＭＯＳＦＥＴ（半導体装置）
２００ ＭＯＳＦＥＴ（半導体装置）

Claims (7)

  1. 第１の面と第２の面とを有するＳｉＣ層と、
    前記ＳｉＣ層内に設けられた第１導電型の第１のＳｉＣ領域と、
    前記第１のＳｉＣ領域内に設けられた第２導電型の第１の低濃度ピラー領域と、
    前記第１のＳｉＣ領域内に設けられた第２導電型の第２の低濃度ピラー領域と、
    前記第１の低濃度ピラー領域と前記第１の面との間に設けられ、前記第１の低濃度ピラー領域よりも第２導電型の不純物濃度の高い第２導電型の第１の高濃度ピラー領域と、
    前記第２の低濃度ピラー領域と前記第１の面との間に設けられ、前記第２の低濃度ピラー領域よりも第２導電型の不純物濃度の高い第２導電型の第２の高濃度ピラー領域と、
    少なくとも一部が前記第１の高濃度ピラー領域と前記第２の高濃度ピラー領域との間に設けられたゲート電極と、
    前記第１のＳｉＣ領域と前記第１の面との間に設けられ、前記第１の高濃度ピラー領域よりも第２導電型の不純物濃度の低い第２導電型の第１のボディ領域と、
    前記第１のＳｉＣ領域と前記第１の面との間に設けられ、前記第２の高濃度ピラー領域よりも第２導電型の不純物濃度の低い第２導電型の第２のボディ領域と、
    前記第１のボディ領域と前記ゲート電極との間、及び、前記第２のボディ領域と前記ゲート電極との間に設けられ、前記第１の面を基準とする前記第２の面側の端部の深さが、前記第１の面を基準とする前記第１の高濃度ピラー領域及び前記第２の高濃度ピラー領域の深さよりも浅いゲート絶縁膜と、
    前記第１の高濃度ピラー領域と前記ゲート電極との間に前記第１の高濃度ピラー領域に接して設けられ、前記ゲート電極との間に前記第１のＳｉＣ領域を挟み、前記第１の高濃度ピラー領域よりも第２導電型の不純物濃度の低い第２導電型の第１のサイドピラー領域と、
    前記第２の高濃度ピラー領域と前記ゲート電極との間に前記第２の高濃度ピラー領域に接して設けられ、前記ゲート電極との間に前記第１のＳｉＣ領域を挟み、前記第２の高濃度ピラー領域よりも第２導電型の不純物濃度の低い第２導電型の第２のサイドピラー領域と、
    前記第１のボディ領域と前記第１の面との間に設けられた第１導電型の第１のソース領域と、
    前記第２のボディ領域と前記第１の面との間に設けられた第１導電型の第２のソース領域と、
    を備える半導体装置。
  2. 前記第１のＳｉＣ領域と、前記第２の面との間に、前記第１のＳｉＣ領域よりも第１導電型の不純物濃度の低い第１導電型の第２のＳｉＣ領域を、更に備える請求項１記載の半導体装置。
  3. 前記第２のＳｉＣ領域と、前記第２の面との間に、前記第１のＳｉＣ領域よりも第１導電型の不純物濃度の高い第１導電型の第３のＳｉＣ領域を、更に備える請求項２記載の半導体装置。
  4. 前記第１の面を基準とする前記第１のサイドピラー領域及び前記第２のサイドピラー領域の深さが、前記第１の面を基準とする前記ゲート絶縁膜の前記第２の面側の端部の深さよりも深い請求項１乃至請求項３いずれか一項記載の半導体装置。
  5. 前記第１のサイドピラー領域と前記第２のサイドピラー領域との間の距離が、前記第１の低濃度ピラー領域と前記第２の低濃度ピラー領域との間の距離よりも短い請求項１乃至請求項４いずれか一項記載の半導体装置。
  6. 前記第１の高濃度ピラー領域と前記第１の面との間に設けられ、前記第１の高濃度ピラー領域及び前記第１の面に接し、前記第１のボディ領域よりも第２導電型の不純物濃度の高い第２導電型の第１のコンタクト領域と、
    前記第２の高濃度ピラー領域と前記第１の面との間に設けられ、前記第２の高濃度ピラー領域及び前記第１の面に接し、前記第２のボディ領域よりも第２導電型の不純物濃度の高い第２導電型の第２のコンタクト領域と、
    を更に備える請求項１乃至請求項５いずれか一項記載の半導体装置。
  7. 前記第１の面に設けられ、前記第１のソース電極、前記第２のソース電極、前記第１の高濃度ピラー領域、及び、前記第２の高濃度ピラー領域に電気的に接続されたソース電極と、
    前記第２の面に設けられ前記第１のＳｉＣ領域に電気的に接続された第２の電極と、
    を更に備える請求項１乃至請求項６いずれか一項記載の半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019165065A (ja) * 2018-03-19 2019-09-26 株式会社豊田中央研究所 半導体装置
JP2021027138A (ja) * 2019-08-02 2021-02-22 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP2021150503A (ja) * 2020-03-19 2021-09-27 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7196000B2 (ja) * 2019-04-02 2022-12-26 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009141363A (ja) * 2007-12-07 2009-06-25 Cree Inc Ａ面の伝導性チャネルおよびトレンチ保護用井戸領域を有するトランジスタ
JP2012164707A (ja) * 2011-02-03 2012-08-30 Panasonic Corp 半導体装置およびその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3371763B2 (ja) * 1997-06-24 2003-01-27 株式会社日立製作所 炭化けい素半導体装置
JP4109565B2 (ja) * 2003-03-31 2008-07-02 ローム株式会社 半導体装置の製造方法および半導体装置
JP2006269720A (ja) * 2005-03-24 2006-10-05 Toshiba Corp 半導体素子及びその製造方法
JP2007027193A (ja) * 2005-07-12 2007-02-01 Renesas Technology Corp 半導体装置およびその製造方法、ならびに非絶縁型ｄｃ／ｄｃコンバータ
JP4798119B2 (ja) * 2007-11-06 2011-10-19 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2011233701A (ja) 2010-04-27 2011-11-17 Toshiba Corp 電力用半導体素子
JP5740108B2 (ja) 2010-07-16 2015-06-24 株式会社東芝 半導体装置
JP5687582B2 (ja) 2010-09-21 2015-03-18 株式会社東芝 半導体素子およびその製造方法
US9018701B2 (en) * 2012-08-14 2015-04-28 Force Mos Technology Co., Ltd. Avalanche capability improvement in power semiconductor devices using three masks process

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009141363A (ja) * 2007-12-07 2009-06-25 Cree Inc Ａ面の伝導性チャネルおよびトレンチ保護用井戸領域を有するトランジスタ
JP2012164707A (ja) * 2011-02-03 2012-08-30 Panasonic Corp 半導体装置およびその製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019165065A (ja) * 2018-03-19 2019-09-26 株式会社豊田中央研究所 半導体装置
JP2021027138A (ja) * 2019-08-02 2021-02-22 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP7263178B2 (ja) 2019-08-02 2023-04-24 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP2021150503A (ja) * 2020-03-19 2021-09-27 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP7458217B2 (ja) 2020-03-19 2024-03-29 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機

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