JP2009141363A - Ａ面の伝導性チャネルおよびトレンチ保護用井戸領域を有するトランジスタ - Google Patents

Ａ面の伝導性チャネルおよびトレンチ保護用井戸領域を有するトランジスタ Download PDF

Info

Publication number
JP2009141363A
JP2009141363A JP2008310327A JP2008310327A JP2009141363A JP 2009141363 A JP2009141363 A JP 2009141363A JP 2008310327 A JP2008310327 A JP 2008310327A JP 2008310327 A JP2008310327 A JP 2008310327A JP 2009141363 A JP2009141363 A JP 2009141363A
Authority
JP
Japan
Prior art keywords
trench
semiconductor
layer
epitaxial layer
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008310327A
Other languages
English (en)
Other versions
JP5457017B2 (ja
Inventor
Qingchun Zhang
チャン チンチュン
Anant Agarwal
アガルワル アナント
Charlotte Jonas
ジョナス シャーロット
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wolfspeed Inc
Original Assignee
Cree Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Cree Inc filed Critical Cree Inc
Publication of JP2009141363A publication Critical patent/JP2009141363A/ja
Application granted granted Critical
Publication of JP5457017B2 publication Critical patent/JP5457017B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/749—Thyristor-type devices, e.g. having four-zone regenerative action with turn-on by field effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H01L29/7828—Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】本発明は、半導体結晶構造のトレンチ内に絶縁された制御コンタクトを有するトランジスタを提供する。
【解決手段】半導体結晶構造のトレンチ内に絶縁された制御コンタクトを有するトランジスタであって、該トランジスタは、該トレンチを画定する一対の半導体メサであって、それぞれは少なくとも１つのｐ−ｎ接合を備える、メサと、該半導体メサの上面部分に延在し、該トレンチの壁を少なくとも部分的に被覆する埋め込みチャネル層であって、該半導体結晶構造のＡ面にわたって導電性パスを提供する、埋め込みチャネル層と、該半導体メサと該トレンチの底部の下方との間に延在して、該デバイス内の接合型電界効果抵抗を減少させる電流拡散層と、該メサのうちの少なくとも１つから、該トレンチの深さよりも大きい深さまで該電流拡散層内に延在するドープ型井戸とを備える、トランジスタ。
【選択図】図５

Description

本発明は、特に、伝導性チャネルが半導体のＡ面で形成される、ＭＯＳＦＥＴに有用なトランジスタ構造に関する。本発明が取り組む課題には、（ｉ）最適な電流出力のために、オン状態でチャネル抵抗を減少させること、および（ｉｉ）デバイス内の逆電圧阻止（ｒｅｖｅｒｓｅ ｖｏｌｔａｇｅ ｂｌｏｃｋｉｎｇ）能力を最大化するために、電界集中（ｆｉｅｌｄ ｃｒｏｗｄｉｎｇ）効果を最小化することが含まれる。
過去２０年にわたって、トランジスタ設計は、オン状態で制御された電流フローを達成すると同時に、オフ状態で特定の電圧を阻止する能力を有するように最適化されてきた。炭化ケイ素とＩＩＩ族窒化物とを含む、よりよい半導体材料の開発は、オン状態（例えば、より高い電流出力）とオフ状態（より少ないリーク電流を有する、より高い電圧阻止）との両方において、トランジスタ性能のより大きな制御を可能にする、トランジスタ設計の驚くべき進歩をもたらしてきた。炭化ケイ素は、様々な結晶構造におけるその電気特性により、特に高い関心が持たれてきた。
炭化ケイ素の結晶構造は、使用される層の要素構成により説明される場合が多い。炭化ケイ素基板の断面は、シリコン原子の層の上に直接、炭素原子の層、もしくはその逆を示す。シリコン層は、その上にデバイスを形成するために研磨および使用される場合が多く、それは、シリコン面として知られる。炭素層が曝露される場合は、それは炭素面として知られる。非特許文献１を参照されたい。
炭化ケイ素結晶の配列の軸はまた、半導体デバイスを形成するための配向の選択において重要な役割を果たす。従来、六方晶系構造に対して、ａ１、ａ２、ａ３、およびｃの４つの主軸が、一般的に使用される。ａベクトルのすべては、同一の平面（「ａ平面」）にあり、ｃベクトルは、ａ平面に垂直であるｃ平面にある。同非特許文献１。
以前の研究者たちは、得られたデバイスにおける様々な性能特性を実現するために、炭化ケイ素結晶の異なる平面または面を使用しようと試みてきた。例えば、Ｙａｎｏらは、ｃ面上に形成されるＭＯＳＦＥＴのチャネル移動度特性と、４Ｈ−ＳｉＣ基板のａ面上の反転層移動度に関する改善された結果とを開示している。Ｙａｎｏ、Ｋｉｍｏｔｏ、Ｍａｔｓｕｎａｍｉ、Ａｓａｎｏ、およびＳｕｇａｗａｒａ「Ｈｉｇｈ Ｃｈａｎｎｅｌ Ｍｏｂｉｌｉｔｙ ｉｎ Ｉｎｖｅｒｓｉｏｎ Ｌａｙｅｒｓ ｏｆ ４Ｈ−ＳｉＣ ＭＯＳＦＥＴｓ ｂｙ Ｕｔｉｌｉｚｉｎｇ
Figure 2009141363
 Ｆａｃｅ」、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ、Ｖｏｌ．２０、Ｎｏ．１２（１９９９年１２月）、ｐ．６１１−６１３を参照されたい。
Ｙａｎｏらは、同一の基板上で互いに垂直の電流を有する、２種類のＭＯＳＦＥＴを形成した。
Figure 2009141363
 面上に形成されるＭＯＳＦＥＴに対するドレイン電流は、実質的に改善され、炭化ケイ素のａ面
Figure 2009141363
 を使用することにより、チャネル移動度の著しい増加を示した。しかしながら、Ｙａｎｏのデバイスは、比較的低い臨界電界強度を有し、所望よりも低いゲート電圧において逆バイアスの下で伝導を行うことから、Ｙａｎｏの設計は、垂直型パワーデバイスにおいては好ましくない。そのうえ調整される付加パラメータなしで、ａ面上のＭＯＳＦＥＴを改良する唯一の技術は、パワーＭＯＳＦＥＴにおける性能の最適化において、最適な解決策であることを証明していない。
チャネル抵抗が、特に低電圧（＜２ｋＶ）の炭化ケイ素ＭＯＳＦＥＴに対して、ＭＯＳＦＥＴの全オン抵抗のかなりの部分を作り出すことから、パワーＭＯＳＦＥＴ内の電流フローを最大化するためのこれまでの努力は、炭化ケイ素デバイスのチャネル抵抗に焦点を当ててきた。チャネル抵抗を減少させる方法は、（１）チャネル移動度を改善すること、（２）デバイスセルピッチを減少すること、および（３）チャネル長さを減少することに集中してきた。研究努力は、これらの方法を広範囲に研究してきたが、従来技術のＤＭＯＳＦＥＴ（二重拡散型金属酸化物半導体ＦＥＴ）と、ＵＭＯＳＦＥＴ（トレンチゲート型金属酸化物半導体ＦＥＴ）とは、チャネル移動度の望ましい増加の実現において、わずかな改善のみを示してきた。例えば、既知のＵＭＯＳＦＥＴは、伝導性チャネルにおけるキャリア密度の増加を示すが、これらの同一のデバイスは、逆バイアスの下で、トレンチゲートの角部における電界集中の損害をこうむる。
図１および図４は、従来技術のＤＭＯＳＦＥＴ（５）と従来技術のＵＭＯＳＦＥＴ（２８）とをそれぞれ示す。従来のＤＭＯＳＦＥＴ（５）は、半導体（１８）上に配設される、ソースと、ゲートと、ドレインコンタクト（１０、１１、１２）とを含み、ゲートコンタクト（１１）は、ゲート領域を絶縁する酸化物層（１５）の上にある。ＤＭＯＳＦＥＴ（５）は、約０．５ミクロンの深さまで半導体内に注入され、約１ｅ２０ｃｍ−３までドープされる、ｐ＋型井戸（１９）を含む。約１ｅ２０ｃｍ−３までドープされるｎ＋ソース領域（２０）は、ｐ＋井戸（１９）に隣接し、ｐ＋井戸（１９）と埋め込みチャネル（２１）との間に配設される。埋め込みチャネル（２１）は、ソース（２０）と、ｐ＋井戸（１９）と、活性領域、すなわちＪＦＥＴ領域（２３）の間の半導体（１８）との部分に延在する。ＤＭＯＳＦＥＴ（５）の埋め込みチャネル（２１）、ＪＦＥＴ領域（２３）および支持ドリフト領域（２４）は、約１ｅ１６ｃｍ−３までドープされる。典型的な従来技術のＤＭＯＳＦＥＴでは、製造プロセスが、層の成長中にドーピングの変わりにイオン注入を使用することによって、チャネル表面を制御する。ＤＭＯＳＦＥＴにおいて、イオン注入を正確に実現することは困難であり、得られたデバイスは、チャネル移動度が制限される。
図１のＤＭＯＳＦＥＴ（５）のチャネル抵抗は、図２の順方向電圧対電流曲線に説明される。そこに示すように、図１のＤＭＯＳＦＥＴ（５）は、４０ｃｍ２／Ｖｓのチャネル移動度と、約４．６２ｍΩ・ｃｍ２の特定のオン抵抗とを実現する。それに応じて、図３は、図１の従来技術のＤＭＯＳＦＥＴ（５）の順方向電流分布を示す。これらの値は、約２５から５０ｃｍ２／Ｖｓの典型的なチャネル移動度を達成する、既知のＤＭＯＳＦＥＴの範囲内である。図３に示すように、デバイスのドリフト領域（２４）内の電流分布は、ゲートにより近い上部（２３）内の最適な電流よりもはるかに少ない。図３は、電流が、デバイスを介するドレイン（１２）への最大フローに対して所望されるようには、拡散していないことを示す。
図４の従来技術のＵＭＯＳＦＥＴ（２８）は、同様の電流制限を経験している。図面に説明するように、ＵＭＯＳＦＥＴ（２８）は、スタンダードソース（３０）と、ゲート（３１）と、ドレイン（３２）とを含み、トレンチ（３６）の内側をおおう酸化物層（３３）の上にあるゲート（３１）を有する。ＵＭＯＳＦＥＴ（２８）の埋め込みチャネル（３８）は、埋め込みチャネル（３８）が、ｐ−ｎ接合のエピタキシャル層（４０、４１）と、酸化物層（３３）との間にあるように、ソース（３０）とトレンチ（３６）の下方とにわたって延在する。従来技術のＵＭＯＳＦＥＴに関する問題は、トレンチ角部（４２）が、トレンチ角部における電界の顕著な集中を示し、ドリフト領域（４３）と基板（４４）とを介する、ドレイン（３２）への下方の電流フローを阻止することである。電界集中はまた、逆バイアス動作の間、より低い持続（ｓｕｓｔａｉｎｅｄ）ゲート電圧をもたらす。
図４のＵＭＯＳＦＥＴはまた、適切なゲートの配置および動作のために、２ミクロンよりも大きいトレンチを必要とする。反応性イオンエッチングが、ＵＭＯＳＦＥＴ内でトレンチを形成するための最適な方法である場合が多いと仮定すると、トレンチ壁は、製造プロセスにおいて、伝導性チャネルが圧迫される非常に重大な損傷を受ける。炭化ケイ素を反応性イオンエッチングにさらす場合に、一定の結果を得ることは困難であり、得られたデバイスは信頼性がない。エッチングに起因する損傷は、絶縁目的でその上に形成される酸化物の質を劣化させる。これらの要因は、従来技術のＵＭＯＳＦＥＴ内で結合して、順方向の伝導に対して最大３０ボルトまでのオン電圧を要求する。
図１および図４の従来技術のＤＭＯＳＦＥＴとＵＭＯＳＦＥＴデバイスとは、逆バイアス動作において入射電圧（ｉｎｃｉｄｅｎｔ ｖｏｌｔａｇｅ）を阻止する能力とともに、オン状態における最大電流フローを増加させるトランジスタ設計への修正に対する共通の必要性を図示する。
特許文献１（Ｍｉｙａｊｉｍａ １９９９年）は、デバイスに対する閾値電圧と阻止特性とを制御すると同時に、チャネル内の電流を増加させることを目的に改良された、従来の炭化ケイ素ＭＯＳＦＥＴの別の実施例を示す。Ｍｉｙａｊｉｍａの特許文献１の特許は、チャネル層のために、ゲートトレンチ壁に沿って炭化ケイ素の垂直な層を利用する。垂直チャネル層は、非常に薄く、約１０００から５０００オングストロームである。しかしながら、Ｍｉｙａｊｉｍａの特許文献１の設計は、トレンチの縁部での電流集中の問題をなおも経験している。さらに、Ｍｉｙａｊｉｍａは、チャネル移動度を増大させるための、炭化ケイ素結晶のａ面の使用については一切言及していない。
特許文献２（Ｂａｌｉｇａ ２００２年）は、同時に大きい電圧を支持し、電流飽和モードで動作することに関わる同じ問題のいくつかに取り組んでいる。Ｂａｌｉｇａの特許文献２の特許出願は、深い井戸の拡張（Ｐ＋注入）を使用し、トレンチ角部での電流集中をほぼ間違いなく軽減し得る。しかしながら、これらの井戸拡張の以前の研究は、深い井戸が、典型的に高いＪＦＥＴ抵抗をもたらし、それによって、より深いトレンチを必要とすることを示した。Ｂａｌｉｇａは、実際に、井戸に隣接する領域を空乏化するために、深いＰ＋井戸を使用することにより、ＪＦＥＴ効果を促進している。次に、Ｂａｌｉｇａは、ドレイン領域が電流飽和モードである間に、電界効果トランジスタとしてデバイスの空乏領域を操作するために、ＪＦＥＴ効果を使用している。ドレインへの電流フローを抑制するＪＦＥＴ領域の問題は、Ｂａｌｉｇａのデバイスにおいて、なおも明白である。
米国特許第５，９７６，９３６号明細書 米国特許出願公開第２００２／０１８５６７９号明細書
Ｚｅｔｔｅｒｌｉｎｇ、Ｃａｒｌ−Ｍｉｋａｅｌ、「Ｐｒｏｃｅｓｓ Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ Ｄｅｖｉｃｅｓ」、Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ Ｅｎｇｉｎｅｅｒｓ（２００２年）、ｐ．３
オン状態における高電流出力と、逆バイアスの下でのゲートトレンチにおける低減された電流集中とを有するパワートランジスタを実現するための従来の努力は、概して不成功であった。従来技術は、ゲートトレンチ側壁に沿ったチャネル抵抗を減少させることと、逆バイアスの下で半導体デバイスにわたって電界を拡散するためにデバイスの容量を増加させることとの、競合する要因に取り組むことに失敗してきた。
（本発明の簡単な概要）
本発明は、オン状態での順方向に伝導中、ドリフト領域（５５）内のＪＦＥＴ効果を最小化すると同時に、炭化ケイ素体（６５）のＡ面に沿った電流を最適化する、新しいトランジスタ構造（５０）である。本発明は、トレンチゲート型デバイス内のゲート角部領域（８０）を保護する、高濃度ドープ型井戸領域（７７）の追加により、高電圧阻止能力をさらに示す。
ゲートコンタクト（６１）のための、半導体内のエッチングされたトレンチ（５６）を利用するトランジスタデバイスに対して、トレンチ側壁に沿った伝導は、半導体、好ましくは炭化ケイ素のＡ面にわたって導電性パス（７２）を提供することにより、増大され得る。本発明によると、トランジスタは、トレンチ（５６）を画定する半導体メサ（６５）の一部に延在する、埋め込みチャネル層（７２）に加えて、トレンチ側壁に沿ったＡ面の伝導を効果的に使用する。ドープ型井戸（７７）は、メサの少なくとも１つから、トレンチ（５６）の深さよりも大きい、電流拡散層すなわちドリフト領域（５５）内の深さまで延在する。電流拡散ドリフト層（５５）は、オン状態で接合抵抗を減少させるために、トレンチ（５６）の底部の下にある半導体メサ（６５）間に延在する。
別の実施形態では、半導体メサ（６５）は、その間にトレンチ（５６）を画定し、各メサ（６５）は、それぞれのメサにおけるｐ−ｎ接合の幅を画定する。埋め込みチャネル層（７２）は、デバイスの上面に隣接し、炭化ケイ素のＡ面に沿った伝導を利用する、ＡＭＯＳＦＥＴ（５０）を形成する。埋め込みチャネル層（７２）は、トレンチ壁にわたって下方に延在する。例えば、Ｐ＋伝導性までドープされる深い井戸領域（７７）は、ＡＭＯＳＦＥＴ（５０）の頂部から、トレンチ（５６）よりも大きい深さまで、下方に延在する。深いＰ＋井戸（７７）は、逆バイアス動作の間、トレンチ角部（８０）を保護し、デバイスが、より高い阻止電圧を実現することを可能にする。ドープされた緩衝層（７３）は、各垂直トレンチ壁から深い井戸領域に向かって、デバイスの本体にわたって延在する。
本発明は、ゲートコンタクト（６１）を介して伝導を制御するために、炭化ケイ素のＡ面を利用する。炭化ケイ素のＡ面は、半導体にわたって相互コンダクタンスを増加させることにより、チャネル伝導性を増大させる。反対の導電型の緩衝領域（７３）に近接する深い井戸領域（７７）は、逆バイアス動作の間、トレンチ角部（８０）を保護し、それによりデバイスが、より高いゲート阻止電圧に耐えることを可能にする。
本明細書において、本発明に従ったＡＭＯＳＦＥＴを形成するための方法は、半導体（６５）内に第１の導電型のドープ型井戸領域（７７）を注入するステップと、次に、第１のエピタキシャル層（６８）が、ドープ型井戸領域（７７）の少なくとも一部を被覆するように、半導体上で、第１の導電型の第１のエピタキシャル層（６８）を成長させるステップを含む。次に、本発明は、第１のエピタキシャル層（６８）上に、第２の導電型の第２のエピタキシャル層（６９）を成長させ、次に、一対のメサを形成するために、エピタキシャル層と該半導体とをエッチングすることにより、ｐｎ接合を形成するステップを含む。メサは、その間にトレンチ（５６）を画定し、トレンチは、該ドープ型井戸領域（７７）の深さよりも小さい、半導体への深さを有する。該第２のエピタキシャル層（６８）またはソース領域の一部にわたって、埋め込みチャネル層（７２）を成長させ、該メサ間のトレンチへと埋め込みチャネル層（７２）を延在させることにより、方法は、改善された性能特性を有するＡＭＯＳＦＥＴを実現する。
エピタキシャル層（６８、６９）を個々に成長させる代わりに、方法の異なる実施形態では、該方法は、イオン注入による異なる導電型領域の形成を含む。
例えば、本発明は、以下の項目を提供する。
（項目１ａ）
半導体結晶構造のトレンチ内に絶縁された制御コンタクトを有するトランジスタであって、該トランジスタは、
該トレンチを画定する一対の半導体メサであって、それぞれは少なくとも１つのｐ−ｎ接合を備える、メサと、
該半導体メサの上面部分に延在し、該トレンチの壁を少なくとも部分的に被覆する埋め込みチャネル層であって、該半導体結晶構造のＡ面にわたって導電性パスを提供する、埋め込みチャネル層と、
該半導体メサと該トレンチの下方との間に延在して、該トランジスタ内の接合型電界効果抵抗を減少させる電流拡散層と、
該メサのうちの少なくとも１つから、該トレンチの深さよりも大きい深さまで該電流拡散層内に延在するドープ型井戸と
を備える、トランジスタ。
（項目２ａ）
上記トランジスタは、ＡＭＯＳＦＥＴである、項目１ａに記載のトランジスタ。
（項目３ａ）
上記トランジスタは、絶縁ゲート型バイポーラトランジスタである、項目１ａに記載のトランジスタ。
（項目４ａ）
上記トランジスタは、金属酸化物半導体制御型サイリスタである、項目１ａに記載のトランジスタ。
（項目５ａ）
上記ドープ型井戸は、約１×１０１９ｃｍ−３までドープされるＰ＋型井戸である、項目１ａに記載のトランジスタ。
（項目６ａ）
上記メサ内の上記ｐ−ｎ接合のうちの１つは、
上記埋め込みチャネル層の下および上記トレンチと上記Ｐ＋井戸との間に配設されるＰ＋型半導体エピタキシャル層と、
該トレンチと該Ｐ＋井戸との間の該Ｐ＋エピタキシャル層の上にあるＮ＋型ソース領域と
を備える、項目５ａに記載のトランジスタ。
（項目７ａ）
上記Ｐ＋エピタキシャル層は、約５×１０１７ｃｍ−３までドープされ、上記Ｎ＋ソース領域は、約１×１０２０ｃｍ−３までドープされる、項目６ａに記載のトランジスタ。
（項目８ａ）
上記ドープ型井戸から上記トレンチまで延在するエピタキシャル緩衝層をさらに備える、項目６ａに記載のトランジスタ。
（項目９ａ）
上記Ｐ＋型エピタキシャル層と上記緩衝層と上記Ｐ＋型井戸との間の上記ｐ−ｎ接合は、結合するように十分にドープされ、それによってオフ状態で上記トレンチの角部を保護する、項目８ａに記載のトランジスタ。
（項目１０ａ）
第１および第２の半導体メサ間の、ゲートコンタクトを組み込むためのトレンチの壁を画定するＡＭＯＳＦＥＴであって、該トレンチは、半導体のＡ面を曝露させ、該ＡＭＯＳＦＥＴは、
該トレンチに隣接する第１の導電型の第１の半導体エピタキシャル層と、
該第１の半導体エピタキシャル層上にある第２の導電型の第２の半導体エピタキシャル層と、
該ＡＭＯＳＦＥＴの第１の表面に隣接する埋め込みチャネル層であって、該第２の半導体エピタキシャル層の上部に延在し、トレンチ壁に沿って続く、埋め込みチャネル層と、
該第１のエピタキシャル層から該半導体へと下方に、該トレンチよりも大きい深さまで延在する該第１の導電型の井戸領域と
を備える、ＡＭＯＳＦＥＴ。
（項目１１ａ）
上記第１の導電型は、Ｐ＋であり、上記第２の導電型は、Ｎ＋である、項目１０ａに記載のＡＭＯＳＦＥＴ。
（項目１２ａ）
上記半導体は、炭化ケイ素を含む、項目１０ａに記載のＡＭＯＳＦＥＴ。
（項目１３ａ）
上記埋め込みチャネル層は、上記第１のメサのＮ＋ソース領域から上記第２のメサ内のＮ＋ソース領域まで延在し、それによって上記トレンチ壁を被覆する、項目１０ａに記載のＡＭＯＳＦＥＴ。
（項目１４ａ）
上記井戸領域と上記トレンチとの間にＮ＋型緩衝層をさらに備える、項目１３ａに記載のＡＭＯＳＦＥＴ。
（項目１５ａ）
半導体内のゲートトレンチの壁を画定する第１および第２の半導体メサ内で電気伝導を制御するためのＭＯＳＦＥＴであって、該ＭＯＳＦＥＴは、
該トレンチに隣接するＰ＋型半導体エピタキシャル層と、
該Ｐ＋エピタキシャル層上にあるＮ＋型ソース領域と、
該ＭＯＳＦＥＴの第１の表面に隣接する埋め込みチャネル層であって、該Ｎ＋型ソース領域の上部に延在し、該トレンチ壁に沿って続く、埋め込みチャネル層と、
該Ｐ＋エピタキシャル層から該半導体へと下方に、該ゲートトレンチよりも大きい深さまで延在するＰ＋型井戸と
を備え、
該ＭＯＳＦＥＴは、該半導体のＡ面に沿って該埋め込みチャネル層内で電気伝導を制御する、
ＭＯＳＦＥＴ。
（項目１６ａ）
上記半導体は、炭化ケイ素を含む、項目１５ａに記載のＭＯＳＦＥＴ。
（項目１７ａ）
上記埋め込みチャネル層は、上記第１のメサ内のＮ＋ソース領域から上記第２のメサ内のＮ＋ソース領域まで延在し、それにより上記トレンチ壁を被覆する、項目１５ａに記載のＭＯＳＦＥＴ。
（項目１８ａ）
上記Ｐ＋型井戸と上記ゲートトレンチとの間にＮ＋型緩衝層をさらに備える、項目１５ａに記載のＭＯＳＦＥＴ。
（項目１９ａ）
上記Ｎ＋型緩衝層は、上記埋め込みチャネル層の深さと略等しい深さまで延在する、項目１８ａに記載のＭＯＳＦＥＴ。
（項目２０ａ）
上記ゲートトレンチと隣接する上記Ｐ＋型井戸との下に、Ｎ＋型ドリフト層をさらに備え、該ドリフト層は、上記第１の表面の反対側にある上記ＭＯＳＦＥＴの表面に向かって延在する、項目１５ａに記載のＭＯＳＦＥＴ。
（項目２１ａ）
上記Ｎ＋型ドリフト層は、該ドリフト層の最高濃度ドープ領域が上記Ｐ＋井戸に隣接するように、上記反対側のＭＯＳＦＥＴ表面から上記第１のＭＯＳＦＥＴ表面に向かって増加するドーピング濃度を備える、項目２０ａに記載のＭＯＳＦＥＴ。
（項目２２ａ）
上記Ｐ＋井戸の反対側にある上記ドリフト層に隣接する半導体基板を備える、項目２０ａに記載のＭＯＳＦＥＴ。
（項目２３ａ）
上記ゲートトレンチは、深さが約２ミクロン未満である、項目１５ａに記載のＭＯＳＦＥＴ。
（項目２４ａ）
上記ゲートトレンチは、深さが約１ミクロン未満である、項目１５ａに記載のＭＯＳＦＥＴ。
（項目２５ａ）
上記ゲートトレンチは、深さが約０．８ミクロンであり、上記Ｐ＋井戸は、深さが約１．３ミクロンである、項目１５ａに記載のＭＯＳＦＥＴ。
（項目２６ａ）
上記Ｎ＋ソース領域と上記Ｐ＋エピタキシャル層とは、略同一固定電位にある、項目１５ａに記載のＭＯＳＦＥＴ。
（項目２７ａ）
トランジスタを形成する方法であって、
半導体内に第１の導電型のドープ型井戸領域を注入するステップと、
該半導体上に該第１の導電型の第１のエピタキシャル層を成長させることにより、該第１のエピタキシャル層は、該ドープ型井戸領域の少なくとも一部分を被覆するステップと、
該第１のエピタキシャル層上に第２の導電型の第２のエピタキシャル層を成長させるステップと、
該半導体内に一対のメサを形成するために、該エピタキシャル層と該半導体とをエッチングするステップであって、該メサは、その間にトレンチを画定し、該トレンチは、該ドープ型井戸領域の深さよりも小さい該半導体への深さを有する、ステップと、
該第２のエピタキシャル層の一部分にわたって埋め込みチャネル層を成長させ、該メサ間の該トレンチ内に該埋め込みチャネル層を延在させるステップと
を包含する、方法。
（項目２８ａ）
上記チャネル層は、炭化ケイ素から形成され、該炭化ケイ素のＡ面は、ソースからドレインに伝導性パスを提供する、項目２７ａに記載の方法。
（項目２９ａ）
上記エッチングするステップの前に上記半導体上にＮ＋型緩衝層を成長させ、次いで上記エピタキシャル層のすべてと、下にある該半導体の一部分とをエッチングするステップをさらに包含する、項目２７ａに記載の方法。
（項目３０ａ）
トランジスタを形成するステップであって、
半導体内に第１の導電型のドープ型井戸領域を注入するステップと、
該半導体上に該第１の導電型の第１のエピタキシャル層を成長させることにより、該第１のエピタキシャル層は、該ドープ型井戸領域の少なくとも一部分を被覆するステップと、
該第１のエピタキシャル層の上部領域を第２の導電型に変換するステップと、
該半導体内に一対のメサを形成するために、該エピタキシャル層と該半導体とをエッチングするステップであって、該メサは、その間にトレンチを画定し、該トレンチは、該ドープ型井戸領域の深さよりも小さい該半導体への深さを有する、ステップと、
該エピタキシャル層の一部分にわたって埋め込みチャネル層を成長させ、該メサ間の該トレンチ内に該埋め込みチャネル層を延在させるステップと
を包含する、方法。
（項目１ｂ）
半導体結晶構造のトレンチ内に絶縁された制御コンタクトを有するトランジスタであって、該トランジスタは、
該トレンチを画定する一対の半導体メサであって、それぞれは少なくとも１つのｐ−ｎ接合を備える、メサと、
該半導体メサの上面部分に延在し、該トレンチの壁を少なくとも部分的に被覆する埋め込みチャネル層であって、該半導体結晶構造のＡ面にわたって導電性パスを提供する、埋め込みチャネル層と、
該半導体メサと該トレンチの底部の下方との間に延在して、該デバイス内の接合型電界効果抵抗を減少させる電流拡散層と、
該メサのうちの少なくとも１つから、該トレンチの深さよりも大きい深さまで該電流拡散層内に延在するドープ型井戸と
を備える、トランジスタ。
（項目２ｂ）
上記トランジスタは、ＡＭＯＳＦＥＴである、項目１ｂに記載のトランジスタ。
（項目３ｂ）
上記トランジスタは、絶縁ゲート型バイポーラトランジスタである、項目１ｂに記載のトランジスタ。
（項目４ｂ）
上記トランジスタは、金属酸化物半導体制御型サイリスタである、項目１ｂに記載のトランジスタ。
（項目５ｂ）
上記ドープ型井戸は、約１×１０１９ｃｍ−３までドープされるＰ＋型井戸である、項目１ｂに記載のトランジスタ。
（項目６ｂ）
上記メサ内の上記ｐ−ｎ接合のうちの１つは、
上記埋め込みチャネルの下および上記トレンチと上記Ｐ＋井戸との間に配設されるＰ＋型半導体エピタキシャル層と、
該トレンチと該Ｐ＋井戸との間の該Ｐ＋エピタキシャル層の上にあるＮ＋型ソース領域と
を備える、項目１ｂに記載のトランジスタ。
（項目７ｂ）
上記Ｐ＋エピタキシャル層は、約５ｅ１７ｃｍ−３までドープされ、上記Ｎ＋ソース領域は、約１ｅ２０ｃｍ−３までドープされる、項目６ｂに記載のトランジスタ。
（項目８ｂ）
上記ドープ型井戸から上記トレンチまで延在するエピタキシャル緩衝層をさらに備える、項目１ｂに記載のトランジスタ。
（項目９ｂ）
上記Ｐ＋型エピタキシャル層と上記Ｎ型緩衝層と上記Ｐ＋型井戸との間の上記ｐ−ｎ接合は、結合するように十分にドープされ、それによってオフ状態で上記トレンチの角部を保護する、項目１ｂに記載のトランジスタ。
（項目１０ｂ）
半導体メサ間のトレンチを画定するＡＭＯＳＦＥＴであって、該トレンチは、半導体のＡ面を曝露させ、該ＡＭＯＳＦＥＴは、
該トレンチに隣接する第１の導電型の第１の半導体エピタキシャル層と、
該第１の半導体エピタキシャル層上にある第２の導電型の第２の半導体エピタキシャル層と、
該ＡＭＯＳＦＥＴの第１の表面に隣接する埋め込みチャネル層であって、該第２の半導体エピタキシャル層の上部に延在し、該トレンチの壁に沿って続く、埋め込みチャネル層と、
該第１のエピタキシャル層から該半導体へと下方に、該ゲートトレンチよりも大きい深さまで延在する該第１の導電型の井戸領域と
を備える、ＡＭＯＳＦＥＴ。
（項目１１ｂ）
上記第１の導電型は、Ｐ＋であり、上記第２の導電型は、Ｎ＋である、項目１０ｂに記載のＡＭＯＳＦＥＴ。
（項目１２ｂ）
上記半導体は、炭化ケイ素を含む、項目１０ｂに記載のＡＭＯＳＦＥＴ。
（項目１３ｂ）
上記埋め込みチャネル層は、１つのメサのＮ＋ソース領域から隣接するメサのＮ＋ソース領域まで延在し、それによって上記トレンチの壁を被覆する、項目１０ｂに記載のＡＭＯＳＦＥＴ。
（項目１４ｂ）
上記Ｐ＋型井戸と上記ゲートトレンチとの間にＮ＋型緩衝層をさらに備える、項目１３ｂに記載のＡＭＯＳＦＥＴ。
（項目１５ｂ）
半導体内のゲートトレンチを画定する一対の半導体メサ内で電気伝導を制御するためのＭＯＳＦＥＴであって、該ＭＯＳＦＥＴは、
該トレンチに隣接するＰ＋型半導体エピタキシャル層と、
該Ｐ＋エピタキシャル層上にあるＮ＋型ソース領域と、
該ＭＯＳＦＥＴの第１の表面に隣接する埋め込みチャネル層であって、該Ｎ＋型ソース領域の上部に延在し、該トレンチの壁に沿って続く、埋め込みチャネル層と、
該Ｐ＋エピタキシャル層から該半導体へと下方に、該ゲートトレンチよりも大きい深さまで延在するＰ＋型井戸と
を備え、
該ＭＯＳＦＥＴは、該半導体のＡ面に沿って該埋め込みチャネル内で電気伝導を制御する、
ＭＯＳＦＥＴ。
（項目１６ｂ）
上記半導体は、炭化ケイ素を含む、項目１５ｂに記載のＭＯＳＦＥＴ。
（項目１７ｂ）
上記埋め込みチャネル層は、１つのメサの上記Ｎ＋ソース領域から隣接するメサの上記Ｎ＋ソース領域まで延在し、それにより上記トレンチの壁を被覆する、項目１５ｂに記載のＭＯＳＦＥＴ。
（項目１８ｂ）
上記Ｐ＋型井戸と上記ゲートトレンチとの間にＮ＋型緩衝層をさらに備える、項目１５ｂに記載のＭＯＳＦＥＴ。
（項目１９ｂ）
上記Ｎ＋型緩衝層は、上記埋め込みチャネル層の深さと略等しい深さまで延在する、項目１８ｂに記載のＭＯＳＦＥＴ。
（項目２０ｂ）
上記ゲートトレンチと隣接する上記Ｐ＋型井戸との下に、Ｎ＋型ドリフト層をさらに備え、該ドリフト層は、上記第１の表面の反対側にある上記ＭＯＳＦＥＴの表面に向かって延在する、項目１５ｂに記載のＭＯＳＦＥＴ。
（項目２１ｂ）
上記Ｎ＋型ドリフト層は、該ドリフト層の最高濃度ドープ領域が上記Ｐ＋井戸に隣接するように、上記反対側のＭＯＳＦＥＴ表面から上記第１のＭＯＳＦＥＴ表面に向かって増加するドーピング濃度を備える、項目２０ｂに記載のＭＯＳＦＥＴ。
（項目２２ｂ）
上記Ｐ＋井戸の反対側にある上記ドリフト層に隣接する半導体基板を備える、項目２０ｂに記載のＭＯＳＦＥＴ。
（項目２３ｂ）
上記ゲートトレンチは、深さが約２ミクロン未満である、項目１５ｂに記載のＭＯＳＦＥＴ。
（項目２４ｂ）
上記ゲートトレンチは、深さが約１ミクロン未満である、項目１５ｂに記載のＭＯＳＦＥＴ。
（項目２５ｂ）
上記ゲートトレンチは、深さが約０．８ミクロンであり、上記Ｐ＋井戸は、深さが約１．３ミクロンである、項目１５ｂに記載のＭＯＳＦＥＴ。
（項目２６ｂ）
上記Ｎ＋ソース領域と上記Ｐ＋エピタキシャル層とは、略同一固定電位にある、項目１５ｂに記載のＭＯＳＦＥＴ。
（項目２７ｂ）
トランジスタを形成する方法であって、
半導体内に第１の導電型のドープ型井戸領域を注入するステップと、
該半導体上に該第１の導電型の第１のエピタキシャル層を成長させることにより、該第１のエピタキシャル層は、該ドープ型井戸領域の少なくとも一部分を被覆するステップと、
該第１のエピタキシャル層上に第２の導電型の第２のエピタキシャル層を成長させるステップと、
該半導体内に一対のメサを形成するために、該エピタキシャル層と該半導体とをエッチングするステップであって、該メサは、その間にトレンチを画定し、該トレンチは、該ドープ型井戸領域の深さよりも小さい該半導体への深さを有する、ステップと、
該第２のエピタキシャル層の一部分にわたって埋め込みチャネル層を成長させ、該メサ間の該トレンチ内に該埋め込みチャネル層を延在させるステップと
を包含する、方法。
（項目２８ｂ）
上記チャネル層は、炭化ケイ素から形成され、該炭化ケイ素のａ面は、ソースからドレインに伝導性パスを提供する、項目２７ｂに記載の方法。
（項目２９ｂ）
上記エッチングするステップの前に上記半導体上にＮ＋型緩衝層を成長させ、次いで上記エピタキシャル層のすべてと、下にある該半導体の一部分とをエッチングするステップをさらに包含する、項目２７ｂに記載の方法。
（項目３０ｂ）
トランジスタを形成するステップであって、
半導体内に第１の導電型のドープ型井戸領域を注入するステップと、
該半導体上に該第１の導電型の第１のエピタキシャル層を成長させることにより、該第１のエピタキシャル層は、該ドープ型井戸領域の少なくとも一部分を被覆するステップと、
該第１のエピタキシャル層の上部領域を第２の導電型に変換するステップと、
該半導体内に一対のメサを形成するために、該エピタキシャル層と該半導体とをエッチングするステップであって、該メサは、その間にトレンチを画定し、該トレンチは、該ドープ型井戸領域の深さよりも小さい該半導体への深さを有する、ステップと、
該エピタキシャル層の一部分にわたって埋め込みチャネル層を成長させ、該メサ間の該トレンチ内に該埋め込みチャネル層を延在させるステップと
を包含する、方法。
（摘要）
トランジスタ構造は、オン状態での順方向に伝導中、ドリフト領域内のＪＦＥＴ効果を最小化するＡＭＯＳＦＥＴを形成するために、炭化ケイ素体のＡ面に沿って電流を最適化する。該ＡＭＯＳＦＥＴは、トレンチゲート型デバイス内のゲート角部領域を保護する高濃度ドープ型井戸領域の追加により、高電圧阻止能力をさらに示す。該ＡＭＯＳＦＥＴは、該トレンチを画定する半導体メサの一部に延在する埋め込みチャネル層に加えて、トレンチ側壁に沿って該Ａ面の伝導を使用する。ドープ型井戸は、該メサの少なくとも１つから、該トレンチの深さよりも大きい深さまでの電流拡散層内に延在する。電流拡散層は、オン状態で接合抵抗を減少させるために、該トレンチの底部の下にある該半導体メサ間に延在する。該トレンチと該深い井戸との間の緩衝層は、該トレンチ角部における電界集中からの保護を提供する。
図１は、埋め込みチャネルを有する、従来技術の二重拡散型電界効果トランジスタ（ＤＭＯＳＦＥＴ）である。 図２は、図１の従来技術のＤＭＯＳＦＥＴに関する、順方向ＩＶ曲線のグラフ表示である。 図３は、図１の従来技術のＤＭＯＳＦＥＴの、順方向電流分布のグラフ表示である。 図４は、垂直トレンチ壁に沿って伝導性チャネルを有する、従来技術のトレンチゲート型電界効果トランジスタ（ＵＭＯＳＦＥＴ）である。 図５は、本発明に従った、炭化ケイ素結晶構造のａ面上に形成される、金属酸化物半導体（ＭＯＳＦＥＴ）である。 図６は、本発明に従った、炭化ケイ素のａ面上に形成される、ＭＯＳＦＥＴに関する順方向電流分布のグラフ図である。 図７は、本発明に従った、炭化ケイ素のａ面上に形成される、ＭＯＳＦＥＴに関する順方向電流対電圧曲線のグラフ図である。 図８ａは、１２００Ｖの阻止電圧での、ＤＭＯＳＦＥＴの電界強度分布を示すグラフである。 図８ｂは、１２００Ｖの阻止電圧での、ＵＭＯＳＦＥＴの電界強度分布を示すグラフである。 図８ｃは、１２００Ｖの阻止電圧での、本発明に従ったＡＭＯＳＦＥＴの電界強度分布を示すグラフである。 図９ａは、従来技術のＤＭＯＳＦＥＴの酸化物層内の、電界強度の最大深さを示すグラフである。 図９ｂは、従来技術のＵＭＯＳＦＥＴの酸化物層内の、電界強度の最大深さを示すグラフである。 図９ｃは、本発明に従ったＡＭＯＳＦＥＴの酸化物層内の、電界強度の最大深さを示すグラフである。
（詳細な説明）
本発明のＭＯＳＦＥＴは、チャネル移動度の増加（例えば、従来技術のＤＭＯＳＦＥＴに対して、１００ｃｍ２／Ｖｓ以下になるが、ＡＭＯＳＦＥＴに対しては、最大２００ｃｍ２／Ｖｓになる）のために、炭化ケイ素結晶エピタキシャル層のＡ面上に、伝導性チャネルを含む。図５は、新しいＡＭＯＳＦＥＴ（５０）の構造を説明する。ドリフト領域（５５）すなわち電流拡散層は、ソース領域（６０）からドリフト領域（５５）を通じてドレイン（６２）まで流動する電流を有する、ＡＭＯＳＦＥＴ（５０）の活性領域を形成するエピタキシャル層を支持する。概して、ＡＭＯＳＦＥＴ（５０）は、半導体結晶構造（５８）のトレンチ（５６）内に、絶縁ゲート（６１）、すなわち制御コンタクトを有するトランジスタである。トレンチ（５６）は、一対の半導体メサ（６５）を画定し、それぞれは、その中にｐｎ接合を形成するｐ＋型層（６８）とｎ＋型層（６９）とを含む。ｐ＋型層（６８）は、埋め込みチャネル（７２）の下、およびトレンチ（５６）とｐ＋ドープ型井戸（７７）との間に配設される、エピタキシャル層である。ｎ＋型層（６９）は、伝導目的のためのソース領域である。ｎ＋層（６９）は、ｐ＋層（６８）の頂部と、埋め込みチャネル（７２）の下に隣接して位置する。ドリフト領域（５５）は、ＡＭＯＳＦＥＴの上述の活性領域を支持する。好ましい実施形態では、ドリフト領域（５５）は、基板上にあるＮ＋エピタキシャル層であり、トレンチの底部と、ゲートコンタクトの反対側にあるＡＭＯＳＦＥＴの表面との間に延在する。ＡＭＯＳＦＥＴは、ドレイン（６２）に近接する底部ＭＯＳＦＥＴ表面から、ソース領域（６９）に近接する上部ＭＯＳＦＥＴ表面に向かって増加する、ドリフト領域（５５）内のドーピング濃度を利用する等、より高度なドーピング技術を含み得る。本実施形態では、ドリフト層の最高濃度ドープ領域は、該Ｐ＋井戸（７７）に隣接する。
ドレインコンタクト（６２）は、デバイスの底部に取り付けられ、ソースからドレインへの、ドリフト領域（５５）をわたった伝導を可能にする。この伝導は、トレンチ（５６）内のゲート（６１）上の電圧により制御される。チャネル領域（７２）が、適切な抵抗とチャネル長さを有する限り、ある特定閾値以上のゲート上の正電圧は、ソースからドレインへの制御された伝導を可能にする。
本発明に従ったＡＭＯＳＦＥＴは、ソースと、ゲートと、ドレインコンタクト（６０、６１、６２）とを含む、機能的なトランジスタ特性を含み、ゲートコンタクト（６１）は、トレンチ（５６）内の絶縁酸化物層（６４）の上に形成される。ソースコンタクト（６０）は、ＡＭＯＳＦＥＴ（５０）の第１の表面上に位置し、ｐ＋ドープ型井戸（７７）とｎ＋ソース領域（６９）との上部に延在する。
好ましい実施形態では、緩衝層（７３）は、ｐ＋井戸領域（７７）から、トレンチ（５６）の底部に向かって延在し、酸化物層（６４）とゲートコンタクト（６１）とは、トレンチ（５６）内にある。緩衝層（７３）が、トレンチ角部（８０）に隣接して適切に配設されると、ｐ＋エピタキシャル層（６８）と、ｎ型緩衝層（７３）と、ｐ＋型ドープ型井戸（７７）との間のｐ−ｎ接合は、結合するように十分にドープされ、それにより、オフまたは非伝導状態でトレンチ角部を保護する。これは、ＡＭＯＳＦＥＴ（５０）が、ドレイン（６２）へのリーク電流、またはデバイスの完全な破壊さえもなく、ゲート（６１）上のより高い電圧に耐えることを可能にする。好ましい実施形態では、Ｎ＋型緩衝層（７３）は、埋め込みチャネル層（７２）とほぼ同じ深さまで延在する。
一実施形態では、各層内のドーピングは十分であり、その上に幅広い電圧レベルを有するゲート（６１）により制御される、オン状態での最適な電流を提供する。例えば、図５の実施例では、ｐ＋エピタキシャル層（６８）は、約５ｅ１７ｃｍ−３までドープされ、ｎ＋ソース領域は、約１ｅ２０ｃｍ−３までドープされる。
本発明のＡＭＯＳＦＥＴ（５０）は、ゲート（６１）電圧に応じて、ソース（６０）からドレイン（６２）までの高い電流処理能力を提供するために特に好適な、チャネル層（７２）を有する。埋め込みチャネル層（７２）が、エピタキシャルｐ−ｎ接合層（６８、６９）を形成する半導体結晶構造のＡ面、
Figure 2009141363
 面にわたって、導電性パスを提供するように、埋め込みチャネル層（７２）は、半導体メサ（６５）の上面の一部に延在し、底壁を含むトレンチ（５６）の外壁を少なくとも部分的に被覆する。
ドリフトまたは電流拡散層（５５）は、デバイス内の接合型電界効果抵抗を減少させるために、トレンチ（５６）の底部の下にある半導体メサ（６５）間に延在する。好ましい一実施形態では、ドリフト層（５５）は、半導体メサ（６５）とゲートトレンチ（６１）との幅にわたって延在する。ドリフト層（５５）は、ドレインコンタクト（６２）が取り付けられた半導体基板上に設置され得る。少なくとも１つのドープ型井戸（７７）は、メサ（６５）の少なくとも１つ内に、トレンチ（５６）の深さよりも大きいドリフト領域（５５）内の深さまで延在する。
図５のデバイスのドーピングレベルは、図面内の陰影により図示される。本発明のＡＭＯＳＦＥＴが、あらゆる領域に対するあらゆる特定のドーピングレベルに制限されない一方で、ドーピング範囲は、性能、特にソースからドレインへの電流フローに影響を与える。図５のデバイスにより図示される一実施例では、ドープ型井戸（７７）は、約１ｅ１９ｃｍ−３のドーピングレベルを有するｐ＋型井戸である。ｎ＋ソース領域（６９）は、約１ｅ２０ｃｍ−３までドープされ、ｐ＋エピタキシャル層（６８）は、約５ｅ１７ｃｍ−３までドープされる。本実施形態の望ましい特性を達成するために、埋め込みチャネル層（７２）は、約２ｅ１６ｃｍ−３のドーピングレベルを有し、ｎ＋緩衝層は、約１ｅ１６ｃｍ−３にあり、ドリフト層は、約５ｅ１５ｃｍ−３までドープされる。任意選択で、チャネル特性の強化のために、ｎ＋ソース領域（６９）とｐ＋エピタキシャル層とは、略同一固定電位にある。
ＡＭＯＳＦＥＴは、トレンチが半導体のＡ面
Figure 2009141363
 を曝露するように、半導体メサ間にトレンチを画定する。各メサは、ソースからドレインへの電流フローを制御するための、ｐｎ接合を含む。それに応じて、メサ（６５）は、メサにわたって延在し、トレンチ（５６）に隣接する、第１の導電型（例えば、Ｐ＋）の第１の半導体エピタキシャル層（６８）を有する。ｐｎ接合を達成するために、メサ（６５）は、第１の半導体エピ層（６８）上に、第２の導電型（例えば、Ｎ＋）の第２の半導体エピタキシャル層（６９）を含む。図５の実施形態では、Ｎ＋層（６９）は、ソース領域である。
埋め込みチャネル（７２）は、１つのメサ（６５）頂部から、ソースコンタクト（６０）の少なくとも一部の下の部分から、半導体のＡ面に沿ったトレンチ壁を下って、トレンチ底部にわたって、トレンチの反対側の壁に上がって、第２のメサ（６５）の表面に延在する。つまり、埋め込みチャネル層（７２）は、１つのメサのＮ＋ソース領域から、反対側のメサのＮ＋ソース領域に延在し、それによりトレンチ壁を被覆する。次に、埋め込みチャネル（７２）は、ゲートコンタクト（６１）と埋め込みチャネル（７２）との間に絶縁層（例えば、二酸化ケイ素）（６４）を有する、ゲートコンタクト（６１）に近接して配設される。その趣旨で、埋め込みチャネル（７２）の少なくとも一部は、各メサのソース領域と、ゲートコンタクトの下の絶縁層との間にある。全体的に、ＡＭＯＳＦＥＴ（５０）は、半導体のＡ面に沿って、埋め込みチャネル（７２）内の電気伝導を制御する。
トレンチチャネルの角部（８０）を保護し、その領域内の電流集中効果を軽減するために、ＡＭＯＳＦＥＴは、第１のエピタキシャル層（６８）から、半導体メサへと下方に延在する、第１の導電型（例えば、Ｐ＋）を有する井戸領域（７７）を含む。本発明のＡＭＯＳＦＥＴ（５０）は、ソース領域（６０）と同一の導電型（例えば、Ｎ＋）を有し、トレンチ（５６）壁と井戸（７７）との間の、各メサ（６５）内の底部領域の少なくとも一部に延在する、緩衝層（７３）をさらに利用する。緩衝層（７３）は、さらなる伝導制御のために、ＡＭＯＳＦＥＴ（５０）の井戸領域（７７）とのｐｎ接合を形成する。好ましい実施形態では、緩衝層（７３）は、埋め込みチャネル（７２）の外壁から、井戸（７７）の外壁に延在する。
本発明に従った炭化ケイ素結晶構造のＡ面
Figure 2009141363
 を利用する一利点は、従来技術のゲートトレンチよりも浅いゲートトレンチによって望ましい性能を達成することである。ＵＭＯＳＦＥＴにおける従来技術のトレンチは、２ミクロンを超える。本明細書中の本発明の一実施形態において、ゲートトレンチ（５６）は、約２ミクロン未満の深さであり、好適な実施形態においては、ゲートトレンチ（５６）は、約１ミクロン未満の深さである。さらに好適な実施形態は、約０．８ミクロンの深さのゲートトレンチ（５６）を利用する。
図５のＡＭＯＳＦＥＴの別の特性は、Ｐ＋井戸（７７）の深さである。井戸（７７）は、緩衝層（７３）よりも大きい深さまで、かつトレンチ（５６）または埋め込みチャネル（７２）のいずれかよりもさらに深く延在する。深いＰ＋井戸（７７）は、ゲートと半導体との結合により生成される電界を遮断することにより、トレンチ角部（８０）を保護する。好ましい実施形態では、Ｐ＋井戸（７７）は、図５に示すように、深さが約１．３ミクロンである。
図６に示すように、順方向電流分布は、Ｐ＋井戸（７７）の追加の深さ、および図５に示すような緩衝層（７３）の使用により、ドリフト領域（５５）のより大きい部分にわたって非常に増大される。電流密度分布が、図６のＡＭＯＳＦＥＴの主要部分、特にドリフト領域（５５）内で、３００Ａ／ｃｍ２に達することの意義は大きい。比較すると、図３のＤＭＯＳＦＥＴは、ドリフト領域の著しく小さい領域内で、３００Ａ／ｃｍ２の範囲の電流密度を達成する。図３でテストされたＤＭＯＳＦＥＴのドリフト領域の大部分は、２００〜２２５Ａ／ｃｍ２の範囲の電流密度を達成した。
図７は、図５のＡＭＯＳＦＥＴデバイスに印加される様々なゲート電圧に対する、電流出力を図示する。２．８４ｍｏｈｍｓ・ｃｍ２の特定のオン抵抗は、図２に示すような従来技術のＤＭＯＳＦＥＴに対する、４．６２のオン抵抗に比べて著しい改善である。本発明に従ったＡＭＯＳＦＥＴ内の炭化ケイ素Ａ面の使用は、チャネル内の抵抗の著しい減少をもたらす。
本明細書に記載されるＡＭＯＳＦＥＴは、高いチャネル移動度、短いチャネル長さ、半導体内のＪＦＥＴ抵抗の減少、および高いチャネル密度により、より低いオン抵抗を有する。高いチャネル移動度は、Ａ面
Figure 2009141363
 に沿って、埋め込みチャネル（７２）を通じて、より高い相互コンダクタンスを示す。チャネル集中の軽減は、Ａ面に沿ったより高い電流処理能力を達成するのに役立つ。これらの質は、約１ミクロン未満までの浅いトレンチエッチングを含む製造プロセスにおいて、達成される。本発明の他の実施形態は、従来技術のデバイスのトレンチ深さよりも著しく小さい、約１ミクロンから２ミクロンのトレンチ深さを利用する。これらの改善をＭＯＳＦＥＴ設計に組み込むことにより、ＡＭＯＳＦＥＴは、順方向の伝導に対して、約３ボルト未満、および好ましくは約２ボルトの閾値電圧Ｖｔを達成する。
図８および図９は、炭化ケイ素のＡ面上に伝導性チャネルを有する、本発明に従い形成されるトランジスタの、有利な電気的応答を示す。図は、従来の従来技術のＤＭＯＳＦＥＴ（図８ａ、図９ａ）とＵＭＯＳＦＥＴ（図８ｂ、図９ｂ）トランジスタとを、本明細書に開示されるＡＭＯＳＦＥＴ（図８ｃ、図９ｃ）と比較する。
図８は、それぞれの上の１２００Ｖの阻止電圧の印加後の、３つのデバイス（ＤＭＯＳ、ＵＭＯＳ、ＡＭＯＳ）に関する電界強度分布の略図である。図８ａでは、従来技術のＤＭＯＳＦＥＴは、酸化物絶縁層（１５）に沿った高い電界強度を示し、それにより、デバイスがその領域内で破壊する前に、耐えることができる逆バイアスを最小化する。図８ｂの従来技術のＵＭＯＳＦＥＴは、トレンチのゲートコンタクトと半導体壁との交差点で、同様の電界集中を示す。図８ｂにおけるトレンチ角部での電界集中は、デバイスが、完全な電圧阻止特性を達成することを回避する。その一方、本発明に従って形成され、図８ｃに示すＡＭＯＳＦＥＴは、トレンチ角部を、トレンチ内のより高い電界から保護する緩衝層（７３）と深い井戸（７７）とを含む。図８ｃに示すように、本発明のＡＭＯＳＦＥＴのトレンチ角部は、約１．２６ｅ６ボルト／ｃｍ未満の電界強度に曝露され、同一の阻止電圧で約５ｅ６Ｖ／ｃｍの電界強度に曝露される、図８ｂのＵＭＯＳＦＥＴのトレンチに比べて改善されている。これらの結果に基づき、本発明のＡＭＯＳＦＥＴは、深いｐ＋井戸（７７）とｎ型緩衝層（７３）とを含む改善された設計により、より高い逆阻止電圧に耐えることが可能である。
図９は、図８からの各デバイスの酸化物層内の電界強度を図示する（それぞれＤＭＯＳ、ＵＭＯＳ、およびＡＭＯＳ）。図９ｂに示す従来のＵＭＯＳＦＥＴでは、トレンチ角部での電界は、ＡＭＯＳＦＥＴの酸化物層（図９ｃ）内の最大電界強度よりも５０パーセント大きい。ＡＭＯＳＦＥＴ（図９ｃ）はまた、図９ｂのＵＭＯＳＦＥＴの急激な減少とは対照的に、炭化ケイ素全体により均一に電界を拡散する。ＵＭＯＳＦＥＴに関する電界応答は、適切な動作を妨害する、トレンチ角部での電界集中の予想されたパターンを示す。本明細書に開示されるＡＭＯＳＦＥＴは、その上のより高い阻止電圧を可能にするために、デバイス本体全体に均一に、適切に電界強度を拡散する。
本明細書に開示されるＡＭＯＳＦＥＴを形成する方法は、従来技術のＤＭＯＳＦＥＴに効果的に使用されてきた技術を強化する。しかしながら、従来の方法は、ＡＭＯＳＦＥＴが、炭化ケイ素エピ層のＡ面に伝導性チャネルを含むという事実を説明するために、変更される。上述のように、本発明に従ったＭＯＳＦＥＴは、既知の手段により形成される炭化ケイ素基板を任意選択で含む。４Ｈ−ＳｉＣのドリフト領域（５５）層は、基板上でエピタキシャルに成長し、次に、本発明の強化された実施形態で、典型的にｎ型にドープされる炭化ケイ素の緩衝層（７３）が、ドリフト領域（５５）上に形成される。方法は、第１の導電型、好ましくはＰ＋の、少なくとも１つのドープ型井戸領域（７７）を形成するステップを含む。井戸領域（７７）は、あらゆる一般的な技術により形成され得るが、好ましくは、ドーパントを、デバイスの頂部から１ミクロンよりも大きい深さまで、半導体に注入することにより形成される。デバイス本体内にｐｎ接合を形成するために、方法は、第１のエピタキシャル層（６８）が、ドープ型井戸領域（７７）の少なくとも一部を被覆するように、ドリフト領域（５５）上に、第１の導電型の第１のエピタキシャル層（６８）を成長させるステップを含む。第２の導電型の第２のエピタキシャル層（６９）は、第１のエピタキシャル層（６８）上に形成される。この段階でのＡＭＯＳＦＥＴ（５０）の本体は、頂部から底部への電気伝導を制御するために、好ましくは炭化ケイ素の半導体層を含む。
本発明の方法の次のステップは、半導体層内にトレンチを形成し、それにより一対の半導体メサ（６５）を形成するために、エピタキシャル層、特に緩衝層（７３）、ならびに第１および第２のエピタキシャル層（６８、６９）をエッチングするステップである。トレンチ（５６）は、好ましくは、ドープ型井戸領域（７７）の深さよりも小さい深さまで延在する。埋め込みチャネル層（７２）は、第２のエピタキシャル層（６９）の少なくとも一部にわたって形成される。埋め込みチャネル層（７２）は、トレンチ（５６）へとトレンチ底部にわたって延在し、反対側のトレンチ壁と、第１の反対側にある第２のメサの少なくとも一部を被覆するように続く。その後、トレンチ壁は、ゲートコンタクト（６１）がトレンチ内に形成される、二酸化ケイ素等のゲート絶縁（６４）層により被覆される。これらの種類のトランジスタに共通のソースとドレインコンタクトとが、本明細書のＡＭＯＳＦＥＴ（５０）を完成する。
上述のドーピング方法は、ＡＭＯＳＦＥＴ（５０）が、オン状態で高い電流出力を達成するように、他の変形型において修正され得ることに留意することが重要である。例えば、半導体のＡ面に沿ったチャネル領域を有するトランジスタを形成する方法は、半導体（５５）内に第１の導電型のドープ型井戸領域（７７）を注入するステップと、次に、井戸層（７７）の少なくとも一部分の上に、第１の導電型のエピタキシャル層（６８）を成長させるステップとを含む。本発明の本実施形態では、第１のエピタキシャル層（６８）の上部は、当該分野で既知の注入技術により、反対の導電型に変換され得る。第２の導電型のこの上部は、次に、トランジスタ（５０）内にｐｎ接合を形成するために、第２のエピタキシャル層（６９）となる。エピタキシャル層のエッチングは、伝導を制御するゲートコンタクト（６１）を形成するために、望ましいトレンチを形成する。
本明細書に記載される方法は、半導体層のＡ面上の高伝導性チャネルから利益を得る、他のトランジスタを形成するためにも使用され得る。したがって、本発明は、ＭＯＳＦＥＴに限定されず、絶縁ゲート型バイポーラトランジスタと金属酸化物半導体制御型サイリスタとにも、同様に適用できる。これらのデバイスのすべてを形成するために使用される半導体材料は、好ましくは炭化ケイ素であるが、本発明は、そのようなものに限定されない。
当業者は、本発明が、多くの異なる種類のトランジスタのデバイス構造において、具現化され得ることを認識するであろう。したがって、本発明は、本明細書に図示される特定の構造に限定されない。例えば、トランジスタは、構成に応じてｐ型またはｎ型チャネルを含み得る。本明細書に記載されるあらゆる層またはトランジスタ領域も、本文書に使用される説明が、一例に過ぎないため、反対のドーピングタイプを有し得る。
図面および明細書において、本発明の好ましい実施形態が説明されており、特定の用語が用いられてきたが、それらは、一般的かつ説明的意味でのみ使用され、制限目的のために使用されず、本発明の範囲は、特許請求の範囲において規定される。

Claims (30)

  1. 半導体結晶構造のトレンチ内に絶縁された制御コンタクトを有するトランジスタであって、該トランジスタは、
    該トレンチを画定する一対の半導体メサであって、それぞれは少なくとも１つのｐ−ｎ接合を備える、メサと、
    該半導体メサの上面部分に延在し、該トレンチの壁を少なくとも部分的に被覆する埋め込みチャネル層であって、該半導体結晶構造のＡ面にわたって導電性パスを提供する、埋め込みチャネル層と、
    該半導体メサと該トレンチの下方との間に延在して、該トランジスタ内の接合型電界効果抵抗を減少させる電流拡散層と、
    該メサのうちの少なくとも１つから、該トレンチの深さよりも大きい深さまで該電流拡散層内に延在するドープ型井戸と
    を備える、トランジスタ。
  2. 前記トランジスタは、ＡＭＯＳＦＥＴである、請求項１に記載のトランジスタ。
  3. 前記トランジスタは、絶縁ゲート型バイポーラトランジスタである、請求項１に記載のトランジスタ。
  4. 前記トランジスタは、金属酸化物半導体制御型サイリスタである、請求項１に記載のトランジスタ。
  5. 前記ドープ型井戸は、約１×１０１９ｃｍ−３までドープされるＰ＋型井戸である、請求項１に記載のトランジスタ。
  6. 前記メサ内の前記ｐ−ｎ接合のうちの１つは、
    前記埋め込みチャネル層の下および前記トレンチと前記Ｐ＋井戸との間に配設されるＰ＋型半導体エピタキシャル層と、
    該トレンチと該Ｐ＋井戸との間の該Ｐ＋エピタキシャル層の上にあるＮ＋型ソース領域と
    を備える、請求項５に記載のトランジスタ。
  7. 前記Ｐ＋エピタキシャル層は、約５×１０１７ｃｍ−３までドープされ、前記Ｎ＋ソース領域は、約１×１０２０ｃｍ−３までドープされる、請求項６に記載のトランジスタ。
  8. 前記ドープ型井戸から前記トレンチまで延在するエピタキシャル緩衝層をさらに備える、請求項６に記載のトランジスタ。
  9. 前記Ｐ＋型エピタキシャル層と前記緩衝層と前記Ｐ＋型井戸との間の前記ｐ−ｎ接合は、結合するように十分にドープされ、それによってオフ状態で前記トレンチの角部を保護する、請求項８に記載のトランジスタ。
  10. 第１および第２の半導体メサ間の、ゲートコンタクトを組み込むためのトレンチの壁を画定するＡＭＯＳＦＥＴであって、該トレンチは、半導体のＡ面を曝露させ、該ＡＭＯＳＦＥＴは、
    該トレンチに隣接する第１の導電型の第１の半導体エピタキシャル層と、
    該第１の半導体エピタキシャル層上にある第２の導電型の第２の半導体エピタキシャル層と、
    該ＡＭＯＳＦＥＴの第１の表面に隣接する埋め込みチャネル層であって、該第２の半導体エピタキシャル層の上部に延在し、トレンチ壁に沿って続く、埋め込みチャネル層と、
    該第１のエピタキシャル層から該半導体へと下方に、該トレンチよりも大きい深さまで延在する該第１の導電型の井戸領域と
    を備える、ＡＭＯＳＦＥＴ。
  11. 前記第１の導電型は、Ｐ＋であり、前記第２の導電型は、Ｎ＋である、請求項１０に記載のＡＭＯＳＦＥＴ。
  12. 前記半導体は、炭化ケイ素を含む、請求項１０に記載のＡＭＯＳＦＥＴ。
  13. 前記埋め込みチャネル層は、前記第１のメサのＮ＋ソース領域から前記第２のメサ内のＮ＋ソース領域まで延在し、それによって前記トレンチ壁を被覆する、請求項１０に記載のＡＭＯＳＦＥＴ。
  14. 前記井戸領域と前記トレンチとの間にＮ＋型緩衝層をさらに備える、請求項１３に記載のＡＭＯＳＦＥＴ。
  15. 半導体内のゲートトレンチの壁を画定する第１および第２の半導体メサ内で電気伝導を制御するためのＭＯＳＦＥＴであって、該ＭＯＳＦＥＴは、
    該トレンチに隣接するＰ＋型半導体エピタキシャル層と、
    該Ｐ＋エピタキシャル層上にあるＮ＋型ソース領域と、
    該ＭＯＳＦＥＴの第１の表面に隣接する埋め込みチャネル層であって、該Ｎ＋型ソース領域の上部に延在し、該トレンチ壁に沿って続く、埋め込みチャネル層と、
    該Ｐ＋エピタキシャル層から該半導体へと下方に、該ゲートトレンチよりも大きい深さまで延在するＰ＋型井戸と
    を備え、
    該ＭＯＳＦＥＴは、該半導体のＡ面に沿って該埋め込みチャネル層内で電気伝導を制御する、
    ＭＯＳＦＥＴ。
  16. 前記半導体は、炭化ケイ素を含む、請求項１５に記載のＭＯＳＦＥＴ。
  17. 前記埋め込みチャネル層は、前記第１のメサ内のＮ＋ソース領域から前記第２のメサ内のＮ＋ソース領域まで延在し、それにより前記トレンチ壁を被覆する、請求項１５に記載のＭＯＳＦＥＴ。
  18. 前記Ｐ＋型井戸と前記ゲートトレンチとの間にＮ＋型緩衝層をさらに備える、請求項１５に記載のＭＯＳＦＥＴ。
  19. 前記Ｎ＋型緩衝層は、前記埋め込みチャネル層の深さと略等しい深さまで延在する、請求項１８に記載のＭＯＳＦＥＴ。
  20. 前記ゲートトレンチと隣接する前記Ｐ＋型井戸との下に、Ｎ＋型ドリフト層をさらに備え、該ドリフト層は、前記第１の表面の反対側にある前記ＭＯＳＦＥＴの表面に向かって延在する、請求項１５に記載のＭＯＳＦＥＴ。
  21. 前記Ｎ＋型ドリフト層は、該ドリフト層の最高濃度ドープ領域が前記Ｐ＋井戸に隣接するように、前記反対側のＭＯＳＦＥＴ表面から前記第１のＭＯＳＦＥＴ表面に向かって増加するドーピング濃度を備える、請求項２０に記載のＭＯＳＦＥＴ。
  22. 前記Ｐ＋井戸の反対側にある前記ドリフト層に隣接する半導体基板を備える、請求項２０に記載のＭＯＳＦＥＴ。
  23. 前記ゲートトレンチは、深さが約２ミクロン未満である、請求項１５に記載のＭＯＳＦＥＴ。
  24. 前記ゲートトレンチは、深さが約１ミクロン未満である、請求項１５に記載のＭＯＳＦＥＴ。
  25. 前記ゲートトレンチは、深さが約０．８ミクロンであり、前記Ｐ＋井戸は、深さが約１．３ミクロンである、請求項１５に記載のＭＯＳＦＥＴ。
  26. 前記Ｎ＋ソース領域と前記Ｐ＋エピタキシャル層とは、略同一固定電位にある、請求項１５に記載のＭＯＳＦＥＴ。
  27. トランジスタを形成する方法であって、
    半導体内に第１の導電型のドープ型井戸領域を注入するステップと、
    該半導体上に該第１の導電型の第１のエピタキシャル層を成長させることにより、該第１のエピタキシャル層は、該ドープ型井戸領域の少なくとも一部分を被覆するステップと、
    該第１のエピタキシャル層上に第２の導電型の第２のエピタキシャル層を成長させるステップと、
    該半導体内に一対のメサを形成するために、該エピタキシャル層と該半導体とをエッチングするステップであって、該メサは、その間にトレンチを画定し、該トレンチは、該ドープ型井戸領域の深さよりも小さい該半導体への深さを有する、ステップと、
    該第２のエピタキシャル層の一部分にわたって埋め込みチャネル層を成長させ、該メサ間の該トレンチ内に該埋め込みチャネル層を延在させるステップと
    を包含する、方法。
  28. 前記チャネル層は、炭化ケイ素から形成され、該炭化ケイ素のＡ面は、ソースからドレインに伝導性パスを提供する、請求項２７に記載の方法。
  29. 前記エッチングするステップの前に前記半導体上にＮ＋型緩衝層を成長させ、次いで前記エピタキシャル層のすべてと、下にある該半導体の一部分とをエッチングするステップをさらに包含する、請求項２７に記載の方法。
  30. トランジスタを形成するステップであって、
    半導体内に第１の導電型のドープ型井戸領域を注入するステップと、
    該半導体上に該第１の導電型の第１のエピタキシャル層を成長させることにより、該第１のエピタキシャル層は、該ドープ型井戸領域の少なくとも一部分を被覆するステップと、
    該第１のエピタキシャル層の上部領域を第２の導電型に変換するステップと、
    該半導体内に一対のメサを形成するために、該エピタキシャル層と該半導体とをエッチングするステップであって、該メサは、その間にトレンチを画定し、該トレンチは、該ドープ型井戸領域の深さよりも小さい該半導体への深さを有する、ステップと、
    該エピタキシャル層の一部分にわたって埋め込みチャネル層を成長させ、該メサ間の該トレンチ内に該埋め込みチャネル層を延在させるステップと
    を包含する、方法。
JP2008310327A 2007-12-07 2008-12-04 Ａ面の伝導性チャネルおよびトレンチ保護用井戸領域を有するトランジスタおよびｍｏｓｆｅｔ、ならびにトランジスタの形成方法 Active JP5457017B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/952,447 2007-12-07
US11/952,447 US7989882B2 (en) 2007-12-07 2007-12-07 Transistor with A-face conductive channel and trench protecting well region

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2013006010A Division JP2013065907A (ja) 2007-12-07 2013-01-17 Ａ面の伝導性チャネルおよびトレンチ保護用井戸領域を有するトランジスタ

Publications (2)

Publication Number Publication Date
JP2009141363A true JP2009141363A (ja) 2009-06-25
JP5457017B2 JP5457017B2 (ja) 2014-04-02

Family

ID=40456434

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2008310327A Active JP5457017B2 (ja) 2007-12-07 2008-12-04 Ａ面の伝導性チャネルおよびトレンチ保護用井戸領域を有するトランジスタおよびｍｏｓｆｅｔ、ならびにトランジスタの形成方法
JP2013006010A Pending JP2013065907A (ja) 2007-12-07 2013-01-17 Ａ面の伝導性チャネルおよびトレンチ保護用井戸領域を有するトランジスタ

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2013006010A Pending JP2013065907A (ja) 2007-12-07 2013-01-17 Ａ面の伝導性チャネルおよびトレンチ保護用井戸領域を有するトランジスタ

Country Status (3)

Country Link
US (3) US7989882B2 (ja)
EP (2) EP2615642A1 (ja)
JP (2) JP5457017B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017005236A (ja) * 2015-06-05 2017-01-05 豊田合成株式会社 半導体装置およびその製造方法ならびに電力変換装置
JP2017059570A (ja) * 2015-09-14 2017-03-23 株式会社東芝 半導体装置

Families Citing this family (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7728402B2 (en) 2006-08-01 2010-06-01 Cree, Inc. Semiconductor devices including schottky diodes with controlled breakdown
US8432012B2 (en) 2006-08-01 2013-04-30 Cree, Inc. Semiconductor devices including schottky diodes having overlapping doped regions and methods of fabricating same
US8421148B2 (en) * 2007-09-14 2013-04-16 Cree, Inc. Grid-UMOSFET with electric field shielding of gate oxide
US7772621B2 (en) * 2007-09-20 2010-08-10 Infineon Technologies Austria Ag Semiconductor device with structured current spread region and method
JP4798119B2 (ja) * 2007-11-06 2011-10-19 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US7989882B2 (en) * 2007-12-07 2011-08-02 Cree, Inc. Transistor with A-face conductive channel and trench protecting well region
US8232558B2 (en) 2008-05-21 2012-07-31 Cree, Inc. Junction barrier Schottky diodes with current surge capability
US8193848B2 (en) 2009-06-02 2012-06-05 Cree, Inc. Power switching devices having controllable surge current capabilities
US9117739B2 (en) 2010-03-08 2015-08-25 Cree, Inc. Semiconductor devices with heterojunction barrier regions and methods of fabricating same
US8415671B2 (en) * 2010-04-16 2013-04-09 Cree, Inc. Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices
US8525254B2 (en) * 2010-08-12 2013-09-03 Infineon Technologies Austria Ag Silicone carbide trench semiconductor device
US9142662B2 (en) * 2011-05-06 2015-09-22 Cree, Inc. Field effect transistor devices with low source resistance
US9029945B2 (en) * 2011-05-06 2015-05-12 Cree, Inc. Field effect transistor devices with low source resistance
CN102194885B (zh) * 2011-05-12 2013-06-26 西安电子科技大学 N型隐埋沟道的碳化硅demosfet器件及制备方法
US8772788B2 (en) * 2011-05-30 2014-07-08 Panasonic Corporation Semiconductor element and method of manufacturing thereof
JP2012253293A (ja) * 2011-06-07 2012-12-20 Sumitomo Electric Ind Ltd 半導体装置
US8686439B2 (en) * 2011-06-27 2014-04-01 Panasonic Corporation Silicon carbide semiconductor element
EP2750198A4 (en) * 2011-08-26 2015-04-15 Nat Univ Corp Nara Inst SiC SEMICONDUCTOR ELEMENT AND METHOD FOR MANUFACTURING THE SAME
US8618582B2 (en) 2011-09-11 2013-12-31 Cree, Inc. Edge termination structure employing recesses for edge termination elements
US9373617B2 (en) 2011-09-11 2016-06-21 Cree, Inc. High current, low switching loss SiC power module
CN103918079B (zh) 2011-09-11 2017-10-31 科锐 包括具有改进布局的晶体管的高电流密度功率模块
US9640617B2 (en) 2011-09-11 2017-05-02 Cree, Inc. High performance power module
US8680587B2 (en) 2011-09-11 2014-03-25 Cree, Inc. Schottky diode
US8664665B2 (en) 2011-09-11 2014-03-04 Cree, Inc. Schottky diode employing recesses for elements of junction barrier array
JP2013145770A (ja) * 2012-01-13 2013-07-25 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
US8637922B1 (en) 2012-07-19 2014-01-28 Infineon Technologies Ag Semiconductor device
CN102832248A (zh) * 2012-09-10 2012-12-19 西安电子科技大学 基于半超结的碳化硅mosfet及制作方法
US9006027B2 (en) 2012-09-11 2015-04-14 General Electric Company Systems and methods for terminating junctions in wide bandgap semiconductor devices
US8847238B2 (en) * 2012-11-09 2014-09-30 Panasonic Corporation Semiconductor device which can withstand high voltage or high current and method for fabricating the same
US9293558B2 (en) 2012-11-26 2016-03-22 Infineon Technologies Austria Ag Semiconductor device
US9530844B2 (en) * 2012-12-28 2016-12-27 Cree, Inc. Transistor structures having reduced electrical field at the gate oxide and methods for making same
US10115815B2 (en) 2012-12-28 2018-10-30 Cree, Inc. Transistor structures having a deep recessed P+ junction and methods for making same
US9012984B2 (en) 2013-03-13 2015-04-21 Cree, Inc. Field effect transistor devices with regrown p-layers
US9240476B2 (en) * 2013-03-13 2016-01-19 Cree, Inc. Field effect transistor devices with buried well regions and epitaxial layers
US9142668B2 (en) 2013-03-13 2015-09-22 Cree, Inc. Field effect transistor devices with buried well protection regions
US9306061B2 (en) * 2013-03-13 2016-04-05 Cree, Inc. Field effect transistor devices with protective regions
US9748341B2 (en) 2013-07-02 2017-08-29 General Electric Company Metal-oxide-semiconductor (MOS) devices with increased channel periphery
US9024328B2 (en) 2013-07-02 2015-05-05 General Electric Company Metal-oxide-semiconductor (MOS) devices with increased channel periphery and methods of manufacture
WO2015010121A1 (en) * 2013-07-19 2015-01-22 Ramgoss, Inc. Self-aligned gate buried channel field effect transistor
US9768259B2 (en) 2013-07-26 2017-09-19 Cree, Inc. Controlled ion implantation into silicon carbide using channeling and devices fabricated using controlled ion implantation into silicon carbide using channeling
US9331197B2 (en) 2013-08-08 2016-05-03 Cree, Inc. Vertical power transistor device
US20150084063A1 (en) * 2013-09-20 2015-03-26 Cree, Inc. Semiconductor device with a current spreading layer
US10600903B2 (en) 2013-09-20 2020-03-24 Cree, Inc. Semiconductor device including a power transistor device and bypass diode
US10868169B2 (en) 2013-09-20 2020-12-15 Cree, Inc. Monolithically integrated vertical power transistor and bypass diode
US10211304B2 (en) * 2013-12-04 2019-02-19 General Electric Company Semiconductor device having gate trench in JFET region
JP6179409B2 (ja) 2014-01-24 2017-08-16 株式会社デンソー 炭化珪素半導体装置の製造方法
CN104319292A (zh) * 2014-11-06 2015-01-28 株洲南车时代电气股份有限公司 一种新型碳化硅mosfet及其制造方法
DE102014117780B4 (de) 2014-12-03 2018-06-21 Infineon Technologies Ag Halbleiterbauelement mit einer Grabenelektrode und Verfahren zur Herstellung
US9577073B2 (en) 2014-12-11 2017-02-21 Infineon Technologies Ag Method of forming a silicon-carbide device with a shielded gate
DE102014119465B3 (de) 2014-12-22 2016-05-25 Infineon Technologies Ag Halbleitervorrichtung mit streifenförmigen trenchgatestrukturen, transistormesas und diodenmesas
US9466709B2 (en) 2014-12-26 2016-10-11 Fairchild Semiconductor Corporation Silicon-carbide trench gate MOSFETs
US9893176B2 (en) 2014-12-26 2018-02-13 Fairchild Semiconductor Corporation Silicon-carbide trench gate MOSFETs
US10340374B2 (en) * 2015-09-25 2019-07-02 Intel Corporation High mobility field effect transistors with a retrograded semiconductor source/drain
CN105185833B (zh) * 2015-09-25 2020-01-03 国网智能电网研究院 一种隐埋沟道碳化硅沟槽栅MOSFETs器件及其制备方法
DE102016226237A1 (de) 2016-02-01 2017-08-03 Fuji Electric Co., Ltd. Siliziumcarbid-halbleitervorrichtung und verfahren zum herstellen einer siliziumcarbid-halbleitervorrichtung
JP6115678B1 (ja) 2016-02-01 2017-04-19 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US10861931B2 (en) 2016-12-08 2020-12-08 Cree, Inc. Power semiconductor devices having gate trenches and buried edge terminations and related methods
US9887287B1 (en) 2016-12-08 2018-02-06 Cree, Inc. Power semiconductor devices having gate trenches with implanted sidewalls and related methods
US11489069B2 (en) 2017-12-21 2022-11-01 Wolfspeed, Inc. Vertical semiconductor device with improved ruggedness
US10615274B2 (en) 2017-12-21 2020-04-07 Cree, Inc. Vertical semiconductor device with improved ruggedness
DE102018103973B4 (de) 2018-02-22 2020-12-03 Infineon Technologies Ag Siliziumcarbid-halbleiterbauelement
DE102019111308A1 (de) 2018-05-07 2019-11-07 Infineon Technologies Ag Siliziumcarbid halbleiterbauelement
DE102018124740A1 (de) 2018-10-08 2020-04-09 Infineon Technologies Ag Halbleiterbauelement mit einem sic halbleiterkörper und verfahren zur herstellung eines halbleiterbauelements
US10903322B2 (en) 2018-11-16 2021-01-26 Infineon Technologies Ag SiC power semiconductor device with integrated body diode
US10985248B2 (en) 2018-11-16 2021-04-20 Infineon Technologies Ag SiC power semiconductor device with integrated Schottky junction
US10586845B1 (en) 2018-11-16 2020-03-10 Infineon Technologies Ag SiC trench transistor device and methods of manufacturing thereof
DE102020004758A1 (de) * 2019-08-30 2021-03-04 Semiconductor Components Industries, Llc Siliciumcarbid-feldeffekttransistoren
US11139394B2 (en) * 2019-08-30 2021-10-05 Semiconductor Components Industries, Llc Silicon carbide field-effect transistors
US11355630B2 (en) 2020-09-11 2022-06-07 Wolfspeed, Inc. Trench bottom shielding methods and approaches for trenched semiconductor device structures
WO2024006912A1 (en) * 2022-07-01 2024-01-04 The Research Foundation For The State University Of New York Metal oxide semiconductor field effect transistors (mosfet) with bottom p-wells and deep p-wells
CN116469923B (zh) * 2023-04-25 2023-10-20 南京第三代半导体技术创新中心有限公司 高可靠性沟槽型碳化硅mosfet器件及其制造方法
CN116884997B (zh) * 2023-09-07 2023-12-22 珠海格力电子元器件有限公司 绝缘栅双极型晶体管及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001267570A (ja) * 2000-03-15 2001-09-28 Mitsubishi Electric Corp 半導体装置及び半導体装置製造方法
JP2003069042A (ja) * 2001-08-29 2003-03-07 Denso Corp 炭化珪素半導体装置及びその製造方法
JP2003152182A (ja) * 2001-11-14 2003-05-23 Nissan Motor Co Ltd 炭化珪素半導体装置及びその製造方法
JP2005005655A (ja) * 2002-06-28 2005-01-06 Internatl Rectifier Corp Ｍｏｓゲート半導体デバイス
JP2009117593A (ja) * 2007-11-06 2009-05-28 Denso Corp 炭化珪素半導体装置およびその製造方法

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5440160A (en) * 1992-01-28 1995-08-08 Thunderbird Technologies, Inc. High saturation current, low leakage current fermi threshold field effect transistor
IT1272567B (it) * 1992-09-15 1997-06-23 Int Rectifier Corp Dispositivo transistore di potenza, dotato di una regione ultraprofonda a concentrazione maggiorata
US5561302A (en) * 1994-09-26 1996-10-01 Motorola, Inc. Enhanced mobility MOSFET device and method
US6075259A (en) * 1994-11-14 2000-06-13 North Carolina State University Power semiconductor devices that utilize buried insulating regions to achieve higher than parallel-plane breakdown voltages
US5688725A (en) 1994-12-30 1997-11-18 Siliconix Incorporated Method of making a trench mosfet with heavily doped delta layer to provide low on-resistance
KR100199997B1 (ko) * 1995-09-06 1999-07-01 오카메 히로무 탄화규소 반도체장치
US6573534B1 (en) * 1995-09-06 2003-06-03 Denso Corporation Silicon carbide semiconductor device
US5742076A (en) * 1996-06-05 1998-04-21 North Carolina State University Silicon carbide switching devices having near ideal breakdown voltage capability and ultralow on-state resistance
JP3719323B2 (ja) 1997-03-05 2005-11-24 株式会社デンソー 炭化珪素半導体装置
US6057558A (en) * 1997-03-05 2000-05-02 Denson Corporation Silicon carbide semiconductor device and manufacturing method thereof
US6465842B2 (en) * 1998-06-25 2002-10-15 Kabushiki Kaisha Toshiba MIS semiconductor device and method of fabricating the same
US6724053B1 (en) 2000-02-23 2004-04-20 International Business Machines Corporation PMOSFET device with localized nitrogen sidewall implantation
US6781194B2 (en) * 2001-04-11 2004-08-24 Silicon Semiconductor Corporation Vertical power devices having retrograded-doped transition regions and insulated trench-based electrodes therein
US6784486B2 (en) * 2000-06-23 2004-08-31 Silicon Semiconductor Corporation Vertical power devices having retrograded-doped transition regions therein
US6921939B2 (en) 2000-07-20 2005-07-26 Fairchild Semiconductor Corporation Power MOSFET and method for forming same using a self-aligned body implant
US6586833B2 (en) * 2000-11-16 2003-07-01 Silicon Semiconductor Corporation Packaged power devices having vertical power mosfets therein that are flip-chip mounted to slotted gate electrode strip lines
JP4830213B2 (ja) * 2001-05-08 2011-12-07 株式会社デンソー 炭化珪素半導体装置及びその製造方法
JP3973395B2 (ja) * 2001-10-16 2007-09-12 株式会社豊田中央研究所 半導体装置とその製造方法
CN100573910C (zh) * 2003-06-05 2009-12-23 三菱电机株式会社 半导体器件及其制造方法
US7709403B2 (en) * 2003-10-09 2010-05-04 Panasonic Corporation Silicon carbide-oxide layered structure, production method thereof, and semiconductor device
TWI256676B (en) 2004-03-26 2006-06-11 Siliconix Inc Termination for trench MIS device having implanted drain-drift region
SE527205C2 (sv) * 2004-04-14 2006-01-17 Denso Corp Förfarande för tillverkning av halvledaranordning med kanal i halvledarsubstrat av kiselkarbid
JP2006100365A (ja) 2004-09-28 2006-04-13 Nissan Motor Co Ltd 半導体装置
JP4899405B2 (ja) 2004-11-08 2012-03-21 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2006228906A (ja) * 2005-02-16 2006-08-31 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2006344759A (ja) * 2005-06-08 2006-12-21 Sharp Corp トレンチ型ｍｏｓｆｅｔ及びその製造方法
JP4957005B2 (ja) 2006-01-31 2012-06-20 富士電機株式会社 炭化珪素半導体素子の製造方法
JP5194380B2 (ja) 2006-04-28 2013-05-08 日産自動車株式会社 半導体装置
JP5306193B2 (ja) * 2006-06-29 2013-10-02 クリー インコーポレイテッド ｐ型チャネルを含む炭化シリコンスイッチングデバイスおよびその形成方法
KR101529331B1 (ko) * 2006-08-17 2015-06-16 크리 인코포레이티드 고전력 절연 게이트 바이폴라 트랜지스터
US7476932B2 (en) * 2006-09-29 2009-01-13 The Boeing Company U-shape metal-oxide-semiconductor (UMOS) gate structure for high power MOS-based semiconductor devices
US7589377B2 (en) * 2006-10-06 2009-09-15 The Boeing Company Gate structure with low resistance for high power semiconductor devices
US7598567B2 (en) * 2006-11-03 2009-10-06 Cree, Inc. Power switching semiconductor devices including rectifying junction-shunts
US7989882B2 (en) * 2007-12-07 2011-08-02 Cree, Inc. Transistor with A-face conductive channel and trench protecting well region

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001267570A (ja) * 2000-03-15 2001-09-28 Mitsubishi Electric Corp 半導体装置及び半導体装置製造方法
JP2003069042A (ja) * 2001-08-29 2003-03-07 Denso Corp 炭化珪素半導体装置及びその製造方法
JP2003152182A (ja) * 2001-11-14 2003-05-23 Nissan Motor Co Ltd 炭化珪素半導体装置及びその製造方法
JP2005005655A (ja) * 2002-06-28 2005-01-06 Internatl Rectifier Corp Ｍｏｓゲート半導体デバイス
JP2009117593A (ja) * 2007-11-06 2009-05-28 Denso Corp 炭化珪素半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017005236A (ja) * 2015-06-05 2017-01-05 豊田合成株式会社 半導体装置およびその製造方法ならびに電力変換装置
JP2017059570A (ja) * 2015-09-14 2017-03-23 株式会社東芝 半導体装置

Also Published As

Publication number Publication date
US20110250737A1 (en) 2011-10-13
US9064710B2 (en) 2015-06-23
US20090146154A1 (en) 2009-06-11
EP2615642A1 (en) 2013-07-17
US7989882B2 (en) 2011-08-02
JP2013065907A (ja) 2013-04-11
JP5457017B2 (ja) 2014-04-02
EP2068363A2 (en) 2009-06-10
US20120235164A1 (en) 2012-09-20
EP2068363A3 (en) 2010-06-02
US8211770B2 (en) 2012-07-03

Similar Documents

Publication Publication Date Title
JP5457017B2 (ja) Ａ面の伝導性チャネルおよびトレンチ保護用井戸領域を有するトランジスタおよびｍｏｓｆｅｔ、ならびにトランジスタの形成方法
US9064840B2 (en) Insulated gate bipolar transistors including current suppressing layers
US7915617B2 (en) Semiconductor device
US6888195B2 (en) Semiconductor device with alternating conductivity type layers having different vertical impurity concentration profiles
US9093493B2 (en) Wide bandgap insulated gate semiconductor device
JP3385938B2 (ja) 炭化珪素半導体装置及びその製造方法
JP6475635B2 (ja) ゲート酸化膜層において電界を低下させた半導体デバイス
JP4564510B2 (ja) 電力用半導体素子
JP5586887B2 (ja) 半導体装置及びその製造方法
US10347735B2 (en) Semiconductor device with lifetime killers and method of manufacturing the same
US10886396B2 (en) Transistor structures having a deep recessed P+ junction and methods for making same
EP2705527B1 (en) Field effect transistor devices with low source resistance
JP2020092272A (ja) トレンチ下部にオフセットを有するＳｉＣ半導体デバイス
JP2018164081A (ja) 炭化ケイ素半導体デバイス及びその製造方法
US20090072242A1 (en) Insulated Gate Bipolar Conduction Transistors (IBCTS) and Related Methods of Fabrication
JP2011503871A (ja) メサ構造とメサ段差を含むバッファ層とを備えた電力半導体デバイス
JP2008503894A (ja) 炭化ケイ素デバイスおよびその作製方法
US11031463B2 (en) Silicon carbide semiconductor device
US10199457B2 (en) Silicon carbide semiconductor device
US9029945B2 (en) Field effect transistor devices with low source resistance
JP3415340B2 (ja) 炭化珪素半導体装置
CN113410284A (zh) 碳化硅半导体结构和碳化硅半导体器件
US11437470B2 (en) Silicon carbide semiconductor component

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120208

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120326

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20120620

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20120625

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20120709

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20120719

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120824

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120918

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130117

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20130124

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20130215

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131120

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140109

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5457017

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250