CN100573910C - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明涉及主电流在半导体衬底的厚度方向上流动的半导体器件。其目的在于：提供在主电流在半导体衬底的厚度方向上流动的半导体器件中，当相邻配置功能不同的半导体元件时，能实现所期待的电特性的半导体元件。而且，为了实现所述目的，在半导体衬底的第二主面的表面内设置彼此隔开间隔交替形成的P型半导体区和N型半导体区，在两者间的半导体衬底的表面内，配置在沟槽内埋入绝缘体而形成的沟槽隔离构造。此外，配置第二主电极，使其接触P型半导体区和N型半导体区。
Description
技术领域
本发明涉及半导体器件，特别是涉及主电流在半导体衬底的厚度方向上流动的半导体器件。
背景技术
作为主电流流向半导体衬底的厚度方向的半导体器件的一例，提出相邻形成IGBT(绝缘栅双极晶体管：insulated gate bipolartransistor)元件和与该IGBT元件反向并联的二极管元件的结构。
例如，在特开平11-97715号公报中，描述在半导体衬底第一主面一侧形成栅极构造，在第二主面内交替相邻形成P型杂质区和N型杂质区，用P型杂质区和栅极构造构成IGBT区，用N型杂质区和栅极构造构成二极管区的例子。
在这样的构造中，第二主面一侧的P型杂质区和N型杂质区接触，所以例如发生称作急速返回(snapback)的现象，有在IGBT元件的开关动作中产生能量损失，无法取得所期待的电特性的问题。
发明内容
本发明的目的在于：提供在主电流流向半导体衬底的厚度方向的半导体器件中，当相邻配置功能不同的半导体元件时，能实现所期待的电特性的半导体元件。
本发明的半导体器件的形态包括设置在半导体衬底的第一主面上的第一主电极；设置在所述半导体衬底的第二主面上的第二主电极；以及设置在所述第一主面的表面内的至少一个沟槽型栅极，主电流在所述半导体衬底的厚度方向上流动，其中，所述半导体衬底具有：设置在所述第二主面的表面内的至少一个沟槽隔离构造；以及配置在所述第二主面的表面内的第一导电类型的第一杂质区和第二导电类型的第二杂质区，其中，通过在设置于所述第二主面的表面内的沟槽内部埋入绝缘体或与所述半导体衬底导电类型相反的半导体，构成所述至少一个沟槽隔离构造，并将其配置成隔离所述第一杂质区和所述第二杂质区，且将所述沟槽的深度设置成，所述半导体器件作为IGBT元件动作时的电流与作为MOSFET元件动作时的电流的合流点与所述第二杂质区之间产生第一电阻，在将所述第一杂质区与所述合流点连接的电流路径上，与所述第一电阻平行地产生第二电阻。
根据本发明的半导体器件的形态，例如当把第一杂质区作为MOSFET元件的漏区和二极管元件的阴极区使用，把第二杂质区作为IGBT元件的集电区使用时，由于至少一个沟槽隔离构造的存在，在IGBT元件的动作时流过的电流路径的电阻值增加，能减少在调制时流过该电流路径的电流，所以能抑制急速返回。此外，通过设置至少一个沟槽隔离构造，不减小占据第二主面中的有效区的面积(第一杂质区和第二杂质区的面积之和)，也能抑制急速返回，所以能防止IGBT元件的动作时的导通电压或二极管元件动作时的正向电压Vf提高，或各动作时的局部电流密度升高。
本发明的半导体器件的制造方法的形态是该半导体器件包括设置在半导体衬底的第一主面上的第一主电极、设置在所述半导体衬底的第二主面上的第二主电极、设置在所述第一主面的表面内的至少一个沟槽型栅极，主电流在所述半导体衬底的厚度方向上流动，包括：在半导体晶片的状态下形成所述第一主面一侧的结构后，在所述第二主面的表面内形成至少一个沟槽的步骤(a)；在所述半导体晶片的状态下在所述第二主面的全面形成绝缘体层或与所述半导体衬底导电类型相反的半导体层，在所述至少一个沟槽内埋入所述绝缘体层或所述半导体层的步骤(b)；除去所述第二主面上的所述绝缘体层或所述半导体层，取得至少一个沟槽隔离构造的步骤(c)。
根据本发明的半导体器件的制造方法，通过采用由至少一个沟槽隔离构造隔开作为MOSFET元件的漏区和二极管元件的阴极区起作用的杂质区和作为IGBT元件的集电区起作用的杂质区的结构，由于至少一个沟槽隔离构造的存在，在IGBT元件的动作时流过的电流路径的电阻值增加，能减少在调制时流过该电流路径的电流，所以能抑制急速返回。此外，通过设置至少一个沟槽隔离构造，不减小占据第二主面中的有效区的面积(第一杂质区和第二杂质区的面积之和)，也能抑制急速返回，所以能防止IGBT元件的动作时的导通电压或二极管元件动作时的正向电压Vf提高，或各动作时的局部电流密度升高。
通过以下的详细说明和附图，本发明的目的、特征、局面、优点变得更明白。
附图说明
下面简要说明附图。
图1是表示用于说明本发明的细节的半导体器件结构的剖视图。
图2是表示用于说明本发明的细节的半导体器件动作的等价电路图。
图3说明用于说明本发明的细节的半导体器件的动作特性。
图4是表示本发明的半导体器件的实施例结构的剖视图。
图5表示本发明的半导体器件的实施例平面结构的一例。
图6表示本发明的半导体器件的实施例平面结构的一例。
图7表示本发明的半导体器件的实施例平面结构的一例。
图8表示本发明的半导体器件的实施例平面结构的一例。
图9表示本发明的半导体器件的实施例平面结构的一例。
图10表示本发明的半导体器件的实施例平面结构的一例。
图11表示本发明的半导体器件的实施例平面结构的一例。
图12表示本发明的半导体器件中使用的半导体衬底的晶片状态下的结构的平面图。
图13是表示本发明的半导体器件的实施例动作的等价电路图。
图14说明本发明的半导体器件的实施例的动作特性。
图15是说明本发明的半导体器件的实施例的制造步骤的剖视图。
图16是说明本发明的半导体器件的实施例的制造步骤的剖视图。
图17是说明本发明的半导体器件的实施例的制造步骤的剖视图。
图18是说明本发明的半导体器件的实施例的制造步骤的剖视图。
图19是表示本发明的半导体器件的实施例的变形例结构的剖视图。
具体实施方式
下面，在说明本发明的实施例之前，参照图1～图3，说明到达本发明的技术思想前的细节。
图1是表示为了解决以往的半导体器件的问题而考虑的半导体器件90的基本结构的剖视图。
在图1所示的半导体器件90中，在高电阻率N型衬底(N-)即半导体衬底901的第一主面MS1的表面内，跨全面形成P型半导体区902。
然后设置从第一主面MS1的表面贯通P型半导体区902到达半导体衬底901内的两个沟槽903，沟槽903的内壁面由栅绝缘膜904覆盖。在由栅绝缘膜904包围的沟槽903内的区域中埋入导电体材料，构成沟槽型栅极905。
此外，在P型半导体区902的表面内配置选择性形成的较高浓度(N+)的N型半导体区906，使其至少一部分接触栅绝缘膜904。N型半导体区906设置在两个沟槽903各自的两侧，但是在沟槽间相对的N型半导体区906之间设置有较高浓度(P+)的P型半导体区907。须指出的是，P型半导体区907是用于取得对P型半导体区902的良好电接触的结构。
然后，接触彼此相邻的N型半导体区906和P型半导体区907的上部配置第一主电极908。
第一主电极908是从外部端子ET对N型半导体区906以及P型半导体区907提供电位的电极。须指出的是，第一主电极908根据半导体器件90的动作，有时作为发射极起作用时，有时作为阳极或源极起作用。此外，从外部端子GT对沟槽型栅极905提供控制电压。
此外，在半导体衬底901的第二主面MS2的表面内设置彼此隔开间隔交替形成的P型半导体区912和N型半导体区913。而且，配置第二主电极916，使其共同接触P型半导体区912和N型半导体区913。
这样，通过把P型半导体区912和N型半导体区913配置为不接触，谋求电特性的改善。
第二主电极916是从外部端子CT对P型半导体区912和N型半导体区913提供电位的电极。须指出的是，第二主电极916有时作为集电极起作用，有时也作为阴极或漏极起作用。
下面，参照图2和图3说明半导体器件90的动作。图2是把半导体器件90的功能作为等价电路模式地表示的图，表示半导体器件90作为IGBT元件和与它反向并联的二极管元件起作用。此外，图3是表示半导体器件90的电流电压特性的图。
如图2所示，当在第二主面MS2的表面内隔开间隔配置P型半导体区912和N型半导体区913时，对外部端子ET提供接地电位，对外部端子CT提供正电位，对外部端子GT提供导通信号时，作为到达第一主面MS1一侧的电流路径，形成：从N型半导体区913通过具有电阻R1和R2的半导体衬底901内的路径和在与栅绝缘膜904接触的P型半导体区902内形成的沟道区，到达N型杂质区906的电流路径(1)；从P型半导体区912通过具有电阻R2的半导体衬底901内的路径和在与栅绝缘膜904接触的P型半导体区902内形成的沟道区，到达N型杂质区906的电流路径(2)。
这里，电流路径(1)是作为所谓的MOSFET元件动作时的路径，电流路径(2)是作为所谓的IGBT元件动作时的路径。
须指出的是，在对外部端子ET提供接地电位，对外部端子CT提供负电位，对外部端子GT提供断开信号时，半导体器件90作为二极管元件动作，通过具有电阻R3的半导体衬底901内的路径，电流流向N型半导体区913。
如果把P型半导体区912附近的半导体衬底901内的部分称作X点，与N型半导体区913之间的电阻R1的电阻值在N型半导体区913和P型半导体区912接近时变得非常小。
须指出的是，在图2中，半导体衬底901内的电阻R2和R3分别作为IGBT元件动作时和作为二极管元件动作时，发生调制，伴随着电压升高，电阻值降低，所以使用可变电阻的记号，但是当作为MOSFET元件动作时，变为几乎一定的电阻值。
图3概念地表示半导体器件90的电流电压特性。即在图3中，横轴表示电压值，纵轴表示电流值，表示特性A、特性B、特性C和特性D等4种电流电压特性。
特性A表示不把N型半导体区913连接在外部端子CT上而成为开路状态时在外部端子CT上流动的电流和外部端子CT与X点之间的电位差的关系。
特性B表示不把P型半导体区912连接在外部端子CT上而成为开路状态时在外部端子CT上流动的电流和外部端子CT与X点之间的电位差的关系。
特性C表示不把N型半导体区913连接在外部端子CT上而成为开路状态时在外部端子CT上流动的电流和外部端子CT与外部端子ET之间的电位差的关系。
特性D表示不把P型半导体区912连接在外部端子CT上而成为开路状态时在外部端子CT上流动的电流和外部端子CT与外部端子ET之间的电位差的关系。
这里，特性B表示斜率1/R1的直线，特性A表示外部端子CT和X点之间的电位差在到达0.6V之前，几乎不流过电流的特性。
下面，说明把N型半导体区913和P型半导体区912共同连接在外部端子CT上的情形。
当电流小时，外部端子CT和X点之间的电位差小，IGBT元件不动作，所以MOSFET元件的动作变为主要，电流几乎流向电流路径(1)。
然后，发生调制，IGBT元件动作，电流开始流过时，即外部端子CT和X点之间的电位差到达0.6V时，特性D的电流值和电压值变为在Z点表示的值。
以后，把IGBT元件动作而流过电流的电压即开始发生调制的电压定义为调制电压Vmod。
而且，当要使所产生的电流不低于Z点表示的电流时，作为通过电流路径(2)的IGBT元件的动作渐渐变为主流。作为IGBT元件的动作中流过的电流按指数函数增加，而作为MOSFET元件的动作中流过的电流只以一次函数增加，所以如果产生的电流大于等于Z点表示的电流时，就观测到外部端子CT和外部端子ET之间的电位差减小的现象即急速返回现象。
在图3中，表示把特性D中的Z点作为折返点，伴随着电压的下降，电流急剧增加的特性E，该特性与急速返回现象对应。
须指出的是，把观测到急速返回现象的负性电阻区称作急速返回区。
当随着时间经过观察开关动作时，如果产生急速返回现象，则产生电流和电压都增大的时间带，产生能量损失。
在把P型半导体区912和N型半导体区913配置为不接触的结构中，当P型半导体区912和N型半导体区913接近时，产生急速返回现象。因此，通过进一步扩大P型半导体区912和N型半导体区913的间隔，占据第二主面MS2中的有效区的面积(P型半导体区912和N型半导体区913的面积和)减小，特性A和特性C稍微向高电压一侧(图3右侧)移动。
此外，由于P型半导体区912和N型半导体区913的间隔扩大，电阻R1(图2)的电阻值增大，特性B的斜率变缓和。
而且，即使P型半导体区912和N型半导体区913的间隔扩大，半导体芯片的面积不增大时，N型半导体区913的面积必然减小，N型半导体区913占据半导体芯片的面积的比率减小，所以特性D的斜率稍微减小。
而且，P型半导体区912和N型半导体区913间的电阻R1增大，特性B的斜率变缓和，当外部端子CT和X点间的电位差达到0.6V时，MOSFET元件的动作电流不怎么流过，外部端子CT和外部端子ET之间的电位差减小，能抑制急速返回。这里，在外部端子CT和X点间的电位差达到约0.6V的时刻即Z点，Vmod＝R1×id的关系成立。须指出的是，id是MOSFET元件的动作电流，即流过电流路径(1)的电流，这里特指Z点的电流值。
可是，如上所述，通过扩大P型半导体区912和N型半导体区913的间隔，占据第二主面MS2中的有效区的面积减小，所以IGBT元件的动作时的导通电压或二极管元件的动作时的正向电压Vf升高，或各动作时的局部电流密度升高。
此外，通过使N型半导体区913的面积比P型半导体区912小，也能抑制急速返回，如果N型半导体区913的面积比P型半导体区912小很多，就能不观测到急速返回，但是由于减小N型半导体区913的面积，二极管元件的动作时的正向电压Vf升高，或电流密度变得非常大，二极管元件有可能损伤。
因此，发明者们达成了在P型半导体区912和N型半导体区913之间的半导体衬底901的表面内设置沟槽的技术思想。下面，作为本发明的实施例，说明所述技术思想而取得的半导体器件100的结构和动作。
A.器件结构
A-1.截面结构
图4是表示半导体器件100的基本结构的剖视图。
在图4所示的半导体器件100中，在高电阻率N型衬底(N-)即半导体衬底901的第一主面MS1的表面内，跨全面形成P型半导体区902。这里，N型半导体衬底901根据耐压级别，其电阻率、P型半导体区912底部和沟槽903的底部的距离L不同，但是当为耐压1200V级别时，电阻率为40～60Ωcm，距离L设定为100～200μm，如果耐压等级低于它，则电阻率下降，距离L缩短。
然后，设置从第一主面MS1的表面贯通P型半导体区902到达半导体衬底901内的两个沟槽903，沟槽903的内壁面由栅绝缘膜904覆盖。在由栅绝缘膜904包围的沟槽903内的区域中埋入导电体材料，构成沟槽型栅极905。
当半导体器件100作为MOSFET元件和IGBT元件动作时，P型半导体区902变为包含沟道区的体区，所以根据MOSFET或IGBT的阈值电压，设定杂质浓度和深度。
须指出的是，杂质浓度和扩散深度由离子注入条件、热扩散条件决定。例如，通常在与MOSFET的源极或IGBT的发射极接触的区域中，杂质浓度设定为1×1017原子/cm3～1×1018原子/cm3，扩散深度在不超过沟槽903的程度下，设定为几μm的深度。
此外，通过蚀刻，以2～10μm的间隔设定沟槽903，宽度设定为0.5～3.0μm，深度设定为3～20μm。
配置在沟槽903的内壁表面的栅绝缘膜904是构成MOSFET的绝缘膜，根据栅驱动电压、饱和电流和电容等，设定为最佳厚度。一般，使用10～200nm的厚度的氧化硅膜，由热氧化或淀积等形成。
埋入在沟槽903内的沟槽型栅极905是由高杂质浓度的多晶硅膜、例如钨硅化物等高熔点金属材料、或它们的多层膜构成。一般在第一主面MS1上淀积沟槽903的宽度的一半以上厚度的导电膜后，通过各向异性蚀刻，进行平坦化而取得，但是也能通过光刻，形成预定图案的掩模后，淀积导电膜，进行蚀刻而获得。
这里，根据沟槽型栅极905的材料的功函数值，P型半导体区902的最佳浓度变化，极端的时候，有时也采用沿着沟槽903侧面设置N型半导体区，在与栅绝缘膜904接触的区域中设置与发射区同一导电类型(N型)的薄层的埋入沟道构造。
此外，在P型半导体区902的表面内配置选择性形成的较高浓度(N+)的N型半导体区906，使至少一部分接触栅绝缘膜904。N型半导体区906设置在两个沟槽903各自的两侧，但是在沟槽间相对的N型半导体区906之间设置有较高浓度(P+)的P型半导体区907。须指出的是，P型半导体区907是用于取得对P型半导体区902的良好电接触的结构。
须指出的是，通过基于光刻的构图和离子注入形成N型半导体区906和P型半导体区907，表面浓度例如设定为不低于1×1020原子/cm3。
而且，与彼此相邻的N型半导体区906和P型半导体区907的上部接触来配置第一主电极908。
第一主电极908是从外部端子ET对N型半导体区906以及P型半导体区907提供电位的电极。须指出的是，第一主电极908根据半导体器件90的动作，有时作为发射极起作用，有时作为阳极或源极起作用。此外，从外部端子GT对沟槽型栅极905提供控制电压。
把覆盖N型半导体区906和P型半导体区907而形成的层间绝缘膜(未图示)通过光刻和蚀刻选择性开口，淀积由铝和硅的化合物构成的导电膜，形成第一主电极908。
此外，在第一主电极908上形成未图示的保护膜，通过设置在所述保护膜的预定部分中的开口部连接到外部电源上。
在半导体衬底901的第二主面MS2的表面内设置彼此隔开间隔交替形成的P型半导体区912和N型半导体区913，在两者之间的半导体衬底901的表面内配置有在沟槽内埋入绝缘体914而形成的沟槽隔离构造911。
这里，P型半导体区912和N型半导体区913的杂质浓度都是1×1016原子/cm3～1×1021原子/cm3，例如通过离子注入，注入预定杂质后，通过退火，进行活性化而形成，但是根据半导体器件的特性，可以是所述浓度范围以外，有时可以不进行退火。
然后，配置第二主电极916，使其共同接触P型半导体区912和N型半导体区913。须指出的是，沟槽隔离构造911设置在第二主面MS2内，使其露出面与P型半导体区912和N型半导体区913的露出面变为同一平面，把第二主电极916配置为也覆盖沟槽隔离构造911上。
第二主电极916是从外部端子CT对P型半导体区912和N型半导体区913提供电位的电极。须指出的是，第二主电极916有时作为集电极起作用，有时也作为阴极或漏极起作用。
根据半导体衬底901的电阻率、N型半导体区913和P型半导体区912的杂质浓度、两者的面积比、构成沟槽隔离构造911的绝缘体914的材料和生产量，把沟槽隔离构造911的深度设定为最佳值，通过各向异性蚀刻形成。
此外，能任意设定沟槽隔离构造911的宽度和配置间隔，例如宽度设定为0.2μm～100μm，配置间隔设定为0.5μm～500μm。
这里，设定构成沟槽隔离构造911的绝缘体914的材料和尺寸，从而其内部电荷对于半导体衬底内的电荷极性相反，全部沟槽隔离构造911的电荷量的合计几乎等于从半导体衬底901的第二主面MS2到沟槽隔离构造911的底面的区域的半导体衬底901的电荷量。例如半导体衬底901的N型杂质浓度为n(原子/cm3)，沟槽隔离构造911的宽度尺寸为W，深度为t，向里的尺寸为x，沟槽隔离构造911的中心线间距离(沟槽配置间隔)为P时，如果单位电荷为q，则在由2个沟槽隔离构造911夹着的半导体衬底901的区域内存在qn·(P-W)tx的负电荷，所以设定绝缘体914的材料，从而在一个沟槽隔离构造911内部存在与所述负电荷同量的正电荷。更具体而言，使用固定电荷密度n·(P-W)/W的绝缘体。
通过这样设定，能通过降低表面电场(RESURF)效应，稳定提高耐压，能使半导体衬底901的厚度减小。此外，因为能提高半导体衬底901的浓度，所以能减小IGBT元件的导通电压、二极管元件的正向电压Vf，能减小能量的损失。
这里，半导体器件100作为IGBT元件动作时，第一主电极908变为发射极，第二主电极916变为集电极，形成在第一主面MS1上的N型半导体区906变为发射区，P型半导体区902变为包含沟道区的体区，P型半导体区907变为体接触区。
此外，作为二极管元件动作时，第一主电极908变为阳极，第二主电极916变为阴极，形成在第一主面MS1上的P型半导体区902变为阳极区，P型半导体区907变为阳极接触区，设置在第二主面MS2一侧的N型半导体区913变为阴极区。
此外，当作为MOSFET元件动作时，第一主电极908变为源极，第二主电极916变为漏极，N型半导体区906变为源区，P型半导体区902变为包含沟道区的体区，P型半导体区907变为体接触区，N型半导体区913变为漏区。
A-2.平面结构
下面，参照图11～图15，说明沟槽隔离构造911、P型半导体区912和N型半导体区913的平面形状。须指出的是，图5、图8～图11是在半导体芯片的状态下，从第二主面MS2一侧观察半导体器件100时的平面图。
图5表示隔开间隔并列配置轮廓形状为矩形的环状的多个沟槽隔离构造911的例子，在由环状的沟槽隔离构造911包围的区域中配置N型半导体区913，包围沟槽隔离构造911配置P型半导体区912。
这里，在图6和图7中表示从第一主面MS1观察时的沟槽903的平面形状的例子。在图6所示的例子中，在P型半导体区902的表面内隔开间隔并列配置条纹状的多个沟槽903，其排列方向与沟槽隔离构造911的排列方向一致。
而在图7所示的例子中，在P型半导体区902的表面内隔开间隔并列配置条纹状的多个沟槽903，但是其排列方向对于沟槽隔离构造911的排列方向成90度的角度。须指出的是，在图6和图7中，为了方便，省略N型半导体区906。通过这样配置两者，使沟槽903的排列方向与沟槽隔离构造911的排列方向成90度，存在能使电流分布均匀的优点。
图8表示隔开间隔把轮廓形状为矩形的环状的多个沟槽隔离构造911配置为同心的例子，中央的沟槽隔离构造911的环形最小，伴随着向外侧，沟槽隔离构造911的环形增大。而且，在由中央的沟槽隔离构造911包围的区域中配置P型半导体区，包围中央的沟槽隔离构造911配置N型半导体区913。然后，同样包围各沟槽隔离构造911交替配置P型半导体区912和N型半导体区913。
图9表示隔开间隔并列配置条纹状的多个沟槽隔离构造911的例子，在多个沟槽隔离构造911间交替配置P型半导体区912和N型半导体区913，但是交替配置P型半导体区912和N型半导体区913的区域只是沟槽隔离构造911的排列的中央部，沟槽隔离构造911的排列的两端部设置在杂质浓度低的半导体衬底的表面内，在半导体芯片的外周区域中配置P型半导体区912。
图10表示隔开间隔并列配置轮廓形状为矩形的环状的多个沟槽隔离构造911(小环形)，包围该排列的外周配置轮廓形状为矩形的更大环状的沟槽隔离构造911(大环形)的例子，在由形成小环形的沟槽隔离构造911包围的区域中配置N型半导体区913，包围形成小环形的沟槽隔离构造911配置P型半导体区912。此外，包围形成大环形的沟槽隔离构造911配置N型半导体区913。
此外，图11表示隔开间隔并列配置条纹状的多个沟槽隔离构造911的例子，在多个沟槽隔离构造911间交替配置P型半导体区912和N型半导体区913。这里，沟槽隔离构造911配置为延伸到半导体芯片的端缘部，P型半导体区912和N型半导体区913由沟槽隔离构造911和芯片边缘隔离。
这里，图12表示用于取得图5～图11所示的半导体芯片的半导体晶片的平面结构。图12表示在半导体晶片WF中设置条纹状的多个沟槽隔离构造911的状态，通过按照纵横设置的划片线DL划片，能把半导体晶片WF分割为多个半导体芯片。
B.动作
下面参照图13和图14说明半导体器件100的动作。图13是把半导体器件100的功能作为等价电路模式地表示的图，表示半导体器件100作为IGBT元件和与它反向并联的二极管元件起作用。此外，图14是表示半导体器件100的电流电压特性的图。
如图13所示，在P型半导体区912和N型半导体区913之间的半导体衬底901的表面内配置沟槽隔离构造911时，对外部端子ET提供接地电位，对外部端子CT提供正电位，对外部端子GT提供导通信号时，作为到达第一主面MS1一侧的电流路径，形成：从N型半导体区913通过具有电阻R11、R1和R12的半导体衬底901内的路径和在与栅绝缘膜904接触的P型半导体区902内形成的沟道区，到达N型杂质区906的电流路径(1)；从P型半导体区912通过具有电阻R13和R12的半导体衬底901内的路径和在与栅绝缘膜904接触的P型半导体区902内形成的沟道区，到达N型杂质区906的电流路径(2)。
这里，电流路径(1)是作为所谓的MOSFET元件动作时的路径，电流路径(2)是作为所谓的IGBT元件动作时的路径。
须指出的是，在对外部端子ET提供接地电位，对外部端子CT提供负电位，对外部端子GT提供断开信号时，作为二极管元件动作，形成通过具有电阻R14的半导体衬底901内的路径，到达N型半导体区913的电流路径(3)。
这里，如果把半导体器件100作为IGBT元件动作时的电流与作为MOSFET元件动作时的电流合流的部分称作X点，通过用沟槽隔离构造911隔离P型半导体区912和N型半导体区913之间，在P型半导体区912和X1点之间具有电阻R13，在N型半导体区913和X1点之间具有电阻R11和R1，在外部端子CT和X1点之间的电阻值增大，能容易增大外部端子CT和X1点之间的电位差。须指出的是，电阻R1的电阻值与图2所示的半导体器件90同样小，但是电阻R11的电阻值比电阻R1大很多。
须指出的是，在图2中，在半导体层100作为IGBT元件动作时，半导体衬底901内的电阻R12和R13发生调制，此外在半导体层100作为二极管元件动作时，电阻R14发生调制，伴随着电压升高，电阻值降低，所以使用可变电阻的记号，但是作为MOSFET元件动作时，变为几乎一定的电阻值。
图14概念地表示半导体器件100的电流电压特性。即在图14中，横轴表示电压值，纵轴表示电流值，表示特性A1、特性B1、特性C1和特性D1等4种电流电压特性。此外，为了比较，也一起表示图3所示的特性A、B、C和D。
特性A1表示不把N型半导体区913连接在外部端子CT上而成为开路状态时在外部端子CT上流动的电流和外部端子CT与X1点之间的电位差的关系。
特性B1表示不把P型半导体区912连接在外部端子CT上而成为开路状态时在外部端子CT上流动的电流和外部端子CT与X1点之间的电位差的关系。
特性C1表示不把N型半导体区913连接在外部端子CT上而成为开路状态时在外部端子CT上流动的电流和外部端子CT与外部端子ET之间的电位差的关系。
特性D1表示不把P型半导体区912连接在外部端子CT上而成为开路状态时在外部端子CT上流动的电流和外部端子CT与外部端子ET之间的电位差的关系。
此外，特性A’是不把N型半导体区913连接在外部端子CT上而成为开路状态时的流过外部端子CT的电流和外部端子CT与X’点之间电压差的关系。
这里，P型半导体区912的面积和N型半导体区913的面积都设定为与图2所示的半导体器件90相同，所以特性C1和D1分别图3图3所示的特性C和D相同。
而由于X1点和N型半导体区913间的距离增大，其间的电阻值(电阻R和电阻R11的电阻值的合计)增大，特性B1的斜率比特性B缓和很多。
结果，即使外部端子CT和X点之间的电位差到达0.6V，到达开始发生调制的调制电压Vmod(在Z点表示的电压)，也不怎么产生电流，外部端子CT和外部端子ET之间的电位差也小，能抑制急速返回。这里，流过电阻R13的电流ic几乎为0，所以在Z点，Vmod＝(R11+R1)×id的关系成立，因为电阻(R11+R1)的电阻值大，所以用小电流id就能使IGBT的集电极导通。这里，id是MOSFET元件的动作电流，即流过电流路径(1)的电流，这里特指Z点的电流值。此外，电流ic是IGBT元件的动作电流，即电流路径(2)中流动的电流，在Z点为0。
如上所述，在半导体器件100中，能抑制急速返回，并且因此没必要减小占据第二主面MS2中的有效区的面积(P型半导体区912和N型半导体区913的面积和)，所以能防止IGBT元件的动作时的导通电压或二极管元件动作时的正向电压Vf提高，或各动作时的局部电流密度升高。
C.制造方法
下面，参照图15～图18说明半导体器件100的制造方法。须指出的是，经过与以往公开的一般的IGBT或MOSFET元件同样的制造步骤形成第一主面MS1一侧的结构，所以关于公开的技术，省略说明。
图15～图18是按顺序表示用于取得第二主面MS2一侧的构造的制造步骤的剖视图。须指出的是，在以下的说明中，假定已经形成了第一主面MS1一侧中第一主电极908下面的结构。
首先，在半导体衬底901的第一主面MS1一侧形成比第一主电极908更下层的结构后(关于该结构，省略图示)，在图15所示的步骤中，在半导体衬底901的第二主面MS2上通过光刻和各向异性蚀刻形成沟槽TR。
这里半导体衬底901的厚度设定为在半导体器件的制造过程中，在半导体晶片上难以产生断裂或缺口，并且在光刻步骤中，不需要曝光装置中的特别的焦点深度调整的程度的厚度。例如如果以6英寸的半导体晶片为例，则设定为500～650μm。而考虑导通电阻的降低和耐压，决定从沟槽TR的底部到第一主面MS1的厚度S，例如设想600V的耐压的半导体器件时，设定为60μm。
须指出的是，能任意设定沟槽TR的宽度和配置间隔，例如宽度为0.2μm～100μm，配置间隔设定为0.5μm～500μm。
接着，在图16所示的步骤中，通过CVD法，在第二主面MS2的全面上淀积厚度不低于沟槽TR的宽度的绝缘膜ZL，在沟槽TR中埋入绝缘膜ZL。
接着，在图17所示的步骤中，通过各向异性蚀刻，进行深蚀刻，除去第二主面MS2的表面的绝缘膜ZL，取得由绝缘体914构成的沟槽隔离构造911。
须指出的是，为了取得所需的特性，如果需要，则在图18所示的步骤中，通过各向异性蚀刻或CMP(化学机械抛光)等研磨技术，研磨第二主面MS2一侧，取得所需的衬底厚度。这时，研磨后的衬底厚度M和厚度T以及S的大小关系当然为S＜M＜T。
这里，一般在形成沟槽隔离构造911前形成P型半导体区912和N型半导体区913，在P型半导体区912和N型半导体区913的边界部分形成沟槽隔离构造911，但是进行使用图18说明的研磨时，在研磨后形成P型半导体区912和N型半导体区913。
然后，通过蒸镀法淀积构成第二主电极916的导电体材料，能取得第二主面MS2一侧的构造。
须指出的是，在所述说明中，在形成第一主面MS1一侧的结构后形成第二主面MS2一侧的结构，但是并不局限于此，如果沟槽TR在形成第一主面MS1一侧的结构时不成为障碍，就可以在形成第一主面MS1一侧的结构的途中形成第二主面MS2一侧的结构。
此外，希望通过退火使P型半导体区912和N型半导体区913充分活性化，所以在形成P型半导体区912和N型半导体区913后，希望实施退火步骤。
此外，形成第二主电极916的定时并不局限于所述，但是由包含金或银的多层金属膜构成，所以为了防止金属污染，希望在晶片工艺的最终步骤中形成。
D.变形例
在以上说明的半导体器件100中，说明由N型半导体衬底构成半导体衬底901的例子，但是为P型半导体衬底时，当然也能取得同样的效果。
此外，在半导体器件100中，具有在第二主电极916上共同连接P型半导体区912和N型半导体区913的结构，是第二主电极916覆盖P型半导体区912和N型半导体区913的结构，所以构造简单，表示不需要用于连接在外部端子CT上的复杂布线的结构。可是，如图19所示的半导体衬底100A那样，可以采用设置连接在P型半导体区912上的第二主电极916a和连接在N型半导体区913上的第二主电极916b，使它们在P型半导体区912和N型半导体区913中分别连接到不同的主电极上的结构。
这时，采用第二主电极916b通过电阻元件915连接在外部端子CT上的结构，N型半导体区913和P型半导体区912之间的半导体衬底901内的电阻比半导体器件还小，所以能使沟槽隔离构造911的深度变浅。须指出的是，在第二主电极916a上，作为代替电阻元件915的电流限制元件，可以连接二极管元件或晶体管元件。在P型半导体区912和N型半导体区913中，通过采用分别连接在不同的主电极上的结构，能采用多种结构。
此外，在象半导体器件100那样，通过第二主电极916覆盖P型半导体区912和N型半导体区913的结构中，选择第二主电极916的材料，使对N型半导体区913的接触电阻比对P型半导体区912的接触电阻还高，能取得与图19所示的半导体器件100A同样的效果。例如，作为第二主电极916，使用金、银和白金等功函数大的金属。
此外，在实施例中，表示在沟槽内埋入绝缘体，构成沟槽隔离构造911的结构例子，但是可以埋入与沟槽隔离构造911相反导电类型，并且具有与半导体衬底901几乎相等的杂质浓度的高电阻半导体(例如在1200V的耐压元件中，杂质浓度1×1014原子/cm3，电阻率50～60欧姆)，构成。
此外，当用高电阻半导体构成沟槽隔离构造911时，可以在高电阻半导体和N型半导体区913和P型半导体区912之间形成绝缘膜，所述绝缘膜在沟槽隔离构造911的底部可有可无。
此外，可以在沟槽TR内不埋入绝缘物或高电阻半导体材料，而只用沟槽构成沟槽隔离构造911。
此外，本发明的应用并不局限于IGBT元件或二极管元件，也能应用于半导体晶闸管元件。
Claims (6)
1.一种半导体器件，包括：
设置在半导体衬底的第一主面上的第一主电极；
设置在所述半导体衬底的第二主面上的第二主电极；以及
设置在所述第一主面的表面内的至少一个沟槽型栅极，
主电流在所述半导体衬底的厚度方向上流动，其中，
所述半导体衬底具有：
设置在所述第二主面的表面内的至少一个沟槽隔离构造；以及
配置在所述第二主面的表面内的第一导电类型的第一杂质区和第二导电类型的第二杂质区，其中，
通过在设置于所述第二主面的表面内的沟槽内部埋入绝缘体或与所述半导体衬底导电类型相反的半导体，构成所述至少一个沟槽隔离构造，并将其配置成隔离所述第一杂质区和所述第二杂质区，且
将所述沟槽的深度设置成，
所述半导体器件作为IGBT元件动作时的电流与作为MOSFET元件动作时的电流的合流点与所述第二杂质区之间产生第一电阻，在将所述第一杂质区与所述合流点连接的电流路径上，与所述第一电阻平行地产生第二电阻。
2.根据权利要求1所述的半导体器件，其中，
所述第二主面的所述至少一个沟槽隔离构造与所述第一和第二杂质区的露出面为同一平面，
所述第二主电极配置为共同覆盖所述至少一个沟槽隔离构造以及所述第一和第二杂质区。
3.根据权利要求1所述的半导体器件，其中，
所述第二主电极被配置为分别覆盖所述第一和第二杂质区；
覆盖所述第一杂质区的所述第二主电极通过电阻元件连接在外部端子上。
4.根据权利要求1所述的半导体器件，其中，
在所述至少一个沟槽隔离构造中，所述绝缘体内部的电荷与所述半导体衬底内的电荷极性相反，所述至少一个沟槽隔离构造的电荷量的合计等于从所述半导体衬底的所述第二主面到所述至少一个沟槽隔离构造的底面的区域的所述半导体衬底内的电荷量。
5.根据权利要求1所述的半导体器件，其中，
所述至少一个沟槽隔离构造的宽度范围被设定为0.2μm～100μm，配置间隔范围被设定为0.5μm～500μm。
6.一种半导体器件的制造方法，该半导体器件包括设置在半导体衬底的第一主面上的第一主电极；设置在所述半导体衬底的第二主面上的第二主电极；以及设置在所述第一主面的表面内的至少一个沟槽型栅极，并且主电流在所述半导体衬底的厚度方向上流动，所述制造方法包括：
(a)在半导体晶片的状态下形成所述第一主面一侧的结构后，在所述第二主面的表面内形成至少一个沟槽的步骤；
(b)在所述半导体晶片的状态下，在所述第二主面的整个面上形成绝缘体层或与所述半导体衬底导电类型相反的半导体层，在所述至少一个沟槽内埋入所述绝缘体层或所述半导体层的步骤；以及
(c)除去所述第二主面上的所述绝缘体层或所述半导体层，获得至少一个沟槽隔离构造的步骤。
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