JPS5940574A - 半導体素子 - Google Patents
半導体素子Info
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- JPS5940574A JPS5940574A JP15220682A JP15220682A JPS5940574A JP S5940574 A JPS5940574 A JP S5940574A JP 15220682 A JP15220682 A JP 15220682A JP 15220682 A JP15220682 A JP 15220682A JP S5940574 A JPS5940574 A JP S5940574A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/1015—Shape
- H01L2924/10155—Shape being other than a cuboid
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Bipolar Transistors (AREA)
- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はパワートランジスタなどの電力用の半導体素
子に係り、特にその半導体基板の熱抵抗゛に関するもの
である。
子に係り、特にその半導体基板の熱抵抗゛に関するもの
である。
以下 パワートランジスタを例にとり説明する。
パワートランジスタでは、その性能を規制する畏累の一
つに、半導体基板のｐｎ接合部を通って流れるコレクタ
電流によって発生する熱を半導体基板からこれがろう付
けされたパンケージの金属板を通して外部へ放散させる
径路における熱抵抗がある。この熱抵抗が大きい場合に
は、半導体基板のｐｎ接合部に発生する熱によるｐＨ接
−８部の温度上昇が大きくなるので、許容コレクタ電流
が規制される。従って、従来のパワートジンジスタでは
、熱抵抗を小さくするだめの改良がパッケージの金属板
については種々行わｊｔでいる。しかし、半導体基板に
ついてはほとんど行われていない。
つに、半導体基板のｐｎ接合部を通って流れるコレクタ
電流によって発生する熱を半導体基板からこれがろう付
けされたパンケージの金属板を通して外部へ放散させる
径路における熱抵抗がある。この熱抵抗が大きい場合に
は、半導体基板のｐｎ接合部に発生する熱によるｐＨ接
−８部の温度上昇が大きくなるので、許容コレクタ電流
が規制される。従って、従来のパワートジンジスタでは
、熱抵抗を小さくするだめの改良がパッケージの金属板
については種々行わｊｔでいる。しかし、半導体基板に
ついてはほとんど行われていない。
その理由は、半導体基板の熱伝導率が・）λ端板の熱体
２！ト率よシ小でい（例えばシリコンの熱伝導率は１．
１３ Ｗ ｃ ｍ ・°Ｃ、金の熱伝導率（ｌま３．
コＯ〜Ｖｅｎｔ ＋＋”Ｃである）ので、半導体基板
の厚？を薄くすればする程、熱抵抗を小ざくすることが
できるが、その反面学導体基板が破損しやすくなり、そ
の取扱いが困難になる。従って、半導体基板の厚では１
００〜３００μｍ以下にはできなかつグζ。
２！ト率よシ小でい（例えばシリコンの熱伝導率は１．
１３ Ｗ ｃ ｍ ・°Ｃ、金の熱伝導率（ｌま３．
コＯ〜Ｖｅｎｔ ＋＋”Ｃである）ので、半導体基板
の厚？を薄くすればする程、熱抵抗を小ざくすることが
できるが、その反面学導体基板が破損しやすくなり、そ
の取扱いが困難になる。従って、半導体基板の厚では１
００〜３００μｍ以下にはできなかつグζ。
この発明は、上述の点に鑑シ、てなされたもので、半導
体基板の取扱いを困難にすることなく、半導体基板の熱
抵抗を小さくすることができるよう如した半導体素子を
提供することを目的とする。
体基板の取扱いを困難にすることなく、半導体基板の熱
抵抗を小さくすることができるよう如した半導体素子を
提供することを目的とする。
第１図はこの発明の一実施例のパワートランジスタを示
す断面図である。
す断面図である。
図において、（１）はコレクタ領域を構成する第１伝導
形の半導体基板、（２）は半導体基板（１）の第１の主
面部の一部に形成された第２伝導形のペース領域、（３
）はベース領域（２）の表面部の一部に形成された第１
伝導形のエミッタ領域、（４）は半導体基板（１）。
形の半導体基板、（２）は半導体基板（１）の第１の主
面部の一部に形成された第２伝導形のペース領域、（３
）はベース領域（２）の表面部の一部に形成された第１
伝導形のエミッタ領域、（４）は半導体基板（１）。
ベース領域（２）およびエミッタ領域（３）の各表面上
にわたって形成された二酸化ケイ素（ｓ１０２）膜、（
５）はＳｉＯ２膜（４〕のベース領域（２）の表面上の
部分に選択［ＲＪに形成された開口部を通してベース領
域（２）にオーミンク接続されたペース電極、（６）は
５１ｏ２膜（４）のエミッタ領域（３）の表面上の部分
に選択的に形成されたし１１口部を通してエミッタ領域
（３）にオーミック接続されたエミッタ電極、（７）は
半導体基板（１）の第２の主面中央部に１例えばフン化
水素醒２ｏ係・硝酸５０チ・酢酸３０条（厘量比）のエ
ンチング液を用いた選択エツチングによってベース領域
（２）に達しないように形成された凹部、（８）は凹部
（７）を埋めるよ′）Ｋ１例えばブルーシューマー（日
本刀＝ センＫＫ社商品名）による無電解ニッケルメッ
キ法およびテンペレックス４０１（ｂＪ木エレクトロブ
レーテイングエンジニアスｘＪ１曲品名）による金メツ
キ法によって順次形成きれたニッケル層と金層とから々
る金属層、一点鎖線で示す（９）は半導体基板（１）の
第２の主面および金属層（８）の表面がろう付けされる
パッケージの金属板である。
にわたって形成された二酸化ケイ素（ｓ１０２）膜、（
５）はＳｉＯ２膜（４〕のベース領域（２）の表面上の
部分に選択［ＲＪに形成された開口部を通してベース領
域（２）にオーミンク接続されたペース電極、（６）は
５１ｏ２膜（４）のエミッタ領域（３）の表面上の部分
に選択的に形成されたし１１口部を通してエミッタ領域
（３）にオーミック接続されたエミッタ電極、（７）は
半導体基板（１）の第２の主面中央部に１例えばフン化
水素醒２ｏ係・硝酸５０チ・酢酸３０条（厘量比）のエ
ンチング液を用いた選択エツチングによってベース領域
（２）に達しないように形成された凹部、（８）は凹部
（７）を埋めるよ′）Ｋ１例えばブルーシューマー（日
本刀＝ センＫＫ社商品名）による無電解ニッケルメッ
キ法およびテンペレックス４０１（ｂＪ木エレクトロブ
レーテイングエンジニアスｘＪ１曲品名）による金メツ
キ法によって順次形成きれたニッケル層と金層とから々
る金属層、一点鎖線で示す（９）は半導体基板（１）の
第２の主面および金属層（８）の表面がろう付けされる
パッケージの金属板である。
このように構成されたこの実施例では、半導体基板（１
）の周縁部の厚さが厚く、かつ第２の主面中央部に金属
層（８）が設けであるので、半導体基板（１）に所要の
機械的強度をもたせることができ、半導体基板（１）の
取扱いが内部になることがない。しかも、凹部（７）内
に半導体基板（１）の熱伝導率より大きい熱伝導率を有
する金属層（８）が形成芒れているので、熱発生源であ
るｐｎ接合部から金属ＰＩ（８）を通ってパック゛−ジ
の金属板（９）に達する径路における熱抵抗を小さくす
ることができる。
）の周縁部の厚さが厚く、かつ第２の主面中央部に金属
層（８）が設けであるので、半導体基板（１）に所要の
機械的強度をもたせることができ、半導体基板（１）の
取扱いが内部になることがない。しかも、凹部（７）内
に半導体基板（１）の熱伝導率より大きい熱伝導率を有
する金属層（８）が形成芒れているので、熱発生源であ
るｐｎ接合部から金属ＰＩ（８）を通ってパック゛−ジ
の金属板（９）に達する径路における熱抵抗を小さくす
ることができる。
第２図はこの発明の他の実施例のパワートランジスタを
示す断面図である。
示す断面図である。
図において、第１図に示した実施例の符号と同一符号は
同等部分を示す。（８ａ）は金およびニッケルからなり
凹部（７）を埋め半導体基板（１）の主面を被覆するよ
うにメッキ法、蒸着法、スパッタリング法などのメタラ
イゼーションによって形成された金属層である。
同等部分を示す。（８ａ）は金およびニッケルからなり
凹部（７）を埋め半導体基板（１）の主面を被覆するよ
うにメッキ法、蒸着法、スパッタリング法などのメタラ
イゼーションによって形成された金属層である。
この実施例においても、第１図に示した￥流側と同様の
効果がある。
効果がある。
上記各実施例では、金およびニッケルからなる金属層（
８） 、 （８ａ）を用いたが、必ずしもこれは金およ
び、ニッケルに限定する必要はなく、チタン、銀。
８） 、 （８ａ）を用いたが、必ずしもこれは金およ
び、ニッケルに限定する必要はなく、チタン、銀。
白金などのその他の金属からなる金属層を用いてもよい
。
。
なお、これまで、パワートランジスタを例にと９述べた
が、この発明はこれに限らず、電界効果形トランジスタ
などのその半導体素子にも適用することができる。
が、この発明はこれに限らず、電界効果形トランジスタ
などのその半導体素子にも適用することができる。
以上、説明したように、この発明の半導体素子では、一
方の主面部に機能領域が形成され他方の主面中央１１１
５に上記機能領域に達しなり深さの凹部が形成された半
導体基板と、少なくとも上記凹部を埋めるように形成き
れた金属層とを備えているので、上記半導体基板の厚さ
の厚い周縁部と上記金属層とによって上記半導体基板に
所要の機械強度をもだせることができ、上記半導体基板
の取扱いが困難になることがない。（〜かも、上記半導
体基板の熱伝導率より大きい熱伝導率を有する上記金属
層が形成されているので、上記半導体基板に発生する熱
を外部へ放散ζせる径路の゛熱抵抗を小さくすることが
できる。
方の主面部に機能領域が形成され他方の主面中央１１１
５に上記機能領域に達しなり深さの凹部が形成された半
導体基板と、少なくとも上記凹部を埋めるように形成き
れた金属層とを備えているので、上記半導体基板の厚さ
の厚い周縁部と上記金属層とによって上記半導体基板に
所要の機械強度をもだせることができ、上記半導体基板
の取扱いが困難になることがない。（〜かも、上記半導
体基板の熱伝導率より大きい熱伝導率を有する上記金属
層が形成されているので、上記半導体基板に発生する熱
を外部へ放散ζせる径路の゛熱抵抗を小さくすることが
できる。
第１図および第２図はそれぞれこの発明の一実施例およ
び他の実施例を示す断面図である。 図において、（１）は半導体基板、（２）および（３）
はそれぞれベース領域およびエミッタ領域（機能領域）
、（７）は四部、（３）および（８ａ）は金属層である
。 なお、図中同一符号はそれぞれ同一または相当部分を示
す。 代理人 為野信−（外１名） ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１） 明細淋の第２頁第１１行にｒ ］、、 １３
Ｗｃｍ ・’ＣＪとあるのｆ ｒｌ、１３Ｗ＊ｃｍ−
’ｅｄｅｇ−１Ｊと訂正する。 （２） 同、第２頁第１１行にｒ３．１０Ｗｃｍ−’
ｓ°ｃ−’Ｊとあるのｆ ｒ３．１０Ｗ＊ｃｍ−’ａｄ
θｇ−１」と訂正する０以上
び他の実施例を示す断面図である。 図において、（１）は半導体基板、（２）および（３）
はそれぞれベース領域およびエミッタ領域（機能領域）
、（７）は四部、（３）および（８ａ）は金属層である
。 なお、図中同一符号はそれぞれ同一または相当部分を示
す。 代理人 為野信−（外１名） ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１） 明細淋の第２頁第１１行にｒ ］、、 １３
Ｗｃｍ ・’ＣＪとあるのｆ ｒｌ、１３Ｗ＊ｃｍ−
’ｅｄｅｇ−１Ｊと訂正する。 （２） 同、第２頁第１１行にｒ３．１０Ｗｃｍ−’
ｓ°ｃ−’Ｊとあるのｆ ｒ３．１０Ｗ＊ｃｍ−’ａｄ
θｇ−１」と訂正する０以上
Claims (1)
- （１）一方の主面部に機能領域が形成され他方の主面中
央部に上記機能領域に達しない深さの凹部が形成された
半導体基板、および少なくとも上記凹部を埋めるように
形成された金属層を備え、上記半導体基板に発生する熱
を外部へ放散させる径路の熱抵抗が小さくなるようにし
たことを特徴とする半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15220682A JPS5940574A (ja) | 1982-08-30 | 1982-08-30 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15220682A JPS5940574A (ja) | 1982-08-30 | 1982-08-30 | 半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5940574A true JPS5940574A (ja) | 1984-03-06 |
Family
ID=15535380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15220682A Pending JPS5940574A (ja) | 1982-08-30 | 1982-08-30 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5940574A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000040825A (ja) * | 1998-06-30 | 2000-02-08 | Harris Corp | 減少した有効基板固有抵抗を有する半導体デバイス及びその製造方法 |
| US7504707B2 (en) | 2003-06-05 | 2009-03-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS561566A (en) * | 1979-06-19 | 1981-01-09 | Nec Corp | Semiconductor element |
-
1982
- 1982-08-30 JP JP15220682A patent/JPS5940574A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS561566A (en) * | 1979-06-19 | 1981-01-09 | Nec Corp | Semiconductor element |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000040825A (ja) * | 1998-06-30 | 2000-02-08 | Harris Corp | 減少した有効基板固有抵抗を有する半導体デバイス及びその製造方法 |
| US7504707B2 (en) | 2003-06-05 | 2009-03-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| US7629226B2 (en) | 2003-06-05 | 2009-12-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
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