TWI257686B - Semiconductor device and manufacturing method thereof - Google Patents

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TWI257686B TW092121794A TW92121794A TWI257686B TW I257686 B TWI257686 B TW I257686B TW 092121794 A TW092121794 A TW 092121794A TW 92121794 A TW92121794 A TW 92121794A TW I257686 B TWI257686 B TW I257686B
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Norifumi Tokuda
Shigeru Kusunoki
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Mitsubishi Electric Corp
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Description

1257686 玖、發明說明 [發明所屬之技術領域] 本發明係關於一種半導體裝置，尤指關於主電流往半 導體基板厚度方向流動之半導體裝置。 [先前技術] Λ你曰’钕出之案例係將iGBT(絕緣閘極雙载子電晶 體· inSulated gatebip〇lartransist〇r)元件以及與該 I仙丁 逆向並聯之二極體元件予以鄰接而形成之結構/作為主 黾’IL彺半‘體基板厚度方向流動之半導體裝置。 ' 例如，日本專利特開平U-97715號公報中所揭示之案 例，係在半導體基板第i主面形成問極結構，並且在第2 =面表面内形成相互鄰接之p型雜質區域及N型雜質區 域，而U P型雜質區域和閘極結構構成IGBT區域，以N 5L ‘貝區域和閘極結構構成二極體區域。 #上述結構中，由於第2主面之p型雜質區域和N型雜 貝區域相接觸，因此例如產生所謂驟回（snapbaek)現象， 二:：T元件之開關動作中產生能源損失， 传所期望電特性之問題。 [發明内容] 本發明之目的係提供―種主電流往半導基板厚度方向 之+導體裝置，鄰接配設功能相異之半導體元件時， 可達到所期望之電特性。 第導體震置之態樣’係具備：設在半導體基板 m主電極；設在前述半導體基板第2主面之 314922 5 1257686 第2主電極’·和設在前述第丨主面表面内之至少1個溝渠 型閘極，·而且主電流往前述半導體基板厚度方向流動，前 述半導體基板具有··設在前述第2主面表面内之至少丨個 溝渠隔離結構；和配設在前述第2主面表面内之第1導带 型的第1雜質區域及第2導電型的第2雜質區域；前述至 少1個溝渠隔離結構，係由設在前述第2主面之表面内之 溝渠内部，埋入和絕緣體或前述半導體基板為相反導電型 之半導體所構成，且配設成隔開前述第丨雜質區域和=述 第2雜質區域。 ^ 很艨本發明半導體裝置之態樣，例如將第丨雜質區域 當作m〇sft元件之㈣區域及二極體元件之陰極區域使 =，並且將帛2雜質區域當作IGBT元件之集極區域使用 =，因具有至少i個溝渠隔離結構而增加igbt元件動作 :机過電流路徑之電阻值’由於可降低該電流路徑調變時 流過的電流，因此可抑制驟回現象。而且，以設置至少】 個溝渠隔離結構之方式，由於不會縮小有效區域面積d 雜質區域和第2雜質區域之面積和)在第2主面所佔有之面 積^例，ϋ]時可抑制驟回現象，藉此可防止igbt元件動 =時之導通電壓或二極體元件動作時之順向電壓^變 问或各7L件動作時局部電流密度變高之情形。 ;根據本發明半導體裳置之製造方法之態樣，係 ^在半導體基板第1主面之第i主電極；設在前述半導雕 第2主面之第2主電極；和設在前述第U面表面^ 夕1個溝渠型閘極；且主電流往前述半導體基板厚度 314922 6 1257686 方向流動之半導體裝置，其中，具備：步驟（a)，以半導體 晶圓狀態形成前述第1主面結構後，在前述第2主面表面 内形成至少1個溝渠；步驟（b)，在半導體晶圓狀態，於前 述第2主面全面形成和絕緣體層或前述半導體基板為相反 導電型之半導體層，且於前述至少i個溝渠内埋入前述絕 緣體層或前述半導體層；和步驟（c)，除去前述第2主面上 之前述絕緣體層或前述半導體層而獲得至少1個溝渠隔離 結構。 根據本發明半導體裝置之製造方法之態樣，藉由至少 1個溝渠隔離結構，以隔開例如用以作為m〇sfet元件之 汲極區域及二極體元件之陰極區域的雜質區域，和用以作 為1GBT元件之集極區域之雜質區域之方式，因具有至少！ 個溝=離結構而使IGBT元件動作時流過電流路徑之電 值提同由於可減低該電流路徑調變時流過的電流，因 此可抑制驟回現象。而笋 ^ ^ ^ 猎由5又置至少1個溝渠隔離結 構之方式，由於不必绐丨 ^ ^ 、、、侣j有效£域面積（雜質區域之面積和） 在第2主面所佔有之 面和比例，同時可抑制驟回現象，而 能防止IGBT元件動作時 t之¥通电壓或二極體元件動作時 之順向電壓Vf轡；^ 〇_、a 之情形。 ^ ，或σ兀件動作時局部電流密度變高 本發明之目的、 細$兄明及附圖而更為 [實施方式] 特徵、態樣及優點 瞭解。 可藉由以下之詳 於說明本發 明實施型態之前 先使用第1圖至第3圖 314922 7 1257686 "兒0月關於達成本發明技術思想之詳細過程。 第1圖係表示用以解決習知半導體裝置問題而研發的 半導體裝置90之基本結構剖視圖。 第1圖所示之半導體裝置90係於高電阻係數之N型 基板（Ν·)之半導體基板901的第1主面MSI表面内，整體 形成P型半導體區域9〇2。 、然後，裝設有從第1主面MS 1表面貫穿p型半導體區 域902到達半導體基板901内之2個溝渠9〇3，並且以閘 極^緣膜904覆蓋溝渠9〇3之内壁面。再於閑極絕緣膜9〇4 斤衣、兀之溝渠903内的區域，埋有導電體材料而構成溝渠 —一 A〇 I汊肩選擇性地形 成較而濃度（N+)之N型半導體區土或9〇6而且至少 ^極絕緣膜904。“型半導體區域9〇6係裂設在“ 之二二3 :兩側’但於溝渠間’相對之N型半導體區域906 間衣没有較高濃度（P + )之p型半導體區域9()7。 型半導體區域907之处槿，总田. …、曼 能作良好之電性接觸 侧以與P型半導體區域902 =:=配設有f丨主電極9G8以接觸互㈣ + ¥體區域906及p型半導體區域9〇7之上部 i 弟1主電極908 #蔣命a ^ b 主、首μ 將电位從外部端子ΕΤ供給至Ν刑 ¥體區域906及P型半導體區域907之電極。而日 第1主電極908传針廡主、曾 而且，因 係對應+導體裝置9〇之動 時當作射極，有時亦當 /、功能有 &極或陰極。而且，從外部端子 314922 8 1257686 GT將控制電壓供給至溝渠型閘極9〇5。 在半導體基板9(Π之第2主面MS2表面内，裝設有互 相隔著間隔而交互形成P型半導體區域⑴和心半導體 區域913°而且’ g己設有p型半導體區域型半導 體區域913所共同接觸之第2主電極916。 、 以上述方式，將P型半導體區域9i2 n 域9i3設置成不互相接觸之处糂^ 不安蜩之…構，而得以達到改善電特性 之目的。 %性916係將電位從外部 , .，、q 口「，丁 i 丄 1六冷、主 P 3 半導體區域912和N型丰 々玉千V體區域913之電極。而且，： 2主電極9 1 6之功能右拉木从屈丄 力此有日寸*作集極，有時亦當作陰極或% 才亟° 妾I ’使用第2圖及第3圖以說明半導體裝置％戈 $作。第2圖係將半導體農置9〇之功能作成等效電路之 :圖’表不將半導體|置9()用以作為刷了元件和盘呈 了之一極體元件。且’第3圖係半導體裝置90之電 電壓特性示意圖。 ^ 如第2圖所示’在第2主面 設P型半導體區域 ㈦者間隔: + 1 次12和N型半導體區域913時，於接j 電極係供給至外部 才於接」 酋 而子ET、正電位係供給至外部端子 CTT、導通訊號供給 丨鳊于 止之電流通路包括有; 時’到第】主面购』 有·電k路抱（Ό，從N型半導俨F B 913通過具有電阻 主干域 及R2之半導體基板901内之路p， 及形成在接觸閘極絕Qn4 > n 門之路位， 、巴、、彖Μ 9〇4之P型半導體區域9〇2内之 314922 9 1257686 w區或而到達N型半導體區域906，·和電流路徑（2)， ^ P型何體區域912通過具有電阻R2之半導體基板901 ^路彳二，及形成在接觸閘極絕緣膜904之P型半導體區 域902内之通道區域，而到達n型半導體區域鳩。 句此處’電流路徑⑴即當作MOSFET元件動作時之路 L，電流路徑（2)即當作IGBT元件動作時之路徑。 “後’半導體裝置9G係將接地電位供給至外部端子 w負電位供給至外部端子CT、將不導通訊號供給至 ❸而子GT時’當作二極體元件動作’電流通過具有電 913。 ¥體基板901内之路徑而流到Ν型半導體區域 分rX型半導體區域912附近之半導體基板901内的部 命冉為點時，和N型半導體區域913之間的電阻之 =值u型半導體區域913和p型半 近時，變成^。 \ 912接 然後，在第2圖，半導體基板901内之電阻心及R3， 日t於分別當作1GBT元件動作時及當作二極體元件動作 守’產生調變，由於隨著電壓變高而電 使用可變電阻之符號，但當作M0随元件士因此雖 成大致—定之電阻值。 _作時’則形 圖。：半導體裝置9。之電流電壓特性示意 並…二:圖，橫轴表示電壓值、縱輪表示電流值， 壓特二4寸性A、特性B、特性C及特性D4種電流電 314922 10 1257686 、故A係表示使N型丰邋雜 CT，於開略狀態時流到外= 特姓u ν π n ° 係表示使ρ型丰i轉 CT，而於Η狄处 + ν體Ε域912不接觸外部端子 子=點__二子。CT的電流’和外部端 c τ ’於開路:t:=型半導體區域913不接觸外部端子 CT與外外部端子CT的電流，和外部端子 而子Ετ間電位差關係之特性。 CT，= 〜表示使p型半導體區域-不接觸外部端子 於開路狀態時流到外部 、ώ "古而子 CT與外邻沪工Ε 子CT的电k，和外部端 、外。卩鸲子£丁間電位差關係之特性。 此處，特性B係表示斜率1/R1之 示外部端子CT和χ點門沾币 、、特14 Α係表 # ^ ^ 間的笔位差未達大約0.6V前，電& 成手不流動之特性。 ⑴/瓜 接著’說明將N型半導，p p 0,，< 9ΐ2ϋπ^„ 牛域913和P型半導體區域 2共问連接至外部端子C丁之情形。 由於==時’外部端子點之間的電位差較小， 、GBT兀件不動作，因此以m〇sfet元件之動 電流大致流動於電流路徑（1)。 ’、、、， 產生調變…元件動作，電流開始流動時， P卜。”而子口和又點間的電位差到達大約〇6v D的電流值及電壓值形成Zfi所示之值。 以後，將由IGB丁元件動作而流過電流之電壓，即開 314922 11 1257686 始產生調變之電壓’定義為調變電壓Vmod。 然後，若流通的電流將超過Z點所示之電流時…乍 通過電流路徑⑺之IGBT元件的動作即緩緩 由於在當作IGBT元件的動作所战 々u… 料所w敎電流係以彳旨數函數 =加’另—方面’在當作m〇SFET元件的動作所流 過之電流僅以一次函數之比彳 歡之比例增加，因此流通電流若超過 ^所干示之電流時，即可觀察到外部端子以和外部端子 間毛位差變小之現象，即驟回（snapback)現象。 第3圖中，將特性0之2點作為折返點，表 降低電流愈急遽增加之特性E，該特性係對應驟回現象： 然後’將觀察到驟回現象之負電阻區稱為驟回區。 當觀察開關動作—段時間，而出現驟回現象時，即產 生電流及電壓同時增高之時間帶，而造成能源損失。 如此，即使將p型半導體區域912#〇N型半導體區域 913設成互不接觸之結構，ρ型半導體區域川和ν型半 導體區域913接近時Μ乃會產生驟回現象。因此，藉由進 :步擴大Ν型半導體區域913#σρ型半導體區域912曰之間 隔’會縮小有效區域面積（Ρ型半導體區域912 # 體區域913之面積和)在第2主面MS2所佔有之面積比例， 特！·生A及#性C僅略微位移到高電塵側（朝向第3圖右 側）。 而且，以擴大P型半導體區域912和N型半 913之間隔的方式，電阻R1(第2圖）之電阻值變大妝特性 B之斜率則較為平緩。 314922 12 1257686 然而，即使擴大P型半導體呙θ 干净版日日片面積時，由於必鈇士 =導體區域913之面積必會變小’P型半導體區域：2 ^¥體晶片所佔有之面積比例變小，因此特性D之斜率 僅略微變小。 千 =後’因P型半導體區域91^Ν型半導體區域913 _taR1變大’使㈣^斜率較為平緩，即使外部 H eT # Χ Μ _電位差到達大約UV時’ mosfet =牛=動作電流並不太流動，外部端子ct和外部端子Ετ s $位差亦較小，而可抑制驟回。此外，外部端子CT :x點間的電位差到達大…時，亦即在2點成立 ^OdUx ld之關係。而且’ id# Μ〇_元件之動作電 ;值亦即流動於電流路徑⑴之電流而此處尤指在Z點之電 丄，首但是’如上述’藉由擴AP型半導體區域912和心 體區域913之間隔的方式’由於有效區域面積在第2 =紙2所佔有之面積比例變小，因此㈣丁元件動作時 之¥通電壓或二極體元件動作時之順向電壓vf變高，或 者各凡件動作時局部電流密度變高。 主、..而且’亦可藉由使N型半導體區域913之面積比p型 2體區域912之面積小的方式，抑制驟回現象，若N型 ^體區域913之面積與P型半導體區域912之面積相比 之：為極小時’則亦可能形成無法觀察到驟回現象，但藉 由、、但小N ^半導體區域913面積的方式，使二極體元件動 314922 13 1257686 作％之順向電壓Vf變高’或電流密度變成非常地大，則 可能傷害二極體元件。 因此眾發明者乃構思出一種可在N型半導體區域913 和〔型半導體區域912之間的半導體基板9〇1表面内裝設 溝渠之技術思想。以下，說明本發明實施型態中根據上述 技術思想所獲得之半導體裝置100之結構及動作。 A•衷置結構 A-1·剖面結構 $ 4圖係表示半導體裝置1〇〇之基本結構剖視圖。 弟4圖所示之半導體裝置1〇〇係於高電阻係數之n型 基板（N_)之半導體基板9〇1的第以自咖表面内，整個 1 面Γϋρ型半導體區域9G2。此處，Ν型半導體基板 糸根據耐壓等級’其電阻係數’與ρ型半導體區域M2 底部和溝渠903底部之距離L相異，例如耐壓i 2〇〇ν等級 時，將電阻係數設為40至_cm，距離L為i 〇〇至綱叫， 亦因此若耐壓等級愈低，電阻係數即愈低，距離[則更短。 然後’裝設有從第1主面MSI丧而* * Θ 0…… Mbl表面貝穿P型半導體區 5 達+導體基板901内之2個溝渠903，並且以閘 極絕緣膜904覆蓋溝渠903之内 冉者，閘極絕綾肢 904所包圍之溝渠9〇3内的 、 成溝渠型閑極905。 '埋入有導電體材料，而構 *半導體裝置100當作MOSFET亓杜η 作時 域， 凡件及IGBT元件動 ，因Ρ型半導體區域9〇2係 匕3通逼區域之主體區 因此根據MOSFET及][GBT之臨 兒壓（threshold 314922 14 1257686 voltage)而設定雜質濃度及深度。 然後，根據離子佈植條件或熱擴散條件而決定雜質濃 度及擴散深度。例如，一般在和MOSFET之源極或IGBT 之射極接觸的區域，係將雜質濃度設定在1χ l〇17at〇ms/cm3 至lx 1018at〇mS/Cm3，擴散深度在不超過溝渠9〇3之數_ 之深度。 而且，設有溝渠903係蝕刻為2至ΐ〇μηι之間距，寬 度ό又為〇.5至3·0μπι，珠度設為3至20μηι。 且，配設在溝渠903内壁表面之閘極絕緣膜9〇4，係 構成MOSFET之絕緣膜，而該膜厚係根據閘極驅動電壓、 飽和電流及電容等以設定形成最佳厚度。一般係使用1〇 至2〇0nm*度之氧化矽膜，而該膜係由熱氧化或沈積等方 法所形成。 埋入溝渠903内之溝渠型間極9〇5，係由高雜質濃度 之多晶矽Μ ’或例如矽化鎢等高熔點金屬材料，或該等多 !膜所構成:通常係在第1主面咖上方沈積導電膜至其 θ又超過溝木903之1/2寬度後，以異向性姓刻（anis〇tr〇pic ⑽）方法使其表面等平坦而獲得，但亦可以微影法形成預 疋圖案之光罩後，沈積導電膜，並 e Μ 7 W <取佳濃度係根據溝渠 PM的材料功函數而改變，另亦有更極端之情形， 丰、· I 1通道結構’其中’沿著溝渠903側面設置Ν 二體區域，於接觸閘極絕緣膜之區域，設置有 域為相同導電型（Ν型）之細薄層。 314922 15 1257686 且’卩型半導體區域9G2表面内設有選擇性形 鬲濃度（N+)之N型本邋雕广丄、 車又 + V脰區域906，而至少部分接觸在 巴緣膜9G4°N型半導體區域9G6係各設在2個溝渠 兩側，但於溝渠間相對之N型半導體區域906之間， 較高濃度（P+)之P刑主ir 1 σ又有 半¥脰區域907。然後，ρ型半導 域907之結構係用以與^ ^ ^ ^ ^ ^ ^ 立區 接觸。 t牛蜍虹&域902作良好之電性 N型半導體區域9〇6及p型半導體區域州，皆 衫法形成圖案和離子植入曲 几 乂成，表面浪度例如設定在1 χ 1〇 atoms/cm3以上。 然後，配設有第！主電極 主道触广丄 Λ接觸互相鄰接之N型 + V脰區域906及Ρ型半導體區域9〇7之上部。 第i主電極908係將電位從外部 半導體區域906及p型半導許 么、⑺至N型 千¥體^或907之電極。而且，第 1主電極908對應半導體裝置9 乐 44 ^ ^ 勒作其功能有時當作 射極，有犄亦當作陽極或源極。 媸早γτ # μ * 且將控制電壓從外部
鈿子G丁供給至溝渠型閘極9〇5。 I 第1主電極908係以微影法.舳 χτ ^ ^ 〜沄和蝕刻法選擇性地在覆蓄 …導體區_ 906及ρ型半導體區域9〇7之層間絕緣： (無圖不）上開孔，並由例如 s 、 沈積而成。 夕化口物所構成之導電膜所 第1主電極908上方形成有去岡一 1城有未圖不之保護膜，並且以 ,又在上述保護膜之預定部分 车1C贼# , 而連接外部電源。 + V體基板901之第2主面MS2 # 表面内，設有互相隔 314922 】6 1257686 者間隔而各形成P型半導體區域912和N型半導體區域 9 1 3 ’且兩者間的半導體基板9〇 1表面内配設有將絕緣體 9 1 4埋入溝渠内而形成之溝渠隔離結構9丨2。 此處，p型半導體區域912及N型半導體區域913之 雜質濃度，皆為 lx l〇i6at〇ms/cm3 至 1χ 1〇21at〇ms/cm3，例 如以離子佈植法植人狀雜質後，以退火使其活化而形 成^旦亦可依半導體裝置之特性，而使雜質濃度在上述濃 度範圍以外、或者不施行退火而形成。 然後，設置P型半導體區域912及N型半導體區域 所共同接觸之第2主電極916。而且，溝_911 係设在第2主面内，使該露出面和 々r型+導體區域912及 N型半導體區域913之露出面形成為 一 山四〜取马冋一平面，並且設有 弟2主電極916係皆覆蓋在溝渠隔離結構9ιι之上方。 ,,第2主電極916係將電位從外部端子CT供給至Ρ型 半導體區域912及Ν型半導體區域 f 之電極。而且，第 2主電極9 1 6之功能有時係者作隹 ^ 才糸田作木極’有時亦當作陰極或 次極0 溝杀隔離結構
日&# mi 衣度，係根據半導體基板901 S 免阻係數、N型半導體區域9丨3及p ★ i半‘體區域912 3 又、兩者之面積比、構成溝 水丨网離、、、〇構9 11之絕爲 1生產率，以設定最佳 取1土值，亚以異向性蝕I 没定溝渠隔離結構9U之寬度或配設間 令〇.2陣至1〇〇μΠΐ ’配設間距設為0·5μηι 314922 17 1257686 至 500μιη 〇 此處’设定構成溝渠隔離結構9ιι之絕緣體9ΐ4之材 質及尺寸’使其内部電荷之極性與半導體基板9〇1内電荷 的極性相反，所有溝渠隔離結構9ιι之總電荷4，係 導體基板9 〇 1之第2主面M S 2到溝渠隔離結構9 i i底面間 區域之半導體基板9〇1内之電荷量大致相等。例如半㈣ 基板9 0 1之N型雜質澧声兔 ^ 、辰度為n(atoms/cm3)，溝渠隔離結 911之寬度為w，深度為t，縱深為X，溝渠隔離結構911 中心線間之距離（溝渠配設間距）為P時，以元電荷 (elementaryeleCtriCalCha制為q之2個溝渠隔離結構911 所夹^導體基板9〇1的區域内，由於形成有qn.(P_W)tx 2負电何’因此’設定絕緣體914之材質使】個溝 結構911内部存有和上述負電荷同量之正電荷。更且Z 方式’係㈣固U荷密度n.(p_w)/w^緣體。… 对/=此^之方式’因曲率卿卿)效應可穩定提$ i水準，而使半導體基板9G1之厚度 可提高半導體基板901之濞庚n L 由於 通電塵及二極體元件之順:因此可使1咖元件之導 損失。“件之順向較小’而可減少能源 此處，半導體裝置1〇〇當作咖 主電極9〇8成為射極，第2主電極9 '二1 第1主面MSkN型半導 成為-極’形成在 半導體區域902成A勺入丑一 成為射極區域、P型 ^ ^ 成為已3通這區域之主體區域，p型半導 月丑-或907成為主體接觸區域。 314922 ]8 1257686 第”二極體元件動作時，第丨主電極9〇8成為陽極， 導髀。"極916成為陰極，形成在第1主面MS1之p a區域902成為陽極區域，p型半導體區域％ =觸區域，設在第2主面MSrN型半導體區：9為： 成為陰極區域。 第2當作MOSFET元件動作時，第！主電極9〇8成為源極， 主電極916成為汲極，N型半導體區域9()6成為源極 品域’ P型半導體區域9〇2成為包含通道區域之主體區域， P型半導體區域907成為主體接觸區域，N型半導體區域 9 1 3成為汲極區域。 A-2·平面結構 接著，使用第5圖至第η圖說明溝渠隔離結構9ιι、 Ρ型半導體區域912及Ν型半導體區域913之平面形狀。 第5圖、第8圖至第11圖係於半導體晶片之狀態從第2 主面MS2看半導體裝置1〇〇時之俯視圖。 第5圖係表示隔著間隔而並排設置之輪廓為矩形之複 數壞圈（loop)溝渠隔離結構911之例，在環圈溝渠隔離結 構911所圍繞之區域設有ν型半導體區域9丨3，另設有ρ 型半導體區域9 12圍繞溝渠隔離結構9 11。 此處’第6圖及第7圖係表示從第}主面Ms丨看溝渠 9 0 3平面开> 狀之例。第6圖之示例係於ρ型半導體區域ρ 〇 2 表面内隔著間隔而並排設有複數條狀溝渠9 〇 3，其排列方 向和溝渠隔離結構9 11之排列方向一致。 另一方面，第7圖之示例亦於ρ型半導體區域902表 314922 19 1257686 面内隔著間隔而並排設有複數條狀溝渠9〇3，但其排列方 向與溝渠隔離結構911之排列方向形成9〇度之一角度。第6 圖及第7圖係為方便說明而省^财導體區域等。 以上述方式將溝渠903之排列方向和溝渠隔離結構川之 排列方向成90度設置之優點，係能夠使電流分佈平均。 第8圖係表示以形成同心之方式，隔著間隔配設 為矩形之複數環圈溝渠隔離結構911之例，其構成 為中央之溝渠隔離結構911的環圈最+，愈朝向外：方： 渠隔離結構911的環圈愈大。然後，在 ， 構911所包圍之區域設有P型半導體區域912，另以環姨 中央之溝渠隔離結構911的方式設有N型半導體區域衣％ 913。而後，同樣地以環繞各溝渠隔離結構9ιι 二，交 互s又有P型半導體區域912和N型半導體區域gig : 弟9圖係表示隔著間隔而並排配設複數條狀溝渠隔離 結構911之例，在複數溝渠隔離結構9ιι之 ^ : 有1 +蛉體區域912和N型半導體區域913，但交互配 設有p型半導體區域912和N型半導體區域913之=域， 僅溝渠隔離結構911排列之中央部，溝渠隔離結構9^排 列之兩端部係設在雜質濃度低的半導體基板901表面内， 而半&體晶片之外周區域係設有p型半導體區域9 1 2。 乐10圖係表示隔著間隔而並排設置輪廓為矩形之複 數％圈溝渠隔離結構91丨（小環圈）之例，以環繞該排列之外 周的方式，配設輪廓為矩形而環圈更大之溝渠隔離結構 9 1 1 (大％圈），在形成小環圈的溝渠隔離結構9 i丨所包圍之 314922 20 1257686 區域δ又有N型半導體區域9丨3，另以環繞形成小環圈之溝 渠？離結構911的方式設有p型半導體區域912。而且， 以衣、VO形成大裱圈之溝渠隔離結構9丨丨的方式設有N塑半 導體區域9 1 3。 ^第11圖係表示隔著間隔而並排設置複數條狀溝渠隔 、、口構11之例，複數溝渠隔離結構9 11之間，交互配設 有P型半導體區域912#口 N型半導體區域913。此處所設 一溝木卩网離結構9 11係延伸到半導體晶圓之端緣部，p型 半導體區域912和N型半導體區域913係藉由溝渠隔離結 構911和晶片邊緣而隔離。 此處，將用以獲得如第5圖至第η圖所示之半導體晶 片的半$體晶圓平面么士沐盖. 一 口卞卸、、、口構表不於第12圖。第12圖係表示 半導體晶圓WF中今·古％去μ °有複數I狀溝渠隔離結構9 11之狀 態’可根據縱橫之切宝•丨妗丄 d、、泉DL加以切割，將半導體晶圓wf 切割成複數個半導體晶片。 B·動作 接著，使用第13_»给 图及乐14圖說明半導體裝置1〇〇之 動作。弟1 3圖係表示將半導壯 的— 千—爿且衣置1⑽之功能作成等效電 路之示意圖，表示將丰I麟酤 ^ t 牛¥月豆凌置100用以作為IGBT元件 和吳其逆向並聯之二極體 位體兀件之電路示意圖。且，第14 圖係表不半導體裝置1+、六 之包k電壓特性示意圖。 如第13圖所示，在p刑坐、曾从 在？1 +導體區域912和N型丰邋 體區域913之間的半導^ + V m 〇1 + 月且基板901表面内設置溝渠隔籬处 構9 1 1 B守，將接地電值 、、、。 仏給至外部端子ET、將正電位供^ 314922 21 1257686 至外部端子CT、將導通訊號供給至外部端子仍時，到第 1主面㈣為止之電流通路包括有：電流路徑⑴，從N 里+導體區域913通過形成在具有電阻Ru、RimU +導體基板9(H内之路徑及接觸閘極絕緣膜9()4之p型半 導體區域902内的通道區域，而到^型半導體區域暢； 和電流路徑⑺，從P型半導體區域912通過形成在具有電 阻R13及R12之半導體基板9〇1内之路徑 膜904之P型半導體區域9〇2 1 h巴緣 半導體區域906。 纟通㈣域，而到達N型 "此處’電流路徑⑴即當作M〇SFET元件動作時之路 徑，電流路徑⑺即當作IGBT元件動作時之路徑。 然後’形成電流路徑（3)，係當作為二極體元件動作 將接地電位供給至外部端子Ετ、負電位供給至外部端子 ct、不導通（off)訊號供給至外部料gt日夺，通過具而 阻R14之半導體基板9〇1内之路徑，而到達 = 域9 1 3。 卞命區 此處，將半導體裝置刚當#IGBT元件動作時之个 流和當作MOSFET元件動作時之電流合流的部分，电 XI點時，以溝渠隔離結構911使？型半導體區域9為 型半導體區域913互相隔開，於p型半導體區域⑴和N 點之間具有電阻汉13’μ型半導體區域9i3和 1 間具有電阻川及R1，使外部端子„和χι點之間’:二 阻值變大，而可容易地使外部端子„和χι - 差變大。然後’電阻㈣之電阻值和第2圖所示之：： 314922 22 1257686 仁包阻R11之電阻值遠大於電阻係 體裝置90同樣地小 數R1。 ^圖係半導體基板9G1内之電阻幻2及心，於半 =層^當作咖T元件動作時，或於電阻rm當作二 Γ::Γ，…變，由於隨著電《高而電阻值 雙：低，雖使用可變雷阻 铉 時，則… 但當作ΜΟ贿元件動作 ^ 則為大致固定之電阻值。
第14圖係地表示半導體 A 音。gp锋 裝置100之電流電壓特性示 心圖即，弟14圖係以橫軸表 值，而且# 竿由表不电壓值，以縱軸表示電流 值 表不特性A1、特性B i、转忡Γ 兩、、古帝颅处L 特性C 1及特性D 1 4種 电抓电壓特性。而且，為了 裡 特性A…“ 勹’加以比較，而將第3圖所示之 %庄A、特性Β、牯柹Γ爲 π 少、 特性D亦一併標示於圖中。 寸 A1係表示使N型半導俨卩a 子CT，於u 千¥粗&域913不接觸外部端 於開路狀態時流到外部端 子CT與X1點^ M而子CT的電流，和外部端 2間的電位差關係之特性。 特性B 1係表示使p 子CT，千¥肢£域912不接觸外部端 、開路狀態時流到外部端 、☆ 子CT與Xl 的兒、抓，和外部端 ”、、占間的電位差關係之特性。 特性C1係表示使N型半 子CT，千¥體£域913不接觸外部端 、開路狀態時流到外部 子CT與外邱 σ而子CT的笔流，和外部端 特性的電位差關係'之特性。 1係表示使P型半導f區祕 子CT，於n % d &或9 1 2不接觸外部端 、開路狀態時流到外邻 子CT與外部端子ET n ^ 笔流，和外部端 子ET間的電位差關係之特性。 314922 23 1257686 特性A，係使N型半導體區域 4 9 13不接觸外部端子 於開路狀態時X，點之電流電壓關係。 此處’由於P型半導 區域913h ± 域912之面積及w半導體 一 知，均设定成和第2圖所 相同，因此牯极L 亍♦版衣置90
^ κ 寺 4 D1分別和第3圖所示之特性C
及特性ϋ相同。 之W性C 離 拉大X1點和Ν型半導體區域913間的距 :广笔阻值(電阻R1和電阻ru之電 -大’特性扪之斜率比特性B之斜率更為平緩。 因此，即使外部端子CT* ^點之間的電位差到達大
之-Γ、:：：達開始產生調變之調變電壓vm〇d(z點所示 电i ’電、流仍幾乎不流動’外部端？ CT 之間的雷仿#介& , I而于hT 包机1C為0，因此在z點成立Vm〇d = 電係，由於電阻R13之電阻值較大，因此可以較少的 L 1使1GBT之集極導通。此處，id係MOSFET元件之 動作電流’亦即流到電流路徑⑴之電流，而在此 點之電流值。而且，電流ic係黯元件之動作電、：；z 即流到電流路徑⑺之電流。在Z點為〇。 亦 如上所述之說明’在半導體裝置1〇〇中可抑制驟回現 而且不須將有效區域面積（P型半導體區域912和N 半導體區域913之面積和）在第2主面MS2 接 二例縮小，故可防止IGBT元件動作時之導通電壓或二極 體兀件動作時之順向電壓Vf變高，或各元件動作時局部 314922 24 Ϊ257686 電流密度變高之情況。 C.製造方法 接著，使用第15圖至第18圖說明半導體裝置100之 製造方法。由於第i主面MS1結構係經過和以往眾所周知 之一般性IGBT或MOSFET同樣的製造步驟而形成，因此 省略有關習知技術方面之說明。 第1 5圖至第1 8圖係順序地表示用以獲得第2主面 MS2結構的製造步驟剖視圖。而在以下說明中，係於第工 主面MSI，當作已形成比第i主電極9〇8更下層之結構者。 首先’在半導體基板901之第1主面MSI形成比第1 主電極908更下層之結構圖中省略該結構之標示後，於第 1 5圖所示之步驟，以微影法和異向性蝕刻法在半導體基板 9〇1之第2主面MS2形成溝渠TR。 此處，半導體基板901之厚度T，係設定成於半導體 裝置之製造步驟中，不易在半導體晶圓產生裂痕或缺陷， 且於微影步驟中，不需特別調整曝光裝置等的焦點深度的 厚度。例如若以6吋之半導體晶圓為例，厚度約設定為500 至65〇μηι。另一方面，從溝渠TR底部到第1主面MSI為 止之厚度S，係考慮降低導通電阻和耐壓而決定，例如假 設耐壓為600V之半導體裝置時，厚度係設為60μηι。 然後，可任意地設定溝渠TR之寬度或配設間距，例 士見度約設為〇 · 2 pm至1 〇 〇 μπι ’配設間距約為〇 · 5 μηι至 5〇〇μηι。 接著，第16圖所示之步驟係以CVD法等，在第2主 25 314922 1257686 面 M S 2 之 » 王面猎由沈積厚度超過溝渠TR寬度之絕緣膜ZL 之方式，將絕緣膜ZL埋入溝渠TR中。 卜接著，在第1 7圖所示之步驟中，係以異向性蝕刻法 '' 進行回姓，除去第1主面M S 1表面之絕緣膜2X，而 獲得絕緣體914所構成之溝渠隔離結構9U。 右需獲得所期望之特性，第1 8圖所示之步驟中，係 以異向性蝕刻法或 CMP(Chemical Mechanical P〇iishing : 化$機械研磨）法等研磨技術研磨第2主面MS2，而獲得所 期王之基板厚度。此時，研磨後之基板厚度Μ，和厚度τ 及S之大小關係，自然成為。 匕處於形成溝渠隔離結構9 11之前，形成p型半導 品或912及N型半導體區域913，一般係於p型半導體 區域912及N型半導體區域913之交界部分形成溝渠隔離 …構9 1 1 ’但使用第丨8圖進行經說明之研磨時，係於研磨 後形成P型半導體區域912及N型半導體區域913。 然後，以蒸鍍法等沈積構成第2主電極916之導電體 材料，可獲得第2主面MS2結構。 於上述說明中，第2主面心之結構係於形成第ι主 面MS 1側之…構後形成，但並非限定於此，若於形成第ι 主面MSI之結構時，溝渠TR不妨礙其形成，則第2主面 MS2之結構亦可於形成第丨主面购結構之中途形成。 由於期望藉由退火將P型半^體區域912及N型半導 體區域913充分活性化，因此期望在P型半導體區域912 及N型半導體區域9]3形成後實施退火步驟。 314922 26 1257686 第2主電極916之形成時序不限定於上述者，但由於 以含有金或銀之多層金屬膜結構，為了防止金屬污染，而 期望在晶圓製程之最後步驟中形成。 D·變形例 在上述說明之半導體裂11〇〇 +，已說明型半導 體基板構成之半導體基板901之例，但即使是？型半導體 基板時，亦可獲得同樣的效果。 月丑 曾半導體裝置⑽具有將Ρ型半導體區域912及心 導體區域913共同連接至第2主帝朽 包極916之結構，由於第 2主笔極916之結構係覆蓋ρ
導體區域⑴，因此結構簡單，不^&域912^型半 — 卜 不而用以連接外部端子CT 稷¥酉己線等結構。但，亦可如第19圖所示之半導體 〇Α之結構，設有連接ρ型半導體區域之第2 :: 16a’和連接Ν型半導體區域913 电極 Μ Ρ型半導體區域912及 a 5 916b’而 烟別的主電極。 體區域9U’分別連接 此時，第2主電極916 子ΓΤ 丄 f 乂私阻兀件915連接外邱仓山 CT，由於n型半導體區域 之間的半導體A 和P型半導體區域912 干¥肢基板901内之雷 r ^ _ 電阻即可，因 ’小於半導體裝置1 00之 Γ因此可將溝渠隔離社禮911 + 而且，亦可將二極㉟元^/構911之深度作得更淺。 9l6a，以作為取代= 晶體元件連接第2主電極 、 冷取代電阻元件91 ς — 逮，將其結構作 之电^限制元件。如上所 4冉作成Μ p型半逡雕
域913，分別，拉 V肢區域912及Ν型半導I# F 刀別連接個別的主雷扠 主干命紐& 亟，而能夠採用多種結構。 314922 27 1257686 、，如半導體裝置1 00之結構，以第2主電極9丨6，覆蓋p 型半導體區域912及N型半導體區域913，而選擇第2主 兒極916之材質，使N型半導體區域913之接觸電阻高於 P型半導體區域912之接觸電阻，即可獲得和第19圖所示 導體裝置100A同樣的效果。例如，使用金、銀及白 金等功函數大的金屬作為第2主電極916。 ★於貫施型態中，已有溝渠内埋入絕緣體而構成溝渠隔 離結構911之例，但亦可埋入與半導體基板9〇ι相反導電 '而共半導體基板90 1具有大致相等之雜質濃度的高電 阻：導體(例如，耐壓12〇〇v之元件，雜質濃度k 1〇14at〇ms/cm3，電阻係數 50 至 60Ω)。 ^ 乂同電阻半導體構成溝渠隔離結構9 11時，亦可在高 兒阻半導體、N型半導體區域913和P型半導體區域912 ^間形成絕緣膜’而上述絕緣膜在溝渠隔離結構911底部 為可有可無。 溝渠隔離結構9丨丨亦可不在溝渠 丄η垤入絶緣 高電阻半導體材料，而僅以溝渠構成 本1月不僅適用於IGBT元件或二極體元 於閘流體元件。 [圖式簡單說明] 第圖係用以况明本發明細部功能的半導體裝置結书 Μ視圖。 第2圖係用以說明本發明 之專效電路示意圖。 細部功能的半導體裝置動作 314922 28 1257686 弟3圖係用以說明本發明細部功能的半導體裝置動作 特性說明圖。 圖 第4圖係表示纟發明丨導體《置之實施^態結構剖視 意圖 第5圖係本發明半導體裝置之實施型態平面結構例 不 意圖 圖0 圖 圖 第6圖係'本發明帛導體纟f之實施型態' +面結構例示 〇 第7圖係本發明半導體裝置實施型態平面結構例示意 第8圖係本發明半導體裝置實施型態平面結構例示意 第9圖係本發明半導體裝置實施型態平面結構例示意 意圖。 第10圖係本發明半導體裝置實施型態平面結 構例 不 第11圖係本發明半導體裝置實施型態平面社 意圖。 構例 不 第12圖係表示使用於本發明半導體裝置之半導體基 板於晶圓狀態之結構示意圖。 之 第13圖係說明本發明半導體裝置實施型態中動 等效電路示意圖。 明圖 第14圖係本發明半導體裝置實施型態的動作 3]4922 29 !257686 罘15圖係說明本發明半導體裝置實施型態的製造少 驟剖視圖。 第16圖係說明本發明半導體裳置之實施型態的製造 ^驟剖視圖。 弟1 7圖係說明本發明丰導# —义乃千V脰I置貫施型態的製造步 知剖視圖。 * 18圖係說明本發明半導體裝置實施型態的製造步 却σ1】視圖。 第1 9圖係表示本發明半導艚 知β干冷篮衣置只苑型態變形例的 結構剖視圖。 1、2 100 901 902 903 905 908 914 916 半導體裝置 電流路徑 90、1 00Α 半導體裝置、半導體層 半導體基板 閘極絕緣膜 913 N型半導體區域 溝渠隔離結構 電阻元件 907、912 Ρ型半導體區域 TR 溝渠 9〇4 溝渠型閘極 906、 弟1主電極 911 絕緣體 9 i 5 916a、916b第2主電極 特性 A 至 E、Al、Bl、Cl、D1、a DL 切割線 L 距離 MS2 第2主面 CT、ET、GT 外部端子 ic、id 電流 MSI 第1主面 314922 30 1257686 P 溝渠隔離結構9 11之中心線間的距離 Q 電性基本量
Rl、R2、R、R11、R12、R13、R14 電阻 S 從溝渠TR底部到第1主面MSI之厚度 t 溝渠隔離結構9 11之深度
Vf 電壓 W 溝渠隔離結構9 11之寬度 WF 半導體晶圓 · X 溝渠隔離結構9 11之縱深 X， N型半導體區域9 1 3開放狀態 XI 電流合流部分 X點 P型半導體區域9 12附近之半導體基板90 1内的 部分
Vmod 調變電壓 Z點 辂性D中的電流值及電壓值 ZL 絕緣膜 31 314922

Claims (1)

1257686 拾、申請專利範圍： 1. 一種半導體裝置，係具備： 裝設在半導體基板第1主面之第1主電極； 裝設在前述半導體基板第2主面之第2主電極；和 裝設在前述第1主面表面内之至少1個溝渠型閘 極；而且主電流往前述基板厚度方向流動， 前述半導體基板具有· 裝設在前述第2主面表面内之至少1個溝渠隔離結 構；和 配設在前述第2主面表面内之第1導電型的第1雜 質區域及第2導電型的第2雜質區域； 前述至少1個溝渠隔離結構， 係設置在前述第2主面表面内之溝渠内部，由埋入 與絕緣體或前述半導體基板為相反導電型之半導體所 構成，而且配設成隔開前述第1雜質區域和前述第2雜 質區域。 2. 如申請專利範圍第1項之半導體裝置，前述第2主面的 前述至少1個溝渠隔離結構、前述第1及第2雜質區域 之露出面係形成同一平面， 前述第2主電極係皆覆蓋在前述至少1個溝渠隔離 結構、前述第1及第2雜質區域之上方。 3. 如申請專利範圍第1項之半導體裝置，前述第2主電極 係個別地覆蓋前述第1及第2雜質區域， 覆蓋前述第2雜質區域之前述第2主電極，係以電 32 314922 1257686 阻元件連接主電極端子。 4·如申睛專利範圍第丨之 、， 满隔離处Μ . 千¥版衣置，W述至少1個溝 尔Ρ離…構，係前述絕緣體内部之Φ y ^、，+ 1 & Μ内之—1丨之包何與W述半導體基 :何的極性相反，前述至幻個溝渠隔離結構之 :;二:從前述半導體基板之前述第2主面到前述 “隔離結構之底面為止的區域之前述半導 體基板内之電荷大致相等。 5. 6. :申請專利範圍第丨項之半導體裳置，前述至少丨個溝 朱隔離結構之寬度，係設定在0 2陶至ι〇〇_之範圍， 配設間距係設定在〇.5m至500μπι之範圍。 :種半導《置之製造方法’係具備：設在半導體基板 弟1主面之弟1主電極、設在前述半導體基板第2主面 之第2主電極、和設在前述第丨主面表面内之至少^個 溝渠型閘極，而且主電流往前述半導體基板厚度方向流 動，其中具備： /；，L (a)以半導體晶圓狀態形成前述第1主面結構後 於前述第2主面表面内形成至少1個溝渠之步驟· (b) 在前述半導體晶圓狀態，於前述第2 工®全"面 形成和絕緣體層或前述半導體基板為相反導電型之半 導體層，且於前述至少1個溝渠内埋入前述絕緣體層或 别述半導體層之步驟；和 (c) 除去前述第2主面上之前述絕緣體層或前述半 &肢層而獲得至少1個溝渠隔離結構之步驟。 314922
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