DE112020006450T5 - Verbindungshalbleitervorrichtung und verfahren zum herstellen einer verbindungshalbleitervorrichtung - Google Patents

Verbindungshalbleitervorrichtung und verfahren zum herstellen einer verbindungshalbleitervorrichtung Download PDF

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    • H01L29/7785—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material with more than one donor layer
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Abstract

Bereitgestellt werden eine Verbindungshalbleitervorrichtung, die die Verschlechterung der Elementeigenschaften unterdrücken kann, und ein Verfahren zum Herstellen einer Verbindungshalbleitervorrichtung. Die Verbindungshalbleitervorrichtung umfasst einen laminierten Körper, der aus einem Verbindungshalbleiter besteht und eine Kanalschicht enthält, in der ein Träger eines Leitfähigkeitstyps fließt; eine Gate-Elektrode, die auf einer Seite einer oberen Oberfläche des laminierten Körpers vorgesehen ist; eine Source-Elektrode, die auf der Seite der oberen Oberfläche des laminierten Körpers vorgesehen ist; und eine Drain-Elektrode, die auf der Seite der oberen Oberfläche des laminierten Körpers vorgesehen ist. Der laminierte Körper umfasst eine erste Schicht mit niedrigem Widerstand eines zweiten Leitfähigkeitstyps, die an einer der Gate-Elektrode gegenüberliegenden Position vorgesehen und mit der Gate-Elektrode in Kontakt ist, eine erste Schicht zur Entspannung des elektrischen Feldes, die sich von der ersten Schicht mit niedrigem Widerstand hin zu einer Seite der Source-Elektrode oder der Drain-Elektrode erstreckt und dafür konfiguriert ist, eine Konzentration des elektrischen Feldes auf die erste Schicht mit niedrigem Widerstand zu entspannen, und eine erste amorphe Schicht, die eine erste seitliche Oberfläche bedeckt, die eine seitliche Oberfläche der ersten Schicht zur Entspannung des elektrischen Feldes ist und der Source-Elektrode oder der Drain-Elektrode gegenüberliegt.

Description

  • [TECHNISCHES GEBIET]
  • Die vorliegende Offenbarung bezieht sich auf eine Verbindungshalbleitervorrichtung und ein Verfahren zum Herstellen einer Verbindungshalbleitervorrichtung.
  • [Hintergrundtechnik]
  • In den letzten Jahren wurden Feldeffekttransistoren (FETs) mit Kanalschichten, die aus Verbindungshalbleitern bestehen, entwickelt. Beispielsweise werden HEMTs (Transistoren mit hoher Elektronenbeweglichkeit) für Schaltelemente verwendet. Darüber hinaus ist eine Struktur bekannt, die die Konzentration eines elektrischen Feldes auf eine erste Diffusionsschicht vom P-Typ abbaut bzw. entspannt, indem die erste Diffusionsschicht vom P-Typ zwischen einer Kanalschicht vom N-Typ und einer Gate-Elektrode vorgesehen wird und ferner eine zweite Diffusionsschicht vom P-Typ mit einer niedrigeren Konzentration von Störstellen vom P-Typ als die erste Diffusionsschicht vom P-Typ auf der Außenseite der ersten Diffusionsschicht vom P-Typ durchgehend vorgesehen wird (siehe zum Beispiel PTL 1). Man erwartet, dass diese Struktur für Leistungsvorrichtungselemente verwendet wird.
  • [ZITATLISTE]
  • [PATENTLITERATUR]
  • [PTL 1] JP 6369605 B
  • [ZUSAMMENFASSUNG]
  • [TECHNISCHES PROBLEM]
  • Eine Trockenätzbehandlung, die während eines HEMT-Herstellungsprozesses auf die zweite Diffusionsschicht vom P-Typ angewendet wird, ermöglicht, dass Wasserstoffionen mit kinetischer Energie, die in einer Trockenätzeinrichtung erzeugt werden, in eine freiliegende seitliche Oberfläche der zweiten Diffusionsschicht vom P-Typ implantiert werden. Eine Implantation von Wasserstoff in der zweiten Diffusionsschicht vom P-Typ kann ermöglichen, dass implantierter Wasserstoff mit einem Akzeptor (z. B. Kohlenstoff oder dergleichen) in der zweiten Diffusionsschicht vom P-Typ verknüpft bzw. verbunden wird, so dass der Akzeptor inaktiviert wird die Akzeptorkonzentration der zweiten Diffusionsschicht vom P-Typ geändert wird. Eine Änderung der Akzeptorkonzentration der zweiten Diffusionsschicht vom P-Typ kann die konzipierte Funktion einer Struktur zur Entspannung eines elektrischen Feldes einschließlich einer zweiten Diffusionsschicht vom P-Typ stören und die Elementeigenschaften beeinträchtigen, wie etwa den Druckwiderstand eines HEMT aufgrund der Konzentration des elektrischen Feldes auf eine erste Diffusionsschicht vom P-Typ (worauf hier im Folgenden als eine erste Schicht mit niedrigem Widerstand verwiesen wird) senken.
  • Die vorliegende Offenbarung wurde in Anbetracht solcher Umstände ausgeführt und hat eine Aufgabe, eine Verbindungshalbleitervorrichtung, die die Verschlechterung von Elementeigenschaften unterdrücken kann, und ein Verfahren zum Herstellen einer Verbindungshalbleitervorrichtung bereitzustellen.
  • [Lösung für das Problem]
  • Eine Verbindungshalbleitervorrichtung gemäß einem Aspekt der vorliegenden Offenbarung umfasst einen laminierten Körper, der aus einem Verbindungshalbleiter besteht und eine Kanalschicht enthält, in der ein Träger eines ersten Leitfähigkeitstyps fließt; eine Gate-Elektrode, die auf einer Seite einer oberen Oberfläche des laminierten Körpers vorgesehen ist; eine Source-Elektrode, die auf der Seite der oberen Oberfläche des laminierten Körpers vorgesehen ist; und eine Drain-Elektrode, die auf der Seite der oberen Oberfläche des laminierten Körpers vorgesehen ist. Der laminierte Körper enthält eine erste Schicht mit niedrigem Widerstand eines zweiten Leitfähigkeitstyps, die an einer der Gate-Elektrode zugewandten bzw. gegenüberliegenden Position vorgesehen ist und mit der Gate-Elektrode in Kontakt ist; eine erste Schicht zur Entspannung des elektrischen Feldes, die sich von der ersten Schicht mit niedrigem Widerstand hin zu einer Seite der Source-Elektrode oder der Drain-Elektrode erstreckt und dafür konfiguriert ist, die Konzentration des elektrischen Feldes auf die erste Schicht mit niedrigem Widerstand zu entspannen; und eine erste amorphe Schicht, die die erste seitliche Oberfläche bedeckt, die eine seitliche Oberfläche der ersten Schicht zur Entspannung eines elektrischen Feldes ist und der Source-Elektrode oder der Drain-Elektrode gegenüberliegt.
  • Dies ermöglicht, dass die erste amorphe Schicht verhindert, dass Wasserstoffionen und dergleichen mit kinetischer Energie, die aufgrund des Prozesses erzeugt werden, von der ersten seitlichen Oberfläche der ersten Schicht zur Entspannung des elektrischen Feldes aus in das Innere der ersten Schicht zur Entspannung des elektrischen Feldes implantiert werden, selbst wenn Wasserstoffionen aufgrund des Prozesses während einer Ausbildung einer Öffnung (zum Beispiel einer Drain-Öffnung), um die Source-Elektrode oder die Drain-Elektrode zu platzieren, erzeugt werden. Die erste amorphe Schicht kann die Inaktivierung der Verunreinigungen bzw. Störstellen (z. B. Kohlenstoff oder dergleichen) in der ersten Schicht zur Entspannung des elektrischen Feldes durch die obigen Wasserstoffionen oder dergleichen unterdrücken. Dies ermöglicht der Verbindungshalbleitervorrichtung, das Aktivierungsverhältnis von Störstellen in der ersten Schicht zur Entspannung des elektrischen Feldes zu stabilisieren und die Konzentration des elektrischen Feldes auf die erste Schicht mit niedrigem Widerstand mit hoher Zuverlässigkeit abzubauen bzw. zu entspannen. Dies ermöglicht der Verbindungshalbleitervorrichtung, die Verschlechterung von Elementeigenschaften (wie etwa eine Reduzierung des Druckwiderstands aufgrund der Konzentration des elektrischen Feldes auf die erste Schicht mit niedrigem Widerstand) zu unterdrücken.
  • Ein Verfahren zum Herstellen einer Verbindungshalbleitervorrichtung gemäß einem Aspekt der vorliegenden Offenbarung umfasst einen Schritt zum Ausbilden eines laminierten Körpers, der aus einem Verbindungshalbleiter besteht und eine Kanalschicht enthält, in der ein Träger eines ersten Leitfähigkeitstyps fließt; einen Schritt zum Ausbilden einer Gate-Elektrode auf einer Seite einer oberen Oberfläche des laminierten Körpers; einen Schritt zum Ausbilden einer Source-Elektrode, die auf der Seite der oberen Oberfläche des laminierten Körpers vorgesehen ist; und einen Schritt zum Ausbilden einer Drain-Elektrode, die auf der Seite der oberen Oberfläche des laminierten Körpers vorgesehen ist. Der Schritt zum Ausbilden eines laminierten Körpers umfasst einen Schritt zum Ausbilden einer ersten Schicht mit niedrigem Widerstand eines zweiten Leitfähigkeitstyps, die an einer der Gate-Elektrode gegenüberliegenden Position platziert ist und mit der Gate-Elektrode in Kontakt ist; einen Schritt zum Ausbilden einer ersten Schicht zur Entspannung des elektrischen Feldes, die sich von der ersten Schicht mit niedrigem Widerstand hin zu einer Seite der Source-Elektrode oder der Drain-Elektrode erstreckt und dafür konfiguriert ist, die Konzentration des elektrischen Feldes auf die erste Schicht mit niedrigem Widerstand abzubauen bzw. zu entspannen; und einen Schritt zum Ausbilden einer ersten amorphen Schicht, so dass sie eine erste seitliche Oberfläche bedeckt, die eine seitliche Oberfläche der ersten Schicht zur Entspannung des elektrischen Feldes ist und der Source-Elektrode oder der Drain-Elektrode gegenüberliegt. Im Schritt zum Ausbilden einer ersten amorphen Schicht wird die erste amorphe Schicht ausgebildet, indem Ionen einer Störstelle teilweise in die erste Schicht zur Entspannung des elektrischen Feldes zur Amorphisierung implantiert werden.
  • Dies ermöglicht die Herstellung einer Verbindungshalbleitervorrichtung mit einer stabilen Aktivierungsrate von Störstellen in der ersten Schicht zur Entspannung des elektrischen Feldes und weniger beeinträchtigten Elementeigenschaften.
  • Figurenliste
    • [1] 1 ist eine Draufsicht, die ein Konfigurationsbeispiel der Verbindungshalbleitervorrichtung 1 gemäß einer ersten Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • [2] 2 ist eine Querschnittsansicht, die ein Konfigurationsbeispiel der Verbindungshalbleitervorrichtung 1 gemäß der ersten Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • [3] 3 ist eine Querschnittsansicht, die ein Konfigurationsbeispiel der Verbindungshalbleitervorrichtung 1 gemäß der ersten Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • [4A] 4A ist eine Querschnittsansicht, die ein Verfahren zum Herstellen der Verbindungshalbleitervorrichtung 1 gemäß der ersten Ausführungsform der vorliegenden Offenbarung in der Reihenfolge der Schritte veranschaulicht.
    • [4B] 4B ist eine Querschnittsansicht, die das Verfahren zum Herstellen der Verbindungshalbleitervorrichtung 1 gemäß der ersten Ausführungsform der vorliegenden Offenbarung in der Reihenfolge der Schritte veranschaulicht.
    • [4C] 4C ist eine Querschnittsansicht, die das Verfahren zum Herstellen der Verbindungshalbleitervorrichtung 1 gemäß der ersten Ausführungsform der vorliegenden Offenbarung in der Reihenfolge der Schritte veranschaulicht.
    • [4D] 4D ist eine Querschnittsansicht, die das Verfahren zum Herstellen der Verbindungshalbleitervorrichtung 1 gemäß der ersten Ausführungsform der vorliegenden Offenbarung in der Reihenfolge der Schritte veranschaulicht.
    • [4E] 4E ist eine Querschnittsansicht, die das Verfahren zum Herstellen der Verbindungshalbleitervorrichtung 1 gemäß der ersten Ausführungsform der vorliegenden Offenbarung in der Reihenfolge der Schritte veranschaulicht.
    • [4F] 4F ist eine Querschnittsansicht, die das Verfahren zum Herstellen der Verbindungshalbleitervorrichtung 1 gemäß der ersten Ausführungsform der vorliegenden Offenbarung in der Reihenfolge der Schritte veranschaulicht.
    • [4G] 4G ist eine Querschnittsansicht, die das Verfahren zum Herstellen der Verbindungshalbleitervorrichtung 1 gemäß der ersten Ausführungsform der vorliegenden Offenbarung in der Reihenfolge der Schritte veranschaulicht.
    • [4H] 4H ist eine Querschnittsansicht, die das Verfahren zum Herstellen der Verbindungshalbleitervorrichtung 1 gemäß der ersten Ausführungsform der vorliegenden Offenbarung in der Reihenfolge der Schritte veranschaulicht.
    • [4I] 4I ist eine Querschnittsansicht, die das Verfahren zum Herstellen der Verbindungshalbleitervorrichtung 1 gemäß der ersten Ausführungsform der vorliegenden Offenbarung in der Reihenfolge der Schritte veranschaulicht.
    • [4J] 4J ist eine Querschnittsansicht, die das Verfahren zum Herstellen der Verbindungshalbleitervorrichtung 1 gemäß der ersten Ausführungsform der vorliegenden Offenbarung in der Reihenfolge der Schritte veranschaulicht.
    • [5A] 5A ist eine Querschnittsansicht, die ein Verfahren zum Herstellen der Verbindungshalbleitervorrichtung 1 gemäß einer Ausführungsform (Modifikationsbeispiel 1) der vorliegenden Offenbarung in der Reihenfolge der Schritte veranschaulicht.
    • [5B] 5B ist eine Querschnittsansicht, die das Verfahren zum Herstellen der Verbindungshalbleitervorrichtung 1 gemäß der Ausführungsform (Modifikationsbeispiel 1) der vorliegenden Offenbarung in der Reihenfolge der Schritte veranschaulicht.
    • [5C] 5C ist eine Querschnittsansicht, die das Verfahren zum Herstellen der Verbindungshalbleitervorrichtung 1 gemäß der Ausführungsform (Modifikationsbeispiel 1) der vorliegenden Offenbarung in der Reihenfolge der Schritte veranschaulicht.
    • [5D] 5D ist eine Querschnittsansicht, die das Verfahren zum Herstellen der Verbindungshalbleitervorrichtung 1 gemäß der Ausführungsform (Modifikationsbeispiel 1) der vorliegenden Offenbarung in der Reihenfolge der Schritte veranschaulicht.
    • [5E] 5E ist eine Querschnittsansicht, die das Verfahren zum Herstellen der Verbindungshalbleitervorrichtung 1 gemäß der Ausführungsform (Modifikationsbeispiel 1) der vorliegenden Offenbarung in der Reihenfolge der Schritte veranschaulicht.
    • [5F] 5F ist eine Querschnittsansicht, die das Verfahren zum Herstellen der Verbindungshalbleitervorrichtung 1 gemäß der Ausführungsform (Modifikationsbeispiel 1) der vorliegenden Offenbarung in der Reihenfolge der Schritte veranschaulicht.
    • [6A] 6A ist eine Querschnittsansicht, die ein Verfahren zum Herstellen der Verbindungshalbleitervorrichtung 1 gemäß einer Ausführungsform (Modifikationsbeispiel 2) der vorliegenden Offenbarung in der Reihenfolge der Schritte veranschaulicht.
    • [6B] 6B ist eine Querschnittsansicht, die das Verfahren zum Herstellen der Verbindungshalbleitervorrichtung 1 gemäß der Ausführungsform (Modifikationsbeispiel 2) der vorliegenden Offenbarung in der Reihenfolge der Schritte veranschaulicht.
    • [6C] 6C ist eine Querschnittsansicht, die das Verfahren zum Herstellen der Verbindungshalbleitervorrichtung 1 gemäß der Ausführungsform (Modifikationsbeispiel 2) der vorliegenden Offenbarung in der Reihenfolge der Schritte veranschaulicht.
    • [6D] 6D ist eine Querschnittsansicht, die das Verfahren zum Herstellen der Verbindungshalbleitervorrichtung 1 gemäß der Ausführungsform (Modifikationsbeispiel 2) der vorliegenden Offenbarung in der Reihenfolge der Schritte veranschaulicht.
    • [6E] 6E ist eine Querschnittsansicht, die das Verfahren zum Herstellen der Verbindungshalbleitervorrichtung 1 gemäß der Ausführungsform (Modifikationsbeispiel 2) der vorliegenden Offenbarung in der Reihenfolge der Schritte veranschaulicht.
    • [6F] 6F ist eine Querschnittsansicht, die das Verfahren zum Herstellen der Verbindungshalbleitervorrichtung 1 gemäß der Ausführungsform (Modifikationsbeispiel 2) der vorliegenden Offenbarung in der Reihenfolge der Schritte veranschaulicht.
    • [6G] 6G ist eine Querschnittsansicht, die das Verfahren zum Herstellen der Verbindungshalbleitervorrichtung 1 gemäß der Ausführungsform (Modifikationsbeispiel 2) der vorliegenden Offenbarung in der Reihenfolge der Schritte veranschaulicht.
    • [6H] 6H ist eine Querschnittsansicht, die das Verfahren zum Herstellen der Verbindungshalbleitervorrichtung 1 gemäß der Ausführungsform (Modifikationsbeispiel 2) der vorliegenden Offenbarung in der Reihenfolge der Schritte veranschaulicht.
    • [7] 7 ist eine Draufsicht, die ein Konfigurationsbeispiel einer Verbindungshalbleitervorrichtung 1A gemäß einer zweiten Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • [8] 8 ist eine Querschnittsansicht, die ein Konfigurationsbeispiel der Verbindungshalbleitervorrichtung 1A gemäß der zweiten Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • [9] 9 ist eine Draufsicht, die eine Konfiguration einer Verbindungshalbleitervorrichtung 1B gemäß einem Modifikationsbeispiel der zweiten Ausführungsform der vorliegenden Offenbarung veranschaulicht.
    • [10] 10 ist eine Querschnittsansicht, die eine Konfiguration der Verbindungshalbleitervorrichtung 1B gemäß dem Modifikationsbeispiel der zweiten Ausführungsform der vorliegenden Offenbarung veranschaulicht.
  • [BESCHREIBUNG DER AUSFÜHRUNGSFORMEN]
  • Ausführungsformen der vorliegenden Offenbarung werden hier im Folgenden mit Verweis auf die Zeichnungen beschrieben. In den Beschreibungen der Zeichnungen, auf die in den folgenden Erläuterungen verwiesen wird, sind die gleichen oder ähnliche Bereiche mit den gleichen oder ähnlichen Bezugszeichen bezeichnet. Es sollte jedoch besonders erwähnt werden, dass die Zeichnungen schematisch sind und die Beziehungen zwischen Dicken und planaren Abmessungen, Verhältnissen von Dicken jeweiliger Schichten und dergleichen von tatsächlichen verschieden sind. Daher sollten die spezifischen Dicken und Abmessungen unter Berücksichtigung der folgenden Beschreibungen bestimmt werden. Außerdem ist es selbstverständlich, dass die Zeichnungen Bereiche enthalten, in denen sich wechselseitige Abmessungsbeziehungen und Verhältnisse zwischen den Zeichnungen unterscheiden.
  • Es versteht sich, dass Definitionen von Richtungen wie etwa Aufwärts, Abwärts und dergleichen in der folgenden Beschreibung nur zur zweckmäßigen Erläuterung vorgesehene Definitionen sind und nicht als technische Ideen der vorliegenden Offenbarung beschränkend gedacht sind. Zum Beispiel ist es selbstverständlich, dass, wenn ein Objekt nach einer Drehung um 90° betrachtet wird, Aufwärts- und Abwärtsrichtungen als in Richtungen nach links und rechts umgewandelt interpretiert werden, und, wenn ein Objekt nach einer Drehung um 180° betrachtet wird, Aufwärts- und Abwärtsrichtungen als invertiert interpretiert werden.
  • Die folgenden Beschreibungen geben als Beispiel einen Fall an, in dem ein erster Leitfähigkeitstyp ein N-Typ ist und ein zweiter Leitfähigkeitstyp ein P-Typ ist. Jedoch können die Leitfähigkeitstypen in einer umgekehrten Beziehung ausgewählt werden, wobei der erste Leitfähigkeitstyp ein P-Typ ist und der zweite Leitfähigkeitstyp ein N-Typ ist.
  • <Erste Ausführungsform>
  • (Konfigurationsbeispiel einer Verbindungshalbleitervorrichtung)
  • 1 ist eine Draufsicht, die ein Konfigurationsbeispiel einer Verbindungshalbleitervorrichtung 1 gemäß einer ersten Ausführungsform der vorliegenden Offenbarung veranschaulicht. 2 und 3 sind Querschnittsansichten, die ein Konfigurationsbeispiel der Verbindungshalbleitervorrichtung 1 gemäß der ersten Ausführungsform der vorliegenden Offenbarung veranschaulichen. 2 veranschaulicht einen entlang einer Linie X1-X'1 genommenen Querschnitt der in 1 veranschaulichten Draufsicht. 3 veranschaulicht einen durch die gestrichelten Linien in 2 umgebenen Bereich in vergrößerter Form. In 1 sind Veranschaulichungen des ersten Zwischenschicht-Isolierungsfilms 15, die zweiten Zwischenschicht-Isolierungsfilms 20 und des dritten Zwischenschicht-Isolierungsfilms 24, die in 2 veranschaulicht sind, weggelassen, um die Verkomplizierung der Zeichnungen zu vermeiden.
  • Wie in 1 bis 3 veranschaulicht ist, umfasst die Verbindungshalbleitervorrichtung 1 einen laminierten Körper, der aus einem Verbindungshalbleiter besteht, und eine Source-Elektrode 14, eine Gate-Elektrode 17 und eine Drain-Elektrode 18, die auf der Seite der oberen Oberfläche des laminierten Körpers vorgesehen sind. Der laminierte Körper enthält eine Kanalschicht 7, in der sich Elektronen, Träger vom N-Typ (ein Beispiel des „ersten Leitfähigkeitstyps“ der vorliegenden Offenbarung) bewegen. Die Verbindungshalbleitervorrichtung 1 ist ein HEMT, der eine Barrierenschicht (zum Beispiel eine obere Barrierenschicht BL2, die später beschrieben wird) zwischen der Gate-Elektrode 17 und der Kanalschicht 7 enthält und eine Gate-Diffusionsschicht 16 vom P-Typ (ein Beispiel des „zweiten Leitfähigkeitstyps“ der vorliegenden Offenbarung) (ein Beispiel der „ersten Schicht mit niedrigem Widerstand“ der vorliegenden Offenbarung) in der Barrierenschicht aufweist.
  • 1 veranschaulicht einen Fall, in dem die Verbindungshalbleitervorrichtung 1 einen Multigate-Transistor enthält. In der vorliegenden Beschreibung bezieht sich ein Multigate-Transistor auf einen Transistor mit einer Vielzahl von Gate-Elektroden. Beispielsweise enthält ein Multigate-Transistor eine Vielzahl von Source-Elektroden 14, eine Vielzahl von Gate-Elektroden 17 und eine Vielzahl von Drain-Elektroden 18, und eine Vielzahl von Transistoren ist in einer Richtung (zum Beispiel der Links-Rechts-Richtung in 1) so nebeneinander ausgerichtet, dass sie abwechselnd eine Source-Elektrode 14 und eine Drain-Elektrode 18 gemeinsam nutzen. Das heißt, ein Paar Gate-Elektroden 17 ist auf beiden Seiten einer Source-Elektrode 14 vorgesehen, und ein Paar Gate-Elektroden 17 ist auf beiden Seiten einer Drain-Elektrode 18 vorgesehen. Eine Source-Elektrode 14, eine Gate-Elektrode 17, eine Drain-Elektrode 18 und eine Gate-Elektrode 17, die in einer Richtung ausgerichtet sind, werden als ein Satz von Elektrodengruppen genommen bzw. betrachtet, und diese Elektrodengruppen sind in einer Richtung wiederholt angeordnet.
  • Wie in 2 und 3 veranschaulicht ist, umfasst der laminierte Körper ein Substrat 2, eine Pufferschicht 3, die auf dem Substrat 2 vorgesehen ist, eine untere Barrierenschicht BL1, die auf der Pufferschicht 3 vorgesehen ist, eine Kanalschicht 7, die auf der unteren Barrierenschicht BL1 vorgesehen ist, eine obere Barrierenschicht BL2, die auf der Kanalschicht 7 vorgesehen ist, eine Schicht 11 mit niedrigem Widerstand vom P-Typ (ein Beispiel der „zweiten Schicht mit niedrigem Widerstand“ der vorliegenden Offenbarung), die auf der oberen Barrierenschicht BL2 angeordnet ist, und eine Deckschicht 12 (ein Beispiel einer „Schicht mit hohem Widerstand“ der vorliegenden Offenbarung), die auf der Schicht 11 mit niedrigem Widerstand vom P-Typ vorgesehen ist. In der vorliegenden Beschreibung wird auf eine Schicht 11 mit niedrigem Widerstand vom P-Typ auch als P-Flügel-Schicht verwiesen.
  • Die untere Barrierenschicht BL1 weist eine auf der Pufferschicht 3 vorgesehene Schicht 4 mit hohem Widerstand, eine auf der Schicht 4 mit hohem Widerstand vorgesehene Trägerzufuhrschicht 5 und eine auf der Trägerzufuhrschicht 5 vorgesehene Schicht 6 mit hohem Widerstand auf. Die obere Barrierenschicht BL2 umfasst eine auf der Kanalschicht 7 vorgesehene Schicht 8 mit hohem Widerstand, eine auf der Schicht 8 mit hohem Widerstand vorgesehene Trägerzufuhrschicht 9 und eine auf der Trägerzufuhrschicht 9 vorgesehene Schicht 10 mit hohem Widerstand.
  • Eine Gate-Diffusionsschicht 16 vom P-Typ (ein Beispiel der „ersten Schicht mit niedrigem Widerstand“ der vorliegenden Offenbarung), die mit der Gate-Elektrode 17 in Kontakt ist, ist in der Schicht 10 mit hohem Widerstand, der Schicht (P-Flügel-Schicht) 11 mit niedrigem Widerstand vom P-Typ und der Deckschicht 12 vorgesehen. Die Gate-Diffusionsschicht 16 vom P-Typ weist eine höhere Konzentration von Störstellen vom P-Typ und einen niedrigeren elektrischen Widerstand als die P-Flügel-Schicht 11 auf.
  • Ohmsche Metallschichten 13 sind in der Schicht 10 mit hohem Widerstand vorgesehen. Die ohmschen Metallschichten 13 sind auf beiden Seiten der Gate-Diffusionsschicht 16 an von der Gate-Diffusionsschicht 16 entfernten Positionen vorgesehen. Die Drain-Elektrode 18 ist mit einer ohmschen Metallschicht 13 in Kontakt, die an einer Seite von beiden Seiten der Gate-Diffusionsschicht 16 positioniert ist, und die Source-Elektrode 14 ist mit einer an der anderen Seite positionierten ohmschen Metallschicht 13 in Kontakt.
  • In der P-Flügel-Schicht 11 und der Deckschicht 12 fungiert der Teil, der zwischen der Gate-Diffusionsschicht 16 und der Drain-Elektrode 18 positioniert ist, als die erste Schicht ER1 zur Entspannung des elektrischen Feldes. Die erste Schicht ER1 zur Entspannung des elektrischen Feldes ist mit der Gate-Diffusionsschicht 16 in Kontakt. Die erste Schicht ER1 zur Entspannung des elektrischen Feldes erstreckt sich von der Gate-Diffusionsschicht 16 hin zur Seite der Drain-Elektrode 18. Der zwischen der Gate-Diffusionsschicht 16 und der Source-Elektrode 14 in der P-Flügel-Schicht 11 und der Deckschicht 12 positionierte Teil fungiert als eine zweite Schicht ER2 zur Entspannung des elektrischen Feldes. Die zweite Schicht ER2 zur Entspannung des elektrischen Feldes ist mit der Gate-Diffusionsschicht 16 in Kontakt. Die zweite Schicht ER2 zur Entspannung des elektrischen Feldes erstreckt sich von der Gate-Diffusionsschicht 16 hin zur Seite der Source-Elektrode 14.
  • Die Verbindungshalbleitervorrichtung 1 enthält ferner eine erste amorphe Schicht AM1, die zwischen der ersten Schicht ER1 zur Entspannung des elektrischen Feldes und der Drain-Elektrode 18 vorgesehen ist und die seitliche Oberfläche der ersten Schicht ER1 zur Entspannung des elektrischen Feldes bedeckt. Die erste amorphe Schicht AM1 ist beispielsweise eine untere Schicht 111 (ein Beispiel der „ersten Schicht“ der vorliegenden Offenbarung), die das gleiche Material wie die P-Flügel-Schicht 11 enthält, und eine obere Schicht 121 (ein Beispiel der „zweiten Schicht“ der vorliegenden Offenbarung), die auf der unteren Schicht 111 vorgesehen ist und das gleiche Material wie die Deckschicht 12 enthält. Die untere Schicht 111 ist eine Schicht, in die Ionen von Störstellen in die P-Flügel-Schicht 11 implantiert sind und die durch Amorphisierung ausgebildet wird. Die obere Schicht 121 ist eine Schicht, in die Ionen von Störstellen in die Deckschicht 12 implantiert sind und die durch Amorphisierung gebildet wird. Der Raum zwischen der ersten Schicht ER1 zur Entspannung des elektrischen Feldes und der Drain-Elektrode 18 ist durch die erste amorphe Schicht AM1 getrennt.
  • Die Verbindungshalbleitervorrichtung 1 enthält ferner eine zweite amorphe Schicht AM2, die zwischen der zweiten Schicht ER2 zur Entspannung des elektrischen Feldes und der Source-Elektrode 14 vorgesehen ist und die seitliche Oberfläche der zweiten Schicht ER2 zur Entspannung des elektrischen Feldes bedeckt. Wie bei der ersten amorphen Schicht AM1 besteht die zweite amorphe Schicht AM2 beispielsweise ebenfalls aus einer unteren Schicht 111 und einer auf der unteren Schicht 111 vorgesehenen oberen Schicht 121. Der Raum zwischen der zweiten Schicht ER2 zur Entspannung des elektrischen Feldes und der Source-Elektrode 14 ist durch die zweite amorphe Schicht AM2 getrennt.
  • Die Verbindungshalbleitervorrichtung 1 enthält ferner einen auf dem laminierten Körper vorgesehenen ersten Zwischenschicht-Isolierungsfilm 15, einen auf dem ersten Zwischenschicht-Isolierungsfilm 15 vorgesehenen zweiten Zwischenschicht-Isolierungsfilm 20 und auf dem zweiten Zwischenschicht-Isolierungsfilm 20 vorgesehene Gate-Verdrahtungen GL. Eine Gate-Öffnung, in die die Gate-Elektrode 17 platziert ist, ist in dem ersten Zwischenschicht-Isolierungsfilm 15 und dem zweiten Zwischenschicht-Isolierungsfilm 20 vorgesehen. Die Gate-Verdrahtungen GL sind mit der in der Gate-Öffnung platzierten Gate-Elektrode 17 verbunden.
  • Die Verbindungshalbleitervorrichtung 1 enthält ferner einen auf dem zweiten Zwischenschicht-Isolierungsfilm 20 vorgesehenen dritten Zwischenschicht-Isolierungsfilm 24, auf dem dritten Zwischenschicht-Isolierungsfilm 24 vorgesehene Drain-Verdrahtungen DL und auf dem dritten Zwischenschicht-Isolierungsfilm 24 vorgesehene Source-Verdrahtungen SL. Eine Drain-Öffnung, in die die Drain-Elektrode 18 platziert ist, und eine Source-Öffnung, in die die Source-Elektrode 14 platziert ist, sind in dem ersten Zwischenschicht-Isolierungsfilm 15, dem zweiten Zwischenschicht-Isolierungsfilm 20 und dem dritten Zwischenschicht-Isolierungsfilm 24 vorgesehen. Die Drain-Verdrahtungen DL sind mit der in der Drain-Öffnung platzierten Drain-Elektrode 18 verbunden. Die Source-Verdrahtungen SL sind mit der in der Source-Öffnung platzierten Source-Elektrode 14 verbunden.
  • Wie in 3 veranschaulicht ist, kann die Verbindungshalbleitervorrichtung 1 einen ersten Randbereich MR1 enthalten, der zwischen der Drain-Elektrode 18 und der ersten amorphen Schicht AM1 vorgesehen und der ersten amorphen Schicht AM1 benachbart ist. Die Verbindungshalbleitervorrichtung 1 kann einen zweiten Randbereich MR2 enthalten, der zwischen der Source-Elektrode 14 und der zweiten amorphen Schicht AM2 vorgesehen und der zweiten amorphen Schicht AM2 benachbart ist. Der erste Randbereich MR1 hat eine mit der ersten Schicht ER1 zur Entspannung des elektrischen Feldes identische Struktur. Der zweite Randbereich MR2 hat eine mit der zweiten Schicht ER2 zur Entspannung des elektrischen Feldes identische Struktur. Beispielsweise weisen der erste Randbereich MR1 und der zweite Randbereich MR2 jeweils eine Schicht 11 mit niedrigem Widerstand und eine auf der Schicht 11 mit niedrigem Widerstand vorgesehene Deckschicht 12 auf.
  • Das vorherige Sicherstellen eines Raums zum Vorsehen des ersten Randbereichs MR1 verhindert, dass die erste amorphe Schicht AM1 geätzt wird, selbst wenn es während der Ausbildung der Drain-Öffnung eine gewisse Variation bzw. Schwankung in der ausgebildeten Position oder dem Öffnungsdurchmesser der Drain-Öffnung gibt. In ähnlicher Weise verhindert die vorherige Sicherstellung eines Raums zum Vorsehen des zweiten Randbereichs MR2, dass die zweite amorphe Schicht AM2 geätzt wird, selbst wenn es während einer Ausbildung der Source-Öffnung eine gewisse Schwankung in der ausgebildeten Position oder dem Öffnungsdurchmesser der Source-Öffnung gibt.
  • (Spezifische Beispiele)
  • Als Nächstes werden Konfigurationen der Teile der Verbindungshalbleitervorrichtung 1 mit spezifischen Beispielen im Detail beschrieben.
  • (a) Substrat
  • Das Substrat 2 besteht aus einem halbisolierenden Verbindungshalbleitermaterial. Beispielsweise besteht das Substrat 2 aus einem Verbindungshalbleitermaterial der Gruppe III-V. Als das Substrat 2 wird ein halbisolierendes einkristallines GaAs-Substrat oder ein halbisolierendes InP-Substrat verwendet.
  • (b) Pufferschicht
  • Die Pufferschicht 3 besteht aus beispielsweise einer auf dem Substrat 2 epitaktisch gewachsenen Verbindungshalbleiterschicht. Die Pufferschicht 3 ist ein Verbindungshalbleiter, dessen Gitter mit dem Substrat 2 und der unteren Barrierenschicht BL1 günstig zusammenpasst. Wenn das Substrat 2 beispielsweise aus einem einkristallinen GaAs-Substrat besteht, wird als die Pufferschicht 3 eine epitaktisch gewachsene Schicht aus i-GaAs verwendet, die nicht mit Störstellen dotiert ist (i- bedeutet, dass sie nicht mit Störstellen dotiert ist; das Gleiche gilt im Folgenden).
  • (c) Untere Barrierenschicht
  • Das Gitter der unteren Barrierenschicht BL1 passt mit beispielsweise der Pufferschicht 3 und der oberen Kanalschicht 7 günstig zusammen und besteht aus einem Verbindungshalbleitermaterial der Gruppe III-V mit einer breiteren Bandlücke als jene eines die Kanalschicht 7 bildenden Verbindungshalbleitermaterials. Beispielsweise wird als die untere Barrierenschicht BL1 eine epitaktisch gewachsene Schicht aus einem AlGaAs-Mischkristall verwendet. Als ein Beispiel besteht die untere Barrierenschicht aus einem Al0,2Ga0,8As-Mischkristall mit einem Aluminium-(Al-)Zusammensetzungsverhältnis in den Elementen der Gruppe III von 0,2.
  • Die untere Barrierenschicht BL1 weist eine Trägerzufuhrschicht 5 auf, die mit Störstellen dotiert ist, die Träger bereitstellen bzw. zuführen. Als die Träger werden beispielsweise Elektronen genutzt. Die Trägerzufuhrschicht 5 vom N-Typ, die mit Störstellen vom N-Typ als Elektronen bereitstellende Störstellen dotiert ist, ist in einem Zwischenbereich in der Filmdickenrichtung der unteren Barrierenschicht BL1 vorgesehen. Als Störstelle vom N-Typ wird Silizium (S) verwendet.
  • Bereiche, die die Trägerzufuhrschicht 5 in der Filmdickenrichtung in der unteren Barrierenschicht BL1 sandwichartig umgeben, bilden die Schichten 4 und 6 mit hohem Widerstand. Die Schichten 4 und 6 mit hohem Widerstand sind nicht mit Störstellen dotiert oder sind mit einer Störstelle vom N-Typ oder P-Typ mit geringer Konzentration dotiert. Die Schichten 4 und 6 mit hohem Widerstand weisen vorzugsweise Störstellenkonzentrationen von 1×1017 Zahl/cm3 oder weniger und einen spezifischen Widerstand von 1×10-2 Ωcm oder größer auf.
  • Ein Beispiel einer spezifischen Konfiguration der unteren Barrierenschicht BL1 lautet wie folgt. Die untere Barrierenschicht BL1 umfasst eine Schicht 4 mit hohem Widerstand, eine Trägerzufuhrschicht 5 und eine Schicht 6 mit hohem Widerstand. Die Schicht 4 mit hohem Widerstand, die eine Filmdicke von etwa 200 nm hat und nicht mit Störstellen dotiert ist, ist auf der Seite der Pufferschicht 3 vorgesehen. Über der Schicht 4 mit hohem Widerstand ist die Trägerzufuhrschicht 5 gestapelt, die eine Filmdicke von 4 nm aufweist und etwa 1,6×1012 Zahl/cm2 Silizium (Si) enthält. Weiter ist über dieser Trägerzufuhrschicht 5 die Schicht 6 mit hohem Widerstand gestapelt, die eine Filmdicke von etwa 2 nm hat und nicht mit Störstellen dotiert ist.
  • (d) Kanalschicht
  • Die Kanalschicht 7 fungiert als Strompfad eines Transistors. Diese Kanalschicht 7 ist eine Schicht, in der Träger von der Trägerzufuhrschicht 5 der unteren Barrierenschicht BL1 und einer Trägerzufuhrschicht 9, die weiter unten erwähnt wird, der oberen Barrierenschicht BL2 akkumuliert werden. Die Kanalschicht 7 besteht aus einem Verbindungshalbleiter, der eine Heteroverbindung mit der unteren Barrierenschicht BL1 bildet, und dessen Gitter mit der unteren Barrierenschicht BL1 günstig zusammenpasst. Die Kanalschicht 7 wird unter Verwendung eines Verbindungshalbleiters mit einem Energieband auf der trägerführenden Seite im hetero-verbundenen Bereich mit der unteren Barrierenschicht BL1 gebildet, das näher zum intrinsischen Fermi-Niveau in der Kanalschicht als das Energieband auf der trägerführenden Seite in dem Verbindungshalbleitermaterial liegt, das den Grenzflächenbereich der unteren Barrierenschicht BL1 bildet. Die untere Barrierenschicht BL1 besteht aus einem Verbindungshalbleiter mit einem Energieband auf der trägerführenden Seite im verbundenen Bereich mit der Kanalschicht 7, das vom intrinsischen Fermi-Niveau in der Kanalschicht weiter weg ist als jenes der Kanalschicht 7.
  • Mit anderen Worten wird die Kanalschicht 7 unter Verwendung eines Verbindungshalbleiters mit einem Energieband auf der Majoritätsträger führenden Seite im hetero-verbundenen Bereich mit der unteren Barrierenschicht BL1 näher zum Energieband auf der Minoritätsträger führenden Seite als das Energieband auf der Majoritätsträger führenden Seite in dem den Grenzflächenbereich der unteren Barrierenschicht BL1 bildenden Verbindungshalbleitermaterial gebildet. Das intrinsische Fermi-Niveau in der Kanalschicht liegt in der Mitte zwischen der niedrigsten Energie des Leitungsbandes der Kanalschicht 7 (worauf hier im Folgenden als Leitungsbandenergie Ec verwiesen wird) und der höchsten Energie des Valenzbandes (worauf hier im Folgenden als Valenzbandenergie Ev verwiesen wird).
  • Wenn die Träger Elektronen sind, ist das Energieband auf der trägerführenden Seite ein Leitungsband. Folglich wird die Kanalschicht 7 unter Verwendung eines Verbindungshalbleitermaterials der Gruppe III-V mit zumindest einer niedrigeren Leitungsbandenergie Ec als ein die untere Barrierenschicht BL1 bildendes Verbindungshalbleitermaterial im verbundenen Bereich mit der unteren Barrierenschicht BL1 gebildet. In diesem Fall sollte die Kanalschicht 7 eine größere Differenz in der Leitungsbandenergie Ec zur unteren Barrierenschicht BL1 im verbundenen Bereich mit der unteren Barrierenschicht BL1 aufweisen.
  • Wenn indes die Träger Löcher sind, ist das Energieband der trägerführenden Seite ein Valenzband. Folglich wird die Kanalschicht 7 unter Verwendung eines Verbindungshalbleitermaterials mit zumindest einer höheren Valenzbandenergie Ev als ein die untere Barrierenschicht BL1 bildendes Verbindungshalbleitermaterial im verbundenen Bereich mit der unteren Barrierenschicht BL1 gebildet. In diesem Fall sollte die Kanalschicht 7 eine größere Differenz in der Valenzbandenergie Ev zur unteren Barrierenschicht BL1 im verbundenen Bereich mit der unteren Barrierenschicht BL1 aufweisen. Obwohl im Folgenden ein Fall, in dem die Träger Elektronen sind, als ein Beispiel beschrieben wird, sollte, wenn die Träger Löcher sind, stattdessen der umgekehrte Leitfähigkeitstyp verwendet werden, um die Störstellen und das Energieband zu beschreiben.
  • Im Allgemeinen sollte das Gitter der Kanalschicht 7 mit der unteren Barrierenschicht BL1 günstig zusammenpassen und sie aus einem Verbindungshalbleitermaterial der Gruppe III-V mit einer schmaleren Bandlücke als jene eines die untere Barrierenschicht BL1 bildenden Verbindungshalbleitermaterials bestehen. Die Kanalschicht 7 sollte eine größere Differenz in der Bandlücke zur unteren Barrierenschicht BL1 aufweisen.
  • Die Kanalschicht 7 besteht beispielsweise aus einem InGaAs-Mischkristall, wenn die untere Barrierenschicht BL1 aus einem Al0,2Ga0,8As-Mischkristall besteht. In diesem Fall kann, da das Zusammensetzungsverhältnis von Indium (In) größer ist, die Bandlücke im InGaAs-Mischkristall schmaler sein und kann die Differenz in der Leitungsbandenergie Ec zur unteren Barrierenschicht BL1, die aus einem AlGaAs-Mischkristall besteht, größer sein. Daher kann der die Kanalschicht 7 bildende InGaAs-Mischkristall ein Zusammensetzungsverhältnis von Indium (In) in den Elementen der Gruppe III von 0,1 oder größer aufweisen.
  • Die Kanalschicht 7 kann aus einem In0,2Ga0,8As-Mischkristall mit einem Indium-(In-)Zusammensetzungsverhältnis in den Elementen der Gruppe III von 0,2 bestehen. Dies ermöglicht, dass die Kanalschicht 7 die Fähigkeit zur Gitteranpassung an die untere Barrierenschicht BL1 sicherstellt und eine ausreichende Differenz in der Leitungsbandenergie Ec erzielt.
  • Die Kanalschicht 7 kann eine u-InGaAs-Mischkristallschicht sein, die nicht mit Störstellen dotiert ist. Dies ermöglicht, die Störstellenstreuung von Trägern in der Kanalschicht 7 zu unterdrücken und eine Trägerbewegung mit hoher Beweglichkeit zu erzielen.
  • Die Kanalschicht 7 kann eine mit einer Filmdicke von 15 nm oder weniger ausgebildete, epitaktisch gewachsene Schicht sein. Dies ermöglicht die Bereitstellung einer Kanalschicht 7 mit gesicherter Kristallinität und ausgezeichneter Trägerführungsfähigkeit.
  • (e) Obere Barrierenschicht
  • Das Gitter der oberen Barrierenschicht BL2 passt mit der Kanalschicht 7 günstig zusammen. Die obere Barrierenschicht BL2 wird unter Verwendung eines Verbindungshalbleiters mit einem Energieband auf der trägerführenden Seite weiter weg vom intrinsischen Fermi-Niveau in der Kanalschicht als jenes des die Kanalschicht 7 bildenden Verbindungshalbleiters im verbundenen Teil mit der Kanalschicht 7 gebildet. Das heißt, die oberen Barrierenschicht BL2 wird unter Verwendung eines Verbindungshalbleiters mit einem Energieband auf der Majoritätsträger führenden Seite weiter weg vom intrinsischen Fermi-Niveau in der Kanalschicht als jenes des die Kanalschicht 7 bildenden Verbindungshalbleiters im verbundenen Bereich mit der Kanalschicht 7 gebildet. Wenn die Träger Elektronen sind, wird die obere Barrierenschicht BL2 unter Verwendung eines Verbindungshalbleitermaterials der Gruppe III-V mit einer höheren Leitungsbandenergie Ec als ein die Kanalschicht 7 bildendes Verbindungshalbleitermaterial gebildet. Die obere Barrierenschicht BL2 sollte eine größere Differenz in der Leitungsbandenergie Ec zur Kanalschicht 7 im verbundenen Bereich mit der Kanalschicht 7 aufweisen.
  • Die obere Barrierenschicht BL2 besteht beispielsweise aus einem AlGaAs-Mischkristall mit einer breiteren Bandlücke als jene eines InGaAs-Mischkristalls, wenn die Kanalschicht 7 aus einem InGaAs-Mischkristall besteht. In diesem Fall ermöglicht die Beibehaltung des Zusammensetzungsverhältnisses von Aluminium (Al), dass verhindert wird, dass der sogenannte Source-Widerstand zunimmt. Die Unterdrückung der Diffusionsrate von Störstellen während einer Ausbildung der Gate-Diffusionsschicht 16 kann die Steuerbarkeit sicherstellen. Unter diesem Gesichtspunkt kann der die obere Barrierenschicht BL2 bildende AlGaAs-Mischkristall ein Zusammensetzungsverhältnis von Aluminium (Al) in den Elementen der Gruppe III von 0,25 oder weniger aufweisen.
  • Die obere Barrierenschicht BL2 weist eine Trägerzufuhrschicht 9 auf, die mit Störstellen dotiert ist, die Träger bereitstellen. Beispielsweise ist die Trägerzufuhrschicht 9 vom N-Typ, die mit Silizium (Si) als Störstelle vom N-Typ dotiert ist, die Elektronen bereitstellt, mit einer Dicke von etwa 4 nm in einem Zwischenbereich in der Filmdickenrichtung der oberen Barrierenschicht BL2 vorgesehen.
  • Bereiche, die die Trägerzufuhrschicht 9 in der Filmdickenrichtung in der oberen Barrierenschicht BL2 sandwichartig umgeben, bilden die Schichten 8 und 10 mit hohem Widerstand. Die Schichten 8 und 10 mit hohem Widerstand sind nicht mit Störstellen dotiert oder sind mit Störstellen niedriger Konzentration dotiert. Wenn die Schichten 8 und 10 mit hohem Widerstand mit Störstellen dotiert sind, ist die Schicht 8 mit hohem Widerstand auf der Seite der Kanalschicht 7 mit einer Störstelle vom N-Typ oder einer Störstelle vom P-Typ dotiert. Im Gegensatz dazu ist eine Schicht 10 mit hohem Widerstand auf der der Kanalschicht 7 entgegengesetzten Seite, das heißt der Oberflächenseite der oberen Barrierenschicht BL2, mit einer Störstelle vom N-Typ dotiert. Die Schichten 8 und 10 mit hohem Widerstand weisen vorzugsweise Störstellenkonzentrationen von 1×1017 Zahl/cm3 oder weniger und spezifische Widerstände von 1 ×10-2 Ωcm oder größer auf.
  • Die Gate-Diffusionsschicht 16 und die P-Flügel-Schicht 11 sind auf der Oberflächenseite der oberen Barrierenschicht BL2 vorgesehen. Die Gate-Diffusionsschicht 16 und die P-Flügel-Schicht 11 sind auf der der Kanalschicht 7 entgegengesetzten Seite in der oberen Barrierenschicht BL2 vorgesehen. Die Gate-Diffusionsschicht 16 ist zwischen der Source-Elektrode 14 und der Drain-Elektrode 18 in der horizontalen Richtung (zum Beispiel der Links-Rechts-Richtung in 3) orthogonal zur Filmdickenrichtung vorgesehen. Die P-Flügel-Schichten 11 sind in Bereichen zwischen der Gate-Diffusionsschicht 16 und der Source-Elektrode 14 und zwischen der Gate-Diffusionsschicht 16 und der Drain-Elektrode 18 vorgesehen.
  • Ein Beispiel einer spezifischen Struktur der oberen Barrierenschicht BL2 lautet wie folgt. Die obere Barrierenschicht BL2 umfasst eine Schicht 8 mit hohem Widerstand, eine Trägerzufuhrschicht 9 und eine Schicht 10 mit hohem Widerstand. Der Bereich der unteren Seite der Gate-Diffusionsschicht 16 und eine ohmsche Metallschicht 13 sind in der Schicht 10 mit hohem Widerstand vorgesehen.
  • Die Schicht 8 mit hohem Widerstand, die eine Filmdicke von etwa 2 nm aufweist und nicht mit Störstellen dotiert ist, ist auf der Seite der Kanalschicht 7 vorgesehen. Über der Schicht 8 mit hohem Widerstand ist die Trägerzufuhrschicht 9 gestapelt, die eine Filmdicke von 4 nm aufweist und mit etwa 1,6×1012 Zahl/cm2 Silizium (Si) dotiert ist. Über dieser Trägerzufuhrschicht 9 ist weiter die Schicht 10 mit hohem Widerstand gestapelt, die eine Filmdicke von etwa 100 nm hat und nicht mit Störstellen dotiert ist. Auf dem oberen Teil der Schicht 10 mit hohem Widerstand sind die P-Flügel-Schicht 11 mit einer Filmdicke von etwa 30 nm und die Deckschicht 12 in dieser Reihenfolge gestapelt. Dann ist die Gate-Diffusionsschicht 16 in einer Tiefe vorgesehen, die sich von der Oberfläche der Deckschicht 12 so durch die P-Flügel-Schicht 11 erstreckt, dass sie die Schicht 10 mit hohem Widerstand erreicht.
  • Wenn die Kanalschicht 7 aus einem InGaAs-Mischkristall besteht, ist die obere Barrierenschicht BL2 nicht auf eine beschränkt, die aus einem AlGaAs-Mischkristall besteht, und kann aus einem In(AlGa)AsP-Mischkristall, einem Verbindungshalbleiter der Gruppe III-V, bestehen. Dies ermöglicht eine Erhöhung des In-Zusammensetzungsverhältnisses in der aus einem InGaAs-Mischkristall bestehenden Kanalschicht 7 und eine Erhöhung der Trägerbeweglichkeit in der Kanalschicht 7.
  • (e1) Gate-Diffusionsschicht
  • Die Gate-Diffusionsschicht 16 ist auf der Seite, die näher zur Oberfläche als die Trägerzufuhrschicht 9 liegt, in der oberen Barrierenschicht BL2 vorgesehen. Die Gate-Diffusionsschicht 16 ist mit einem Intervall bzw. Abstand zur Trägerzufuhrschicht 9 vorgesehen. Die Gate-Diffusionsschicht 16 ist mit einer Störstelle eines umgekehrten Leitfähigkeitstyps gegenüber dem in der Kanalschicht 7 fließenden Träger dotiert und so ausgebildet, dass sie einen niedrigeren Widerstand als die umgebende Schicht 10 mit hohem Widerstand aufweist. Wenn die Träger Elektronen sind, lässt man eine Störstelle vom P-Typ in der Gate-Diffusionsschicht 16 diffundieren.
  • Die Werte der Dicke (Tiefe) und der Konzentration von Störstellen vom P-Typ der Gate-Diffusionsschicht 16 hängen von der Schwellenspannung eines Transistors ab. Die Schwellenspannung nimmt zu, wenn man die Gate-Diffusionsschicht 16 dicker macht oder die Konzentration von Störstellen vom P-Typ erhöht. Im Gegensatz dazu nimmt die Schwellenspannung ab, wenn man die Gate-Diffusionsschicht 16 dünner macht oder die Konzentration von Störstellen vom P-Typ verringert.
  • Die Gate-Diffusionsschicht 16 kann 1×1018 Zahl/cm3 oder mehr Störstellen vom P-Typ enthalten und enthält als Beispiel etwa 1×1019 Zahl/cm3 Störstellen vom P-Typ. Kohlenstoff (C), Zink (Zn) oder Magnesium (Mg) wird als die Störstelle vom P-Typ in der von einem In(AlGa)AsP-Mischkristall gebildeten oberen Barrierenschicht BL2 verwendet. Diese Störstellen werden je nach Ausbildungsverfahren der Gate-Diffusionsschicht 16 geeignet ausgewählt und verwendet.
  • (f) Schicht zur Entspannung des elektrischen Feldes
  • Die Verbindungshalbleitervorrichtung 1 enthält die erste Schicht ER1 zur Entspannung des elektrischen Feldes und die zweite Schicht ER2 zur Entspannung des elektrischen Feldes, um den Druckwiderstand eines Transistors zu erhöhen. Die erste Schicht ER1 zur Entspannung des elektrischen Feldes und die zweite Schicht ER2 zur Entspannung des elektrischen Feldes weisen jeweils die P-Flügel-Schicht 11 und die Deckschicht 12 auf. Man beachte, dass in der vorliegenden Beschreibung die obere Barrierenschicht BL2 getrennt von der ersten Schicht ER1 zur Entspannung des elektrischen Feldes und der zweiten Schicht ER2 zur Entspannung des elektrischen Feldes beschrieben wird, man aber davon ausgehen bzw. unterstellen kann, dass die erste Schicht ER1 zur Entspannung des elektrischen Feldes und die zweite Schicht ER2 zur Entspannung des elektrischen Feldes in der oberen Barrierenschicht BL2 enthalten sind.
  • (f1) P-Flügel-Schicht
  • Die P-Flügel-Schicht 11 ist auf der Schicht 10 mit hohem Widerstand vorgesehen. Die P-Flügel-Schicht 11 besteht aus dem gleichen Halbleitermaterial wie die Schicht 10 mit hohem Widerstand. Wenn beispielsweise die Schicht 10 mit hohem Widerstand aus einem AlGaAs-Mischkristall besteht, besteht die P-Flügel-Schicht 11 aus dem AlGaAs-Mischkristall. Die P-Flügel-Schicht 11 kann aus einem Halbleitermaterial bestehen, das von jenem der Schicht 10 mit hohem Widerstand verschieden ist, solange es ein Verbindungshalbleiter ist, dessen Gitter mit der Schicht 10 mit hohem Widerstand günstig zusammenpasst. Die P-Flügel-Schicht 11 ist durch die Dicke der Schicht 10 mit hohem Widerstand mit einem Abstand zur Trägerzufuhrschicht 9 vorgesehen. Der Abstand zwischen der Trägerzufuhrschicht 9 und der P-Flügel-Schicht 11 ist größer als der Abstand zwischen der Trägerzufuhrschicht 9 und der Gate-Diffusionsschicht 16. Die P-Flügel-Schicht 11 erstreckt sich von der Gate-Diffusionsschicht 16 hin zu sowohl der Seite der Source-Elektrode 14 als auch der Seite der Drain-Elektrode 18.
  • Die P-Flügel-Schicht 11 ist ein Bereich vom P-Typ, der mit einer Störstelle eines umgekehrten Leitfähigkeitstyp gegenüber den in der Kanalschicht 7 fließenden Trägern dotiert ist. Die P-Flügel-Schicht 11 hat eine geringere Menge an elektrischer Ladung vom P-Typ innerhalb des gesamten Bereichs als die Gate-Diffusionsschicht 16. Die Menge an elektrischer Ladung vom P-Typ in der P-Flügel-Schicht 11 ist so, dass die Löcher in der P-Flügel-Schicht 11 während des Aus-Betriebs abgereichert bzw. verarmt werden, wenn eine negative Spannung an die Gate-Elektrode 17 angelegt wird. Darüber hinaus ist die Menge an elektrischer Ladung vom P-Typ pro Längeneinheit (horizontale Längeneinheit in den Zeichnungen) in der P-Flügel-Schicht 11 vorzugsweise geringer als jene in der Gate-Diffusionsschicht 16. Dies ermöglicht, dass die Menge an elektrischer Ladung vom P-Typ in der P-Flügel-Schicht 11 verglichen mit der Gate-Diffusionsschicht 16 weiter verringert wird, selbst wenn die horizontale Länge der P-Flügel-Schicht 11 extrem groß ist.
  • Die P-Flügel-Schicht 11 ist so ausgebildet, dass deren Filmdicke dünner als jene der Gate-Diffusionsschicht 16, das heißt dünner als jene der Gate-Diffusionsschicht 16 ist. Dadurch bleibt die Menge an elektrischer Ladung vom P-Typ in der P-Flügel-Schicht 11 geringer als jene der Gate-Diffusionsschicht 16. In diesem Fall kann beispielsweise die P-Flügel-Schicht 11 etwa 1×1018 Zahl/cm3 Störstellen vom P-Typ und als ein Beispiel etwa 1×1018 Zahl/cm3 enthalten. Die P-Flügel-Schicht 11 kann so ausgebildet sein, dass sie eine Konzentration von Störstellen vom P-Typ aufweist, die niedriger als jene in der Gate-Diffusionsschicht 16 ist, und in einer gleich großen Tiefe wie jene der Gate-Diffusionsschicht 16 liegt, das heißt eine gleich große Filmdicke wie jene der Gate-Diffusionsschicht 16 aufweist. Zumindest eines oder mehrere der Elemente Kohlenstoff (C), Zink (Zn) und Magnesium (Mg) werden als in der P-Flügel-Schicht 11 dotierte Störstelle vom P-Typ verwendet. Diese Störstellen werden je nach dem Ausbildungsverfahren der P-Flügel-Schicht 11 gegebenenfalls geeignet ausgewählt und verwendet.
  • (f2) Deckschicht
  • Die Deckschicht 12 ist in einer auf der P-Flügel-Schicht 11 gestapelten Form ausgebildet. Die Deckschicht 12 kann eine dünne Filmdicke aufweisen. Die Deckschicht 12 besteht aus dem gleichen Halbleitermaterial wie die P-Flügel-Schicht 11. Die Deckschicht 12 kann aus einem gegenüber jenem der P-Flügel-Schicht 11 verschiedenen Halbleitermaterial bestehen, solange es ein Verbindungshalbleiter ist, dessen Gitter mit der P-Flügel-Schicht 11 günstig zusammenpasst. Die Deckschicht 12 kann mit Störstellen dotiert sein oder nicht dotiert sein, und, falls sie dotiert ist, kann die Deckschicht 12 mit entweder einer Störstelle vom P-Typ oder einer Störstelle vom N-Typ dotiert sein. Beispielsweise besteht die Deckschicht 12 aus AlGaAs mit einer Dicke von 50 nm und ist nicht mit Störstellen dotiert. Die Deckschicht 12 kann aus GaAs mit einer Dicke von 40 nm bestehen und mit Si als Störstelle vom N-Typ dotiert sein.
  • (g) Amorphe Schicht
  • Die erste amorphe Schicht AM1 ist zwischen der Gate-Diffusionsschicht 16 und der Drain-Elektrode 18 vorgesehen. Die zweite amorphe Schicht AM2 ist zwischen der Gate-Diffusionsschicht 16 und der Source-Elektrode 14 vorgesehen. Die erste amorphe Schicht AM1 und die zweite amorphe Schicht AM2 werden jeweils erhalten, indem Ionen einer Störstelle wie etwa Bor unter Verwendung einer Resiststruktur als Maske implantiert werden, um die Kristallstruktur des die Deckschicht 12 und die P-Flügel-Schicht 11 umfassenden geschichteten Films zum Amorphisieren zu brechen. Bor oder dergleichen können als Beispiele der Störstellen für eine Ionenimplantation genannt werden.
  • (h) Zwischenschicht-Isolierungsfilm
  • Der erste Zwischenschicht-Isolierungsfilm 15 und der zweite Zwischenschicht-Isolierungsfilm 20 sind in einem Zustand vorgesehen, in dem sie die gesamte Oberfläche der oberen Barrierenschicht BL2 und der Deckschicht 12 bedecken. Der erste Zwischenschicht-Isolierungsfilm 15 und der zweite Zwischenschicht-Isolierungsfilm 20 haben isolierende Eigenschaften in Bezug auf die die obere Barrierenschicht BL2 und die Deckschicht 12 bildenden Verbindungshalbleiter. Der erste Zwischenschicht-Isolierungsfilm 15 und der zweite Zwischenschicht-Isolierungsfilm 20 bestehen jeweils aus Siliziumnitrid (Si3N4). Die Dicke des geschichteten Films, der den ersten Zwischenschicht-Isolierungsfilm 15 und den zweiten Zwischenschicht-Isolierungsfilm 20 umfasst, beträgt zum Beispiel 200 nm. Eine Source-Öffnung und eine Drain-Öffnung sind in dem ersten Zwischenschicht-Isolierungsfilm 15 und dem zweiten Zwischenschicht-Isolierungsfilm 20 vorgesehen. Eine Gate-Öffnung zum Freilegen der Oberfläche der Gate-Diffusionsschicht 16 ist zwischen der Source-Öffnung und der Drain-Öffnung in dem ersten Zwischenschicht-Isolierungsfilm 15 und dem zweiten Zwischenschicht-Isolierungsfilm 20 vorgesehen. Die Source-Öffnung, die Drain-Öffnung und die Gate-Öffnung sind unabhängige, voneinander getrennte Öffnungen.
  • (i) Source-Elektrode, Drain-Elektrode
  • Die Source-Elektrode 14 und die Drain-Elektrode 18 sind über die Source-Öffnung und die Drain-Öffnung mit der in der Schicht 10 mit hohem Widerstand der oberen Barrierenschicht BL2 vorgesehenen ohmschen Metallschicht 13 ohmsch verbunden. Die ohmsche Metallschicht 13 wird gebildet, indem von der Seite der Schicht 10 mit hohem Widerstand aus Gold (Au), Germanium (Ge), Nickel (Ni) und Gold (Au) in dieser Reihenfolge nacheinander gestapelt werden und die gestapelten Filme mit der Basisschicht 10 mit hohem Widerstand legiert werden. Die Source-Elektrode 14 und die Drain-Elektrode 18 bestehen aus der oberen Schicht Gold (Au) von den gestapelten Metallfilmen. Die jeweiligen Filmdicken der Source-Elektrode 14 und der Drain-Elektrode 18 betragen beispielsweise 1000 nm.
  • (j) Gate-Elektrode
  • Die Gate-Elektrode 17 ist am oberen Teil der Gate-Diffusionsschicht 16 vorgesehen. Die Gate-Elektrode 17 ist in einem Zustand vorgesehen, in dem sie die Gate-Öffnung füllt, und ist mit der Gate-Diffusionsschicht 16 am Boden der Gate-Öffnung verbunden. Die Gate-Elektrode 17 besteht aus einem Film, in dem von der Seite des Substrats 2 aus Nickel (Ni) und Gold (Au) sequentiell gestapelt sind.
  • (Verfahren zum Herstellen einer Verbindungshalbleitervorrichtung)
  • Ein Verfahren zum Herstellen der Verbindungshalbleitervorrichtung 1 gemäß der ersten Ausführungsform der vorliegenden Offenbarung wird als Nächstes beschrieben. Die Verbindungshalbleitervorrichtung 1 wird unter Verwendung verschiedener Arten von Vorrichtungen wie etwa einer Filmabscheidungsvorrichtung (einschließlich Vorrichtungen für epitaktisches Wachstum, Vorrichtungen für chemische Gasphasenabscheidung (CVD), Öfen zur thermischen Oxidation, Sputter-Vorrichtungen und Vorrichtungen zur Resistauftragung), Belichtungsvorrichtungen, Ionenimplantationsvorrichtungen, Ausheilvorrichtungen, Ätzvorrichtungen und Vorrichtungen zum chemisch-mechanischen Polieren (CMP) hergestellt. Im Folgenden wird auf diese Vorrichtungen zusammenfassend als Herstellungseinrichtung verwiesen.
  • 4A bis 4J sind Querschnittsansichten, die ein Verfahren zum Herstellen der Verbindungshalbleitervorrichtung 1 gemäß der ersten Ausführungsform der vorliegenden Offenbarung in der Reihenfolge der Schritte veranschaulichen. In 4A lässt die Herstellungseinrichtung eine u-GaAs-Schicht, eine nicht dotierte GaAs-Schicht, die nicht mit Störstellen dotiert ist, auf einem Substrat 2 aus GaAs epitaktisch wachsen, um die Pufferschicht 3 auszubilden.
  • Als Nächstes lässt die Herstellungseinrichtung zum Beispiel eine AlGaAs-(Al0,2Ga0,8As-Mischkristall-) Schicht auf der Pufferschicht 3 epitaktisch wachsen, um die untere Barrierenschicht BL1 auszubilden. Zu dieser Zeit lässt die Produktionsvorrichtung beispielsweise die Schicht 4 mit hohem Widerstand aus einer nicht mit Störstellen dotierten u-AlGaAs-Schicht, die Trägerzufuhrschicht 5 aus einer mit Silizium (Si) dotierten AlGaAs-Schicht vom N-Typ und die Schicht 6 mit hohem Widerstand aus einer nicht mit Störstellen dotierten u-AlGaAs-Schicht epitaktisch wachsen. Dies schafft die mit einer Trägerzufuhrschicht 5 vom N-Typ in der Mitte der Filmdickenrichtung versehene untere Barrierenschicht BL1.
  • Als Nächstes bildet die Herstellungseinrichtung die Kanalschicht 7, indem sie beispielsweise eine nicht mit Störstellen dotierte u-InGaAs-Schicht auf der unteren Barrierenschicht BL1 epitaktisch wachsen lässt.
  • Die Herstellungseinrichtung lässt als Nächstes auf der Kanalschicht 7 beispielsweise eine AlGaAs- (Al0,2Ga0,8As-Mischkristall-)Schicht epitaktisch wachsen, um die obere Barrierenschicht BL2 auszubilden. Zu dieser Zeit lässt die Herstellungseinrichtung die Schicht 8 mit hohem Widerstand aus einer nicht mit Störstellen dotierten u-AlGaAs-Schicht, die Trägerzufuhrschicht 9 aus einer mit Silizium (Si) dotierten AlGaAs-Schicht vom N-Typ, die Schicht 10 mit hohem Widerstand aus einer mit Silizium (Si) dotierten AlGaAs-Schicht vom N-Typ, eine Schicht 11 mit niedrigem Widerstand aus einer mit Kohlenstoff (C) dotierten AlGaAs-Schicht vom P-Typ und die Deckschicht 12 aus einer nicht mit Störstellen dotierten u-AlGaAs-Schicht epitaktisch wachsen.
  • Wie in 4B veranschaulicht ist, bildet als Nächstes die Herstellungseinrichtung einen Isolierungsfilm 31 aus Siliziumnitrid (Si3N4) auf der Deckschicht 12 mittels beispielsweise eines Verfahrens zur chemischen Gasphasenabscheidung (CVD). Wie in 4C veranschaulicht ist, bildet danach die Herstellungseinrichtung eine Öffnung H11 zum Freilegen der Deckschicht 12 aus, indem der Isolierungsfilm 31 teilweise geätzt wird. Als Nächstes bringt die Herstellungseinrichtung unter Verwendung des Isolierungsfilms 31 mit der Öffnung H11 als Maske Störstellen vom P-Typ in die Deckschicht 12, die Schicht 11 mit niedrigem Widerstand und die Schicht 10 mit hohem Widerstand ein. Die Herstellungseinrichtung bildet auf diese Weise eine Gate-Diffusionsschicht 16 in der oberen Barrierenschicht BL2 aus. In diesem Schritt lässt die Herstellungseinrichtung Zink (Zn), eine Störstelle vom P-Typ, in einer Tiefe diffundieren, die die Tiefe der Schicht 11 mit niedrigem Widerstand übersteigt und die Trägerzufuhrschicht 9 nicht erreicht, um die Gate-Diffusionsschicht 16 auszubilden. Zink (Zn) lässt man mittels Gasphasendiffusion unter Verwendung eines Zinkverbindungsgases bei einer Temperatur von beispielsweise etwa 600°C diffundieren. Die Gate-Diffusionsschicht 16 wird mittels Selbstausrichtung im unteren Teil der Öffnung H11 ausgebildet, und ein Zustand, in dem sich die Schichten 11 mit niedrigem Widerstand auf beiden Seiten der Gate-Diffusionsschicht 16 erstrecken, wird geschaffen.
  • Wie in 4D veranschaulicht ist, bildet als Nächstes die Herstellungseinrichtung eine Resiststruktur RP auf der oberen Barrierenschicht BL2 und der Deckschicht 12 aus, worauf die Gate-Diffusionsschicht 16 ausgebildet ist. Die Resiststruktur RP hat eine Form, die oberhalb des Bereichs geöffnet ist, in dem die erste amorphe Schicht AM1 und die zweite amorphe Schicht AM2 (siehe 3) gebildet werden, und die anderen Bereiche abdeckt.
  • Als Nächstes führt die Herstellungseinrichtung unter Verwendung der Resistmaske RP als Maske eine Ionenimplantation der Störstelle (zum Beispiel Bor) durch den Isolierungsfilm 31 in die Deckschicht 12 und die Schicht 11 mit niedrigem Widerstand durch. Wie in 4E veranschaulicht ist, amorphisiert auf diese Weise die Herstellungseinrichtung teilweise die Deckschicht 12 und die Schicht 11 mit niedrigem Widerstand, um die erste amorphe Schicht AM1 und die zweite amorphe Schicht AM2 auszubilden. Die als Ionen zu implantierende Störstelle ist vorzugsweise eine inaktive Störstelle, die in der Schicht 11 mit niedrigem Widerstand und der Deckschicht 12 keine Leitfähigkeit zeigt, wie etwa Bor. Dies macht es möglich, die Fluktuation bzw. Schwankung der Akzeptorkonzentration oder der Donatorkonzentration aufgrund der Amorphisierung zu verhindern.
  • Die Tiefe der Ionenimplantation wird vorzugsweise auf eine Tiefe eingestellt, die ausreicht, um die Schicht 11 mit niedrigem Widerstand zu amorphisieren, und Bor nicht die Kanalschicht 7 erreichen zu lassen. Dies macht es möglich, zu verhindern, dass Ionen die Kanalschicht 7 erreichen, und daher kann die Verschlechterung der Elementeigenschaften wie etwa die Schwankung im Durchlasswiderstand aufgrund der Amorphisierung verhindert werden.
  • Wie in 1 veranschaulicht ist, sind die erste amorphe Schicht AM1 und die zweite amorphe Schicht AM2 jeweils in Form von Inseln ausgebildet. Danach entfernt die Herstellungseinrichtung die Resiststruktur RP, wie in 4E veranschaulicht ist.
  • Wie in 4F veranschaulicht ist, bildet als Nächstes die Herstellungseinrichtung einen unteren Teil 17A der Gate-Elektrode 17 auf der Gate-Diffusionsschicht 16 aus. Der untere Teil 17A hat eine Form zum Füllen der Öffnung H11. Zu dieser Zeit führt die Herstellungseinrichtung mittels einer Maske eine Abscheidung von Titan (Ti), Platin (Pt) und Gold (Au) sequentiell durch, um den unteren Teil 17A der Gate-Elektrode zu strukturieren. Nach Ausbilden des unteren Teils 17A entfernt die Herstellungseinrichtung den Isolierungsfilm 31.
  • Wie in 4G veranschaulicht ist, bildet danach die Herstellungseinrichtung mittels beispielsweise eines CVD-Verfahrens einen ersten Zwischenschicht-Isolierungsfilm 15 aus Siliziumnitrid (Si3N4) auf der Deckschicht 12. Der untere Teil 17A der Gate-Elektrode wird mit dem ersten Zwischenschicht-Isolierungsfilm 15 bedeckt. Wie in 4H veranschaulicht ist, bildet danach die Herstellungseinrichtung eine Öffnung H12 zum Freilegen der Schicht 10 mit hohem Widerstand aus, indem der erste Zwischenschicht-Isolierungsfilm 15, die Deckschicht 12 und die Schicht 11 mit niedrigem Widerstand teilweise geätzt werden. Die Herstellungseinrichtung bildet eine Öffnung H12 zwischen der ersten amorphen Schicht AM1 und der zweiten amorphen Schicht AM2, die einander benachbart sind, aus. Die Schicht (P-Flügel-Schicht) 11 mit niedrigem Widerstand hat eine in 1 und 3 veranschaulichte Form, nachdem die Öffnung H12 ausgebildet ist.
  • Als Nächstes bildet die Herstellungseinrichtung eine ohmsche Metallschicht 13 in der Schicht 10 mit hohem Widerstand aus, die am unteren Teil der Öffnung H12 freigelegt ist. Zu dieser Zeit scheidet die Herstellungseinrichtung Gold-Germanium (AuGe) und Nickel (Ni) sequentiell ab und strukturiert sie und führt eine Wärmebehandlung bei beispielsweise 400°C durch, um eine ohmsche Metallschicht 13 auszubilden.
  • Wie in 4I veranschaulicht ist, bildet die Herstellungseinrichtung einen zweiten Zwischenschicht-Isolierungsfilm 20 aus Siliziumnitrid (Si3N4) auf dem ersten Zwischenschicht-Isolierungsfilm 15 mittels beispielsweise eines CVD-Verfahrens aus. Die im ersten Zwischenschicht-Isolierungsfilm 15 vorgesehene Öffnung H12 wird mit dem zweiten Zwischenschicht-Isolierungsfilm 20 gefüllt. Danach glättet die Herstellungseinrichtung die obere Oberfläche des zweiten Zwischenschicht-Isolierungsfilms 20 mittels beispielsweise eines CMP-Verfahrens. Die Herstellungseinrichtung ätzt danach teilweise den zweiten Zwischenschicht-Isolierungsfilm 20, um die Source-Öffnung und die Drain-Öffnung auf der ohmschen Metallschicht 13 auszubilden und eine Gate-Öffnung auf dem unteren Teil 17A der Gate-Elektrode auszubilden. Die ohmsche Metallschicht 13 wird an jedem Boden der Source-Öffnung und der Drain-Öffnung freigelegt. Der untere Teil 17A der Gate-Elektrode liegt am Boden der Gate-Öffnung frei.
  • Als Nächstes scheidet die Herstellungseinrichtung beispielsweise Gold (Au) ab und strukturiert dieses. Auf diese Weise bildet, wie in 4J veranschaulicht ist, die Herstellungseinrichtung die Source-Elektrode 14 in der Source-Öffnung, die Drain-Elektrode 18 in der Drain-Öffnung und den oberen Teil 17B der Gate-Elektrode in der Gate-Öffnung aus. Danach bildet die Herstellungseinrichtung die Gate-Verdrahtungen GL, einen dritten Zwischenschicht-Isolierungsfilm 24, Source-Verdrahtungen SL und Drain-Verdrahtungen DL. Die in 1 bis 3 veranschaulichte Verbindungshalbleitervorrichtung 1 wird durch die obigen Schritte fertiggestellt.
  • (Effekte der Ausführungsformen)
  • Wie oben beschrieben wurde, umfasst die Verbindungshalbleitereinrichtung 1 gemäß der ersten Ausführungsform der vorliegenden Offenbarung einen laminierten Körper, der aus einem Verbindungshalbleiter besteht und eine Kanalschicht 7 enthält, in der Träger vom N-Typ (das heißt Elektronen) fließen; eine Source-Elektrode 14, die auf einer Seite einer oberen Oberfläche des laminierten Körpers vorgesehen; eine Gate-Elektrode 17, die auf der Seite der oberen Oberfläche des laminierten Körpers vorgesehen ist; und eine Drain-Elektrode 18, die auf der Seite der oberen Oberfläche des laminierten Körpers vorgesehen ist. Der laminierte Körper enthält eine erste Gate-Diffusionsschicht 16 vom P-Typ, die an einer der Gate-Elektrode 17 gegenüberliegenden Position vorgesehen und mit der Gate-Elektrode 17 in Kontakt ist, eine erste Schicht ER1 zur Entspannung des elektrischen Feldes, die sich von der Gate-Diffusionsschicht 16 hin zur Seite der Drain-Elektrode 18 erstreckt und dafür konfiguriert ist, die Konzentration des elektrischen Feldes auf die Gate-Diffusionsschicht 16 abzubauen bzw. zu entspannen, und eine erste amorphe Schicht AM1, die eine erste seitliche Oberfläche ER1a bedeckt, die eine seitliche Oberfläche der ersten Schicht ER1 zur Entspannung des elektrischen Feldes ist und einer der Drain-Elektroden 18 zugewandt bzw. gegenüberliegt.
  • Dies ermöglicht der ersten amorphen Schicht AM1, zu verhindern, dass Wasserstoffionen und dergleichen mit kinetischer Energie, die aufgrund des Prozesses erzeugt werden, von der ersten seitlichen Oberfläche ER1a der ersten Schicht ER1 zur Entspannung des elektrischen Feldes aus in das Innere der ersten Schicht ER1 zur Entspannung des elektrischen Feldes implantiert werden, selbst wenn Wasserstoffionen aufgrund des Prozesses während der Ausbildung der Drain-Öffnung erzeugt werden. Die erste amorpher Schicht AM1 kann die Inaktivierung der Störstellen (zum Beispiel Kohlenstoff oder dergleichen) in der ersten Schicht ER1 zur Entspannung des elektrischen Feldes durch die obigen Wasserstoffionen oder dergleichen unterdrücken. Dies ermöglicht der Verbindungshalbleitervorrichtung 1, das Aktivierungsverhältnis von Störstellen in der ersten Schicht ER1 zur Entspannung des elektrischen Feldes zu stabilisieren und die Konzentration des elektrischen Feldes auf die Gate-Diffusionsschicht 16 mit hoher Zuverlässigkeit abzubauen bzw. zu entspannen. Dies ermöglicht der Verbindungshalbleitervorrichtung 1, die Verschlechterung von Elementeigenschaften (wie etwa eine Reduzierung des Druckwiderstands aufgrund der Konzentration des elektrischen Feldes auf die Gate-Diffusionsschicht 16) zu unterdrücken.
  • Der laminierte Körper enthält ferner eine zweite Schicht ER2 zur Entspannung des elektrischen Feldes, die sich von der Gate-Diffusionsschicht 16 hin zur Seite der Source-Elektrode 14 erstreckt und dafür konfiguriert ist, die Konzentration des elektrischen Feldes auf die Gate-Diffusionsschicht 16 abzubauen bzw. zu entspannen, und eine zweite amorphe Schicht AM2, die eine zweite seitliche Oberfläche ER2a bedeckt, die eine seitliche Oberfläche der zweiten Schicht ER2 zur Entspannung des elektrischen Feldes ist und der Source-Elektrode 14 gegenüberliegt.
  • Dies kann dazu führen, dass die zweite amorphe Schicht AM2 verhindert, dass erzeugte Wasserstoffionen oder dergleichen von der zweiten seitlichen Oberfläche ER2a der zweiten Schicht ER2 zur Entspannung des elektrischen Feldes aus in das Innere der zweiten Schicht ER2 zur Entspannung des elektrischen Feldes implantiert werden, selbst wenn Wasserstoffionen aufgrund des Prozesses während des Ausbildens einer Source-Öffnung erzeugt werden, und verhindert, dass Kohlenstoff oder dergleichen in der zweiten Schicht ER2 zur Entspannung des elektrischen Feldes durch die obigen Wasserstoffionen oder dergleichen inaktiviert wird. Dies ermöglicht der Verbindungshalbleitervorrichtung 1, das Aktivierungsverhältnis von Störstellen in der zweiten Schicht ER2 zur Entspannung des elektrischen Feldes zu stabilisieren und die Konzentration des elektrischen Feldes auf die Gate-Diffusionsschicht 16 mit hoher Zuverlässigkeit abzubauen bzw. zu entspannen. Dies ermöglicht der Verbindungshalbleitervorrichtung 1, die Verschlechterung von Elementeigenschaften weiter zu unterdrücken.
  • Beispielsweise weisen die erste Schicht ER1 zur Entspannung des elektrischen Feldes und die zweite Schicht ER2 zur Entspannung des elektrischen Feldes jeweils die P-Flügel-Schicht 11 und die auf der P-Flügel-Schicht 11 vorgesehene Deckschicht 12 auf. Die P-Flügel-Schicht 11 ist in Kontakt mit der Gate-Diffusionsschicht 16 vorgesehen und weist eine niedrigere Konzentration von Störstellen vom P-Typ als die Gate-Diffusionsschicht 16 auf. Die Deckschicht 12 ist in Kontakt mit der Gate-Diffusionsschicht 16 vorgesehen und hat einen höheren elektrischen Widerstand als die P-Flügel-Schicht 11. Auf diese Weise wird die Konzentration des elektrischen Feldes auf die Gate-Diffusionsschicht 16 in der P-Flügel-Schicht 11 abbaut bzw. entspannt, da sich die Verarmungsschicht von der P-Flügel-Schicht 12 hin zur Seite der Schicht 10 mit hohem Widerstand vom N-Typ ausbreitet und es wahrscheinlich ist, dass sich die Verarmungsschicht zwischen der Gate-Diffusionsschicht 16 und der Kanalschicht 7 ausbreitet.
  • Darüber hinaus bilden die erste amorphe Schicht AM1 (oder die zweite amorphe Schicht AM2) und die Deckschicht 12 eine Struktur, bei der die P-Flügel-Schicht 11, die den Hauptkörper der Schicht zur Entspannung des elektrischen Feldes bildet, nicht direkt freiliegt. Dies verhindert, dass aufgrund des Prozesses erzeugte Wasserstoffionen in die P-Flügel-Schicht 11 implantiert werden, und stabilisiert die Aktivierungsrate von Kohlenstoff oder dergleichen als Störstelle. Dieser Effekt ermöglicht, die Zuverlässigkeit des Elements (HEMT) zu erhöhen und die Produktionskosten aufgrund der hohen Ausbeute zu senken.
  • Das Verfahren zum Herstellen einer Verbindungshalbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Offenbarung umfasst einen Schritt zum Ausbilden eines laminierten Körpers, der aus einem Verbindungshalbleiter besteht und eine Kanalschicht 7 enthält, in der Elektronen fließen; einen Schritt zum Ausbilden einer Gate-Elektrode 17 auf einer Seite der oberen Oberfläche des laminierten Körpers; einen Schritt zum Ausbilden einer Source-Elektrode 14, die auf der Seite der oberen Oberfläche des laminierten Körpers vorgesehen ist; und einen Schritt zum Ausbilden einer Drain-Elektrode 18, die auf der Seite der oberen Oberfläche des laminierten Körpers vorgesehen ist. Der Schritt zum Ausbilden eines laminierten Körpers umfasst einen Schritt zum Ausbilden einer Gate-Diffusionsschicht 16 vom P-Typ, die an einer der Gate-Elektrode 17 gegenüberliegenden Position platziert ist und mit der Gate-Elektrode 17 in Kontakt ist; einen Schritt zum Ausbilden einer ersten Schicht ER1 zur Entspannung des elektrischen Feldes, die sich von der Gate-Diffusionsschicht 16 hin zur Seite der Drain-Elektrode 18 erstreckt und dafür konfiguriert ist, die Konzentration des elektrischen Feldes auf die Gate-Diffusionsschicht 16 zu entspannen; und einen Schritt zum Ausbilden einer ersten amorphen Schicht AM1, um eine erste seitliche Oberfläche ER1a zu bedecken, die eine seitliche Oberfläche der ersten Schicht ER1 zur Entspannung des elektrischen Feldes ist und der Drain-Elektrode 18 gegenüberliegt. Im Schritt zum Ausbilden einer ersten amorphen Schicht AM1 wird die erste amorphe Schicht AM1 gebildet, indem Ionen einer Störstelle teilweise in die erste Schicht ER1 zur Entspannung des elektrischen Feldes zur Amorphisierung implantiert werden.
  • Dies ermöglicht die Herstellung einer Verbindungshalbleitervorrichtung 1 mit einer stabilen Aktivierungsrate von Störstellen in der ersten Schicht ER1 zur Entspannung des elektrischen Feldes und weniger beeinträchtigte Elementeigenschaften.
  • (Modifikationsbeispiel 1)
  • In der ersten Ausführungsform ist eine Prozedur erläutert, die ein Ausbilden einer Gate-Elektrode, dann ein Ausbilden einer ersten amorphen Schicht und einer zweiten amorphen Schicht und danach ein Ausbilden einer ohmschen Metallschicht, einer Source-Elektrode und einer Drain-Elektrode umfasst, um die Reihenfolge der Schritte in einem Verfahren zum Herstellen einer Verbindungshalbleitervorrichtung 1 zu veranschaulichen. Das Verfahren zum Herstellen einer Verbindungshalbleitervorrichtung 1 ist jedoch in Ausführungsformen der vorliegenden Offenbarung nicht darauf beschränkt. In einer Ausführungsform der vorliegenden Offenbarung werden die Deckschicht 12 und die Schicht (P-Flügel-Schicht) 11 mit niedrigem Widerstand mittels Ionenimplantation amorphisiert, nachdem die Deckschicht 12 ausgebildet ist. Die übrigen Schritte können in beliebiger Reihenfolge durchgeführt werden.
  • Beispielsweise kann das Verfahren zum Herstellen einer Verbindungshalbleitervorrichtung 1 in der Reihenfolge der Schritte durchgeführt werden, dass zuerst eine erste amorphe Schicht und eine zweite amorphe Schicht ausgebildet werden, dann eine Gate-Elektrode ausgebildet wird und danach eine ohmsche Metallschicht, eine Source-Elektrode und eine Drain-Elektrode ausgebildet werden. In den Schritten zum Ausbilden einer ersten amorphen Schicht AM1 und einer zweiten amorphen Schicht AM2 können Störstellen direkt in die Deckschicht 12 und die Schicht 11 mit niedrigem Widerstand implantiert werden, ohne durch eine Isolierschicht zu gelangen. Die Verbindungshalbleitervorrichtung 1 kann auch in solch einer Reihenfolge von Schritten hergestellt werden.
  • 5A bis 5F sind Querschnittsansichten, die ein Herstellungsverfahren (Modifikationsbeispiel 1) der Verbindungshalbleitervorrichtung 1 gemäß einer Ausführungsform der vorliegenden Offenbarung in der Reihenfolge der Schritte veranschaulichen. In 5A sind die Schritte bis zum Ausbilden der Deckschicht 12 die gleichen wie jene im obigen Herstellungsverfahren mit Bezug auf 4A. Im Modifikationsbeispiel 1 bildet nach Ausbilden der Deckschicht 12 die Herstellungseinrichtung eine Resiststruktur RP auf der Deckschicht 12 wie in 5B veranschaulicht aus. Die Resiststruktur RP hat eine Form, die oberhalb des Bereichs geöffnet ist, in dem die erste amorphe Schicht AM1 und die zweite amorphe Schicht AM2 (siehe 3) ausgebildet werden, und die anderen Bereiche abdeckt. Als Nächstes führt die Herstellungseinrichtung unter Verwendung der Resiststruktur RP als Maske eine Implantation von Ionen der Störstelle (zum Beispiel Bor) in die Deckschicht 12 und die Schicht (P-Flügel-Schicht) 11 mit niedrigem Widerstand durch.
  • Auf diese Weise amorphisiert, wie in 5C veranschaulicht ist, die Herstellungseinrichtung die Deckschicht 12 und die Schicht 11 mit niedrigem Widerstand, um die erste amorphe Schicht AM1 und die zweite amorphe Schicht AM2 auszubilden. Wie in 5D veranschaulicht ist, bildet als Nächstes die Herstellungseinrichtung den Isolierungsfilm 31 auf der Deckschicht 12 aus. Wie in 5E veranschaulicht ist, bildet danach die Herstellungseinrichtung eine Öffnung H11 zum Freilegen der Deckschicht 12 aus, indem der Isolierungsfilm 31 teilweise geätzt wird. Danach bringt die Herstellungseinrichtung Störstellen vom P-Typ in die Deckschicht 12, die Schicht 11 mit niedrigem Widerstand und die Schicht 10 mit hohem Widerstand unter Verwendung des Isolierungsfilms 31, in dem die Öffnung H11 ausgebildet ist, als Maske ein. Die Herstellungseinrichtung bildet auf diese Weise eine Gate-Diffusionsschicht 16 in der oberen Barrierenschicht BL2 aus.
  • Wie in 5F veranschaulicht ist, bildet danach die Herstellungseinrichtung einen unteren Teil 17A der Gate-Elektrode 17 auf der Gate-Diffusionsschicht 16 aus. Der untere Teil 17A hat eine Form zum Füllen der Öffnung H11. Nach Ausbilden des unteren Teils 17A entfernt die Herstellungseinrichtung den Isolierungsfilm 31.
  • Die nachfolgenden Schritte sind die gleichen wie jene des früher mit Verweis auf 4G bis 4J beschriebenen Herstellungsverfahrens. Das heißt, wie in 4G veranschaulicht ist, bildet die Herstellungsvorrichtung den ersten Zwischenschicht-Isolierungsfilm 15 aus. Wie in 4H veranschaulicht ist, bildet danach die Herstellungseinrichtung eine Öffnung H12 zum Freilegen der Schicht 10 mit hohem Widerstand aus, indem der ersten Zwischenschicht-Isolierungsfilm 15, die Deckschicht 12 und die Schicht 11 mit niedrigem Widerstand teilweise geätzt werden. Wie in 4I veranschaulicht ist, bildet als Nächstes die Herstellungseinrichtung einen zweiten Zwischenschicht-Isolierungsfilm 20 aus. Auf diese Weise bildet, wie in 4J veranschaulicht ist, die Herstellungseinrichtung Source-, Drain- und Gate-Öffnungen aus, bildet dann eine Source-Elektrode 14 in der Source-Öffnung, eine Drain-Elektrode 18 in der Drain-Öffnung und den oberen Teil 17B einer Gate-Elektrode in der Gate-Öffnung aus. Danach bildet die Herstellungseinrichtung Gate-Verdrahtungen GL, einen dritten Zwischenschicht-Isolierungsfilm 24, Source-Verdrahtungen SL und Drain-Verdrahtungen DL. Die in 1 bis 3 veranschaulichte Verbindungshalbleitervorrichtung 1 wird durch die obigen Schritte fertiggestellt.
  • (Modifikationsbeispiel 2)
  • In einer Ausführungsform können die Schritte in einem Verfahren zum Herstellen einer Verbindungshalbleitervorrichtung 1 in der folgenden Reihenfolge durchgeführt werden: Ausbilden einer Gate-Elektrode, dann Ausbilden einer ohmschen Metallschicht, dann Ausbilden einer ersten amorphen Schicht und einer zweiten amorphen Schicht und danach Ausbilden einer Source-Elektrode und einer Drain-Elektrode. In den Schritten zum Ausbilden der ersten amorphen Schicht AM1 und der zweiten amorphen Schicht AM2 können Störstellen direkt in die Deckschicht 12 und die Schicht 11 mit niedrigem Widerstand implantiert werden, ohne durch einen Zwischenschicht-Isolierungsfilm zu gelangen. Die Verbindungshalbleitervorrichtung 1 kann auch in solch einer Reihenfolge von Schritten hergestellt werden.
  • 6A bis 6H sind Querschnittsansichten, die ein Verfahren zum Herstellen der Verbindungshalbleitervorrichtung 1 gemäß einer Ausführungsform (Modifikationsbeispiel 2) der vorliegenden Offenbarung in der Reihenfolge der Schritte veranschaulichen. Die Schritte bis zum Ausbilden eines Isolierungsfilms 31, wie in 6A veranschaulicht, und Ausbilden einer Öffnung H11 und anschließenden Ausbilden einer Gate-Diffusionsschicht 16, wie in 6B veranschaulicht, sind die gleichen wie jene im obigen Herstellungsverfahren mit Verweis auf 4A bis 4C. Im Modifikationsbeispiel 2 bildet nach Ausbilden der Öffnung H11 die Herstellungseinrichtung wie in 6C veranschaulicht einen unteren Teil 17A der Gate-Elektrode 17 auf der Gate-Diffusionsschicht 16 aus. Der untere Teil 17A hat eine Form zum Füllen der Öffnung H11. Nach Ausbilden des unteren Teils 17A entfernt die Herstellungseinrichtung den Isolierungsfilm 31.
  • Wie in 6D veranschaulicht ist, bildet danach die Herstellungsvorrichtung den ersten Zwischenschicht-Isolierungsfilm 15. Wie in 6E veranschaulicht ist, bildet als Nächstes die Herstellungseinrichtung eine Öffnung H12 zum Freilegen der Schicht 10 mit hohem Widerstand aus, indem der erste Zwischenschicht-Isolierungsfilm 15, die Deckschicht 12 und die Schicht 11 mit niedrigem Widerstand teilweise geätzt werden. Danach bildet die Herstellungseinrichtung eine ohmsche Metallschicht 13 in der Schicht 10 mit hohem Widerstand, die am unteren Teil der Öffnung H12 freiliegt.
  • Wie in 6F veranschaulicht ist, bildet dann die Herstellungseinrichtung einen zweiten Zwischenschicht-Isolierungsfilm 20 aus, um die Öffnung H12 zu füllen. Wie in 6G veranschaulicht ist, bildet als Nächstes die Herstellungsvorrichtung eine Resiststruktur RP auf dem zweiten Zwischenschicht-Isolierungsfilm 20. Die Resiststruktur RP hat eine Form, die oberhalb des Bereichs geöffnet ist, in dem die erste amorphe Schicht AM1 und die zweite amorphe Schicht AM2 (siehe 3) ausgebildet werden, und die anderen Bereiche abdeckt.
  • Die Herstellungseinrichtung führt als Nächstes unter Verwendung der Resiststruktur RP als Maske eine Implantation von Ionen einer Störstelle (zum Beispiel Bor) in die Deckschicht 12 und die Schicht (P-Flügel-Schicht) 11 mit niedrigem Widerstand durch den zweiten Zwischenschicht-Isolierungsfilm 20 durch. Wie in 6H veranschaulicht ist, amorphisiert auf diese Weise die Herstellungseinrichtung teilweise die Deckschicht 12 und die Schicht 11 mit niedrigem Widerstand, um die erste amorphe Schicht AM1 und die zweite amorphe Schicht AM2 auszubilden.
  • Nachfolgende Schritte sind die gleichen wie jene des früher mit Bezug auf 4J beschriebenen Herstellungsverfahrens. Das heißt, wie in 4J veranschaulicht ist, bildet die Herstellungseinrichtung Source-, Drain- und Gate-Öffnungen aus, bildet dann eine Source-Elektrode 14 in der Source-Öffnung, eine Drain-Elektrode 18 in der Drain-Öffnung und den oberen Teil 17B einer Gate-Elektrode in der Gate-Öffnung aus. Danach bildet die Herstellungseinrichtung die Gate-Verdrahtungen GL, einen dritten Zwischenschicht-Isolierungsfilm 24, Source-Verdrahtungen SL und Drain-Verdrahtungen DL aus. Die in 1 bis 3 veranschaulichte Verbindungshalbleitervorrichtung 1 wird durch die obigen Schritte fertiggestellt.
  • <Zweite Ausführungsform>
  • In der ersten Ausführungsform ist ein Fall beschrieben, in dem die Verbindungshalbleitervorrichtung 1 einen Multigate-Transistor enthält. Jedoch sind Ausführungsformen der vorliegenden Offenbarung nicht darauf beschränkt. Die Verbindungshalbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung kann anstelle eines Multigate-Transistors einen Transistor mit einem einzigen Gate enthalten. In der vorliegenden Beschreibung meint ein Transistor mit einem einzigen Gate einen Transistor, bei dem die Anzahl der Gate-Elektroden Eins ist. Beispielsweise enthält ein einzelner Transistor eine Source-Elektrode 14, eine Gate-Elektrode 17 und eine Drain-Elektrode 18.
  • 7 ist eine Draufsicht, die ein Konfigurationsbeispiel einer Verbindungshalbleitervorrichtung 1A gemäß der zweiten Ausführungsform der vorliegenden Offenbarung veranschaulicht. 8 ist eine Querschnittsansicht, die ein Konfigurationsbeispiel der Verbindungshalbleitervorrichtung 1A gemäß der zweiten Ausführungsform der vorliegenden Offenbarung veranschaulicht. 8 veranschaulicht einen entlang einer Linie X7-X'7 genommenen Querschnitt der in 7 veranschaulichten Draufsicht. In 7 sind Veranschaulichungen des ersten Zwischenschicht-Isolierungsfilms 15, des zweiten Zwischenschicht-Isolierungsfilms 20 und des dritten Zwischenschicht-Isolierungsfilms 24, die in 8 veranschaulicht sind, weggelassen, um die Verkomplizierung der Zeichnungen zu vermeiden.
  • Wie in 7 und 8 veranschaulicht ist, enthält die Verbindungshalbleitervorrichtung 1A einen Transistor mit einem einzigen Gate mit einer Source-Elektrode 14, einer Gate-Elektrode 17 und einer Drain-Elektrode 18. In einem einzelnen Transistor ist ebenfalls eine erste amorphe Schicht AM1 zwischen der Gate-Elektrode 17 und der Drain-Elektrode 18 vorgesehen und ist eine zweite amorphe Schicht AM2 zwischen der Gate-Elektrode 17 und der Source-Elektrode 14 vorgesehen. In der horizontalen Richtung sind die ersten amorphen Schichten AM1 auf beiden Seiten der Drain-Elektrode 18 vorgesehen und sind die zweiten amorphen Schichten AM2 auf beiden Seiten der Source-Elektrode 14 vorgesehen.
  • Selbst bei solch einem Aufbau kann die erste amorphe Schicht AM1 verhindern, dass Wasserstoffionen und dergleichen, die aufgrund des Prozesses erzeugt werden, von der ersten seitlichen Oberfläche ER1a der ersten Schicht ER1 zur Entspannung des elektrischen Feldes aus in das Innere der ersten Schicht ER1 zur Entspannung des elektrischen Feldes implantiert werden, und verhindern, dass Störstellen (zum Beispiel Kohlenstoff oder dergleichen) in der ersten Schicht ER1 zur Entspannung des elektrischen Feldes durch die obigen Wasserstoffionen oder dergleichen inaktiviert wird. Dies ermöglicht der Verbindungshalbleitervorrichtung 1A, das Aktivierungsverhältnis von Störstellen in der ersten Schicht ER1 zur Entspannung des elektrischen Feldes zu stabilisieren.
  • Ähnlich kann die zweite amorphe Schicht AM2 verhindern, dass Wasserstoffionen und dergleichen, die aufgrund des Prozesses erzeugt werden, von der zweiten seitlichen Oberfläche ER2a der zweiten Schicht ER2 zur Entspannung des elektrischen Feldes aus in das Innere der zweiten Schicht ER2 zur Entspannung des elektrischen Feldes implantiert werden, und verhindern, dass Kohlenstoff oder dergleichen in der zweiten Schicht ER2 zur Entspannung des elektrischen Feldes durch die obigen Wasserstoffionen oder dergleichen inaktiviert wird. Dies ermöglicht der Verbindungshalbleitervorrichtung 1A, das Aktivierungsverhältnis von Störstellen in der zweiten Schicht ER2 zur Entspannung des elektrischen Feldes zu stabilisieren.
  • Dies ermöglicht der Verbindungshalbleitervorrichtung 1A, die Konzentration des elektrischen Feldes auf die Gate-Diffusionsschicht 16 mit hoher Zuverlässigkeit abzubauen bzw. zu entspannen, und ermöglicht daher eine Unterdrückung der Verschlechterung von Elementeigenschaften (wie etwa einer Reduzierung des Druckwiderstands aufgrund der Konzentration des elektrischen Feldes auf die Gate-Diffusionsschicht 16).
  • (Modifikationsbeispiel)
  • 7 und 8 veranschaulichen eine Ausführungsform, in der eine zusätzlich zur zwischen der Gate-Elektrode 17 und der Drain-Elektrode 18 vorgesehenen ersten amorphen Schicht AM1 eine weitere erste amorphe Schicht AM1 auf der der Gate-Elektrode 17 entgegengesetzten Seite der Drain-Elektrode 18 in der horizontalen Richtung vorgesehen ist. Darüber hinaus veranschaulichen 7 und 8 eine Ausführungsform, in der zusätzlich zur zwischen der Gate-Elektrode 17 und der Source-Elektrode 14 vorgesehenen zweiten amorphen Schicht AM2 eine weitere zweite amorphe Schicht AM2 auf der der Gate-Elektrode 17 entgegengesetzten Seite der Source-Elektrode 14 in der horizontalen Richtung vorgesehen ist. Die Anordnung der ersten amorphen Schicht AM1 und der zweiten amorphen Schicht AM2 ist in Ausführungsformen der vorliegenden Offenbarung jedoch nicht darauf beschränkt.
  • 9 ist eine Draufsicht, die eine Konfiguration einer Verbindungshalbleitervorrichtung 1B gemäß dem Modifikationsbeispiel der zweiten Ausführungsform der vorliegenden Offenbarung veranschaulicht. 10 ist eine Querschnittsansicht, die die Konfiguration der Verbindungshalbleitervorrichtung 1B gemäß dem Modifikationsbeispiel der zweiten Ausführungsform der vorliegenden Offenbarung veranschaulicht. 10 veranschaulicht einen entlang einer Linie X9-X'9 genommenen Querschnitt der in 9 veranschaulichten Draufsicht. In 9 sind Veranschaulichungen des ersten Zwischenschicht-Isolierungsfilms 15, des zweiten Zwischenschicht-Isolierungsfilms 20 und des dritten Zwischenschicht-Isolierungsfilms 24, die in 10 veranschaulicht sind, weggelassen, um die Verkomplizierung der Zeichnungen zu vermeiden.
  • Wie in 9 und 10 veranschaulicht ist, weist die Verbindungshalbleitervorrichtung 1B in der horizontalen Richtung eine zwischen der Gate-Elektrode 17 und der Drain-Elektrode 18 vorgesehene erste amorphe Schicht AM1 auf, enthält aber keine erste amorphe Schicht AM1 auf der der Gate-Elektrode 17 entgegengesetzten Seite der Drain-Elektrode 18. Darüber hinaus weist die Verbindungshalbleitervorrichtung 1B in der horizontalen Richtung eine zwischen der Gate-Elektrode 17 und der Source-Elektrode 14 vorgesehene zweite amorphe Schicht AM2 auf, enthält aber keine zweite amorphe Schicht AM2 auf der der Gate-Elektrode 17 entgegengesetzten Seite der Source-Elektrode 14.
  • Selbst bei solch einem Aufbau kann die erste amorphe Schicht AM1 verhindern, dass Wasserstoffionen und dergleichen, die aufgrund des Prozesses erzeugt werden, von der ersten seitlichen Oberfläche ER1a der ersten Schicht ER1 zur Entspannung des elektrischen Feldes aus in das Innere der ersten Schicht ER1 zur Entspannung des elektrischen Feldes implantiert werden, und verhindern, dass Kohlenstoff oder dergleichen in der ersten Schicht ER1 zur Entspannung des elektrischen Feldes durch die obigen Wasserstoffionen oder dergleichen inaktiviert wird. Ähnlich kann die zweite amorphe Schicht AM2 verhindern, dass erzeugte Wasserstoffionen oder dergleichen von der zweiten seitlichen Oberfläche ER2a der zweiten Schicht ER2 zur Entspannung des elektrischen Feldes aus in das Innere der zweiten Schicht ER2 zur Entspannung des elektrischen Feldes implantiert werden, und verhindern, dass Kohlenstoff oder dergleichen in der zweiten Schicht ER2 zur Entspannung des elektrischen Feldes durch die obigen Wasserstoffionen oder dergleichen inaktiviert wird. Dies ermöglicht der Verbindungshalbleitervorrichtung 1B, die Verschlechterung von Elementeigenschaften wie bei der Verbindungshalbleitervorrichtung 1A zu unterdrücken.
  • <Andere Ausführungsformen>
  • Während die vorliegende Offenbarung bisher in der Form von Ausführungsformen und Modifikationsbeispielen beschrieben wurde, sollen die Aussagen und Zeichnungen, die Teile dieser Offenbarung bilden, nicht als die vorliegende Offenbarung einschränkend verstanden werden. Es versteht sich, dass verschiedene alternative Ausführungsformen, Beispiele und funktionsfähige Techniken für den Fachmann aus dieser Offenbarung ersichtlich werden. Beispielsweise ist beschrieben, dass die Verbindungshalbleitervorrichtungen 1, 1A und 1B jeweils sowohl eine erste Schicht ER1 zur Entspannung des elektrischen Feldes als auch eine zweite Schicht ER2 zur Entspannung des elektrischen Feldes aufweisen; jedoch können die Vorrichtungen nur eine von ihnen aufweisen. Auf diese Weise schließt die vorliegende Technologie natürlich verschiedene Ausführungsformen und dergleichen ein, die hierin nicht beschrieben sind. Zumindest eine der verschiedenen Auslassungen, Substitutionen und Modifikationen von Komponenten kann vorgenommen werden, ohne vom Kern der Ausführungsformen und der Modifikationsbeispiele abzuweichen, die oben beschrieben wurden. Darüber hinaus sind die in der vorliegenden Beschreibung beschriebenen Effekte nur beispielhaft und nicht als Einschränkung gedacht, und andere Effekte können ebenso geliefert werden.
  • Indes kann die vorliegende Offenbarung auch die folgenden Ausgestaltungen annehmen.
    1. (1) Eine Verbindungshalbleitervorrichtung, aufweisend: einen laminierten Körper, der aus einem Verbindungshalbleiter besteht und eine Kanalschicht enthält, in der ein Träger eines ersten Leitfähigkeitstyps fließt;
      • eine Gate-Elektrode, die auf einer Seite einer oberen Oberfläche des laminierten Körpers vorgesehen ist;
      • eine Source-Elektrode, die auf der Seite der oberen Oberfläche des laminierten Körpers vorgesehen ist; und
      • eine Drain-Elektrode, die auf der Seite der oberen Oberfläche des laminierten Körpers vorgesehen ist, wobei der laminierte Körper umfasst
      • eine erste Schicht mit niedrigem Widerstand eines zweiten Leitfähigkeitstyps, die an einer der Gate-Elektrode gegenüberliegenden Position vorgesehen ist und mit der Gate-Elektrode in Kontakt ist,
      • eine erste Schicht zur Entspannung des elektrischen Feldes, die sich von der ersten Schicht mit niedrigem Widerstand hin zu einer Seite der Source-Elektrode oder der Drain-Elektrode erstreckt und dafür konfiguriert ist, eine Konzentration des elektrischen Feldes auf die erste Schicht mit niedrigem Widerstand zu entspannen, und
      • eine erste amorphe Schicht, die eine erste seitliche Oberfläche bedeckt, die eine seitliche Oberfläche der ersten Schicht zur Entspannung des elektrischen Feldes ist und der Source-Elektrode oder der Drain-Elektrode gegenüberliegt.
    2. (2) Die Verbindungshalbleitervorrichtung gemäß dem obigen (1), wobei der laminierte Körper enthält
      • eine zweite Schicht zur Entspannung des elektrischen Feldes, die sich von der ersten Schicht mit niedrigem Widerstand hin zu einer Seite der anderen der Source-Elektrode und der Drain-Elektrode erstreckt und dafür konfiguriert ist, eine Konzentration des elektrischen Feldes auf die erste Schicht mit niedrigem Widerstand zu entspannen, und
      • eine zweite amorphe Schicht, die eine zweite seitliche Oberfläche bedeckt, die eine seitliche Oberfläche der zweiten Schicht zur Entspannung des elektrischen Feldes ist und der anderen der Source-Elektrode und der Drain-Elektrode gegenüberliegt.
    3. (3) Die Verbindungshalbleitervorrichtung gemäß dem obigen (2), wobei die erste Schicht zur Entspannung des elektrischen Feldes und die zweite Schicht zur Entspannung des elektrischen Feldes jeweils umfassen:
      • eine zweite Schicht mit niedrigem Widerstand des zweiten Leitfähigkeitstyps, die in Kontakt mit der ersten Schicht mit niedrigem Widerstand vorgesehen ist und eine niedrigere Konzentration von Störstellen des zweiten Leitfähigkeitstyps als die erste Schicht mit niedrigem Widerstand aufweist, und
      • eine Schicht mit hohem Widerstand, die auf der zweiten Schicht mit niedrigem Widerstand vorgesehen ist und einen höheren elektrischen Widerstand als die zweite Schicht mit niedrigem Widerstand aufweist.
    4. (4) Die Verbindungshalbleitervorrichtung gemäß dem obigen (3), wobei die zweite Schicht mit niedrigem Widerstand Kohlenstoff und/oder Magnesium als Störstellen des zweiten Leitfähigkeitstyps enthält.
    5. (5) Die Verbindungshalbleitervorrichtung gemäß dem obigen (3) oder (4), wobei die erste amorphe Schicht und die zweite amorphe Schicht jeweils
      • eine erste Schicht, die ein mit der zweiten Schicht mit niedrigem Widerstand identisches Material enthält, und
      • eine zweite Schicht umfassen, die auf der ersten Schicht vorgesehen ist und ein mit der Schicht mit hohem Widerstand identisches Material enthält.
    6. (6) Die Verbindungshalbleitervorrichtung gemäß einem der obigen (2) bis (5), ferner aufweisend
      • einen ersten Randbereich, der zwischen der ersten amorphen Schicht und der Source-Elektrode oder der Drain-Elektrode vorgesehen und der ersten amorphen Schicht benachbart ist, und
      • einen zweiten Randbereich, der zwischen der zweiten amorphen Schicht und der anderen der Source-Elektrode und der Drain-Elektrode vorgesehen und der zweiten amorphen Schicht benachbart ist,
      • wobei der erste Randbereich eine mit der ersten Schicht zur Entspannung des elektrischen Feldes identische Struktur aufweist und
      • der zweite Randbereich eine mit der zweiten Schicht zur Entspannung des elektrischen Feldes identische Struktur aufweist.
    7. (7) Ein Verfahren zum Herstellen einer Verbindungshalbleitervorrichtung, aufweisend:
      • einen Schritt zum Ausbilden eines laminierten Körpers, der aus einem Verbindungshalbleiter besteht und eine Kanalschicht enthält, in der ein Träger eines ersten Leitfähigkeitstyps fließt;
      • einen Schritt zum Ausbilden einer Gate-Elektrode auf einer Seite einer oberen Oberfläche des laminierten Körpers;
      • einen Schritt zum Ausbilden einer Source-Elektrode, die auf der Seite der oberen Oberfläche des laminierten Körpers vorgesehen ist; und
      • einen Schritt zum Ausbilden einer Drain-Elektrode, die auf der Seite der oberen Oberfläche des laminierten Körpers vorgesehen ist,
      • wobei der Schritt zum Ausbilden eines laminierten Körpers umfasst:
        • einen Schritt zum Ausbilden einer ersten Schicht mit niedrigem Widerstand eines zweiten Leitfähigkeitstyps, die an einer der Gate-Elektrode gegenüberliegenden Position platziert ist und mit der Gate-Elektrode in Kontakt ist,
        • einen Schritt zum Ausbilden einer ersten Schicht zur Entspannung des elektrischen Feldes, die sich von der ersten Schicht mit niedrigem Widerstand hin zu einer Seite der Source-Elektrode oder der Drain-Elektrode erstreckt und dafür konfiguriert ist, eine Konzentration des elektrischen Feldes auf die erste Schicht mit niedrigem Widerstand zu entspannen, und
        • einen Schritt zum Ausbilden einer ersten amorphen Schicht, sodass sie eine erste seitliche Oberfläche bedeckt, die eine seitliche Oberfläche der ersten Schicht zur Entspannung des elektrischen Feldes ist und der Source-Elektrode oder der Drain-Elektrode gegenüberliegt,
        • wobei der Schritt zum Ausbilden der ersten amorphen Schicht
        • ein Ausbilden der ersten amorphen Schicht umfasst, indem Ionen einer Störstelle in einen Teil der ersten Schicht zur Entspannung des elektrischen Feldes zur Amorphisierung implantiert werden.
  • Bezugszeichenliste
    • 1, 1A, 1B
    Verbindungshalbleitervorrichtung
    2
    Substrat
    3
    Pufferschicht
    4
    Schicht mit hohem Widerstand
    5
    Trägerzufuhrschicht
    6, 8, 10
    Schicht mit hohem Widerstand
    7
    Kanalschicht
    9
    Trägerzufuhrschicht
    11
    Schicht mit niedrigem Widerstand (P-Flügel-Schicht)
    12
    Deckschicht
    13
    ohmsche Metallschicht
    14
    Source-Elektrode
    15
    erster Zwischenschicht-Isolierungsfilm
    16
    Gate-Diffusionsschicht
    17
    Gate-Elektrode
    17A
    unterer Teil
    17B
    oberer Teil
    18
    Drain-Elektrode
    20
    zweiter Zwischenschicht-Isolierungsfilm
    24
    dritter Zwischenschicht-Isolierungsfilm
    31
    Isolierungsfilm
    111
    untere Schicht
    121
    obere Schicht
    AM1
    erste amorphe Schicht
    AM2
    zweite amorphe Schicht
    BL1
    untere Barrierenschicht
    BL2
    obere Barrierenschicht
    DL
    Drain-Verdrahtung
    ER1
    erste Schicht zur Entspannung des elektrischen Feldes
    ER1a
    erste seitliche Oberfläche
    ER2
    zweite Schicht zur Entspannung des elektrischen Feldes
    ER2a
    zweite seitliche Oberfläche
    GL
    Gate-Verdrahtung
    H11, H12
    Öffnung
    MR1
    erster Randbereich
    MR2
    zweiter Randbereich
    SL
    Source-Verdrahtung
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 6369605 B [0003]

Claims (7)

  1. Verbindungshalbleitervorrichtung, aufweisend: einen laminierten Körper, der aus einem Verbindungshalbleiter besteht und eine Kanalschicht enthält, in der ein Träger eines ersten Leitfähigkeitstyps fließt; eine Gate-Elektrode, die auf einer Seite einer oberen Oberfläche des laminierten Körpers vorgesehen ist; eine Source-Elektrode, die auf der Seite der oberen Oberfläche des laminierten Körpers vorgesehen ist; und eine Drain-Elektrode, die auf der Seite der oberen Oberfläche des laminierten Körpers vorgesehen ist, wobei der laminierte Körper umfasst: eine erste Schicht mit niedrigem Widerstand eines zweiten Leitfähigkeitstyps, die an einer der Gate-Elektrode gegenüberliegenden Position vorgesehen ist und mit der Gate-Elektrode in Kontakt ist, eine erste Schicht zur Entspannung des elektrischen Feldes, die sich von der ersten Schicht mit niedrigem Widerstand hin zu einer Seite der Source-Elektrode oder der Drain-Elektrode erstreckt und dafür konfiguriert ist, eine Konzentration des elektrischen Feldes auf die erste Schicht mit niedrigem Widerstand zu entspannen, und eine erste amorphe Schicht, die eine erste seitliche Oberfläche bedeckt, die eine seitliche Oberfläche der ersten Schicht zur Entspannung des elektrischen Feldes ist und der Source-Elektrode oder der Drain-Elektrode gegenüberliegt.
  2. Verbindungshalbleitervorrichtung nach Anspruch 1, wobei der laminierte Körper einhält: eine zweite Schicht zur Entspannung des elektrischen Feldes, die sich von der ersten Schicht mit niedrigem Widerstand hin zu einer Seite der anderen der Source-Elektrode und der Drain-Elektrode erstreckt und dafür konfiguriert ist, eine Konzentration des elektrischen Feldes auf die erste Schicht mit niedrigem Widerstand zu entspannen, und eine zweite amorphe Schicht, die eine zweite seitliche Oberfläche bedeckt, die eine seitliche Oberfläche der zweiten Schicht zur Entspannung des elektrischen Feldes ist und der anderen der Source-Elektrode und der Drain-Elektrode gegenüberliegt.
  3. Verbindungshalbleitervorrichtung nach Anspruch 2, wobei die erste Schicht zur Entspannung des elektrischen Feldes und die zweite Schicht zur Entspannung des elektrischen Feldes jeweils umfassen: eine zweite Schicht mit niedrigem Widerstand des zweiten Leitfähigkeitstyps, die in Kontakt mit der ersten Schicht mit niedrigem Widerstand vorgesehen ist und eine niedrigere Konzentration von Störstellen des zweiten Leitfähigkeitstyps als die erste Schicht mit niedrigem Widerstand aufweist, und eine Schicht mit hohem Widerstand, die auf der zweiten Schicht mit niedrigem Widerstand vorgesehen ist und einen höheren elektrischen Widerstand als die zweite Schicht mit niedrigem Widerstand aufweist.
  4. Verbindungshalbleitervorrichtung nach Anspruch 3, wobei die zweite Schicht mit niedrigem Widerstand Kohlenstoff und/oder Magnesium als Störstellen des zweiten Leitfähigkeitstyps enthält.
  5. Verbindungshalbleitervorrichtung nach Anspruch 3, wobei die erste amorphe Schicht und die zweite amorphe Schicht jeweils umfassen: eine erste Schicht, die ein mit der zweiten Schicht mit niedrigem Widerstand identisches Material enthält, und eine zweite Schicht, die auf der ersten Schicht vorgesehen ist und ein mit der Schicht mit hohem Widerstand identisches Material enthält.
  6. Verbindungshalbleitervorrichtung nach Anspruch 2, ferner aufweisend: einen ersten Randbereich, der zwischen der ersten amorphen Schicht und der Source-Elektrode oder der Drain-Elektrode vorgesehen und der ersten amorphen Schicht benachbart ist, und einen zweiten Randbereich, der zwischen der zweiten amorphen Schicht und der anderen der Source-Elektrode und der Drain-Elektrode vorgesehen und der zweiten amorphen Schicht benachbart ist, wobei der erste Randbereich eine mit der ersten Schicht zur Entspannung des elektrischen Feldes identische Struktur aufweist und der zweite Randbereich eine mit der zweiten Schicht zur Entspannung des elektrischen Feldes identische Struktur aufweist.
  7. Verfahren zum Herstellen einer Verbindungshalbleitervorrichtung, aufweisend: einen Schritt zum Ausbilden eines laminierten Körpers, der aus einem Verbindungshalbleiter besteht und eine Kanalschicht enthält, in der ein Träger eines ersten Leitfähigkeitstyps fließt; einen Schritt zum Ausbilden einer Gate-Elektrode auf einer Seite einer oberen Oberfläche des laminierten Körpers; einen Schritt zum Ausbilden einer Source-Elektrode, die auf der Seite der oberen Oberfläche des laminierten Körpers vorgesehen ist; und einen Schritt zum Ausbilden einer Drain-Elektrode, die auf der Seite der oberen Oberfläche des laminierten Körpers vorgesehen ist, wobei der Schritt zum Ausbilden eines laminierten Körpers umfasst: einen Schritt zum Ausbilden einer ersten Schicht mit niedrigem Widerstand eines zweiten Leitfähigkeitstyps, die an einer der Gate-Elektrode gegenüberliegenden Position platziert ist und mit der Gate-Elektrode in Kontakt ist, einen Schritt zum Ausbilden einer ersten Schicht zur Entspannung des elektrischen Feldes, die sich von der ersten Schicht mit niedrigem Widerstand hin zu einer Seite der Source-Elektrode oder der Drain-Elektrode erstreckt und dafür konfiguriert ist, eine Konzentration des elektrischen Feldes auf die erste Schicht mit niedrigem Widerstand zu entspannen, und einen Schritt zum Ausbilden einer ersten amorphen Schicht, sodass sie eine erste seitliche Oberfläche bedeckt, die eine seitliche Oberfläche der ersten Schicht zur Entspannung des elektrischen Feldes ist und der Source-Elektrode oder der Drain-Elektrode gegenüberliegt, wobei der Schritt zum Ausbilden der ersten amorphen Schicht ein Ausbilden der ersten amorphen Schicht einschließt, indem Ionen einer Störstelle teilweise in die erste Schicht zur Entspannung des elektrischen Feldes zur Amorphisierung implantiert werden.
DE112020006450.6T 2020-01-08 2020-11-26 Verbindungshalbleitervorrichtung und verfahren zum herstellen einer verbindungshalbleitervorrichtung Pending DE112020006450T5 (de)

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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118302864A (zh) * 2022-08-24 2024-07-05 英诺赛科(苏州)半导体有限公司 一种氮化物基半导体器件及其制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6369605B2 (ja) 2013-05-08 2018-08-08 ソニー株式会社 半導体装置、アンテナスイッチ回路、および無線通信装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57176772A (en) * 1981-04-23 1982-10-30 Fujitsu Ltd Semiconductor device and manufacture thereof
WO2011132284A1 (ja) * 2010-04-22 2011-10-27 富士通株式会社 半導体装置及びその製造方法、電源装置
US9847401B2 (en) * 2014-02-20 2017-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same
JP2018060847A (ja) * 2016-10-03 2018-04-12 株式会社東芝 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6369605B2 (ja) 2013-05-08 2018-08-08 ソニー株式会社 半導体装置、アンテナスイッチ回路、および無線通信装置

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