WO2021140776A1 - 化合物半導体装置及び化合物半導体装置の製造方法 - Google Patents

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compound semiconductor
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low resistance
field relaxation
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昭人 岩男
本山　理一
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ソニーセミコンダクタソリューションズ株式会社
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    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H01L29/7785—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material with more than one donor layer
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    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor

Definitions

  • the present disclosure relates to a compound semiconductor device and a method for manufacturing the compound semiconductor device.
  • FET Field Effect Transistor
  • HEMT High Electron Mobility Transistor
  • a first P-type diffusion layer is provided between the N-type channel layer and the gate electrode, and a second P-type diffusion layer having a lower concentration of P-type impurities than the first P-type diffusion layer is provided outside the first P-type diffusion layer.
  • a structure that relaxes the electric field concentration on the first P-type diffusion layer by continuously providing the above see, for example, Patent Document 1). This structure is expected to be applied to power device elements.
  • the second P type diffusion layer When the second P type diffusion layer is dry-etched in the HEMT manufacturing process, hydrogen ions having kinetic energy generated in the dry etching apparatus are injected into the exposed side surface of the second P-type diffusion layer.
  • the injected hydrogen binds to the acceptor (for example, carbon) contained in the second P-type diffusion layer to inactivate the acceptor, and the acceptor of the second P-type diffusion layer. May fluctuate concentration.
  • the acceptor concentration of the second P-type diffusion layer fluctuates, the electric field relaxation structure including the second P-type diffusion layer does not function as designed, and the electric field is concentrated on the first P-type diffusion layer (hereinafter, also referred to as the first low resistance layer). As a result, the withstand voltage of HEMT may decrease, and the element characteristics may deteriorate.
  • the present disclosure has been made in view of such circumstances, and an object of the present disclosure is to provide a compound semiconductor device and a method for manufacturing the compound semiconductor device, which can suppress deterioration of element characteristics.
  • the compound semiconductor device includes a laminate composed of a compound semiconductor and including a channel layer on which a first conductive type carrier runs, a gate electrode provided on the upper surface side of the laminate, and the above. It includes a source electrode provided on the upper surface side of the laminate and a drain electrode provided on the upper surface side of the laminate.
  • the laminate is provided at a position facing the gate electrode, and is one of a second conductive type first low resistance layer in contact with the gate electrode and one of the source electrode and the drain electrode from the first low resistance layer.
  • a first electric field relaxation layer extending to the side and relaxing the electric field concentration on the first low resistance layer, and a first side surface of the first electric field relaxation layer facing one of the source electrode and the drain electrode. It has a first amorphous layer that covers the side surfaces.
  • the first amorphous layer is a process. It is possible to prevent hydrogen ions or the like having kinetic energy generated due to the cause from being injected into the inside of the first electric field relaxation layer from the first side surface of the first electric field relaxation layer.
  • the first amorphous layer can prevent impurities (for example, carbon and the like) contained in the first electric field relaxation layer from being inactivated by the above hydrogen ions and the like.
  • the compound semiconductor device can stabilize the activation rate of impurities contained in the first electric field relaxation layer, and can reliably relax the electric field concentration on the first low resistance layer. As a result, the compound semiconductor device can suppress deterioration of device characteristics (for example, reduction in withstand voltage due to electric field concentration on the first low resistance layer).
  • the method for manufacturing a compound semiconductor device includes a step of forming a laminate including a channel layer in which a first conductive type carrier runs, and a gate on the upper surface side of the laminate. It includes a step of forming an electrode, a step of forming a source electrode on the upper surface side of the laminate, and a step of forming a drain electrode on the upper surface side of the laminate.
  • the step of forming the laminate is a step of forming a second conductive type first low resistance layer which is arranged at a position facing the gate electrode and is in contact with the gate electrode, and a step of forming the source from the first low resistance layer.
  • the step of forming the first amorphous layer so as to cover the first side surface facing one of the source electrode and the drain electrode is included.
  • the first amorphous layer is formed by partially ion-implanting impurities into the first electric field relaxation layer to make it amorphous.
  • FIG. 1 is a plan view showing a configuration example of the compound semiconductor device 1 according to the first embodiment of the present disclosure.
  • FIG. 2 is a cross-sectional view showing a configuration example of the compound semiconductor device 1 according to the first embodiment of the present disclosure.
  • FIG. 3 is a cross-sectional view showing a configuration example of the compound semiconductor device 1 according to the first embodiment of the present disclosure.
  • FIG. 4A is a cross-sectional view showing the manufacturing method of the compound semiconductor device 1 according to the first embodiment of the present disclosure in the order of steps.
  • FIG. 4B is a cross-sectional view showing the manufacturing method of the compound semiconductor device 1 according to the first embodiment of the present disclosure in the order of steps.
  • FIG. 4A is a cross-sectional view showing the manufacturing method of the compound semiconductor device 1 according to the first embodiment of the present disclosure in the order of steps.
  • FIG. 4B is a cross-sectional view showing the manufacturing method of the compound semiconductor device 1 according to the first embodiment of the present disclosure in the order of steps.
  • FIG. 4C is a cross-sectional view showing the manufacturing method of the compound semiconductor device 1 according to the first embodiment of the present disclosure in the order of steps.
  • FIG. 4D is a cross-sectional view showing the manufacturing method of the compound semiconductor device 1 according to the first embodiment of the present disclosure in the order of steps.
  • FIG. 4E is a cross-sectional view showing the manufacturing method of the compound semiconductor device 1 according to the first embodiment of the present disclosure in the order of steps.
  • FIG. 4F is a cross-sectional view showing the manufacturing method of the compound semiconductor device 1 according to the first embodiment of the present disclosure in the order of steps.
  • FIG. 4G is a cross-sectional view showing the manufacturing method of the compound semiconductor device 1 according to the first embodiment of the present disclosure in the order of steps.
  • FIG. 4G is a cross-sectional view showing the manufacturing method of the compound semiconductor device 1 according to the first embodiment of the present disclosure in the order of steps.
  • FIG. 4H is a cross-sectional view showing the manufacturing method of the compound semiconductor device 1 according to the first embodiment of the present disclosure in the order of steps.
  • FIG. 4I is a cross-sectional view showing the manufacturing method of the compound semiconductor device 1 according to the first embodiment of the present disclosure in the order of steps.
  • FIG. 4J is a cross-sectional view showing the manufacturing method of the compound semiconductor device 1 according to the first embodiment of the present disclosure in the order of steps.
  • FIG. 5A is a cross-sectional view showing the manufacturing method (modification example 1) of the compound semiconductor device 1 according to the embodiment of the present disclosure in the order of steps.
  • FIG. 5B is a cross-sectional view showing the manufacturing method (modification example 1) of the compound semiconductor device 1 according to the embodiment of the present disclosure in the order of steps.
  • FIG. 5C is a cross-sectional view showing the manufacturing method (modification example 1) of the compound semiconductor device 1 according to the embodiment of the present disclosure in the order of steps.
  • FIG. 5D is a cross-sectional view showing the manufacturing method (modification example 1) of the compound semiconductor device 1 according to the embodiment of the present disclosure in the order of steps.
  • FIG. 5E is a cross-sectional view showing the manufacturing method (modification example 1) of the compound semiconductor device 1 according to the embodiment of the present disclosure in the order of steps.
  • FIG. 5F is a cross-sectional view showing the manufacturing method (modification example 1) of the compound semiconductor device 1 according to the embodiment of the present disclosure in the order of steps.
  • FIG. 5C is a cross-sectional view showing the manufacturing method (modification example 1) of the compound semiconductor device 1 according to the embodiment of the present disclosure in the order of steps.
  • FIG. 5D is a cross-sectional view showing the manufacturing method (modification example 1) of the compound semiconductor device 1 according to the embodiment of the present disclosure in the order of
  • FIG. 6A is a cross-sectional view showing the manufacturing method (modification example 2) of the compound semiconductor device 1 according to the embodiment of the present disclosure in the order of steps.
  • FIG. 6B is a cross-sectional view showing the manufacturing method (modification example 2) of the compound semiconductor device 1 according to the embodiment of the present disclosure in the order of steps.
  • FIG. 6C is a cross-sectional view showing the manufacturing method (modification example 2) of the compound semiconductor device 1 according to the embodiment of the present disclosure in the order of steps.
  • FIG. 6D is a cross-sectional view showing the manufacturing method (modification example 2) of the compound semiconductor device 1 according to the embodiment of the present disclosure in the order of steps.
  • FIG. 6A is a cross-sectional view showing the manufacturing method (modification example 2) of the compound semiconductor device 1 according to the embodiment of the present disclosure in the order of steps.
  • FIG. 6B is a cross-sectional view showing the manufacturing method (modification example 2) of the compound semiconductor device 1 according to the embodiment of the present disclosure in the order of
  • FIG. 6E is a cross-sectional view showing the manufacturing method (modification example 2) of the compound semiconductor device 1 according to the embodiment of the present disclosure in the order of steps.
  • FIG. 6F is a cross-sectional view showing the manufacturing method (modification example 2) of the compound semiconductor device 1 according to the embodiment of the present disclosure in the order of steps.
  • FIG. 6G is a cross-sectional view showing the manufacturing method (modification example 2) of the compound semiconductor device 1 according to the embodiment of the present disclosure in the order of steps.
  • FIG. 6H is a cross-sectional view showing the manufacturing method (modification example 2) of the compound semiconductor device 1 according to the embodiment of the present disclosure in the order of steps.
  • FIG. 7 is a plan view showing a configuration example of the compound semiconductor device 1A according to the second embodiment of the present disclosure.
  • FIG. 8 is a plan view showing a configuration example of the compound semiconductor device 1A according to the second embodiment of the present disclosure.
  • FIG. 9 is a plan view showing the configuration of the compound semiconductor device 1B according to the modified example of the second embodiment of the present disclosure.
  • FIG. 10 is a cross-sectional view showing the configuration of the compound semiconductor device 1B according to the modified example of the second embodiment of the present disclosure.
  • the first conductive type is the N type and the second conductive type is the P type will be exemplified.
  • the conductive type may be selected in the opposite relationship, the first conductive type may be the P type, and the second conductive type may be the N type.
  • FIG. 1 is a plan view showing a configuration example of the compound semiconductor device 1 according to the first embodiment of the present disclosure.
  • 2 and 3 are cross-sectional views showing a configuration example of the compound semiconductor device 1 according to the first embodiment of the present disclosure.
  • FIG. 2 shows a cross section of the plan view shown in FIG. 1 cut along the line X1-X'1.
  • FIG. 3 shows an enlarged area surrounded by the broken line in FIG.
  • the first interlayer insulating film 15, the second interlayer insulating film 20, and the third interlayer insulating film 24 shown in FIG. 2 are not shown.
  • the compound semiconductor device 1 includes a laminate made of a compound semiconductor, a source electrode 14, a gate electrode 17, and a drain electrode 18 provided on the upper surface side of the laminate. ..
  • the laminate includes a channel layer 7 through which electrons, which are N-type carriers (an example of the "first conductive type” of the present disclosure), travel.
  • the compound semiconductor device 1 is provided with a barrier layer (for example, an upper barrier layer BL2 described later) between the gate electrode 17 and the channel layer 7, and is a P-type (an example of the “second conductive type” of the present disclosure) in the barrier layer. )
  • Gate diffusion layer 16 is provided in the HEMT.
  • FIG. 1 shows a case where the compound semiconductor device 1 includes a multi-gate transistor.
  • the term "multi-gate transistor” means a transistor having a plurality of gate electrodes.
  • a multi-gate transistor has a plurality of source electrodes 14, gate electrodes 17, and drain electrodes 18, respectively, and a plurality of transistors alternately alternate between source electrodes 14 and drain electrodes 18 in one direction (for example, the left-right direction in FIG. 1). They are arranged side by side so that they can be shared with. That is, a pair of gate electrodes 17 are arranged on both sides of one source electrode 14, and a pair of gate electrodes 17 are arranged on both sides of one drain electrode 18.
  • the source electrode 14, the gate electrode 17, the drain electrode 18, and the gate electrode 17 arranged in one direction form a set of electrodes, and the electrode groups are repeatedly arranged in one direction.
  • the laminate is formed on the substrate 2, the buffer layer 3 provided on the substrate 2, the lower barrier layer BL1 provided on the buffer layer 3, and the lower barrier layer BL1.
  • An example) and a Cap layer 12 (an example of the “high resistance layer” of the present disclosure) provided on the P-type low resistance layer 11 are provided.
  • the P-type low resistance layer 11 is also referred to as a P-Wing layer.
  • the lower barrier layer BL1 includes a high resistance layer 4 provided on the buffer layer 3, a carrier supply layer 5 provided on the high resistance layer 4, and a high resistance layer 6 provided on the carrier supply layer 5.
  • the upper barrier layer BL2 includes a high resistance layer 8 provided on the channel layer 7, a carrier supply layer 9 provided on the high resistance layer 8, and a high resistance layer 10 provided on the carrier supply layer 9. To be equipped.
  • the high resistance layer 10, the P-type low resistance layer (P-Wing layer) 11 and the Cap layer 12 have a P-type gate diffusion layer 16 in contact with the gate electrode 17 (an example of the "first low resistance layer” of the present disclosure. ) Is provided.
  • the P-type gate diffusion layer 16 has a higher P-type impurity concentration and lower electrical resistance than the P-Wing layer 11.
  • the high resistance layer 10 is provided with an ohmic metal layer 13.
  • the ohmic metal layer 13 is provided on both sides of the gate diffusion layer 16 at a position away from the gate diffusion layer 16.
  • the drain electrode 18 is in contact with the ohmic metal layer 13 located on one side of both sides of the gate diffusion layer 16, and the source electrode 14 is in contact with the ohmic metal layer 13 located on the other side.
  • the portion located between the gate diffusion layer 16 and the drain electrode 18 functions as the first electric field relaxation layer ER1.
  • the first electric field relaxation layer ER1 is in contact with the gate diffusion layer 16.
  • the first electric field relaxation layer ER1 extends from the gate diffusion layer 16 to the drain electrode 18 side.
  • the portion located between the gate diffusion layer 16 and the source electrode 14 functions as the second electric field relaxation layer ER2.
  • the second electric field relaxation layer ER2 is in contact with the gate diffusion layer 16.
  • the second electric field relaxation layer ER2 extends from the gate diffusion layer 16 to the source electrode 14 side.
  • the compound semiconductor device 1 is further provided with a first amorphous layer AM1 which is provided between the first electric field relaxation layer ER1 and the drain electrode 18 and covers the side surface of the first electric field relaxation layer ER1.
  • the first amorphous layer AM1 is provided on, for example, a lower layer 111 containing the same material as the P-Wing layer 11 (an example of the "first layer” of the present disclosure) and the lower layer 111 and contains the same material as the Cap layer 12. It is composed of an upper layer 121 (an example of the "second layer” of the present disclosure).
  • the lower layer 111 is a layer formed by ion-implanting impurities into the P-Wing layer 11 and amorphizing it.
  • the upper layer 121 is a layer formed by ion-implanting impurities into the Cap layer 12 and amorphizing it.
  • the first amorphous layer AM1 separates the first electric field relaxation layer ER1 from the drain electrode 18.
  • the compound semiconductor device 1 is further provided with a second amorphous layer AM2 which is provided between the second electric field relaxation layer ER2 and the source electrode 14 and covers the side surface of the second electric field relaxation layer ER2.
  • the second amorphous layer AM2 is also composed of a lower layer 111 and an upper layer 121 provided on the lower layer 111.
  • the second amorphous layer AM2 separates the second electric field relaxation layer ER2 from the source electrode 14.
  • the compound semiconductor device 1 is provided on the first interlayer insulating film 15 provided on the laminate, the second interlayer insulating film 20 provided on the first interlayer insulating film 15, and the second interlayer insulating film 20. It further includes a gate wiring GL.
  • the first interlayer insulating film 15 and the second interlayer insulating film 20 are provided with a gate opening in which the gate electrode 17 is arranged.
  • the gate wiring GL is connected to the gate electrode 17 arranged at the gate opening.
  • the compound semiconductor device 1 is provided on the third interlayer insulating film 24 provided on the second interlayer insulating film 20, the drain wiring DL provided on the third interlayer insulating film 24, and the third interlayer insulating film 24. Further provided with the source wiring SL provided.
  • the first interlayer insulating film 15, the second interlayer insulating film 20, and the third interlayer insulating film 24 are provided with a drain opening in which the drain electrode 18 is arranged and a source opening in which the source electrode 14 is arranged. Has been done.
  • the drain wiring DL is connected to the drain electrode 18 arranged at the drain opening.
  • the source wiring SL is connected to the source electrode 14 arranged at the source opening.
  • the compound semiconductor device 1 may be provided between the drain electrode 18 and the first amorphous layer AM1 and may include a first margin MR1 adjacent to the first amorphous layer AM1. Further, the compound semiconductor device 1 may be provided between the source electrode 14 and the second amorphous layer AM2 and may include a second margin MR2 adjacent to the second amorphous layer AM2.
  • the first margin MR1 has the same structure as the first electric field relaxation layer ER1.
  • the second margin MR2 has the same structure as the second electric field relaxation layer ER2.
  • the first margin MR1 and the second margin MR2 each have a low resistance layer 11 and a Cap layer 12 provided on the low resistance layer 11.
  • the first amorphous layer AM1 is etched even if there is some variation in the formation position and opening diameter of the drain opening when forming the drain opening. It can be prevented from being etched.
  • the space for providing the second margin MR2 is secured in advance, even if there is some variation in the formation position and opening diameter of the source opening when forming the source opening, the second amorphous layer It is possible to prevent AM2 from being etched.
  • the substrate 2 is made of a semi-insulating compound semiconductor material.
  • the substrate 2 is made of a group III-V compound semiconductor material.
  • the buffer layer 3 is composed of, for example, a compound semiconductor layer epitaxially grown on a substrate 2.
  • the buffer layer 3 is configured by using a compound semiconductor that is well lattice-matched with respect to the substrate 2 and the lower barrier layer BL1.
  • a compound semiconductor that is well lattice-matched with respect to the substrate 2 and the lower barrier layer BL1.
  • an epitaxial growth layer of i-GaAs to which no impurities are added i means that no impurities are added; the same applies hereinafter
  • the lower barrier layer BL1 has good lattice matching with, for example, the buffer layer 3 and the upper channel layer 7, and has a bandgap wider than that of the compound semiconductor material constituting the channel layer III-V. It is constructed using a group compound semiconductor. For example, an AlGaAs mixed crystal epitaxial growth layer is used as the lower barrier layer BL1. As an example, the lower barrier layer is composed of Al0.2Ga0.8As mixed crystal having a composition ratio of aluminum (Al) in Group III elements of 0.2.
  • the lower barrier layer BL1 has a carrier supply layer 5 containing impurities that supply carriers.
  • the carrier for example, an electron is used.
  • An N-type carrier supply layer 5 containing an N-type impurity as an electron-supplying impurity is arranged in an intermediate portion of the lower barrier layer BL1 in the film thickness direction. Silicon (Si) is used as the N-type impurity.
  • the regions sandwiching the carrier supply layer 5 in the film thickness direction are the high resistance layers 4 and 6.
  • the high resistance layers 4 and 6 are free of impurities or contain a low concentration of N-type impurities or P-type impurities.
  • the high resistance layers 4 and 6 preferably have an impurity concentration of 1 ⁇ 10 17 pieces / cm 3 or less and a specific resistance of 1 ⁇ 10 ⁇ 2 ⁇ cm or more.
  • the lower barrier layer BL1 includes a high resistance layer 4, a carrier supply layer 5, and a high resistance layer 6.
  • a high resistance layer 4 having a film thickness of about 200 nm and containing no impurities is provided on the buffer layer 3 side.
  • a carrier supply layer 5 having a film thickness of about 4 nm and containing about 1.6 ⁇ 10 12 pieces / cm2 of silicon (Si) is laminated.
  • a high resistance layer 6 having a film thickness of about 2 nm and containing no impurities is laminated on the upper portion.
  • the channel layer 7 functions as a current passage of a transistor.
  • the channel layer 7 is a layer in which carriers supplied from the carrier supply layer 5 of the lower barrier layer BL1 and the carrier supply layer 9 of the upper barrier layer BL2 described later are accumulated.
  • the channel layer 7 is composed of a compound semiconductor that is heterojunction to the lower barrier layer BL1 and is well lattice-matched to the lower barrier layer BL1. Further, in the channel layer 7, the energy band on the carrier traveling side at the heterojunction with the lower barrier layer BL1 is larger than the energy band on the carrier traveling side in the compound semiconductor material constituting the interface region of the lower barrier layer BL1. It is constructed using a compound semiconductor close to the intrinsic Fermi level.
  • the lower barrier layer BL1 is composed of a compound semiconductor in which the energy band on the carrier traveling side at the junction with the channel layer 7 is farther from the intrinsic Fermi level in the channel layer than the channel layer 7.
  • the energy band on the multiple carrier traveling side at the heterojunction with the lower barrier layer BL1 is larger than the energy band on the multiple carrier traveling side in the compound semiconductor material constituting the interface region of the lower barrier layer BL1.
  • It is configured by using a compound semiconductor close to the energy band on the minority carrier traveling side.
  • the intrinsic Fermi level in the channel layer is located between the lowest energy of the conduction band of the channel layer 7 (hereinafter, conduction band energy Ec) and the highest energy of the valence band (hereinafter, Valence band energy Ev). There is.
  • the channel layer 7 is configured by using a group III-V compound semiconductor material having at least a lower conduction band energy Ec than the compound semiconductor material constituting the lower barrier layer BL1 at the junction with the lower barrier layer BL1. Will be done. In this case, it is preferable that the channel layer 7 has a larger difference in conduction band energy Ec from the lower barrier layer BL1 at the junction with the lower barrier layer BL1.
  • the channel layer 7 is configured by using a compound semiconductor material having at least a higher valence band energy Ev than the compound semiconductor material constituting the lower barrier layer BL1 at the junction with the lower barrier layer BL1. In this case, it is preferable that the channel layer 7 has a larger difference in valence band energy Ev from the lower barrier layer BL1 at the junction with the lower barrier layer BL1.
  • the carrier is an electron
  • the description of the impurity and the energy band may be a reverse conductive type.
  • the channel layer 7 is a group III-V compound semiconductor material that has good lattice matching with the lower barrier layer BL1 and has a narrower bandgap than the compound semiconductor material constituting the lower barrier layer BL1. It suffices if it is configured. Further, the channel layer 7 should have a larger bandgap difference with respect to the lower barrier layer BL1.
  • the channel layer 7 is composed of InGaAs mixed crystals, for example, when the lower barrier layer BL1 is composed of Al 0.2 Ga 0.8 As mixed crystals.
  • the InGaAs mixed crystal constituting the channel layer 7 may have an indium (In) composition ratio of 0.1 or more in the group III element.
  • the channel layer 7 may be composed of an In0.2Ga0.8As mixed crystal in which the composition ratio of indium (In) in the group III element is 0.2. As a result, the channel layer 7 has a sufficient difference in conduction band energy Ec while ensuring lattice consistency with respect to the lower barrier layer BL1.
  • the channel layer 7 may be a u-InGaAs mixed crystal layer to which impurities are not added. As a result, the scattering of impurities in the carriers in the channel layer 7 is suppressed, and the carrier movement at a high mobility is realized.
  • the channel layer 7 may be an epitaxial growth layer formed with a film thickness of 15 nm or less. As a result, the channel layer 7 can be made into a layer in which crystallinity is ensured and the carrier has excellent runnability.
  • the upper barrier layer BL2 is well lattice-matched with respect to the channel layer 7.
  • the upper barrier layer BL2 is formed by using a compound semiconductor whose energy band on the carrier traveling side is farther from the intrinsic Fermi level in the channel layer than the compound semiconductor material constituting the channel layer 7 at the junction with the channel layer 7.
  • the upper barrier layer BL2 uses a compound semiconductor in which the energy band on the traveling side of a large number of carriers is farther from the intrinsic Fermi level in the channel layer than the compound semiconductor material constituting the channel layer 7 at the junction with the channel layer 7. It is composed of.
  • the upper barrier layer BL2 is constructed by using a group III-V compound semiconductor material having a higher conduction band energy Ec than the compound semiconductor material constituting the channel layer 7. The larger the difference in conduction band energy Ec between the upper barrier layer BL2 and the channel layer 7 at the junction with the channel layer 7 is, the better.
  • the upper barrier layer BL2 is composed of AlGaAs mixed crystals having a wider bandgap than, for example, InGaAs mixed crystals.
  • the composition ratio of aluminum (Al) low, it is possible to prevent the so-called source resistance from increasing.
  • the gate diffusion layer 16 is formed, the diffusion rate of impurities can be suppressed to ensure controllability.
  • the AlGaAs mixed crystal constituting the upper barrier layer BL2 may have a composition ratio of aluminum (Al) in the group III element of 0.25 or less.
  • the upper barrier layer BL2 has a carrier supply layer 9 containing impurities that supply carriers.
  • a carrier supply layer 9 containing impurities that supply carriers For example, an N-type carrier supply layer 9 containing silicon (Si) as an N-type impurity that supplies electrons is arranged in an intermediate portion of the upper barrier layer BL2 in the film thickness direction with a film thickness of about 4 nm.
  • the regions of the upper barrier layer BL2 that sandwich the carrier supply layer 9 in the film thickness direction are the high resistance layers 8 and 10.
  • the high resistance layers 8 and 10 are free of impurities or contain impurities at a low concentration.
  • the high resistance layer 8 on the channel layer 7 side contains N-type impurities or P-type impurities.
  • the high resistance layer 10 on the opposite side of the channel layer 7, that is, on the surface side of the upper barrier layer BL2 contains N-type impurities.
  • the high resistance layers 8 and 10 preferably have an impurity concentration of 1 ⁇ 10 17 pieces / cm 3 or less and a specific resistance of 1 ⁇ 10 ⁇ 2 ⁇ cm or more.
  • a gate diffusion layer 16 and a P-Wing layer 11 are provided on the surface side of the upper barrier layer BL2.
  • the gate diffusion layer 16 and the P-Wing layer 11 are provided on the upper barrier layer BL2 on the opposite side of the channel layer 7.
  • the gate diffusion layer 16 is provided between the source electrode 14 and the drain electrode 18 in the horizontal direction (for example, the left-right direction in FIG. 3) orthogonal to the film thickness direction.
  • the P-Wing layer 11 is provided between the gate diffusion layer 16 and the source electrode 14, and between the gate diffusion layer 16 and the drain electrode 18, respectively.
  • the upper barrier layer BL2 includes a high resistance layer 8, a carrier supply layer 9, and a high resistance layer 10.
  • the high resistance layer 10 is provided with a lower portion of the gate diffusion layer 16 and an ohmic metal layer 13.
  • a high resistance layer 8 having a film thickness of about 2 nm and containing no impurities is provided on the channel layer 7 side.
  • a carrier supply layer 9 having a film thickness of about 4 nm and containing about 1.6 ⁇ 10 12 pieces / cm2 of silicon (Si) is laminated.
  • a high resistance layer 10 having a film thickness of about 100 nm and containing no impurities is laminated on the upper portion.
  • a P-Wing layer 11 having a film thickness of about 30 nm and a Cap layer 12 are laminated in this order on the upper portion of the high resistance layer 10. Then, the gate diffusion layer 16 is provided at a depth reaching the high resistance layer 10 from the surface of the Cap layer 12 through the P-Wing layer 11.
  • the upper barrier layer BL2 is not limited to AlGaAs mixed crystal, and may be composed of In (AlGa) AsP mixed crystal which is a III-V compound semiconductor. Good. As a result, the composition ratio of In in the channel layer 7 composed of InGaAs mixed crystals can be increased, and the mobility of carriers in the channel layer 7 can be increased.
  • the gate diffusion layer 16 is provided on the surface side of the carrier supply layer 9 in the upper barrier layer BL2.
  • the gate diffusion layer 16 is provided at intervals with respect to the carrier supply layer 9.
  • the gate diffusion layer 16 contains impurities that are inversely conductive to the carriers running on the channel layer 7, and is formed to have a lower resistance than the surrounding high resistance layer 10. When the carrier is an electron, P-type impurities are diffused in the gate diffusion layer 16.
  • the thickness (depth) of the gate diffusion layer 16 and the value of the P-type impurity concentration are determined by the threshold voltage of the transistor.
  • the threshold voltage is increased by increasing the thickness of the gate diffusion layer 16 or increasing the concentration of P-type impurities. Further, the threshold voltage is lowered by reducing the thickness of the gate diffusion layer 16 or lowering the concentration of P-type impurities.
  • the gate diffusion layer 16 may contain P-type impurities of 1 ⁇ 10 18 pieces / cm 3 or more, and as an example, P-type impurities of about 1 ⁇ 10 19 pieces / cm 3 are contained.
  • P-type impurities in the upper barrier layer BL2 composed of In (AlGa) AsP mixed crystals carbon (C), zinc (Zn), and magnesium (Mg) are used. These impurities are appropriately selected and used depending on the method for forming the gate diffusion layer 16.
  • the compound semiconductor device 1 includes a first electric field relaxation layer ER1 and a second electric field relaxation layer ER2 in order to increase the withstand voltage of the transistor.
  • the first electric field relaxation layer ER1 and the second electric field relaxation layer ER2 have a P-Wing layer 11 and a Cap layer 12, respectively.
  • the upper barrier layer BL2 and the first electric field relaxation layer ER1 and the second electric field relaxation layer ER2 will be described separately, but the first electric field relaxation layer ER1 and the second electric field relaxation layer ER2 are the upper barriers. It may be understood that it is contained in the layer BL2.
  • the P-Wing layer 11 is provided on the high resistance layer 10.
  • the P-Wing layer 11 is made of the same semiconductor material as the high resistance layer 10.
  • the P-Wing layer 11 is made of AlGaAs mixed crystal.
  • the P-Wing layer 11 may be made of a semiconductor material different from that of the high resistance layer 10 as long as it is a compound semiconductor having good lattice matching with the high resistance layer 10.
  • the P-Wing layer 11 is provided at intervals with respect to the carrier supply layer 9 by the thickness of the high resistance layer 10. The distance between the carrier supply layer 9 and the P-Wing layer 11 is larger than the distance between the carrier supply layer 9 and the gate diffusion layer 16.
  • the P-Wing layer 11 extends from the gate diffusion layer 16 toward the source electrode 14 side and the drain electrode 18 side, respectively.
  • the P-Wing layer 11 is a P-type region containing impurities that are inversely conductive to the carriers running on the channel layer 7.
  • the P-Wing layer 11 has a smaller amount of P-type charge in the entire region than the gate diffusion layer 16.
  • the amount of P-type charge in the P-Wing layer 11 is such that the holes in the P-Wing layer 11 are depleted and depleted during the off operation when a negative voltage is applied to the gate electrode 17. Further, it is preferable that the P-Wing layer 11 has a smaller amount of electric charge per unit length of the P type (per unit lateral length in the drawing) than the gate diffusion layer 16. As a result, even when the length of the P-Wing layer 11 in the lateral direction is extremely wide, the amount of P-type charge in the P-Wing layer 11 can be reduced as compared with the gate diffusion layer 16.
  • the P-Wing layer 11 is formed to be shallower than the gate diffusion layer 16, that is, to be thinner than the gate diffusion layer 16. As a result, the amount of P-type charge in the P-Wing layer 11 is kept smaller than that in the gate diffusion layer 16.
  • the P-Wing layer 11 may contain P-type impurities of about 1 ⁇ 10 18 pieces / cm 3 , and as an example, it is about 1 ⁇ 10 18 pieces / cm 3.
  • the P-Wing layer 11 has a lower P-type impurity concentration than the gate diffusion layer 16 and is formed to have the same depth as the gate diffusion layer 16, that is, the same film thickness as the gate diffusion layer 16. May be.
  • the P-type impurity contained in the P-Wing layer 11 at least one or more of carbon (C), zinc (Zn), and magnesium (Mg) are used. These impurities are appropriately selected and used depending on the method for forming the P-Wing layer 11.
  • the Cap layer 12 is formed so as to be laminated on the P-Wing layer 11.
  • the Cap layer 12 may have a thin film thickness.
  • the Cap layer 12 is made of the same semiconductor material as the P-Wing layer 11. Further, the Cap layer 12 may be made of a semiconductor material different from that of the P-Wing layer 11 as long as it is a compound semiconductor having good lattice matching with the P-Wing layer 11. Further, the Cap layer 12 may or may not contain impurities, and if it is contained, it may be a P-type impurity or an N-type impurity.
  • the Cap layer 12 is made of AlGaAs, which has a thickness of 50 nm and does not contain impurities. Further, the Cap layer 12 may be made of GaAs having a thickness of 40 nm to which Si is added as an N-type impurity.
  • the first amorphous layer AM1 is arranged between the gate diffusion layer 16 and the drain electrode 18.
  • the second amorphous layer AM2 is arranged between the gate diffusion layer 16 and the source electrode 14.
  • the first amorphous layer AM1 and the second amorphous layer AM2 each have a crystal structure of a laminated film including a Cap layer 12 and a P-Wing layer 11 by ion-implanting impurities such as boron using a resist pattern as a mask. Obtained by partially breaking and amorphizing. Boron and the like are exemplified as impurities for ion implantation.
  • the first interlayer insulating film 15 and the second interlayer insulating film 20 are provided so as to cover the entire surface of the upper barrier layer BL2 and the Cap layer 12.
  • the first interlayer insulating film 15 and the second interlayer insulating film 20 have insulating properties with respect to the compound semiconductors constituting the upper barrier layer BL2 and the Cap layer 12.
  • the first interlayer insulating film 15 and the second interlayer insulating film 20 are each made of silicon nitride (Si 3 N 4 ).
  • the thickness of the laminated film including the first interlayer insulating film 15 and the second interlayer insulating film 20 is, for example, 200 nm.
  • the first interlayer insulating film 15 and the second interlayer insulating film 20 are provided with a source opening and a drain opening. Further, in the first interlayer insulating film 15 and the second interlayer insulating film 20, a gate opening that exposes the surface of the gate diffusion layer 16 is provided between the source opening and the drain opening.
  • the source opening, drain opening, and gate opening are independent openings, each arranged at a distance from each other.
  • Source electrode, drain electrode The source electrode 14 and the drain electrode 18 are ohmic-bonded to the ohmic metal layer 13 provided in the high resistance layer 10 of the upper barrier layer BL2 via the source opening and the drain opening. There is.
  • gold (Au) -germanium (Ge), nickel (Ni), and gold (Au) are sequentially laminated from the high resistance layer 10 side, and the laminated metal film is used as a base for the high resistance layer 10. It is formed by alloying with.
  • the source electrode 14 and the drain electrode 18 are composed of an upper layer of gold (Au) in the laminated metal film.
  • the film thickness of each of the source electrode 14 and the drain electrode 18 is, for example, 1000 nm.
  • the gate electrode 17 is provided on the upper part of the gate diffusion layer 16.
  • the gate electrode 17 is provided so as to embed the gate opening, and is joined to the gate diffusion layer 16 at the bottom of the gate opening.
  • the gate electrode 17 is composed of a film in which nickel (Ni) and gold (Au) are sequentially laminated from the substrate 2 side.
  • the compound semiconductor device 1 includes a film forming device (including an epitaxial growth device, a CVD (Chemical Vapor Deposition) device, a thermal oxidation furnace, a sputtering device, and a resist coating device), an exposure device, an ion implantation device, an annealing device, an etching device, and a CMP (CMP). It is manufactured using various devices such as a Chemical Mechanical Polishing device. Hereinafter, these devices are collectively referred to as manufacturing devices.
  • FIG. 4A to 4J are cross-sectional views showing the manufacturing method of the compound semiconductor device 1 according to the first embodiment of the present disclosure in the order of processes.
  • the manufacturing apparatus epitaxially grows a u-GaAs layer, which is an untopped GaAs layer to which impurities are not added, on a substrate 2 made of GaAs to form a buffer layer 3.
  • the manufacturing apparatus epitaxially grows, for example, an AlGaAs (Al 0.2 Ga 0.8 As mixed crystal) layer on the buffer layer 3 to form the lower barrier layer BL1.
  • the manufacturing apparatus includes, for example, a high resistance layer 4 made of a u-AlGaAs layer to which no impurities are added, a carrier supply layer 5 made of an N-type AlGaAs layer to which silicon (Si) is added, and a u-AlGaAs layer to which no impurities are added.
  • the high resistance layer 6 made of the above is sequentially epitaxially grown. As a result, the lower barrier layer BL1 having the N-type carrier supply layer 5 at the center in the film thickness direction is obtained.
  • the manufacturing apparatus forms a channel layer 7 by epitaxially growing a u-InGaAs layer to which impurities are not added, for example, on the lower barrier layer BL1.
  • the manufacturing apparatus epitaxially grows, for example, an AlGaAs (Al 0.2 Ga 0.8 As mixed crystal) layer on the channel layer 7 to form the upper barrier layer BL2.
  • the manufacturing apparatus is, for example, a high resistance layer 8 made of a u-AlGaAs layer to which impurities are not added, a carrier supply layer 9 made of an N-type AlGaAs layer to which silicon (Si) is added, and N to which silicon (Si) is added.
  • a high resistance layer 10 made of a type AlGaAs layer, a low resistance layer 11 made of a P-type AlGaAs layer to which carbon (C) is added, and a Cap layer 12 made of a u-AlGaAs layer to which no impurities are added are sequentially epitaxially grown.
  • the manufacturing apparatus forms an insulating film 31 made of silicon nitride (Si 3 N 4) on the Cap layer 12 by, for example, a CVD (Chemical Vapor Deposition) method.
  • the manufacturing apparatus partially etches the insulating film 31 to form an opening H11 that exposes the Cap layer 12.
  • the manufacturing apparatus uses the insulating film 31 in which the opening H11 is formed as a mask to introduce P-type impurities into the Cap layer 12, the low resistance layer 11, and the high resistance layer 10. As a result, the manufacturing apparatus forms the gate diffusion layer 16 in the upper barrier layer BL2.
  • the manufacturing apparatus diffuses zinc (Zn), which is a P-type impurity, into the gate diffusion layer 16 at a depth that exceeds the depth of the low resistance layer 11 and does not reach the carrier supply layer 9.
  • Zn zinc
  • Diffusion of zinc (Zn) is carried out by gas phase diffusion using a zinc compound gas at a temperature of, for example, about 600 ° C.
  • the gate diffusion layer 16 is self-aligned at the bottom of the opening H11, and the low resistance layers 11 are extended on both sides of the gate diffusion layer 16.
  • the manufacturing apparatus forms a resist pattern RP on the upper barrier layer BL2 and the Cap layer 12 on which the gate diffusion layer 16 is formed.
  • the resist pattern RP has a shape that opens above the region where the first amorphous layer AM1 and the second amorphous layer AM2 (see FIG. 3) are formed and covers the other regions.
  • the manufacturing apparatus ion-implants impurities (for example, boron) into the Cap layer 12 and the low resistance layer 11 through the insulating film 31 with the resist pattern RP as a mask.
  • impurities for example, boron
  • the manufacturing apparatus partially amorphizes the Cap layer 12 and the low resistance layer 11 to form the first amorphous layer AM1 and the second amorphous layer AM2.
  • the impurities to be ion-implanted are preferably inert impurities that do not exhibit conductivity in the low resistance layer 11 and the Cap layer 12, such as boron. This makes it possible to prevent fluctuations in the acceptor concentration or donor concentration due to amorphization.
  • the depth of ion implantation is preferably sufficient to amorphize the low resistance layer 11 and the depth at which boron does not reach the channel layer 7. As a result, it is possible to prevent the ions from reaching the channel layer 7, and thus it is possible to prevent deterioration of the device characteristics such as fluctuation of the on-resistance due to amorphization.
  • the first amorphous layer AM1 and the second amorphous layer AM2 are each formed in an island shape. Then, as shown in FIG. 4E, the manufacturing apparatus removes the resist pattern RP.
  • the manufacturing apparatus forms a lower portion 17A of the gate electrode 17 on the gate diffusion layer 16.
  • the lower portion 17A has a shape in which the opening H11 is embedded.
  • the manufacturing apparatus sequentially mask-deposits titanium (Ti), platinum (Pt), and gold (Au) to form a pattern of the lower portion 17A of the gate electrode.
  • the manufacturing apparatus removes the insulating film 31.
  • the manufacturing apparatus forms a first interlayer insulating film 15 made of silicon nitride (Si 3 N 4) on the Cap layer 12 by, for example, a CVD method.
  • the lower portion 17A of the gate electrode is covered with the first interlayer insulating film 15.
  • the manufacturing apparatus partially etches the first interlayer insulating film 15, the Cap layer 12, and the low resistance layer 11 to form an opening H12 that exposes the high resistance layer 10. ..
  • the manufacturing apparatus forms an opening H12 between the first amorphous layer AM1 and the second amorphous layer AM2 that are adjacent to each other.
  • the low resistance layer (P-Wing layer) 11 has the shape shown in FIGS. 1 to 3.
  • the manufacturing apparatus forms the ohmic metal layer 13 on the high resistance layer 10 exposed at the bottom of the opening H12.
  • the manufacturing apparatus sequentially deposits and patterns gold-germanium (AuGe) and nickel (Ni), and further heat-treats at, for example, about 400 ° C. to form the ohmic metal layer 13.
  • AuGe gold-germanium
  • Ni nickel
  • the manufacturing apparatus forms a second interlayer insulating film 20 made of silicon nitride (Si 3 N 4 ) on the first interlayer insulating film 15 by, for example, a CVD method.
  • the opening H12 provided in the first interlayer insulating film 15 is embedded by the second interlayer insulating film 20.
  • the manufacturing apparatus flattens the upper surface of the second interlayer insulating film 20 by, for example, the CMP method.
  • the manufacturing apparatus partially etches the second interlayer insulating film 20 to form a source opening and a drain opening on the ohmic metal layer 13, and gates on the lower portion 17A of the gate electrode. Form an opening.
  • the ohmic metal layer 13 is exposed at the bottoms of the source opening and the drain opening. Further, at the bottom of the gate opening, the lower portion 17A of the gate electrode is exposed.
  • the manufacturing apparatus deposits and patterns, for example, gold (Au).
  • Au gold
  • the manufacturing apparatus forms the source electrode 14 at the source opening, the drain electrode 18 at the drain opening, and the upper portion 17B of the gate electrode at the gate opening.
  • the manufacturing apparatus forms the gate wiring GL, the third interlayer insulating film 24, the source wiring SL, and the drain wiring DL.
  • the compound semiconductor device 1 is composed of a laminate including a channel layer 7 in which N-type carriers (that is, electrons) travel, and the laminate.
  • a source electrode 14 provided on the upper surface side, a gate electrode 17 provided on the upper surface side of the laminate, and a drain electrode 18 provided on the upper surface side of the laminate are provided.
  • the laminate is provided at a position facing the gate electrode 17, a P-shaped gate diffusion layer 16 in contact with the gate electrode 17, and an electric field extending from the gate diffusion layer 16 to the drain electrode 18 side to the gate diffusion layer 16.
  • It has a first electric field relaxation layer ER1 that relaxes concentration, and a first amorphous layer AM1 that covers a first side surface ER1a that is a side surface of the first electric field relaxation layer ER1 and faces one of the drain electrodes 18.
  • the first amorphous layer AM1 contains the hydrogen ions having kinetic energy generated due to the process and the first electric field relaxation layer ER1. It is possible to prevent injection from the first side surface ER1a of the above into the inside of the first electric field relaxation layer ER1.
  • the first amorphous layer AM1 can prevent impurities (for example, carbon and the like) contained in the first electric field relaxation layer ER1 from being inactivated by the above hydrogen ions and the like.
  • the compound semiconductor device 1 can stabilize the activation rate of impurities contained in the first electric field relaxation layer ER1, and can reliably relax the electric field concentration on the gate diffusion layer 16. As a result, the compound semiconductor device 1 can suppress deterioration of device characteristics (for example, a decrease in withstand voltage due to electric field concentration on the gate diffusion layer 16).
  • the laminate is a side surface of the second electric field relaxation layer ER2 and the second electric field relaxation layer ER2, which extend from the gate diffusion layer 16 to the source electrode 14 side and relax the electric field concentration on the gate diffusion layer 16. It further has a second amorphous layer AM2 that covers the second side surface ER2a facing the source electrode 14.
  • the compound semiconductor device 1 can stabilize the activation rate of impurities contained in the second electric field relaxation layer ER2, and can reliably relax the electric field concentration on the gate diffusion layer 16. As a result, the compound semiconductor device 1 can further suppress the deterioration of the device characteristics.
  • the first electric field relaxation layer ER1 and the second electric field relaxation layer ER2 have a P-Wing layer 11 and a Cap layer 12 provided on the P-Wing layer 11, respectively.
  • the P-Wing layer 11 is provided in contact with the gate diffusion layer 16 and has a lower P-type impurity concentration than the gate diffusion layer 16.
  • the Cap layer 12 is provided in contact with the gate diffusion layer 16 and has a higher electrical resistance than the P-Wing layer 11. According to this, in the P-Wing layer 11, the depletion layer spreads from the P-Wing layer 11 to the N-type high resistance layer 10 side, and the depletion layer easily spreads between the gate diffusion layer 16 and the channel layer 7. Therefore, the electric field concentration on the gate diffusion layer 16 is relaxed.
  • the structure is such that the P-Wing layer 11, which is the main body of the electric field relaxation layer, is not directly exposed to the surface by the first amorphous layer AM1 (or the second amorphous layer AM2) and the Cap layer 12.
  • the P-Wing layer 11 which is the main body of the electric field relaxation layer
  • the first amorphous layer AM1 or the second amorphous layer AM2
  • the Cap layer 12 As a result, hydrogen ions and the like generated due to the process are not injected into the P-Wing layer 11, and the activation rate of carbon and the like, which are impurities, is stabilized. Due to this effect, high reliability of the element (HEMT) and low manufacturing cost due to high yield can be realized.
  • the method for manufacturing a compound semiconductor device includes a step of forming a laminate including a channel layer 7 in which electrons travel, and a gate electrode 17 formed on the upper surface side of the laminate.
  • a step of forming a source electrode 14 on the upper surface side of the laminated body, and a step of forming a drain electrode 18 on the upper surface side of the laminated body are provided.
  • the step of forming the laminate is arranged at a position facing the gate electrode 17, and the step of forming the P-shaped gate diffusion layer 16 in contact with the gate electrode 17 and the step of extending from the gate diffusion layer 16 to the drain electrode 18 side.
  • the step of forming the first electric field relaxation layer ER1 for relaxing the electric field concentration on the gate diffusion layer 16, and the first surface of the first electric field relaxation layer ER1 so as to cover the first side surface ER1a facing the drain electrode 18. Includes a step of forming the amorphous layer AM1.
  • the first amorphous layer AM1 is formed by partially ion-implanting impurities into the first electric field relaxation layer ER1 to make it amorphous.
  • the compound semiconductor device 1 in which the activation rate of impurities contained in the first electric field relaxation layer ER1 is stable and the deterioration of device characteristics is suppressed.
  • the gate electrode is formed, then the first amorphous layer and the second amorphous layer are formed, and then the ohmic metal layer, the source electrode, and the source electrode are formed in the order of the steps of the manufacturing method of the compound semiconductor device 1. It has been described that a drain electrode is formed. However, in the embodiment of the present disclosure, the method for manufacturing the compound semiconductor device 1 is not limited to the above. In the embodiment of the present disclosure, after the formation of the Cap layer 12, the Cap layer 12 and the low resistance layer (P-Wing layer) 11 are amorphized by ion implantation. The other process order is arbitrary.
  • a first amorphous layer and a second amorphous layer are formed, then a gate electrode is formed, and then an ohmic metal layer, a source electrode, and a drain electrode are formed. You may. Further, in the step of forming the first amorphous layer AM1 and the second amorphous layer AM2, impurities may be directly ion-implanted into the Cap layer 12 and the low resistance layer 11 without passing through the insulating layer. The compound semiconductor device 1 can be manufactured even in such a process order.
  • FIG. 5A to 5F are cross-sectional views showing the manufacturing method (modification example 1) of the compound semiconductor device 1 according to the embodiment of the present disclosure in the order of processes.
  • the steps up to the step of forming the Cap layer 12 are the same as those described above with reference to FIG. 4A.
  • the manufacturing apparatus forms the resist pattern RP on the Cap layer 12 as shown in FIG. 5B.
  • the resist pattern RP has a shape that opens above the region where the first amorphous layer AM1 and the second amorphous layer AM2 (see FIG. 3) are formed and covers the other regions.
  • the manufacturing apparatus ion-implants impurities (for example, boron) into the Cap layer 12 and the low resistance layer (P-Wing layer) 11 using the resist pattern RP as a mask.
  • impurities for example, boron
  • the manufacturing apparatus partially amorphizes the Cap layer 12 and the low resistance layer 11 to form the first amorphous layer AM1 and the second amorphous layer AM2.
  • the manufacturing apparatus forms an insulating film 31 on the Cap layer 12.
  • the manufacturing apparatus partially etches the insulating film 31 to form an opening H11 that exposes the Cap layer 12.
  • the manufacturing apparatus uses the insulating film 31 in which the opening H11 is formed as a mask to introduce P-type impurities into the Cap layer 12, the low resistance layer 11, and the high resistance layer 10.
  • the manufacturing apparatus forms the gate diffusion layer 16 in the upper barrier layer BL2.
  • the manufacturing apparatus forms a lower portion 17A of the gate electrode 17 on the gate diffusion layer 16.
  • the lower portion 17A has a shape in which the opening H11 is embedded. After forming the lower portion 17A, the manufacturing apparatus removes the insulating film 31.
  • the manufacturing apparatus forms the first interlayer insulating film 15.
  • the manufacturing apparatus partially etches the first interlayer insulating film 15, the Cap layer 12, and the low resistance layer 11 to form an opening H12 that exposes the high resistance layer 10.
  • the manufacturing apparatus forms the second interlayer insulating film 20.
  • the manufacturing apparatus forms a source opening, a drain opening, and a gate opening, forms a source electrode 14 in the source opening, and forms a drain electrode 18 in the drain opening.
  • the manufacturing apparatus forms the gate wiring GL, the third interlayer insulating film 24, the source wiring SL, and the drain wiring DL. Through the above steps, the compound semiconductor device 1 shown in FIGS. 1 to 3 is completed.
  • Modification 2 in the process order of the manufacturing method of the compound semiconductor device 1, a gate electrode is formed, then an ohmic metal layer is formed, and then a first amorphous layer and a second amorphous layer are formed. After that, the source electrode and the drain electrode may be formed. Further, in the step of forming the first amorphous layer AM1 and the second amorphous layer AM2, impurities may be directly ion-implanted into the Cap layer 12 and the low resistance layer 11 through the interlayer insulating film. The compound semiconductor device 1 can be manufactured even in such a process order.
  • FIGS. 4A to 4C are cross-sectional views showing the manufacturing method (modification example 2) of the compound semiconductor device 1 according to the embodiment of the present disclosure in the order of processes.
  • the steps of forming the insulating film 31 as shown in FIG. 6A, forming the opening H11 as shown in FIG. 6B, and forming the gate diffusion layer 16 have been described with reference to FIGS. 4A to 4C. It is the same as the manufacturing method.
  • the manufacturing apparatus forms the lower portion 17A of the gate electrode 17 on the gate diffusion layer 16 as shown in FIG. 6C.
  • the lower portion 17A has a shape in which the opening H11 is embedded. After forming the lower portion 17A, the manufacturing apparatus removes the insulating film 31.
  • the manufacturing apparatus forms the first interlayer insulating film 15.
  • the manufacturing apparatus partially etches the first interlayer insulating film 15, the Cap layer 12, and the low resistance layer 11 to form an opening H12 that exposes the high resistance layer 10. ..
  • the manufacturing apparatus forms the ohmic metal layer 13 on the high resistance layer 10 exposed at the bottom of the opening H12.
  • the manufacturing apparatus forms a second interlayer insulating film 20 and embeds the opening H12.
  • the manufacturing apparatus forms a resist pattern RP on the second interlayer insulating film 20.
  • the resist pattern RP has a shape that opens above the region where the first amorphous layer AM1 and the second amorphous layer AM2 (see FIG. 3) are formed and covers the other regions.
  • the manufacturing apparatus ion-implants impurities (for example, boron) into the Cap layer 12 and the low resistance layer (P-Wing layer) 11 through the second interlayer insulating film 20 using the resist pattern RP as a mask.
  • impurities for example, boron
  • the manufacturing apparatus partially amorphizes the Cap layer 12 and the low resistance layer 11 to form the first amorphous layer AM1 and the second amorphous layer AM2.
  • the manufacturing apparatus forms a source opening, a drain opening, and a gate opening, forms a source electrode 14 in the source opening, and forms a drain electrode 18 in the drain opening.
  • the upper portion 17B of the gate electrode is formed in the gate opening.
  • the manufacturing apparatus forms the gate wiring GL, the third interlayer insulating film 24, the source wiring SL, and the drain wiring DL.
  • the compound semiconductor device 1 includes a multi-gate transistor
  • the embodiments of the present disclosure are not limited to this.
  • the compound semiconductor device according to the embodiment of the present disclosure may include a single gate transistor instead of a multi-gate transistor.
  • the single gate transistor means a transistor having one gate electrode.
  • a single transistor has one source electrode 14, one gate electrode 17, and one drain electrode 18.
  • FIG. 7 is a plan view showing a configuration example of the compound semiconductor device 1A according to the second embodiment of the present disclosure.
  • FIG. 8 is a cross-sectional view showing a configuration example of the compound semiconductor device 1A according to the second embodiment of the present disclosure.
  • FIG. 8 shows a cross section of the plan view shown in FIG. 7 cut along the line X7-X'7.
  • the first interlayer insulating film 15, the second interlayer insulating film 20, and the third interlayer insulating film 24 shown in FIG. 8 are not shown.
  • the compound semiconductor device 1A includes a single gate transistor having one source electrode 14, one gate electrode 17, and one drain electrode 18. Also in the single transistor, the first amorphous layer AM1 is arranged between the gate electrode 17 and the drain electrode 18, and the second amorphous layer AM2 is arranged between the gate electrode 17 and the source electrode 14. In the horizontal direction, the first amorphous layer AM1 is arranged on both sides of the drain electrode 18, and the second amorphous layer AM2 is arranged on both sides of the source electrode 14.
  • the compound semiconductor device 1A can stabilize the activation rate of impurities contained in the first electric field relaxation layer ER1.
  • the second amorphous layer AM2 can prevent hydrogen ions and the like generated due to the process from being injected from the second side surface ER2a of the second electric field relaxation layer ER2 into the inside of the second electric field relaxation layer ER2. It is possible to prevent carbon and the like contained in the second electric field relaxation layer ER2 from being inactivated by the above hydrogen ions and the like. As a result, the compound semiconductor device 1 can stabilize the activation rate of impurities contained in the second electric field relaxation layer ER2.
  • the compound semiconductor device 1A can reliably relax the electric field concentration on the gate diffusion layer 16, so that deterioration of device characteristics (for example, a decrease in withstand voltage due to the electric field concentration on the gate diffusion layer 16) is suppressed. be able to.
  • the first amorphous layer AM1 is arranged not only between the gate electrode 17 and the drain electrode 18, but also on the opposite side of the gate electrode 17 with the drain electrode 18 interposed therebetween. showed that.
  • the second amorphous layer AM2 is arranged not only between the gate electrode 17 and the source electrode 14 but also on the opposite side of the gate electrode 17 with the source electrode 14 interposed therebetween. The aspect shown is shown. However, in the embodiment of the present disclosure, the arrangement of the first amorphous layer AM1 and the second amorphous layer AM2 is not limited to this.
  • FIG. 9 is a plan view showing the configuration of the compound semiconductor device 1B according to the modified example of the second embodiment of the present disclosure.
  • FIG. 10 is a cross-sectional view showing the configuration of the compound semiconductor device 1B according to the modified example of the second embodiment of the present disclosure.
  • FIG. 10 shows a cross section of the plan view shown in FIG. 9 cut along the line X9-X'9.
  • the first interlayer insulating film 15, the second interlayer insulating film 20, and the third interlayer insulating film 24 shown in FIG. 10 are not shown.
  • the first amorphous layer AM1 is arranged between the gate electrode 17 and the drain electrode 18 in the horizontal direction, but the drain electrode 18 is sandwiched between the first amorphous layer AM1.
  • the first amorphous layer AM1 is not arranged on the opposite side of the gate electrode 17.
  • the second amorphous layer AM2 is arranged between the gate electrode 17 and the source electrode 14 in the horizontal direction, but on the opposite side of the gate electrode 17 with the source electrode 14 interposed therebetween.
  • the second amorphous layer AM2 is not arranged.
  • the first amorphous layer AM1 hydrogen ions and the like generated due to the process are injected from the first side surface ER1a of the first electric field relaxation layer ER1 into the inside of the first electric field relaxation layer ER1. It is possible to prevent carbon and the like contained in the first electric field relaxation layer ER1 from being inactivated by the above-mentioned hydrogen ions and the like.
  • the second amorphous layer AM2 can prevent the generated hydrogen ions and the like from being injected into the inside of the second electric field relaxation layer ER2 from the second side surface ER2a of the second electric field relaxation layer ER2, and the second electric field.
  • the compound semiconductor device 1B can suppress the deterioration of the element characteristics in the same manner as the compound semiconductor device 1A.
  • the present disclosure may also have the following structure.
  • a laminate composed of a compound semiconductor and including a channel layer on which a first conductive type carrier runs, and The gate electrode provided on the upper surface side of the laminated body and A source electrode provided on the upper surface side of the laminate and A drain electrode provided on the upper surface side of the laminated body is provided.
  • the laminate is A second conductive type first low resistance layer provided at a position facing the gate electrode and in contact with the gate electrode, A first electric field relaxation layer extending from the first low resistance layer to one side of the source electrode and the drain electrode to alleviate the electric field concentration on the first low resistance layer.
  • the laminated body is A second electric field relaxation layer extending from the first low resistance layer to the other side of the source electrode and the drain electrode to alleviate the electric field concentration on the first low resistance layer.
  • the compound semiconductor device according to (1) further comprising a second amorphous layer that is a side surface of the second electric field relaxation layer and covers a second side surface facing the other of the source electrode and the drain electrode.
  • the first electric field relaxation layer and the second electric field relaxation layer are respectively.
  • a second conductive type second low resistance layer provided in contact with the first low resistance layer and having a lower concentration of impurities of the second conductive type than the first low resistance layer.
  • the compound semiconductor device according to (2) above which has a high resistance layer provided on the second low resistance layer and having a higher electric resistance than the second low resistance layer.
  • the second low resistance layer contains at least one of carbon and magnesium as a second conductive type impurity.
  • the first amorphous layer and the second amorphous layer are each A first layer containing the same material as the second low resistance layer,
  • a second margin portion provided between the other of the source electrode and the drain electrode and the second amorphous layer and adjacent to the second amorphous layer is further provided.
  • the first margin portion has the same structure as the first electric field relaxation layer, and has the same structure.
  • the second margin has the same structure as the second electric field relaxation layer.
  • the step of forming the laminate is A step of forming a second conductive type first low resistance layer which is arranged at a position facing the gate electrode and is in contact with the gate electrode.
  • a step of forming a first electric field relaxation layer extending from the first low resistance layer to one side of the source electrode and the drain electrode to alleviate the electric field concentration on the first low resistance layer.
  • a step of forming a first amorphous layer so as to cover a first side surface of the first electric field relaxation layer facing one of the source electrode and the drain electrode is included.
  • a method for producing a compound semiconductor, wherein an impurity is partially ion-implanted into the first electric field relaxation layer to make it amorphous to form the first amorphous layer is included.

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Abstract

素子特性の劣化を抑制することができる化合物半導体装置及び化合物半導体装置の製造方法を提供する。化合物半導体装置は、化合物半導体で構成され、第１導電型のキャリアが走行するチャネル層を含む積層体と、積層体の上面側に設けられたゲート電極と、積層体の上面側に設けられたソース電極と、積層体の上面側に設けられたドレイン電極と、を備える。積層体は、ゲート電極と対向する位置に設けられ、ゲート電極と接する第２導電型の第１低抵抗層と、第１低抵抗層からソース電極及びドレイン電極の一方の側へ延設され、第１低抵抗層への電界集中を緩和する第１電界緩和層と、第１電界緩和層の側面であってソース電極及びドレイン電極の一方と向かい合う第１側面を覆う第１アモルファス層と、を有する。

Description

化合物半導体装置及び化合物半導体装置の製造方法
　本開示は、化合物半導体装置及び化合物半導体装置の製造方法に関する。
　近年、化合物半導体により構成されたチャネル層を有する電界効果トランジスタ（ＦＥＴ　：　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）の開発が進められている。例えば、ＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）はスイッチ素子への適用が行われている。また、Ｎ型チャネル層とゲート電極との間に第１Ｐ型拡散層を設けるとともに、第１Ｐ型拡散層の外側に、第１Ｐ型拡散層よりもＰ型不純物の濃度が低い第２Ｐ型拡散層を連続して設けることによって、第１Ｐ型拡散層への電界集中を緩和する構造が知られている（例えば、特許文献１参照）。この構造は、パワーデバイス素子への適用が期待されている。
特許第６３６９６０５号公報
　ＨＥＭＴの製造過程で、第２Ｐ型拡散層にドライエッチング処理を施すと、ドライエッチング装置内で発生した運動エネルギーを持つ水素イオンが、第２Ｐ型拡散層の露出した側面に注入される。第２Ｐ型拡散層に水素が注入されると、注入された水素は第２Ｐ型拡散層に含まれるアクセプタ（例えば、炭素など）と結合してアクセプタを不活性化し、第２Ｐ型拡散層のアクセプタ濃度を変動させる可能性がある。第２Ｐ型拡散層のアクセプタ濃度が変動すると、第２Ｐ型拡散層を含む電界緩和構造が設計通りに機能せず、第１Ｐ型拡散層（以下、第１低抵抗層ともいう）に電界が集中してＨＥＭＴの耐圧が低下するなど、素子特性が劣化する可能性がある。
　本開示はこのような事情に鑑みてなされたもので、素子特性の劣化を抑制することができる化合物半導体装置及び化合物半導体装置の製造方法を提供することを目的とする。
　本開示の一態様に係る化合物半導体装置は、化合物半導体で構成され、第１導電型のキャリアが走行するチャネル層を含む積層体と、前記積層体の上面側に設けられたゲート電極と、前記積層体の上面側に設けられたソース電極と、前記積層体の上面側に設けられたドレイン電極と、を備える。前記積層体は、前記ゲート電極と対向する位置に設けられ、前記ゲート電極と接する第２導電型の第１低抵抗層と、前記第１低抵抗層から前記ソース電極及び前記ドレイン電極の一方の側へ延設され、前記第１低抵抗層への電界集中を緩和する第１電界緩和層と、前記第１電界緩和層の側面であって前記ソース電極及び前記ドレイン電極の一方と向かい合う第１側面を覆う第１アモルファス層と、を有する。
　これによれば、ソース電極及びドレイン電極の一方を配置するための開口部（例えば、ドレイン開口部）を形成する際に、プロセス起因で水素イオンが発生する場合でも、第１アモルファス層は、プロセス起因で発生した、運動エネルギーを持つ水素イオン等が第１電界緩和層の第１側面から第１電界緩和層の内部へ注入されることを防ぐことができる。第１アモルファス層は、第１電界緩和層に含まれる不純物（例えば、炭素等）が上記の水素イオン等によって不活性化されることを抑制することができる。これにより、化合物半導体装置は、第１電界緩和層に含まれる不純物の活性化率を安定化することができ、第１低抵抗層への電界集中を信頼性高く緩和することができる。これにより、化合物半導体装置は、素子特性の劣化（例えば、第１低抵抗層への電界集中による耐圧低下）を抑制することができる。
　本開示の一態様に係る化合物半導体装置の製造方法は、化合物半導体で構成され、第１導電型のキャリアが走行するチャネル層を含む積層体を形成する工程と、前記積層体の上面側にゲート電極を形成する工程と、前記積層体の上面側にソース電極を形成する工程と、前記積層体の上面側にドレイン電極を形成する工程と、を備える。前記積層体を形成する工程は、前記ゲート電極と対向する位置に配置され、前記ゲート電極と接する第２導電型の第１低抵抗層を形成する工程と、前記第１低抵抗層から前記ソース電極及び前記ドレイン電極の一方の側へ延設され、前記第１低抵抗層への電界集中を緩和する第１電界緩和層を形成する工程と、前記第１電界緩和層の側面であって前記ソース電極及び前記ドレイン電極の一方と向かい合う第１側面を覆うように第１アモルファス層を形成する工程と、を含む。前記第１アモルファス層を形成する工程では、前記第１電界緩和層に不純物を部分的にイオン注入しアモルファス化することによって、前記第１アモルファス層を形成する。
　これによれば、第１電界緩和層に含まれる不純物の活性化率が安定で、素子特性の劣化が抑制された化合物半導体装置を製造することができる。
図１は、本開示の実施形態１に係る化合物半導体装置１の構成例を示す平面図である。 図２は、本開示の実施形態１に係る化合物半導体装置１の構成例を示す断面図である。 図３は、本開示の実施形態１に係る化合物半導体装置１の構成例を示す断面図である。 図４Ａは、本開示の実施形態１に係る化合物半導体装置１の製造方法を工程順に示す断面図である。 図４Ｂは、本開示の実施形態１に係る化合物半導体装置１の製造方法を工程順に示す断面図である。 図４Ｃは、本開示の実施形態１に係る化合物半導体装置１の製造方法を工程順に示す断面図である。 図４Ｄは、本開示の実施形態１に係る化合物半導体装置１の製造方法を工程順に示す断面図である。 図４Ｅは、本開示の実施形態１に係る化合物半導体装置１の製造方法を工程順に示す断面図である。 図４Ｆは、本開示の実施形態１に係る化合物半導体装置１の製造方法を工程順に示す断面図である。 図４Ｇは、本開示の実施形態１に係る化合物半導体装置１の製造方法を工程順に示す断面図である。 図４Ｈは、本開示の実施形態１に係る化合物半導体装置１の製造方法を工程順に示す断面図である。 図４Ｉは、本開示の実施形態１に係る化合物半導体装置１の製造方法を工程順に示す断面図である。 図４Ｊは、本開示の実施形態１に係る化合物半導体装置１の製造方法を工程順に示す断面図である。 図５Ａは、本開示の実施形態に係る化合物半導体装置１の製造方法（変形例１）を工程順に示す断面図である。 図５Ｂは、本開示の実施形態に係る化合物半導体装置１の製造方法（変形例１）を工程順に示す断面図である。 図５Ｃは、本開示の実施形態に係る化合物半導体装置１の製造方法（変形例１）を工程順に示す断面図である。 図５Ｄは、本開示の実施形態に係る化合物半導体装置１の製造方法（変形例１）を工程順に示す断面図である。 図５Ｅは、本開示の実施形態に係る化合物半導体装置１の製造方法（変形例１）を工程順に示す断面図である。 図５Ｆは、本開示の実施形態に係る化合物半導体装置１の製造方法（変形例１）を工程順に示す断面図である。 図６Ａは、本開示の実施形態に係る化合物半導体装置１の製造方法（変形例２）を工程順に示す断面図である。 図６Ｂは、本開示の実施形態に係る化合物半導体装置１の製造方法（変形例２）を工程順に示す断面図である。 図６Ｃは、本開示の実施形態に係る化合物半導体装置１の製造方法（変形例２）を工程順に示す断面図である。 図６Ｄは、本開示の実施形態に係る化合物半導体装置１の製造方法（変形例２）を工程順に示す断面図である。 図６Ｅは、本開示の実施形態に係る化合物半導体装置１の製造方法（変形例２）を工程順に示す断面図である。 図６Ｆは、本開示の実施形態に係る化合物半導体装置１の製造方法（変形例２）を工程順に示す断面図である。 図６Ｇは、本開示の実施形態に係る化合物半導体装置１の製造方法（変形例２）を工程順に示す断面図である。 図６Ｈは、本開示の実施形態に係る化合物半導体装置１の製造方法（変形例２）を工程順に示す断面図である。 図７は、本開示の実施形態２に係る化合物半導体装置１Ａの構成例を示す平面図である。 図８は、本開示の実施形態２に係る化合物半導体装置１Ａの構成例を示す平面図である。 図９は、本開示の実施形態２の変形例に係る化合物半導体装置１Ｂの構成を示す平面図である。 図１０は、本開示の実施形態２の変形例に係る化合物半導体装置１Ｂの構成を示す断面図である。
　以下において、図面を参照して本開示の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
　以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
　以下の説明では、第１導電型がＮ型、第２導電型がＰ型の場合について例示的に説明する。しかしながら、導電型を逆の関係に選択して、第１導電型をＰ型、第２導電型をＮ型としても構わない。
＜実施形態１＞
（化合物半導体装置の構成例）
　図１は、本開示の実施形態１に係る化合物半導体装置１の構成例を示す平面図である。図２及び図３は、本開示の実施形態１に係る化合物半導体装置１の構成例を示す断面図である。図２は、図１に示す平面図をＸ１－Ｘ’１線で切断した断面を示している。図３は、図２の破線で囲む領域を拡大して示している。なお、図１では、図面の複雑化を回避するため、図２に示す第１層間絶縁膜１５、第２層間絶縁膜２０及び第３層間絶縁膜２４の図示をそれぞれ省略している。
　図１から図３に示すように、化合物半導体装置１は、化合物半導体で構成された積層体と、積層体の上面側に設けられたソース電極１４、ゲート電極１７及びドレイン電極１８、とを備える。積層体は、Ｎ型（本開示の「第１導電型」の一例）のキャリアである電子が走行するチャネル層７を含む。化合物半導体装置１は、ゲート電極１７とチャネル層７との間に障壁層（例えば、後述する上部障壁層ＢＬ２）を備え、障壁層内にＰ型（本開示の「第２導電型」の一例）のゲート拡散層１６（本開示の「第１低抵抗層」の一例）が設けられたＨＥＭＴである。
　図１は、化合物半導体装置１が、マルチゲートトランジスタを備える場合を示している。本明細書において、マルチゲートトランジスタとは、複数のゲート電極を有するトランジスタを意味する。例えば、マルチゲートトランジスタは、ソース電極１４、ゲート電極１７及びドレイン電極１８をそれぞれ複数有し、一方向（例えば、図１の左右方向）において、複数のトランジスタがソース電極１４及びドレイン電極１８を交互に共有するように並んで配置されている。すなわち、１つのソース電極１４の両側に一対のゲート電極１７が配置され、かつ、１つのドレイン電極１８の両側に一対のゲート電極１７が配置されている。一方向に並ぶソース電極１４、ゲート電極１７、ドレイン電極１８、ゲート電極１７を一組の電極群とし、この電極群が一方向に繰り返し配置されている。
　図２及び図３に示すように、積層体は、基板２と、基板２上に設けられたバッファ層３と、バッファ層３上に設けられた下部障壁層ＢＬ１と、下部障壁層ＢＬ１上に設けられたチャネル層７と、チャネル層７上に設けられた上部障壁層ＢＬ２と、上部障壁層ＢＬ２上に設けられたＰ型の低抵抗層１１（本開示の「第２低抵抗層」の一例）と、Ｐ型の低抵抗層１１上に設けられたＣａｐ層１２（本開示の「高抵抗層」の一例）と、を備える。本明細書では、Ｐ型の低抵抗層１１をＰ－Ｗｉｎｇ層ともいう。
　下部障壁層ＢＬ１は、バッファ層３上に設けられた高抵抗層４と、高抵抗層４上に設けられたキャリア供給層５と、キャリア供給層５上に設けられた高抵抗層６と、を有する。上部障壁層ＢＬ２は、チャネル層７上に設けられた高抵抗層８と、高抵抗層８上に設けられたキャリア供給層９と、キャリア供給層９上に設けられた高抵抗層１０と、を備える。
　高抵抗層１０、Ｐ型の低抵抗層（Ｐ－Ｗｉｎｇ層）１１及びＣａｐ層１２には、ゲート電極１７と接するＰ型のゲート拡散層１６（本開示の「第１低抵抗層」の一例）が設けられている。Ｐ型のゲート拡散層１６は、Ｐ－Ｗｉｎｇ層１１と比べて、Ｐ型の不純物濃度が高くて電気抵抗が低い。
　また、高抵抗層１０には、オーミック金属層１３が設けられている。オーミック金属層１３は、ゲート拡散層１６の両側であって、ゲート拡散層１６から離れた位置に設けられている。ゲート拡散層１６の両側のうち、一方の側に位置するオーミック金属層１３にはドレイン電極１８が接し、他方の側に位置するオーミック金属層１３にはソース電極１４が接している。
　Ｐ－Ｗｉｎｇ層１１とＣａｐ層１２のうち、ゲート拡散層１６とドレイン電極１８との間に位置する部位は、第１電界緩和層ＥＲ１として機能する。第１電界緩和層ＥＲ１は、ゲート拡散層１６に接している。第１電界緩和層ＥＲ１は、ゲート拡散層１６からドレイン電極１８側へ延設されている。また、Ｐ－Ｗｉｎｇ層１１とＣａｐ層１２のうち、ゲート拡散層１６とソース電極１４との間に位置する部位は、第２電界緩和層ＥＲ２として機能する。第２電界緩和層ＥＲ２は、ゲート拡散層１６に接している。第２電界緩和層ＥＲ２は、ゲート拡散層１６からソース電極１４側へ延設されている。
　化合物半導体装置１は、第１電界緩和層ＥＲ１とドレイン電極１８との間に設けられ、第１電界緩和層ＥＲ１の側面を覆う第１アモルファス層ＡＭ１、をさらに備える。第１アモルファス層ＡＭ１は、例えば、Ｐ－Ｗｉｎｇ層１１と同じ材料を含む下層１１１（本開示の「第１層」の一例）と、下層１１１上に設けられ、Ｃａｐ層１２と同じ材料を含む上層１２１（本開示の「第２層」の一例）とで構成されている。下層１１１は、Ｐ－Ｗｉｎｇ層１１に不純物がイオン注入され、アモルファス化されることにより形成された層である。上層１２１は、Ｃａｐ層１２に不純物がイオン注入され、アモルファス化されることにより形成された層である。第１アモルファス層ＡＭ１によって、第１電界緩和層ＥＲ１とドレイン電極１８との間が隔離されている。
　また、化合物半導体装置１は、第２電界緩和層ＥＲ２とソース電極１４との間に設けられ、第２電界緩和層ＥＲ２の側面を覆う第２アモルファス層ＡＭ２、をさらに備える。例えば、第１アモルファス層ＡＭ１と同様に、第２アモルファス層ＡＭ２も、下層１１１と、下層１１１上に設けられた上層１２１とで構成されている。第２アモルファス層ＡＭ２によって、第２電界緩和層ＥＲ２とソース電極１４との間が隔離されている。
　化合物半導体装置１は、積層体上に設けられた第１層間絶縁膜１５と、第１層間絶縁膜１５上に設けられた第２層間絶縁膜２０と、第２層間絶縁膜２０に設けられたゲート配線ＧＬと、をさらに備える。第１層間絶縁膜１５及び第２層間絶縁膜２０には、ゲート電極１７が配置されるゲート開口部が設けられている。ゲート配線ＧＬは、ゲート開口部に配置されたゲート電極１７に接続している。
　化合物半導体装置１は、第２層間絶縁膜２０上に設けられた第３層間絶縁膜２４と、第３層間絶縁膜２４上に設けられたドレイン配線ＤＬと、第３層間絶縁膜２４上に設けられたソース配線ＳＬと、をさらに備える。第１層間絶縁膜１５と、第２層間絶縁膜２０及び第３層間絶縁膜２４には、ドレイン電極１８が配置されるドレイン開口部と、ソース電極１４が配置されるソース開口部と、が設けられている。ドレイン配線ＤＬは、ドレイン開口部に配置されたドレイン電極１８に接続している。ソース配線ＳＬは、ソース開口部に配置されたソース電極１４に接続している。
　なお、図３に示すように、化合物半導体装置１は、ドレイン電極１８と第１アモルファス層ＡＭ１との間に設けられ、第１アモルファス層ＡＭ１に隣接する第１余白部ＭＲ１を備えてもよい。また、化合物半導体装置１は、ソース電極１４と第２アモルファス層ＡＭ２との間に設けられ、第２アモルファス層ＡＭ２に隣接する第２余白部ＭＲ２を備えてもよい。第１余白部ＭＲ１は、第１電界緩和層ＥＲ１と同じ構造を有する。第２余白部ＭＲ２は、第２電界緩和層ＥＲ２と同じ構造を有する。例えば、第１余白部ＭＲ１と第２余白部ＭＲ２は、それぞれ、低抵抗層１１と、低抵抗層１１上に設けられたＣａｐ層１２とを有する。
　第１余白部ＭＲ１を設けるスペースが予め確保されていることで、ドレイン開口部を形成する際にドレイン開口部の形成位置や開口径に多少のばらつきが生じても、第１アモルファス層ＡＭ１がエッチングされることを防ぐことができる。同様に、第２余白部ＭＲ２を設けるスペースが予め確保されていることで、ソース開口部を形成する際にソース開口部の形成位置や開口径に多少のばらつきが生じても、第２アモルファス層ＡＭ２がエッチングされることを防ぐことができる。
（具体例）
　次に、化合物半導体装置１の各部の構成について、具体例を挙げてより詳細に説明する。
（ａ）基板
　基板２は、半絶縁性の化合物半導体材料で構成されている。例えば、基板２は、ＩＩＩ－Ｖ族化合物半導体材料で構成されている。基板２として、半絶縁性の単結晶ＧａＡｓ基板、又は、半絶縁性のＩｎＰ基板が用いられる。
（ｂ）バッファ層
　バッファ層３は、例えば、基板２上にエピタキシャル成長させた化合物半導体層で構成されている。バッファ層３は、基板２及び下部障壁層ＢＬ１に対して、良好に格子整合する化合物半導体を用いて構成される。例えば、基板２が単結晶ＧａＡｓ基板からなる場合、バッファ層３として、不純物を添加しないｉ－ＧａＡｓ（ｉ－は不純物を添加していないことを表す；以下同様）のエピタキシャル成長層が用いられる。
（ｃ）下部障壁層
　下部障壁層ＢＬ１は、例えばバッファ層３及び上部のチャネル層７に対して良好に格子整合すると共に、チャネル層７を構成する化合物半導体材料よりもバンドギャップが広いＩＩＩ－Ｖ族化合物半導体を用いて構成されている。例えば、下部障壁層ＢＬ１として、ＡｌＧａＡｓ混晶のエピタキシャル成長層が用いられる。一例を挙げると、下部障壁層は、ＩＩＩ族元素におけるアルミニウム（Ａｌ）の組成比が０．２である、Ａｌ０．２Ｇａ０．８Ａｓ混晶により構成されている。
　下部障壁層ＢＬ１は、キャリアを供給する不純物を含むキャリア供給層５を有する。キャリアとして、例えば電子が用いられる。電子を供給する不純物としてＮ型不純物を含むＮ型のキャリア供給層５が、下部障壁層ＢＬ１の膜厚方向における中間部分に配置されている。Ｎ型不純物として、シリコン（Ｓｉ）が用いられる。
　下部障壁層ＢＬ１において、キャリア供給層５を膜厚方向で挟む領域は、高抵抗層４、６となっている。高抵抗層４、６は、不純物が添加されていない、又は、低濃度のＮ型不純物若しくはＰ型不純物を含有する。高抵抗層４、６は、不純物濃度が１×１０１７個／ｃｍ３以下、比抵抗が１×１０－２Ωｃｍ以上であることが好ましい。
　下部障壁層ＢＬ１の具体的な構成の一例は、次の通りである。下部障壁層ＢＬ１は、高抵抗層４と、キャリア供給層５と、高抵抗層６とを備える。バッファ層３側に膜厚２００ｎｍ程度で不純物を含有しない高抵抗層４が設けられている。この上部に、膜厚４ｎｍ程度でシリコン（Ｓｉ）を１．６×１０１２個／ｃｍ２程度含有するキャリア供給層５が積層されている。さらにこの上部に膜厚２ｎｍ程度で不純物を含有しない高抵抗層６が積層されている。
（ｄ）チャネル層
　チャネル層７は、トランジスタの電流通路として機能する。このチャネル層７は、下部障壁層ＢＬ１のキャリア供給層５、及び後述する上部障壁層ＢＬ２のキャリア供給層９から供給されたキャリアが蓄積される層である。チャネル層７は、下部障壁層ＢＬ１に対してヘテロ接合する化合物半導体で構成され、下部障壁層ＢＬ１に対して良好に格子整合している。また、チャネル層７は、下部障壁層ＢＬ１とのヘテロ接合部におけるキャリア走行側のエネルギー帯が、下部障壁層ＢＬ１の界面領域を構成する化合物半導体材料におけるキャリア走行側のエネルギー帯よりも、チャネル層内真性フェルミ準位に近い化合物半導体を用いて構成されている。下部障壁層ＢＬ１は、チャネル層７との接合部におけるキャリア走行側のエネルギー帯が、チャネル層７よりもチャネル層内真性フェルミ準位から遠い化合物半導体で構成されている。
　言い換えると、チャネル層７は、下部障壁層ＢＬ１とのヘテロ接合部における多数キャリア走行側のエネルギー帯が、下部障壁層ＢＬ１の界面領域を構成する化合物半導体材料における多数キャリア走行側のエネルギー帯よりも、少数キャリア走行側のエネルギー帯に近い化合物半導体を用いて構成されている。チャネル層内真性フェルミ準位は、チャネル層７のコンダクションバンドの最低エネルギー（以下、コンダクションバンドエネルギーＥｃ）と、バレンスバンドの最高エネルギー（以下、バレンスバンドエネルギーＥｖ）との中間に位置している。
　キャリアが電子である場合、キャリア走行側のエネルギー帯はコンダクションバンド（伝導帯）である。このため、チャネル層７は、下部障壁層ＢＬ１との接合部において、下部障壁層ＢＬ１を構成する化合物半導体材料よりも、少なくともコンダクションバンドエネルギーＥｃが低いＩＩＩ－Ｖ族化合物半導体材料を用いて構成される。この場合、チャネル層７は、下部障壁層ＢＬ１との接合部において、下部障壁層ＢＬ１に対してコンダクションバンドエネルギーＥｃの差が大きいほどよい。
　一方、キャリアが正孔である場合、キャリア走行側のエネルギー帯はバレンスバンド（価電子帯）である。このため、チャネル層７は、下部障壁層ＢＬ１との接合部において、下部障壁層ＢＬ１を構成する化合物半導体材料よりも、少なくともバレンスバンドエネルギーＥｖが高い化合物半導体材料を用いて構成される。この場合、チャネル層７は、下部障壁層ＢＬ１との接合部における下部障壁層ＢＬ１との間のバレンスバンドエネルギーＥｖの差が大きいほどよい。なお、以下においてはキャリアが電子である場合を例示して説明を行うが、キャリアが正孔である場合は不純物及びエネルギーバンドの説明は逆導電型にすればよい
　なお、一般的には、チャネル層７は、下部障壁層ＢＬ１に対して良好に格子整合すると共に、下部障壁層ＢＬ１を構成する化合物半導体材料よりもバンドギャップの狭い　ＩＩＩ－Ｖ族化合物半導体材料で構成されていればよい。また、チャネル層７は、下部障壁層ＢＬ１に対してバンドギャップの差が大きいほどよい。
　チャネル層７は、例えば下部障壁層ＢＬ１がＡｌ０．２Ｇａ０．８Ａｓ混晶により構成されている場合、ＩｎＧａＡｓ混晶により構成される。この場合、インジウム（Ｉｎ）の組成比を高くするほどＩｎＧａＡｓ混晶におけるバンドギャップを狭くでき、ＡｌＧａＡｓ混晶からなる下部障壁層ＢＬ１とのコンダクションバンドエネルギーＥｃの差を大きくできる。このため、チャネル層７を構成するＩｎＧａＡｓ混晶は、ＩＩＩ族元素におけるインジウム（Ｉｎ）の組成比を０．１以上としてよい。
　チャネル層７は、ＩＩＩ族元素におけるインジウム（Ｉｎ）　の組成比が０．２であるＩｎ０．２Ｇａ０．８Ａｓ混晶により構成されてもよい。これによりチャネル層７は、下部障壁層ＢＬ１に対する格子整合性を確保しつつ十分なコンダクションバンドエネルギーＥｃの差が得られたものとなる。
　チャネル層７は、不純物を添加しないｕ－ＩｎＧａＡｓ混晶層であってよい。これにより、チャネル層７におけるキャリアの不純物散乱が抑えられ、高移動　度でのキャリア移動が実現される。
　チャネル層７は、１５ｎｍ以下の膜厚で形成されたエピタキシャル成長層であってよい。これにより、チャネル層７を、結晶性が確保されキャリアの走行性に優れた層とすることができる。
（ｅ）上部障壁層
　上部障壁層ＢＬ２は、チャネル層７に対して良好に格子整合している。この上部障壁層ＢＬ２は、チャネル層７との接合部において、チャネル層７を構成する化合物半導体材料よりも、キャリア走行側のエネルギー帯がチャネル層内真性フェルミ準位から遠い化合物半導体を用いて構成されている。つまり上部障壁層ＢＬ２は、チャネル層７との接合部において、チャネル層７を構成する化合物半導体材料よりも、多数キャリア走行側のエネルギー帯が、チャネル層内真性フェルミ準位から遠い化合物半導体を用いて構成されている。キャリアが電子である場合、上部障壁層ＢＬ２は、チャネル層７を構成する化合物半導体材料よりも、コンダクションバンドエネルギーＥｃが高いＩＩＩ－Ｖ族化合物半導体材料を用いて構成される。上部障壁層ＢＬ２は、チャネル層７との接合部におけるチャネル層７との間のコンダクションバンドエネルギーＥｃの差が大きいほどよい。
　上部障壁層ＢＬ２は、チャネル層７がＩｎＧａＡｓ混晶により構成されている場合、例えばＩｎＧａＡｓ混晶よりもバンドギャップが広いＡｌＧａＡｓ混晶により構成される。この場合、アルミニウム（Ａｌ）の組成比を低く保つことで、いわゆるソース抵抗が増大することを防止できる。ゲート拡散層１６を形成する際に不純物の拡散速度を抑えて制御性を確保できる。この観点から、上部障壁層ＢＬ２を構成するＡｌＧａＡｓ混晶は、ＩＩＩ族元素におけるアルミニウム（Ａｌ）の組成比を０．２５以下としてよい。
　上部障壁層ＢＬ２は、キャリアを供給する不純物を含むキャリア供給層９を有する。例えば、電子を供給するＮ型不純物としてシリコン（Ｓｉ）を含むＮ型のキャリア供給層９が、上部障壁層ＢＬ２の膜厚方向における中間部分に膜厚４ｎｍ程度で配置されている。
　上部障壁層ＢＬ２においてキャリア供給層９を膜厚方向で挟む領域は、高抵抗層８、１０となっている。高抵抗層８、１０は、不純物が添加されていない、又は、低濃度の不純物を含有する。高抵抗層８、１０が不純物を含有する場合、チャネル層７側の高抵抗層８は、Ｎ型不純物またはＰ型不純物を含有する。これに対して、チャネル層７と反対側、すなわち上部障壁層ＢＬ２の表面側の高抵抗層１０は、Ｎ型不純物を含有する。高抵抗層８、１０は、不純物濃度が１×１０１７個／ｃｍ３以下、比抵抗が１×１０－２Ωｃｍ以上であることが好ましい。
　上部障壁層ＢＬ２の表面側には、ゲート拡散層１６とＰ－Ｗｉｎｇ層１１とが設けられている。ゲート拡散層１６とＰ－Ｗｉｎｇ層１１は、上部障壁層ＢＬ２においてチャネル層７とは逆側に設けられている。ゲート拡散層１６は、膜厚方向と直交する水平方向（例えば、図３の左右方向）において、ソース電極１４とドレイン電極１８との間に設けられている。Ｐ－Ｗｉｎｇ層１１は、ゲート拡散層１６とソース電極１４との間と、ゲート拡散層１６とドレイン電極１８との間にそれぞれ設けられている。
　上部障壁層ＢＬ２の具体的な構成の一例は、次の通りである。上部障壁層ＢＬ２は、高抵抗層８と、キャリア供給層９と、高抵抗層１０とを備える。高抵抗層１０には、ゲート拡散層１６の下側部分と、オーミック金属層１３とが設けられている。
　チャネル層７側に、膜厚２ｎｍ程度で不純物を含有しない高抵抗層８が設けられている。この上部に、膜厚４ｎｍ程度でシリコン（Ｓｉ）を１．６×１０１２個／ｃｍ２程度含有するキャリア供給層９が積層されている。さらにこの上部に膜厚１００ｎｍ程度で不純物を含有しない高抵抗層１０が積層されている。高抵抗層１０の上部には、３０ｎｍ程度の膜厚のＰ－Ｗｉｎｇ層１１と、Ｃａｐ層１２とがこの順で積層されている。そして、Ｃａｐ層１２の表面からＰ－Ｗｉｎｇ層１１を通して高抵抗層１０に達する深さでゲート拡散層１６が設けられている。
　なお、チャネル層７がＩｎＧａＡｓ混晶で構成されている場合、上部障壁層ＢＬ２はＡｌＧａＡｓ混晶に限定されず、ＩＩＩ－Ｖ族化合物半導体であるＩｎ（ＡｌＧａ）ＡｓＰ混晶で構成されていてもよい。これにより、ＩｎＧａＡｓ混晶で構成されたチャネル層７におけるＩｎの組成比を大きくでき、チャネル層７においてのキャリアの移動度を高め　ることができる。
（ｅ１）ゲート拡散層
　ゲート拡散層１６は、上部障壁層ＢＬ２において、キャリア供給層９よりも表面側に設けられている。ゲート拡散層１６は、キャリア供給層９に対して間隔を有して設けられている。ゲート拡散層１６は、チャネル層７を走行するキャリアとは逆導電型の不純物を含有し、周囲の高抵抗層１０よりも低抵抗に形成されている。キャリアが電子の場合、ゲート拡散層１６にはＰ型不純物が拡散されている。
　ゲート拡散層１６の厚さ（深さ）とＰ型不純物濃度の値は、トランジスタのしきい値電圧により決まる。ゲート拡散層１６の厚さを厚くしたり、Ｐ型不純物の濃度を高くしたりすることで、しきい値電圧は高くなる。また、ゲート拡散層１６の厚さを薄くしたり、Ｐ型不純物の濃度を低くしたりすることで、しきい値電圧は低くなる。
　ゲート拡散層１６には、１×１０１８個／ｃｍ３以上のＰ型不純物が含有されていてよく、一例として１×１０１９個／ｃｍ３程度のＰ型不純物が含有されている。なお、Ｉｎ（ＡｌＧａ）ＡｓＰ混晶により構成された上部障壁層ＢＬ２におけるＰ型不純物としては、炭素（Ｃ）、亜鉛（Ｚｎ）、マグネシウム（Ｍｇ）が用いられる。これらの不純物は、ゲート拡散層１６の形成方法によって適宜選択して用いられる。
（ｆ）電界緩和層
　化合物半導体装置１は、トランジスタの耐圧を高めるために、第１電界緩和層ＥＲ１と、第２電界緩和層ＥＲ２とを備える。第１電界緩和層ＥＲ１と第２電界緩和層ＥＲ２はそれぞれ、Ｐ－Ｗｉｎｇ層１１とＣａｐ層１２とを有する。なお、本明細書では、上部障壁層ＢＬ２と、第１電界緩和層ＥＲ１及び第２電界緩和層ＥＲ２とを分けて説明するが、第１電界緩和層ＥＲ１及び第２電界緩和層ＥＲ２は上部障壁層ＢＬ２に含まれると解してもよい。
（ｆ１）Ｐ－Ｗｉｎｇ層
　Ｐ－Ｗｉｎｇ層１１は、高抵抗層１０上に設けられている。Ｐ－Ｗｉｎｇ層１１は、高抵抗層１０と同じ半導体材料で構成されている。例えば、高抵抗層１０がＡｌＧａＡｓ混晶で構成されている場合、Ｐ－Ｗｉｎｇ層１１はＡｌＧａＡｓ混晶で構成されている。また、Ｐ－Ｗｉｎｇ層１１は、高抵抗層１０に対して良好に格子整合する化合物半導体であれば、高抵抗層１０と異なる半導体材料で構成されていてもよい。Ｐ－Ｗｉｎｇ層１１は、高抵抗層１０の厚さ分だけ、キャリア供給層９に対して間隔を有して設けられている。キャリア供給層９とゲート拡散層１６との間の距離よりも、キャリア供給層９とＰ－Ｗｉｎｇ層１１との間の距離の方が大きい。Ｐ－Ｗｉｎｇ層１１は、ゲート拡散層１６からソース電極１４側及びドレイン電極１８側に向かって、それぞれ延設されている。
　Ｐ－Ｗｉｎｇ層１１は、チャネル層７を走行するキャリアとは逆導電型の不純物を含有するＰ型領域である。Ｐ－Ｗｉｎｇ層１１は、領域全体のＰ型の電荷量がゲート拡散層１６よりも少ない。Ｐ－Ｗｉｎｇ層１１におけるＰ型の電荷量は、ゲート電極１７に負の電圧を印加したオフ動作時において、Ｐ－Ｗｉｎｇ層１１内の正孔が枯渇して空乏化される程度である。更に、Ｐ－Ｗｉｎｇ層１１は、ゲート拡散層１６よりもＰ型の単位長さあたり（図面の単位横方向長さあたり）の電荷量が少ないことが好ましい。これにより、Ｐ－Ｗｉｎｇ層１１の横方向の長さが極端に広い場合でも、Ｐ－Ｗｉｎｇ層１１におけるＰ型の電荷量をゲート拡散層１６と比べて少なくすることが可能となる。
　Ｐ－Ｗｉｎｇ層１１は、ゲート拡散層１６よりも浅く、すなわちゲート拡散層１６よりも膜厚が薄く形成されている。これにより、Ｐ－Ｗｉｎｇ層１１内におけるＰ型の電荷量が、ゲート拡散層１６よりも少ない状態に保たれている。この場合、例えば、Ｐ－Ｗｉｎｇ層１１には、１×１０１８個／ｃｍ３程度のＰ型不純物が含有されていてよく、一例として１×１０１８個／ｃｍ３程度である。なお、Ｐ－Ｗｉｎｇ層１１は、ゲート拡散層１６よりもＰ型の不純物濃度が低く、かつ、ゲート拡散層１６と同程度の深さ、すなわちゲート拡散層１６と同程度の膜厚で形成されていてもよい。Ｐ－Ｗｉｎｇ層１１に含有されるＰ型不純物としては、炭素（Ｃ）、亜鉛（Ｚｎ）、マグネシウム（Ｍｇ）の少なくとも一種以上が用いられる。これらの不純物は、Ｐ－Ｗｉｎｇ層１１の形成方法によって適宜選択して用いられる。
（ｆ２）Ｃａｐ層
　Ｃａｐ層１２は、Ｐ－Ｗｉｎｇ層１１上に積層する形で形成されている。Ｃａｐ層１２は、薄い膜厚であってよい。Ｃａｐ層１２は、Ｐ－Ｗｉｎｇ層１１と同じ半導体材料で構成されている。また、Ｃａｐ層１２は、Ｐ－Ｗｉｎｇ層１１に対して良好に格子整合する化合物半導体であれば、Ｐ－Ｗｉｎｇ層１１と異なる半導体材料で構成されていてもよい。また、Ｃａｐ層１２には、不純物が含有されていてもいなくてもよく、含有されている場合にはＰ型の不純物でもＮ型の不純物でもよい。例えば、Ｃａｐ層１２は厚さ５０ｎｍの不純物を添加しないＡｌＧａＡｓにより構成されている。また、Ｃａｐ層１２は、Ｎ型不純物としてＳｉが添加された、厚さ４０ｎｍのＧａＡｓにより構成されていてもよい。
（ｇ）アモルファス層
　第１アモルファス層ＡＭ１は、ゲート拡散層１６とドレイン電極１８との間に配置されている。第２アモルファス層ＡＭ２は、ゲート拡散層１６とソース電極１４との間に配置されている。第１アモルファス層ＡＭ１と第２アモルファス層ＡＭ２はそれぞれ、レジストパターンをマスクに用いてボロン等の不純物をイオン注入することで、Ｃａｐ層１２とＰ－Ｗｉｎｇ層１１とを含む積層膜の結晶構造を部分的に壊し、アモルファス化することで得られる。イオン注入の不純物として、ボロン等が例示される。
（ｈ）層間絶縁膜
　第１層間絶縁膜１５及び第２層間絶縁膜２０は、上部障壁層ＢＬ２及びＣａｐ層１２上の全面を覆う状態で設けられている。第１層間絶縁膜１５及び第２層間絶縁膜２０は、上部障壁層ＢＬ２及びＣａｐ層１２を構成する化合物半導体に対して絶縁性を有する。第１層間絶縁膜１５及び第２層間絶縁膜２０は、それぞれ窒化シリコン（Ｓｉ３Ｎ４）により構成されている。また、第１層間絶縁膜１５及び第２層間絶縁膜２０を含む積層膜の厚さは、例えば２００ｎｍである。第１層間絶縁膜１５及び第２層間絶縁膜２０には、ソース開口部とドレイン開口部とが設けられている。また、第１層間絶縁膜１５及び第２層間絶縁膜２０において、ソース開口部とドレイン開口部との間には、ゲート拡散層１６の表面を露出するゲート開口部が設けられている。ソース開口部、ドレイン開口部及びゲート開口部は、各々が互いに離れて配置された、独立した開口部である。
（ｉ）ソース電極、ドレイン電極
　ソース電極１４及びドレイン電極１８は、ソース開口部及びドレイン開口部を介して、上部障壁層ＢＬ２の高抵抗層１０に設けられたオーミック金属層１３にオーミック接合されている。オーミック金属層１３は、高抵抗層１０側から順に、金（Ａｕ）－ゲルマニウム（Ｇｅ）、ニッケル（Ｎｉ）、及び金（Ａｕ）を順次積層し、積層した金属膜を下地の高抵抗層１０と合金化することより形成される。ソース電極１４及びドレイン電極１８は、積層した金属膜のうちの、上層の金（Ａｕ）で構成されている。ソース電極１４及びドレイン電極１８の各膜厚は、例えば１０００ｎｍである。
（ｊ）ゲート電極
　ゲート電極１７は、ゲート拡散層１６の上部に設けられている。ゲート電極１７は、ゲート開口部を埋め込む状態で設けられ、ゲート開口部の底部においてゲート拡散層１６に接合されている。ゲート電極１７は、基板２側からニッケル（Ｎｉ）、及び金（Ａｕ）を順次積層した膜で構成されている。
（化合物半導体装置の製造方法）
　次に、本開示の実施形態１に係る化合物半導体装置１の製造方法を説明する。化合物半導体装置１は、成膜装置（エピタキシャル成長装置、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）装置、熱酸化炉、スパッタ装置、レジスト塗布装置を含む）、露光装置、イオン注入装置、アニール装置、エッチング装置、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）装置など、各種の装置を用いて製造される。以下、これらの装置を、製造装置と総称する。
　図４Ａから図４Ｊは、本開示の実施形態１に係る化合物半導体装置１の製造方法を工程順に示す断面図である。図４Ａにおいて、製造装置は、ＧａＡｓからなる基板２上に、不純物を添加しないｕｎｄｏｐｅのＧａＡｓ層であるｕ－ＧａＡｓ層をエピタキシャル成長させてバッファ層３を形成する。
　次に、製造装置は、バッファ層３上に、例えばＡｌＧａＡｓ（Ａｌ０．２Ｇａ０．８Ａｓ混晶）層をエピタキシャル成長させて下部障壁層ＢＬ１を形成する。この際、製造装置は、例えば不純物を添加しないｕ－ＡｌＧａＡｓ層からなる高抵抗層４、シリコン（Ｓｉ）を添加したＮ型ＡｌＧａＡｓ層からなるキャリア供給層５、および不純物を添加しないｕ－ＡｌＧａＡｓ層からなる高抵抗層６を順次エピタキシャル成長させる。これにより、膜厚方向の中央にＮ型のキャリア供給層５を備えた下部障壁層ＢＬ１を得る。
　次に、製造装置は、下部障壁層ＢＬ１上に、例えば不純物を添加しないｕ－ＩｎＧａＡｓ層をエピタキシャル成長させてチャネル層７を形成する。
　次に、製造装置は、チャネル層７上に、例えばＡｌＧａＡｓ（Ａｌ０．２Ｇａ０．８Ａｓ混晶）層をエピタキシャル成長させて上部障壁層ＢＬ２を形成する。この際、製造装置は、例えば不純物を添加しないｕ－ＡｌＧａＡｓ層からなる高抵抗層８、シリコン（Ｓｉ）を添加したＮ型のＡｌＧａＡｓ層からなるキャリア供給層９、シリコン（Ｓｉ）を添加したＮ型のＡｌＧａＡｓ層からなる高抵抗層１０、炭素（Ｃ）を添加したＰ型のＡｌＧａＡｓ層からなる低抵抗層１１、不純物を添加しないｕ－ＡｌＧａＡｓ層からなるＣａｐ層１２を順次エピタキシャル成長させる。
　次に、図４Ｂに示すように、製造装置は、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ　）法により、窒化シリコン（Ｓｉ３Ｎ４）からなる絶縁膜３１をＣａｐ層１２上に成膜する。次に、図４Ｃに示すように、製造装置は、絶縁膜３１を部分的にエッチングして、Ｃａｐ層１２を露出する開口部Ｈ１１を形成する。次に、製造装置は、開口部Ｈ１１が形成された絶縁膜３１をマスクに用いて、Ｃａｐ層１２、低抵抗層１１及び高抵抗層１０にＰ型不純物を導入する。これにより、製造装置は、上部障壁層ＢＬ２内にゲート拡散層１６を形成する。この工程では、製造装置は、低抵抗層１１の深さを超え、かつキャリア供給層９に達することのない深さで、Ｐ型不純物である亜鉛（Ｚｎ）を拡散させてゲート拡散層１６を形成する。亜鉛（Ｚｎ）の拡散は、例えば６００℃程度の温度での亜鉛化合物気体を用いた気相拡散によって行われる。これにより、開口部Ｈ１１の底部にセルフアラインでゲート拡散層１６が形成され、ゲート拡散層１６の両側に低抵抗層１１が延設された状態となる。
　次に、図４Ｄに示すように、製造装置は、ゲート拡散層１６が形成された上部障壁層ＢＬ２及びＣａｐ層１２上にレジストパターンＲＰを形成する。レジストパターンＲＰは、第１アモルファス層ＡＭ１及び第２アモルファス層ＡＭ２（図３参照）が形成される領域の上方を開口し、それ以外の領域を覆う形状を有する。
　次に、製造装置は、レジストパターンＲＰをマスクに、絶縁膜３１を通して、Ｃａｐ層１２及び低抵抗層１１に不純物（例えば、ボロン）をイオン注入する。これにより、図４Ｅに示すように、製造装置は、Ｃａｐ層１２及び低抵抗層１１を部分的にアモルファス化して、第１アモルファス層ＡＭ１と第２アモルファス層ＡＭ２とを形成する。イオン注入する不純物は、例えばボロンのように、低抵抗層１１及びＣａｐ層１２において導電性を示さない、不活性な不純物であることが好ましい。これにより、アモルファス化によるアクセプタ濃度又はドナー濃度の変動を防止することができる。
　また、イオン注入の深さは、低抵抗層１１をアモルファス化するのに十分、かつ、チャネル層７にはボロンが到達しない深さとすることが好ましい。これにより、イオンがチャネル層７に到達することを防ぐことができるので、アモルファス化によるオン抵抗の変動など、素子特性の劣化を防止することができる。
　図１に示したように、第１アモルファス層ＡＭ１と第２アモルファス層ＡＭ２は、それぞれ島状に形成される。その後、図４Ｅに示すように、製造装置は、レジストパターンＲＰ除去する。
　次に、図４Ｆに示すように、製造装置は、ゲート拡散層１６上にゲート電極１７の下側部位１７Ａを形成する。下側部位１７Ａは、開口部Ｈ１１を埋め込む形状を有する。この際、製造装置は、チタン（Ｔｉ）、白金（Ｐｔ）、および金（Ａｕ）を順次マスク蒸着して、ゲート電極の下側部位１７Ａをパターン形成する。下側部位１７Ａの形成後、製造装置は、絶縁膜３１を除去する。
　次に、図４Ｇに示すように、製造装置は、例えばＣＶＤ法により、窒化シリコン（Ｓｉ３Ｎ４）からなる第１層間絶縁膜１５をＣａｐ層１２上に成膜する。ゲート電極の下側部位１７Ａは第１層間絶縁膜１５で覆われる。次に、図４Ｈに示すように、製造装置は、第１層間絶縁膜１５、Ｃａｐ層１２及び低抵抗層１１を部分的にエッチングして、高抵抗層１０を露出する開口部Ｈ１２を形成する。製造装置は、互いに隣り合う第１アモルファス層ＡＭ１と第２アモルファス層ＡＭ２との間に開口部Ｈ１２を形成する。なお、開口部Ｈ１２が形成されることによって、低抵抗層（Ｐ－Ｗｉｎｇ層）１１は図１から図３に示した形状となる。
　次に、製造装置は、開口部Ｈ１２の底部に露出した高抵抗層１０にオーミック金属層１３を形成する。この際、製造装置は、金－ゲルマニウム（ＡｕＧｅ）、ニッケル（Ｎｉ）、を順次蒸着してパターンニングし、さらに例えば４００℃程度の加熱処理を施して、オーミック金属層１３を形成する。
　次に、図４Ｉに示すように、製造装置は、例えばＣＶＤ法により、窒化シリコン（Ｓｉ３Ｎ４）からなる第２層間絶縁膜２０を第１層間絶縁膜１５上に成膜する。第１層間絶縁膜１５に設けられた開口部Ｈ１２は、第２層間絶縁膜２０によって埋め込まれる。次に、製造装置は、例えばＣＭＰ法により、第２層間絶縁膜２０の上面を平坦化する。次に、製造装置は、第２層間絶縁膜２０を部分的にエッチングして、オーミック金属層１３上にソース開口部とドレイン開口部とを形成するとともに、ゲート電極の下側部位１７Ａ上にゲート開口部を形成する。ソース開口部とドレイン開口部の各底部において、オーミック金属層１３は露出した状態となる。また、ゲート開口部の底部において、ゲート電極の下側部位１７Ａは露出した状態となる。
　次に、製造装置は、例えば金（Ａｕ）を蒸着しパターンニングする。これにより、図４Ｊに示すように、製造装置は、ソース開口部にソース電極１４を形成し、ドレイン開口部にドレイン電極１８を形成し、ゲート開口部にゲート電極の上側部位１７Ｂを形成する。その後、製造装置は、ゲート配線ＧＬと、第３層間絶縁膜２４と、ソース配線ＳＬと、ドレイン配線ＤＬとを形成する。以上の工程を経て、図１から図３に示した化合物半導体装置１が完成する。
（実施形態の効果）
　以上説明したように、本開示の実施形態１に係る化合物半導体装置１は、化合物半導体で構成され、Ｎ型のキャリア（すなわち、電子）が走行するチャネル層７を含む積層体と、積層体の上面側に設けられたソース電極１４と、積層体の上面側に設けられたゲート電極１７と、積層体の上面側に設けられたドレイン電極１８と、を備える。積層体は、ゲート電極１７と対向する位置に設けられ、ゲート電極１７と接するＰ型のゲート拡散層１６と、ゲート拡散層１６からドレイン電極１８側へ延設され、ゲート拡散層１６への電界集中を緩和する第１電界緩和層ＥＲ１と、第１電界緩和層ＥＲ１の側面であってドレイン電極１８の一方と向かい合う第１側面ＥＲ１ａを覆う第１アモルファス層ＡＭ１と、を有する。
　これによれば、ドレイン開口部を形成する際にプロセス起因で水素が発生する場合でも、第１アモルファス層ＡＭ１は、プロセス起因で発生した、運動エネルギーを持つ水素イオン等が第１電界緩和層ＥＲ１の第１側面ＥＲ１ａから第１電界緩和層ＥＲ１の内部へ注入されることを防ぐことができる。第１アモルファス層ＡＭ１は、第１電界緩和層ＥＲ１に含まれる不純物（例えば、炭素等）が上記の水素イオン等によって不活性化されることを抑制することができる。これにより、化合物半導体装置１は、第１電界緩和層ＥＲ１に含まれる不純物の活性化率を安定化することができ、ゲート拡散層１６への電界集中を信頼性高く緩和することができる。これにより、化合物半導体装置１は、素子特性の劣化（例えば、ゲート拡散層１６への電界集中による耐圧低下）を抑制することができる。
　また、積層体は、ゲート拡散層１６からソース電極１４側へ延設され、ゲート拡散層１６への電界集中を緩和する第２電界緩和層ＥＲ２と、第２電界緩和層ＥＲ２の側面であってソース電極１４と向かい合う第２側面ＥＲ２ａを覆う第２アモルファス層ＡＭ２と、をさらに有する。
　これによれば、ソース開口部を形成する際にプロセス起因で水素が発生する場合でも、第２アモルファス層ＡＭ２は、発生した水素イオン等が第２電界緩和層ＥＲ２の第２側面ＥＲ２ａから第２電界緩和層ＥＲ２の内部へ注入されることを防ぐことができ、第２電界緩和層ＥＲ２に含まれる炭素等が上記の水素イオン等によって不活性化されることを防ぐことができる。これにより、化合物半導体装置１は、第２電界緩和層ＥＲ２に含まれる不純物の活性化率を安定化することができ、ゲート拡散層１６への電界集中を信頼性高く緩和することができる。これにより、化合物半導体装置１は、素子特性の劣化をさらに抑制することができる。
　例えば、第１電界緩和層ＥＲ１及び第２電界緩和層ＥＲ２は、それぞれ、Ｐ－Ｗｉｎｇ層１１と、Ｐ－Ｗｉｎｇ層１１上に設けられたＣａｐ層１２と、を有する。Ｐ－Ｗｉｎｇ層１１は、ゲート拡散層１６に接して設けられ、ゲート拡散層１６よりもＰ型の不純物濃度が低い。Ｃａｐ層１２は、ゲート拡散層１６に接して設けられ、Ｐ－Ｗｉｎｇ層１１よりも電気抵抗が高い。これによれば、Ｐ－Ｗｉｎｇ層１１は、Ｐ－Ｗｉｎｇ層１１からＮ型の高抵抗層１０側へ空乏層が広がり、ゲート拡散層１６とチャネル層７との間において空乏層が広がり易くなるため、ゲート拡散層１６への電界集中が緩和される。
　また、第１アモルファス層ＡＭ１（または、第２アモルファス層ＡＭ２）とＣａｐ層１２とによって、電界緩和層の本体となるＰ－Ｗｉｎｇ層１１が直接、表面に露出しない構造となっている。これにより、プロセス起因で発生した水素イオン等がＰ－Ｗｉｎｇ層１１に注入されず、不純物である炭素等の活性化率が安定化する。この効果によって、素子（ＨＥＭＴ）の高信頼性化や、高歩留りによる製造の低コスト化が実現できる。
　本開示の実施形態１に係る化合物半導体装置の製造方法は、化合物半導体で構成され、電子が走行するチャネル層７を含む積層体を形成する工程と、積層体の上面側にゲート電極１７を形成する工程と、積層体の上面側にソース電極１４を形成する工程と、積層体の上面側にドレイン電極１８を形成する工程と、を備える。積層体を形成する工程は、ゲート電極１７と対向する位置に配置され、ゲート電極１７と接するＰ型のゲート拡散層１６を形成する工程と、ゲート拡散層１６からドレイン電極１８側へ延設され、ゲート拡散層１６への電界集中を緩和する第１電界緩和層ＥＲ１を形成する工程と、第１電界緩和層ＥＲ１の側面であってドレイン電極１８と向かい合う第１側面ＥＲ１ａを覆うように第１アモルファス層ＡＭ１を形成する工程と、を含む。第１アモルファス層ＡＭ１を形成する工程では、第１電界緩和層ＥＲ１に不純物を部分的にイオン注入しアモルファス化することによって、第１アモルファス層ＡＭ１を形成する。
　これによれば、第１電界緩和層ＥＲ１に含まれる不純物の活性化率が安定で、素子特性の劣化が抑制された化合物半導体装置１を製造することができる。
（変形例１）
　上記の実施形態１では、化合物半導体装置１の製造方法の工程順として、ゲート電極を形成し、次に、第１アモルファス層及び第２アモルファス層を形成し、その後、オーミック金属層とソース電極及びドレイン電極を形成することを説明した。しかしながら、本開示の実施形態において、化合物半導体装置１の製造方法は上記に限定されない。本開示の実施形態では、Ｃａｐ層１２の形成後に、イオン注入によりＣａｐ層１２及び低抵抗層（Ｐ－Ｗｉｎｇ層）１１のアモルファス化を行う。それ以外の工程順は任意である。
　例えば、化合物半導体装置１の製造方法の工程順として、第１アモルファス層及び第２アモルファス層を形成し、次に、ゲート電極を形成し、その後、オーミック金属層とソース電極及びドレイン電極を形成してもよい。また、第１アモルファス層ＡＭ１と第２アモルファス層ＡＭ２とを形成する工程では、絶縁層を通さずに、Ｃａｐ層１２及び低抵抗層１１に不純物を直接イオン注入してもよい。このような工程順であっても、化合物半導体装置１を製造することができる。
　図５Ａから図５Ｆは、本開示の実施形態に係る化合物半導体装置１の製造方法（変形例１）を工程順に示す断面図である。図５Ａにおいて、Ｃａｐ層１２を形成する工程までは、図４Ａを参照しながら説明した上記の製造方法と同じである。変形例１ではＣａｐ層１２の形成後、図５Ｂに示すように、製造装置は、Ｃａｐ層１２上にレジストパターンＲＰを形成する。レジストパターンＲＰは、第１アモルファス層ＡＭ１及び第２アモルファス層ＡＭ２（図３参照）が形成される領域の上方を開口し、それ以外の領域を覆う形状を有する。次に、製造装置は、レジストパターンＲＰをマスクに、Ｃａｐ層１２及び低抵抗層（Ｐ－Ｗｉｎｇ層）１１に不純物（例えば、ボロン）をイオン注入する。
　これにより、図５Ｃに示すように、製造装置は、Ｃａｐ層１２及び低抵抗層１１を部分的にアモルファス化して、第１アモルファス層ＡＭ１と第２アモルファス層ＡＭ２とを形成する。次に、図５Ｄに示すように、製造装置は、Ｃａｐ層１２上に絶縁膜３１を成膜する。次に、図５Ｅに示すように、製造装置は、絶縁膜３１を部分的にエッチングして、Ｃａｐ層１２を露出する開口部Ｈ１１を形成する。次に、製造装置は、開口部Ｈ１１が形成された絶縁膜３１をマスクに用いて、Ｃａｐ層１２、低抵抗層１１及び高抵抗層１０にＰ型不純物を導入する。これにより、製造装置は、上部障壁層ＢＬ２内にゲート拡散層１６を形成する。
　次に、図５Ｆに示すように、製造装置は、ゲート拡散層１６上にゲート電極１７の下側部位１７Ａを形成する。下側部位１７Ａは、開口部Ｈ１１を埋め込む形状を有する。下側部位１７Ａの形成後、製造装置は、絶縁膜３１を除去する。
　これ以降の工程は、上記の図４Ｇから図４Ｊを参照しながら説明した製造方法と同じである。すなわち、図４Ｇに示したように、製造装置は、第１層間絶縁膜１５を形成する。次に、図４Ｈに示したように、製造装置は、第１層間絶縁膜１５、Ｃａｐ層１２及び低抵抗層１１を部分的にエッチングして、高抵抗層１０を露出する開口部Ｈ１２を形成する。次に、図４Ｉに示したように、製造装置は、第２層間絶縁膜２０を成膜する。次に、図４Ｊに示したように、製造装置は、ソース開口部、ドレイン開口部、ゲート開口部を形成し、ソース開口部にソース電極１４を形成し、ドレイン開口部にドレイン電極１８を形成し、ゲート開口部にゲート電極の上側部位１７Ｂを形成する。その後、製造装置は、ゲート配線ＧＬと、第３層間絶縁膜２４と、ソース配線ＳＬと、ドレイン配線ＤＬとを形成する。以上の工程を経て、図１から図３に示した化合物半導体装置１が完成する。
（変形例２）
　本開示の実施形態では、化合物半導体装置１の製造方法の工程順として、ゲート電極を形成し、次に、オーミック金属層を形成し、次に、第１アモルファス層及び第２アモルファス層を形成し、その後、ソース電極及びドレイン電極を形成してもよい。また、第１アモルファス層ＡＭ１と第２アモルファス層ＡＭ２とを形成する工程では、層間絶縁膜を通して、Ｃａｐ層１２及び低抵抗層１１に不純物を直接イオン注入してもよい。このような工程順であっても、化合物半導体装置１を製造することができる。
　図６Ａから図６Ｈは、本開示の実施形態に係る化合物半導体装置１の製造方法（変形例２）を工程順に示す断面図である。図６Ａに示すように絶縁膜３１を形成し、図６Ｂに示すように開口部Ｈ１１を形成してゲート拡散層１６を形成する工程までは、図４Ａから図４Ｃを参照しながら説明した上記の製造方法と同じである。変形例２では開口部Ｈ１１の形成後、図６Ｃに示すように、製造装置は、ゲート拡散層１６上にゲート電極１７の下側部位１７Ａを形成する。下側部位１７Ａは、開口部Ｈ１１を埋め込む形状を有する。下側部位１７Ａの形成後、製造装置は、絶縁膜３１を除去する。
　次に、図６Ｄに示すように、製造装置は、第１層間絶縁膜１５を形成する。次に、図６Ｅに示すように、製造装置は、第１層間絶縁膜１５、Ｃａｐ層１２及び低抵抗層１１を部分的にエッチングして、高抵抗層１０を露出する開口部Ｈ１２を形成する。次に、製造装置は、開口部Ｈ１２の底部に露出した高抵抗層１０にオーミック金属層１３を形成する。　　　
　次に、図６Ｆに示すように、製造装置は、第２層間絶縁膜２０を成膜して開口部Ｈ１２を埋め込む。次に、図６Ｇに示すように、製造装置は、第２層間絶縁膜２０上にレジストパターンＲＰを形成する。レジストパターンＲＰは、第１アモルファス層ＡＭ１及び第２アモルファス層ＡＭ２（図３参照）が形成される領域の上方を開口し、それ以外の領域を覆う形状を有する。
　次に、製造装置は、レジストパターンＲＰをマスクに、第２層間絶縁膜２０を通して、Ｃａｐ層１２及び低抵抗層（Ｐ－Ｗｉｎｇ層）１１に不純物（例えば、ボロン）をイオン注入する。これにより、図６Ｈに示すように、製造装置は、Ｃａｐ層１２及び低抵抗層１１を部分的にアモルファス化して、第１アモルファス層ＡＭ１と第２アモルファス層ＡＭ２とを形成する。
　これ以降の工程は、上記の図４Ｊを参照しながら説明した製造方法と同じである。すなわち、図４Ｊに示したように、製造装置は、ソース開口部、ドレイン開口部、ゲート開口部を形成し、ソース開口部にソース電極１４を形成し、ドレイン開口部にドレイン電極１８を形成し、ゲート開口部にゲート電極の上側部位１７Ｂを形成する。その後、製造装置は、ゲート配線ＧＬと、第３層間絶縁膜２４と、ソース配線ＳＬと、ドレイン配線ＤＬとを形成する。以上の工程を経て、図１から図３に示した化合物半導体装置１が完成する。
＜実施形態２＞
　上記の実施形態１では、化合物半導体装置１が、マルチゲートトランジスタを備える場合を例に挙げて説明した。しかしながら、本開示の実施形態はこれに限定されない。本開示の実施形態に係る化合物半導体装置は、マルチゲートトランジスタではなく、シングルゲートトランジスタを備えてもよい。本明細書において、シングルゲートトランジスタとは、ゲート電極の個数が１つのトランジスタを意味する。例えば、シングルトランジスタは、１つのソース電極１４と、１つのゲート電極１７と、１つのドレイン電極１８とを有する。
　図７は、本開示の実施形態２に係る化合物半導体装置１Ａの構成例を示す平面図である。図８は、本開示の実施形態２に係る化合物半導体装置１Ａの構成例を示す断面図である。図８は、図７に示す平面図をＸ７－Ｘ’７線で切断した断面を示している。なお、図７では、図面の複雑化を回避するため、図８に示す第１層間絶縁膜１５、第２層間絶縁膜２０及び第３層間絶縁膜２４の図示をそれぞれ省略している。
　図７及び図８に示すように、化合物半導体装置１Ａは、１つのソース電極１４と１つのゲート電極１７と１つのドレイン電極１８とを有するシングルゲートトランジスタ、を備える。シングルトランジスタにおいても、ゲート電極１７とドレイン電極１８との間に第１アモルファス層ＡＭ１が配置され、ゲート電極１７とソース電極１４との間に第２アモルファス層ＡＭ２が配置されている。水平方向において、ドレイン電極１８の両側に第１アモルファス層ＡＭ１が配置され、ソース電極１４の両側に第２アモルファス層ＡＭ２が配置されている。
　このような構成であっても、第１アモルファス層ＡＭ１は、プロセス起因で発生した水素イオン等が第１電界緩和層ＥＲ１の第１側面ＥＲ１ａから第１電界緩和層ＥＲ１の内部へ注入されることを防ぐことができ、第１電界緩和層ＥＲ１に含まれる不純物（例えば、炭素等）が上記の水素イオン等によって不活性化されることを防ぐことができる。これにより、化合物半導体装置１Ａは、第１電界緩和層ＥＲ１に含まれる不純物の活性化率を安定化することができる。
　同様に、第２アモルファス層ＡＭ２は、プロセス起因で発生した水素イオン等が第２電界緩和層ＥＲ２の第２側面ＥＲ２ａから第２電界緩和層ＥＲ２の内部へ注入されることを防ぐことができ、第２電界緩和層ＥＲ２に含まれる炭素等が上記の水素イオン等によって不活性化されることを防ぐことができる。これにより、化合物半導体装置１は、第２電界緩和層ＥＲ２に含まれる不純物の活性化率を安定化することができる。
　これにより、化合物半導体装置１Ａは、ゲート拡散層１６への電界集中を信頼性高く緩和することができるので、素子特性の劣化（例えば、ゲート拡散層１６への電界集中による耐圧低下）を抑制することができる。
（変形例）
　図７及び図８では、水平方向において、ゲート電極１７とドレイン電極１８との間だけでなく、ドレイン電極１８を挟んでゲート電極１７の反対側にも第１アモルファス層ＡＭ１が配置されている態様を示した。また、図７及び図８では、水平方向において、ゲート電極１７とソース電極１４との間だけでなく、ソース電極１４を挟んでゲート電極１７の反対側にも第２アモルファス層ＡＭ２が配置されている態様を示した。しかしながら、本開示の実施形態において、第１アモルファス層ＡＭ１と第２アモルファス層ＡＭ２の各配置はこれに限定されない。
　図９は、本開示の実施形態２の変形例に係る化合物半導体装置１Ｂの構成を示す平面図である。図１０は、本開示の実施形態２の変形例に係る化合物半導体装置１Ｂの構成を示す断面図である。図１０は、図９に示す平面図をＸ９－Ｘ’９線で切断した断面を示している。なお、図９では、図面の複雑化を回避するため、図１０に示す第１層間絶縁膜１５、第２層間絶縁膜２０及び第３層間絶縁膜２４の図示をそれぞれ省略している。
　図９及び図１０に示すように、化合物半導体装置１Ｂでは、水平方向において、ゲート電極１７とドレイン電極１８との間には第１アモルファス層ＡＭ１が配置されているが、ドレイン電極１８を挟んでゲート電極１７の反対側には第１アモルファス層ＡＭ１は配置されていない。また、化合物半導体装置１Ｂでは、水平方向において、ゲート電極１７とソース電極１４との間には第２アモルファス層ＡＭ２が配置されているが、ソース電極１４を挟んでゲート電極１７の反対側には第２アモルファス層ＡＭ２は配置されていない。
　このような構成であっても、第１アモルファス層ＡＭ１は、プロセス起因で発生した水素イオン等が第１電界緩和層ＥＲ１の第１側面ＥＲ１ａから第１電界緩和層ＥＲ１の内部へ注入されることを防ぐことができ、第１電界緩和層ＥＲ１に含まれる炭素等が上記の水素イオン等によって不活性化されることを防ぐことができる。同様に、第２アモルファス層ＡＭ２は、発生した水素イオン等が第２電界緩和層ＥＲ２の第２側面ＥＲ２ａから第２電界緩和層ＥＲ２の内部へ注入されることを防ぐことができ、第２電界緩和層ＥＲ２に含まれる炭素等が上記の水素イオン等によって不活性化されることを防ぐことができる。これにより、化合物半導体装置１Ｂは、化合物半導体装置１Ａと同様に、素子特性の劣化を抑制することができる。
＜その他の実施形態＞
　上記のように、本開示は実施形態及び変形例によって記載したが、この開示の一部をなす論述及び図面は本開示を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。例えば、化合物半導体装置１、１Ａ、１Ｂはそれぞれ、第１電界緩和層ＥＲ１及び第２電界緩和層ＥＲ２の両方を備えることを説明したが、両方ではなく、どちらか一方のみを備えてもよい。このように、本技術はここでは記載していない様々な実施形態等を含むことは勿論である。上述した実施形態及び変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本開示は以下のような構成も取ることができる。
（１）化合物半導体で構成され、第１導電型のキャリアが走行するチャネル層を含む積層体と、
　前記積層体の上面側に設けられたゲート電極と、
　前記積層体の上面側に設けられたソース電極と、
　前記積層体の上面側に設けられたドレイン電極と、を備え、
　前記積層体は、
　前記ゲート電極と対向する位置に設けられ、前記ゲート電極と接する第２導電型の第１低抵抗層と、
　前記第１低抵抗層から前記ソース電極及び前記ドレイン電極の一方の側へ延設され、前記第１低抵抗層への電界集中を緩和する第１電界緩和層と、
　前記第１電界緩和層の側面であって前記ソース電極及び前記ドレイン電極の一方と向かい合う第１側面を覆う第１アモルファス層と、を有する化合物半導体装置。
（２）前記積層体は、
　前記第１低抵抗層から前記ソース電極及び前記ドレイン電極の他方の側へ延設され、前記第１低抵抗層への電界集中を緩和する第２電界緩和層と、
　前記第２電界緩和層の側面であって前記ソース電極及び前記ドレイン電極の他方と向かい合う第２側面を覆う第２アモルファス層と、を有する
前記（１）に記載の化合物半導体装置。
（３）前記第１電界緩和層及び前記第２電界緩和層は、それぞれ、
　前記第１低抵抗層に接して設けられ、前記第１低抵抗層よりも第２導電型の不純物濃度が低い第２導電型の第２低抵抗層と、
　前記第２低抵抗層上に設けられ、前記第２低抵抗層よりも電気抵抗が高い高抵抗層と、を有する
前記（２）に記載の化合物半導体装置。
（４）前記第２低抵抗層は、第２導電型の不純物として炭素及びマグネシウムの少なくとも一方を含む、
前記（３）に記載の化合物半導体装置。
（５）前記第１アモルファス層及び前記第２アモルファス層は、それぞれ、
　前記第２低抵抗層と同じ材料を含む第１層と、
　前記第１層上に設けられ、前記高抵抗層と同じ材料を含む第２層と、を有する
前記（３）又は（４）に記載の化合物半導体装置。
（６）前記ソース電極及び前記ドレイン電極の一方と前記第１アモルファス層との間に設けられ、前記第１アモルファス層に隣接する第１余白部と、
　前記ソース電極及び前記ドレイン電極の他方と前記第２アモルファス層との間に設けられ、前記第２アモルファス層に隣接する第２余白部と、をさらに備え、
　前記第１余白部は前記第１電界緩和層と同じ構造を有し、
　前記第２余白部は前記第２電界緩和層と同じ構造を有する、
前記（２）から（５）のいずれか１項に記載の化合物半導体装置。
（７）化合物半導体で構成され、第１導電型のキャリアが走行するチャネル層を含む積層体を形成する工程と、
　前記積層体の上面側にゲート電極を形成する工程と、
　前記積層体の上面側にソース電極を形成する工程と、
　前記積層体の上面側にドレイン電極を形成する工程と、を備え、
　前記積層体を形成する工程は、
　前記ゲート電極と対向する位置に配置され、前記ゲート電極と接する第２導電型の第１低抵抗層を形成する工程と、
　前記第１低抵抗層から前記ソース電極及び前記ドレイン電極の一方の側へ延設され、前記第１低抵抗層への電界集中を緩和する第１電界緩和層を形成する工程と、
　前記第１電界緩和層の側面であって前記ソース電極及び前記ドレイン電極の一方と向かい合う第１側面を覆うように第１アモルファス層を形成する工程と、を含み、
　前記第１アモルファス層を形成する工程では、
　前記第１電界緩和層に不純物を部分的にイオン注入しアモルファス化することによって、前記第１アモルファス層を形成する、化合物半導体の製造方法。
１、１Ａ、１Ｂ　化合物半導体装置
２　基板
３　バッファ層
４　高抵抗層
５　キャリア供給層
６、８、１０　高抵抗層
７　チャネル層
９　キャリア供給層
１１　低抵抗層（Ｐ－Ｗｉｎｇ層）
１２　Ｃａｐ層
１３　オーミック金属層
１４　ソース電極
１５　第１層間絶縁膜
１６　ゲート拡散層
１７　ゲート電極
１７Ａ　下側部位
１７Ｂ　上側部位
１８　ドレイン電極
２０　第２層間絶縁膜
２４　第３層間絶縁膜
３１　絶縁膜
１１１　下層
１２１　上層
ＡＭ１　第１アモルファス層
ＡＭ２　第２アモルファス層
ＢＬ１　下部障壁層
ＢＬ２　上部障壁層
ＤＬ　ドレイン配線
ＥＲ１　第１電界緩和層
ＥＲ１ａ　第１側面
ＥＲ２　第２電界緩和層
ＥＲ２ａ　第２側面
ＧＬ　ゲート配線
Ｈ１１、Ｈ１２　開口部
ＭＲ１　第１余白部
ＭＲ２　第２余白部
ＳＬ　ソース配線

Claims (7)

  1. 　化合物半導体で構成され、第１導電型のキャリアが走行するチャネル層を含む積層体と、
    　前記積層体の上面側に設けられたゲート電極と、
    　前記積層体の上面側に設けられたソース電極と、
    　前記積層体の上面側に設けられたドレイン電極と、を備え、
    　前記積層体は、
    　前記ゲート電極と対向する位置に設けられ、前記ゲート電極と接する第２導電型の第１低抵抗層と、
    　前記第１低抵抗層から前記ソース電極及び前記ドレイン電極の一方の側へ延設され、前記第１低抵抗層への電界集中を緩和する第１電界緩和層と、
    　前記第１電界緩和層の側面であって前記ソース電極及び前記ドレイン電極の一方と向かい合う第１側面を覆う第１アモルファス層と、を有する化合物半導体装置。
  2. 　前記積層体は、
    　前記第１低抵抗層から前記ソース電極及び前記ドレイン電極の他方の側へ延設され、前記第１低抵抗層への電界集中を緩和する第２電界緩和層と、
    　前記第２電界緩和層の側面であって前記ソース電極及び前記ドレイン電極の他方と向かい合う第２側面を覆う第２アモルファス層と、を有する請求項１に記載の化合物半導体装置。
  3. 　前記第１電界緩和層及び前記第２電界緩和層は、それぞれ、
    　前記第１低抵抗層に接して設けられ、前記第１低抵抗層よりも第２導電型の不純物濃度が低い第２導電型の第２低抵抗層と、
    　前記第２低抵抗層上に設けられ、前記第２低抵抗層よりも電気抵抗が高い高抵抗層と、を有する請求項２に記載の化合物半導体装置。
  4. 　前記第２低抵抗層は、第２導電型の不純物として炭素及びマグネシウムの少なくとも一方を含む、請求項３に記載の化合物半導体装置。
  5. 　前記第１アモルファス層及び前記第２アモルファス層は、それぞれ、
    　前記第２低抵抗層と同じ材料を含む第１層と、
    　前記第１層上に設けられ、前記高抵抗層と同じ材料を含む第２層と、を有する請求項３に記載の化合物半導体装置。
  6. 　前記ソース電極及び前記ドレイン電極の一方と前記第１アモルファス層との間に設けられ、前記第１アモルファス層に隣接する第１余白部と、
    　前記ソース電極及び前記ドレイン電極の他方と前記第２アモルファス層との間に設けられ、前記第２アモルファス層に隣接する第２余白部と、をさらに備え、
    　前記第１余白部は前記第１電界緩和層と同じ構造を有し、
    　前記第２余白部は前記第２電界緩和層と同じ構造を有する、請求項２に記載の化合物半導体装置。
  7. 　化合物半導体で構成され、第１導電型のキャリアが走行するチャネル層を含む積層体を形成する工程と、
    　前記積層体の上面側にゲート電極を形成する工程と、
    　前記積層体の上面側にソース電極を形成する工程と、
    　前記積層体の上面側にドレイン電極を形成する工程と、を備え、
    　前記積層体を形成する工程は、
    　前記ゲート電極と対向する位置に配置され、前記ゲート電極と接する第２導電型の第１低抵抗層を形成する工程と、
    　前記第１低抵抗層から前記ソース電極及び前記ドレイン電極の一方の側へ延設され、前記第１低抵抗層への電界集中を緩和する第１電界緩和層を形成する工程と、
    　前記第１電界緩和層の側面であって前記ソース電極及び前記ドレイン電極の一方と向かい合う第１側面を覆うように第１アモルファス層を形成する工程と、を含み、
    　前記第１アモルファス層を形成する工程では、
    　前記第１電界緩和層に不純物を部分的にイオン注入しアモルファス化することによって、前記第１アモルファス層を形成する、化合物半導体の製造方法。
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