WO2006126726A1 - 半導体装置とその製造方法 - Google Patents

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semiconductor
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Masahiro Sugimoto
Tetsu Kachi
Tsutomu Uesugi
Hiroyuki Ueda
Narumasa Soejima
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Toyota Jidosha Kabushiki Kaisha
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    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H01L29/7832—Field effect transistors with field effect produced by an insulated gate with multiple gate structure the structure comprising a MOS gate and at least one non-MOS gate, e.g. JFET or MESFET gate

Definitions

  • the present invention relates to a semiconductor device using a III-V group compound semiconductor.
  • the present invention relates to a semiconductor device having a structure in which a p-type impurity contained in a semiconductor region is prevented from diffusing into another adjacent semiconductor region.
  • the invention also relates to a method of manufacturing such a semiconductor device. Background art
  • III-V compound semiconductors have high breakdown field strength and high saturation electron mobility. For this reason, semiconductor devices using III-V compound semiconductors are expected to be used as switching devices.
  • Various structures have been proposed for this type of semiconductor device. For example, development of a semiconductor device having a heterojunction composed of a semiconductor layer of a group III-V compound semiconductor having a narrow band gap and a semiconductor layer of a group III-V compound semiconductor having a wide band gap is in progress.
  • a semiconductor device having a heterojunction utilizes a phenomenon in which electrons travel through a two-dimensional electron gas layer formed on the heterojunction surface.
  • a gate insulating film and a gate electrode are formed opposite to the heterojunction, it is possible to control the travel of electrons using the gate voltage and to switch the semiconductor device on and off.
  • this type of semiconductor device using an mv group compound semiconductor when a negative gate voltage is applied, electrons stop traveling and no gate voltage is applied. It is a normally-on type where electrons travel when a negative gate voltage is applied.
  • Japanese Patent Publication No. 2 0 0 4-2 6 0 1 4 0 discloses a normally-off type semiconductor device for switching.
  • Japanese Patent Publication No. 2 0 0 4-2 6 0 1 4 0 proposes a technique for forming a semiconductor region containing a p-type impurity in contact with a semiconductor layer having a narrow band gap constituting a heterojunction. ing. A semiconductor region containing a P-type impurity depletes a semiconductor layer with a narrow band gap that forms a heterojunction when no gate voltage is applied.
  • magnesium is generally used for p-type impurities. Magnesium is easy to diffuse. For example, gallium nitride “added magnesium has a very high diffusion rate. Therefore, in the semiconductor device having the above heterojunction, the magnesium added to the semiconductor region forms a heterojunction. As a result, the technology for suppressing the diffusion of magnesium and adjusting the threshold value to a desired value is desired in the semiconductor device described above. However, when magnesium is used as a p-type impurity, this problem appears prominently, but there is a similar problem with p-type impurities other than magnesium.
  • An object of the present invention is to provide a technique for suppressing a phenomenon in which a p-type impurity diffuses into another adjacent semiconductor region in a semiconductor device including a semiconductor region containing a p-type impurity. Accordingly, an object of the present invention is to provide a semiconductor device that easily realizes desired characteristics. Another object of the present invention is to provide a method for manufacturing such a semiconductor device.
  • the present invention is characterized in that an impurity diffusion suppression film that suppresses diffusion of p-type impurities is provided between a semiconductor region and a semiconductor region.
  • the semiconductor device of the present invention includes a first semiconductor region of a III-V compound semiconductor containing a p-type impurity, a second semiconductor region of a III-V compound semiconductor, a first semiconductor region, and a second semiconductor region. It is characterized by having an impurity diffusion suppressing film interposed between the semiconductor regions.
  • the semiconductor device of the present invention may further include a gate electrode facing the first semiconductor region via the second semiconductor region and the impurity diffusion suppression film.
  • the first semiconductor region, the impurity diffusion suppression film, the second semiconductor region, and the gate electrode constitute a field effect type gate structure.
  • a channel is formed in the second semiconductor region, or a channel is formed between the gate electrode and the second semiconductor region.
  • the gate-on voltage is not applied to the gate electrode.
  • a depletion layer is extended between the gout electrode and the first semiconductor region to prevent the carrier from traveling in the channel. Therefore, a semiconductor device having this gate structure can operate as a normally-off type.
  • the impurity diffusion suppression film can suppress the P-type impurity in the first semiconductor region from diffusing into the second semiconductor region. Therefore, this gate structure can easily achieve a desired threshold value.
  • the semiconductor device of the present invention may further include a third semiconductor region interposed between the gate electrode and the second semiconductor region.
  • the third semiconductor region is characterized by being formed of a III-V compound semiconductor having a band gap wider than that of the second semiconductor region.
  • the second semiconductor region and the third semiconductor region form a junction. Therefore, when a gate-on voltage is applied to the gate electrode, carriers can travel through the two-dimensional electron gas layer between the second semiconductor region and the third semiconductor region.
  • the channel resistance of the Gout structure can be reduced.
  • One semiconductor device of the present invention can be embodied in a semiconductor device having an electron travel region in which electrons travel.
  • the semiconductor device of the present invention has a structure in which a first semiconductor region, an impurity diffusion suppression film, a second semiconductor region, and a gate electrode are formed in this order.
  • the first semiconductor region is formed of a III-V group compound semiconductor containing p-type impurities.
  • the second semiconductor region is formed of a III-V group compound semiconductor containing n-type impurities.
  • the impurity diffusion suppression film is characterized by suppressing p-type impurities in the first semiconductor region from diffusing into the second semiconductor region.
  • the threshold value can be adjusted to a desired value based on the impurity concentration and thickness of the second semiconductor region set in advance.
  • the above semiconductor device has a structure in which the threshold value can be easily adjusted.
  • One semiconductor device of the present invention can be embodied in a semiconductor device having a heterojunction.
  • the semiconductor device of the present invention has a structure in which a first semiconductor region, an impurity diffusion suppression film, a second semiconductor region, a third semiconductor region, and a gate electrode are formed in this order.
  • the first semiconductor region is formed of a III-V group compound semiconductor containing p-type impurities.
  • the second semiconductor region is formed of a III-V compound semiconductor.
  • the third semiconductor region is formed of a III-V group compound semiconductor having a wider band gap than the band gap of the second semiconductor region.
  • the impurity diffusion suppression film is characterized by suppressing diffusion of P-type impurities in the first semiconductor region into the second semiconductor region.
  • the second semiconductor region and the third semiconductor region form a junction.
  • a two-dimensional electron gas layer is formed on the heterojunction surface.
  • the first semiconductor region faces this heterojunction.
  • the first semiconductor region creates a state in which a two-dimensional electron gas layer is not formed by depleting the second semiconductor region when no gate-on voltage is applied. Since the impurity diffusion suppression film is interposed between the first semiconductor region and the second semiconductor region, the p-type impurity contained in the first semiconductor region is prevented from diffusing into the second semiconductor region. Has been. Therefore, the threshold value can be adjusted to a desired value based on the impurity concentration and thickness of the second semiconductor region set in advance.
  • the above semiconductor device has a structure in which the threshold value can be easily adjusted.
  • another semiconductor region may be interposed between the first semiconductor region, the impurity diffusion suppression film, the second semiconductor region, and the third semiconductor region.
  • a semiconductor region having a narrower band gap and a lower impurity concentration than the third semiconductor region may be interposed between the second semiconductor region and the third semiconductor region.
  • This semiconductor region can provide a two-dimensional electron gas layer with low resistance. it can.
  • an insulating film is preferably formed between the second semiconductor region and the gate electrode. A high voltage can be applied to the gate electrode, and a useful gate structure can be obtained.
  • an insulating film be formed between the third semiconductor region and the gout electrode.
  • a high voltage can be applied to the gate electrode, and a useful gate structure can be obtained.
  • the present invention can be embodied in a vertical semiconductor device having an electron travel region.
  • the semiconductor device includes a drain electrode, a drain layer of a III-V group compound semiconductor containing a high concentration of n-type impurities formed on the drain electrode, and an n-type formed on the drain layer. It has a low-concentration semiconductor region of III-V compound semiconductor containing a low concentration of impurities.
  • the semiconductor device according to the present invention further includes a first semiconductor region group of III-V group compound semiconductors including p-type impurities, which are distributed on the low-concentration semiconductor region so as to be spaced apart from each other. ing.
  • the semiconductor device of the present invention further includes an impurity diffusion suppression film formed on the first semiconductor region.
  • the semiconductor device of the present invention further includes a second semiconductor region of a III-V group compound semiconductor containing n-type impurities formed on the low-concentration semiconductor region and the impurity diffusion suppression film.
  • the second semiconductor region is a region where electrons travel.
  • the semiconductor device of the present invention further includes a goat insulating film formed on the second semiconductor region at a position opposite to the first semiconductor region, and a gate electrode formed on the gout insulating film. .
  • the semiconductor device of the present invention further includes a source electrode that is in electrical contact with the second semiconductor region at a position facing the first semiconductor region. In the semiconductor device of the present invention, since the source electrode is formed in the above positional relationship, the gate electrode can be turned on and off.
  • the present invention can be embodied in a vertical semiconductor device having a heterojunction.
  • the semiconductor device in this case is formed on the drain electrode, the drain layer of the III-V compound semiconductor containing n-type impurities at a high concentration formed on the drain electrode, and the drain layer. It has a low-concentration semiconductor region of III-V compound semiconductor that contains n-type impurities at a low concentration.
  • the semiconductor device according to the present invention further includes a first semiconductor region group of III-V group compound semiconductors including p-type impurities, which are distributed on the low-concentration semiconductor region so as to be spaced apart from each other. ing.
  • the semiconductor device of the present invention further includes an impurity diffusion suppression film formed on the first semiconductor region.
  • the semiconductor device of the present invention is further formed on the second semiconductor region of the mv group compound semiconductor formed on the low concentration semiconductor region and the impurity diffusion suppression film, and on the second semiconductor region.
  • the second semiconductor region has a third semiconductor region of a III-V compound semiconductor having a wide band gap.
  • the second semiconductor region and the third semiconductor region form a heterojunction.
  • the semiconductor device of the present invention further includes a gate insulating film formed on the third semiconductor region at a position facing at least the first semiconductor region, and a gout electrode formed on the gate insulating film. .
  • the semiconductor device of the present invention further includes a source electrode that is in electrical contact with the third semiconductor region at a position facing the first semiconductor region.
  • the source electrode is formed in the above positional relationship, it is possible to switch on and off by the gate electrode.
  • the source electrode is preferably in electrical contact with the first semiconductor region.
  • the potential of the first semiconductor region can be stabilized. Therefore, when no gate-on voltage is applied to the gate electrode, a depletion layer is formed in the second semiconductor region, and the semiconductor device can realize a stable normally-off operation.
  • a part of the low-concentration semiconductor region is interposed between the first semiconductor region and the first semiconductor region adjacent thereto. It is characterized by having. The current flowing between the drain electrode and the source electrode flows in the vertical direction in the low concentration semiconductor region formed between the first semiconductor region and the adjacent first semiconductor region.
  • the resistance of the semiconductor device can be lowered.
  • a vertical semiconductor device having an electron transit region or a vertical semiconductor device having a heterojunction a low-concentration semiconductor region and a first semiconductor region interposed between a first semiconductor region and a first semiconductor region adjacent to the first semiconductor region. It is preferable to further include a side surface impurity diffusion suppression film formed between the semiconductor regions.
  • the side impurity / diffusion suppression film allows P-type impurities contained in the first semiconductor region to diffuse into the low-concentration semiconductor region formed between the first semiconductor region and the adjacent first semiconductor region. Suppress. Part of this low-concentration semiconductor region is a path through which current flows in the vertical direction. Therefore, it is possible to suppress an increase in resistance by suppressing the diffusion of P-type impurities into a part of the low-concentration semiconductor region.
  • a vertical semiconductor device having an electron transit region or a vertical semiconductor device having a heterojunction further includes a bottom surface impurity diffusion suppression film formed between the bottom surface of the first semiconductor region and the low concentration semiconductor region. It is preferable.
  • the low concentration semiconductor region located below the first semiconductor region is a region necessary to bear a voltage applied in the vertical direction of the semiconductor device. If p-type impurities diffuse into this low-concentration semiconductor region, the breakdown voltage of the semiconductor device will deteriorate.
  • the bottom surface impurity diffusion suppression film suppresses diffusion of P-type impurities contained in the first semiconductor region into the low-concentration semiconductor region located below the first semiconductor region. Therefore, the semiconductor device can maintain a high breakdown voltage by providing the bottom surface impurity diffusion suppression film.
  • the present invention can also be embodied in a horizontal semiconductor device having an electron travel region. ..
  • the semiconductor device in this case is formed in a low-concentration semiconductor region of a III-V compound semiconductor containing n-type impurities at a low concentration and a part of the low-concentration semiconductor region.
  • the first semiconductor region of III-V compound semiconductor is provided.
  • the semiconductor device of the present invention further includes an impurity diffusion suppression film formed on the first semiconductor region.
  • the semiconductor device of the present invention further includes a second semiconductor region of a III-V group compound semiconductor containing an n-type impurity formed on the low concentration semiconductor region and the impurity diffusion suppression film.
  • the second semiconductor region is a region where electrons travel.
  • the semiconductor device of the present invention further includes a gate insulating film formed on the second semiconductor region at a position facing the first semiconductor region.
  • the semiconductor device of the present invention further includes a source electrode that is in electrical contact with the second semiconductor region at a position facing the first semiconductor region, and an electrical connection with the second semiconductor region other than the position facing the first semiconductor region. It has a drain electrode in contact with.
  • the present invention further includes a gout electrode formed on the gate insulating film between the source electrode and the drain electrode.
  • the present invention can also be embodied in a lateral semiconductor device having a heterojunction.
  • the semiconductor device includes a low-concentration semiconductor region of a III-V compound semiconductor containing n-type impurities at a low concentration and a p-type impurity formed in a part of the low-concentration semiconductor regions. It has a first semiconductor region of -V group compound semiconductor.
  • the semiconductor device of the present invention further includes an impurity diffusion suppression film formed on the first semiconductor region.
  • the semiconductor device of the present invention is further formed on the second semiconductor region of the III-V compound semiconductor formed on the low concentration semiconductor region and on the impurity diffusion suppression film, and on the second semiconductor region. Both The second semiconductor region has a third semiconductor region of II-IV compound semiconductor with a wide band gap.
  • the semiconductor device of the present invention further includes a gate insulating film formed on the third semiconductor region at a position facing the first semiconductor region. And a gate electrode formed on the gate insulating film.
  • the semiconductor device of the present invention further includes a source electrode that is in electrical contact with the second semiconductor region at a position facing the first semiconductor region, and an electrical connection with the second semiconductor region other than the position facing the first semiconductor region. It has a drain electrode in contact.
  • the present invention further includes a gate electrode formed on the gate insulating film between the source electrode and the drain electrode.
  • the source electrode is preferably in electrical contact with the first semiconductor region.
  • the lateral semiconductor device having an electron transit region or the lateral semiconductor device having a heterojunction further includes a side impurity diffusion suppression film formed between the side surface of the first semiconductor region and the low concentration semiconductor region. It is preferable.
  • the low-concentration semiconductor region located beside the first semiconductor region is a region necessary to bear the voltage applied in the lateral direction of the semiconductor device. If p-type impurities diffuse into this low-concentration semiconductor region, the breakdown voltage of the semiconductor device will deteriorate.
  • the side surface impurity diffusion suppression film suppresses diffusion of p-type impurities contained in the first semiconductor region into the low concentration semiconductor region located beside the first semiconductor region. Therefore, the semiconductor device can maintain a high breakdown voltage by providing the side impurity diffusion suppression film.
  • the impurity diffusion suppression film is preferably a silicon oxide film, a silicon nitride film, an aluminum nitride film, a gallium aluminum nitride film, or a laminate of two or more selected from them. .
  • these materials can effectively suppress the diffusion of p-type impurities.
  • these materials can be fabricated using existing semiconductor process technology.
  • the present invention is effective when the p-type impurity is magnesium.
  • Magnesium added as a p-type impurity in III-V compound semiconductors has a very high diffusion rate.
  • the impurity diffusion suppression film is provided, it is possible to suppress diffusion of magnesium contained in the first semiconductor region into the second semiconductor region. Therefore, even if magnesium is used for the p-type impurity, a semiconductor device with an easily adjustable threshold value can be obtained.
  • the group III-V compound semiconductor Al x Ga Y I ni ⁇ . ⁇ ( However, 0 ⁇ 1, 0 ⁇ 1, 0 ⁇ 1 - ⁇ - ⁇ ⁇ 1) The power S is preferable.
  • a semiconductor device using the above material can realize a high breakdown voltage and a high frequency operation.
  • defects due to diffusion of ⁇ -type impurities are known.
  • the present invention can address this problem. Therefore, according to the present invention, a useful semiconductor device can be obtained by using a useful Al x Ga Y Inn YN semiconductor material.
  • the present invention can also provide a method for manufacturing the semiconductor device. According to one aspect of the present invention, there is provided a method for manufacturing a semiconductor device comprising: a semiconductor underlayer of a group III-V compound semiconductor containing n-type impurities; and a group III-V compound semiconductor containing p-type impurities.
  • the manufacturing method of the present invention includes a step of crystal-growing a semiconductor region of a III-V compound semiconductor containing n-type impurities from the upper surface of the semiconductor lower layer exposed at the bottom surface of the groove.
  • the impurity diffusion suppression film is preferably also a crystal growth suppression film.
  • the step of crystal growth of the semiconductor region is continued until the semiconductor region crystal grows laterally on the surface of the impurity diffusion suppression film.
  • a crystal growth suppression film is patterned on a part of the upper surface of a semiconductor layer of a III-V compound semiconductor containing an n-type impurity, and is covered with the crystal growth suppression film.
  • a step of etching the semiconductor layer from the upper surface of the semiconductor layer that is not present and forming a plurality of grooves on the upper portion of the semiconductor layer is provided.
  • the manufacturing method of the present invention further includes a step of forming an impurity diffusion suppression film on the bottom and side surfaces of the groove.
  • the manufacturing method of the present invention further uses an anisotropic etching to remove the impurity diffusion suppression film formed on the bottom surface of the groove and leave the impurity diffusion suppression film only on the side surface of the groove.
  • the manufacturing method of the present invention further includes forming a p-type from the upper surface of the semiconductor layer exposed on the bottom surface of the groove without crystal growth from the upper surface of the crystal growth suppressing film formed on the upper surface of the semiconductor layer.
  • the manufacturing method of the present invention further includes the step of crystal growth of the second semiconductor region of the III-V compound semiconductor from the upper surface impurity diffusion suppression film and the upper surface of the semiconductor layer.
  • the second semiconductor region is used as an electron transit region, it is preferable to introduce an n-type impurity into the second semiconductor region.
  • the manufacturing method of the present invention further includes an mv group compound having a bandgap wider than the bandgap of the second semiconductor region from the upper surface of the second semiconductor region. It is preferable to provide a step of crystal growth of the third semiconductor region of the semiconductor.
  • the production method of the present invention is characterized in that the crystal growth suppressing film is effectively used. That is, the crystal growth suppressing film is used when forming a groove in the upper part of the semiconductor layer, and when the first semiconductor region is selectively crystal-grown, and when the upper surface impurity diffusion suppressing film is selectively formed. Also used for.
  • the crystal growth inhibiting film plays multiple roles throughout the entire process. For this reason, in the manufacturing method of the present invention, the number of steps is greatly reduced.
  • a crystal growth suppression film is patterned on a part of the upper surface of a group III-V compound semiconductor layer containing an n-type impurity, and is covered with the crystal growth suppression film.
  • the manufacturing method of the present invention further forms a bottom surface impurity diffusion suppression film on the bottom surface of the groove by forming an impurity diffusion suppression film on the exposed surface in the groove, and forms a side surface impurity diffusion suppression film on the side surface of the groove. Forming.
  • the manufacturing method of the present invention further includes the step of crystal growth from the upper surface of the bottom surface impurity diffusion suppression film formed on the bottom surface of the groove without crystal growth from the upper surface of the crystal growth suppression film formed on the upper surface of the semiconductor layer.
  • the manufacturing method of the present invention further includes the step of crystal-growing the second semiconductor region of the mv group compound semiconductor from the upper surface impurity diffusion suppressing film and the upper surface of the semiconductor layer.
  • the second semiconductor region is used as an electron transit region, it is preferable to introduce an n-type impurity into the second semiconductor region.
  • the manufacturing method of the present invention further has a wide bandgap from the upper surface of the second semiconductor region to the bandgap of the second semiconductor region. It is preferable to provide a step of crystal growth of the third semiconductor region of the III-V compound semiconductor.
  • the production method of the present invention is characterized in that the crystal growth suppressing film is effectively used. That is, the crystal growth suppressing film is used when forming a groove in the upper portion of the semiconductor layer, and when the first semiconductor region is selectively crystal-grown, and when the upper surface impurity diffusion suppressing film is selectively formed. Also used for.
  • the crystal growth inhibiting film plays multiple roles throughout the entire process. For this reason, in the manufacturing method of the present invention, the number of steps is greatly reduced.
  • the impurity diffusion suppression film it is possible to suppress the phenomenon that the p-type impurity is diffused to other adjacent semiconductor regions and to suppress the deterioration of the characteristics of the semiconductor device. . Therefore, the characteristics of the semiconductor device can be adjusted to a desired one based on the impurity concentration and thickness set in advance. In other words, by providing the impurity diffusion suppression film, a semiconductor device that can easily achieve desired characteristics can be obtained.
  • FIG. 1 shows a cross-sectional view of the main part of the semiconductor device of the first embodiment.
  • FIG. 2 shows the manufacturing process of the semiconductor device of the first embodiment (1).
  • FIG. 3 shows the manufacturing process of the semiconductor device of the first embodiment (2).
  • FIG. 4 shows the manufacturing process of the semiconductor device of the first embodiment (3).
  • FIG. 5 shows the manufacturing process of the semiconductor device of the first embodiment (4).
  • FIG. 6 shows the manufacturing process of the semiconductor device of the first embodiment (5).
  • FIG. 7 shows the manufacturing process of the semiconductor device of the first embodiment (6).
  • FIG. 8 shows the manufacturing process of the semiconductor device of the first embodiment (7).
  • FIG. 9 shows the manufacturing process of the semiconductor device of the first embodiment (8).
  • FIG. 10 shows a cross-sectional view of the main part of a modification of the first embodiment.
  • FIG. 11 shows the manufacturing process of a semiconductor device according to one modification of the first embodiment.
  • FIG. 12 shows the manufacturing process of the semiconductor device according to one modification of the first embodiment.
  • FIG. 13 shows the manufacturing process of the semiconductor device according to one modification of the first embodiment.
  • FIG. 14 shows the manufacturing process of the semiconductor device according to one modification of the first embodiment.
  • FIG. 15 shows the manufacturing process of the semiconductor device according to one modification of the first embodiment.
  • FIG. 16 shows a manufacturing process of the semiconductor device according to one modification of the first embodiment.
  • FIG. 17 shows the manufacturing process of the semiconductor device according to one modification of the first embodiment.
  • FIG. 18 shows a cross-sectional view of the main part of another modification of the first embodiment.
  • FIG. 19 shows a cross-sectional view of the main part of another modification of the first embodiment.
  • FIG. 20 shows the manufacturing process of the semiconductor device of another modification of the first embodiment.
  • FIG. 1 Fig. 2 11 shows the manufacturing process of a semiconductor device according to another modification of the first embodiment.
  • FIG. 22 shows the manufacturing process of the semiconductor device of another modification of the first embodiment.
  • FIG. 23 shows a cross-sectional view of the main part of the semiconductor device of the second embodiment.
  • FIG. 24 shows a cross-sectional view of an essential part of one modification of the second embodiment.
  • FIG. 25 shows a cross-sectional view of the main part of another modification of the second embodiment.
  • Examples of p-type impurities include magnesium, beryllium, calcium, and the like.
  • the diffusion coefficient of p-type impurities in the impurity diffusion suppression film is smaller than the diffusion coefficient of p-type impurities in II-I-V compound semiconductors.
  • the thickness of the impurity diffusion suppression film is adjusted based on the diffusion coefficient of p-type impurities in the material. When the diffusion coefficient of p-type impurities in the impurity diffusion suppression film is extremely small, the thickness of the impurity diffusion suppression film may be small. Preferably, the thickness of the impurity diffusion suppression film is adjusted in a range larger than the diffusion length of the p-type impurity.
  • Silicon oxide, silicon nitride, or the like is used as a material that is an impurity diffusion suppression film and a crystal growth suppression film.
  • Fig. 1 is a schematic cross-sectional view of the main part of a vertical semiconductor device 10 having a heterojunction.
  • Indicate. 1 shows a unit structure of the semiconductor device 10. Actually, this unit structure is repeatedly formed in the left-right direction on the paper surface.
  • Silicon (Si) or oxygen ( ⁇ ) force S is used as the impurity of the drain layer 24, and its carrier concentration is adjusted to about 3 xl 0 18 cm " 3 .
  • an n-type low-concentration semiconductor region 26 made of gallium nitride as a main material is formed on the drain layer 24, an n-type low-concentration semiconductor region 26 made of gallium nitride as a main material is formed. Silicon is used as an impurity in the low-concentration semiconductor region 26, and its carrier concentration is adjusted to about 1 ⁇ 10 16 cm ⁇ 3 .
  • a p + type first semiconductor region 28 made mainly of gallium nitride is formed in a part on the low concentration semiconductor region 26.
  • the first semiconductor regions 28 are distributed on the low-concentration semiconductor regions 26 with a space between them.
  • Magnesium (Mg) is used as an impurity in the first semiconductor region 28, and its carrier concentration is adjusted to about 1 ⁇ 10 18 cm ⁇ 3 .
  • a plurality of first semiconductor regions 28 are formed on the low concentration semiconductor region 26.
  • the plurality of first semiconductor regions are formed in a dispersed manner on the low concentration semiconductor region 26.
  • a part of the low-concentration semiconductor region 26 is interposed between the first semiconductor region 28 and the adjacent first semiconductor region 28.
  • Each first semiconductor region 28 is separated by a low concentration semiconductor region 26.
  • the low-concentration semiconductor region 26 and the first semiconductor region 28 constitute one semiconductor layer 27.
  • the first semiconductor region 28 is dispersedly formed on the surface portion of the semiconductor layer 27, and the remaining portion is the low-concentration semiconductor region 26.
  • first semiconductor regions 2 8 are shown on the left and right sides of the drawing.
  • the first semiconductor region 28 extends long in the depth direction of the drawing.
  • the plurality of first semiconductor regions 28 are arranged in a stripe shape above the semiconductor layer 27.
  • the first semiconductor region The low-concentration semiconductor region 26 interposed between 28 and the first semiconductor region 28 adjacent thereto is a region in which current flows in the vertical direction. Therefore, the first semiconductor region
  • the semiconductor device 10 can obtain a small on-resistance.
  • the lateral distance L 28 of the first semiconductor region 28 is about 1 Q to 25 m.
  • FIG. 1 shows a unit structure of the semiconductor device 10, and actually, the unit structure is repeatedly formed on the left and right sides of the paper. Therefore, the actual distance in the lateral direction of the first semiconductor region 28 is twice the distance L 28.
  • the distance L 26 between the first semiconductor region 28 and the adjacent first semiconductor region 28 can be set to 1 to 10.
  • the impurity diffusion suppression layer 3 2 of oxidized silicon to (Si0 2) as a main material are formed on the first semiconductor region 2 8.
  • the impurity diffusion suppression film 3 2 does not cover the entire area on the first semiconductor region 28.
  • the impurity diffusion suppression film 32 Absent.
  • a second semiconductor region 34 mainly composed of gallium nitride is formed on the low-concentration semiconductor region 26 and the impurity diffusion suppression film 32. Silicon (Si) is used as an impurity in the second semiconductor region 34, and its carrier concentration is adjusted to about 1 ⁇ 10 16 cm ⁇ 3 .
  • the crystal structure of the third semiconductor region 36 includes aluminum, and the band gap is wider than the band gap of the second semiconductor region 32.
  • the second semiconductor region 34 and the third semiconductor region 36 constitute a heterojunction.
  • a gate insulating film 42 made mainly of silicon oxide is formed on the third semiconductor region 36.
  • a gate electrode 44 having nickel (Ni) as a main material is formed on the third semiconductor region 36.
  • the gate electrode 44 is It may be formed at least at a part of the position facing the first semiconductor region 28. That is, the first semiconductor region 28, the impurity diffusion suppression film 32, the second semiconductor region 34, and the third semiconductor region 36 should be formed at least in part.
  • the gate electrode 44 is opposed to the entire range of the second semiconductor region 34 and the third semiconductor region 36 existing between the source region 52 and the central end of the first semiconductor region 28. It is desirable to do.
  • the on / off state of the semiconductor device 10 can be accurately switched.
  • n + -type source region 52 made mainly of gallium nitride is formed in contact with the second semiconductor region 34 and the third semiconductor region 36 (left and right sides of the drawing).
  • the source region 52 is formed at a position facing the first semiconductor region 28.
  • the source region 52 is a region where the low-concentration semiconductor region 26 interposed between the first semiconductor region 28 and the adjacent first semiconductor region 28 is in contact with the second semiconductor region 34 (center of the drawing).
  • the second semiconductor region 34 on the side) and the third semiconductor region 36 facing the range are not formed.
  • the low-concentration semiconductor region 26 and the source region 52 interposed between the first semiconductor region 28 and the first semiconductor region 28 adjacent to the first semiconductor region 28 have a gate electrode 44 interposed therebetween in the horizontal direction. Opposite across.
  • the first semiconductor region 28 between the first semiconductor region 28 and the first semiconductor region 28 adjacent to the first semiconductor region 28 between the low-concentration semiconductor region 26 and the source region 52, the first semiconductor region 28,
  • the laminated structure of the impurity diffusion suppression film 32, the second semiconductor region 34, the third semiconductor region 36, the gate insulating film 42, and the gate electrode 44 is interposed. Silicon is used as an impurity in the source region 52, and its carrier concentration is adjusted to about 3 ⁇ 10 18 cnT 3 .
  • a source electrode 54 made of a titanium / aluminum layer is formed in electrical contact with the source region 52 and the first semiconductor region 28.
  • First semiconductor A contact layer 56 is provided between the region 28 and the source electrode 54.
  • nickel is used for the contact layer 56, which can improve the contactor contact between the first semiconductor region 28 and the source electrode 54.
  • the first semiconductor region 28 is indirectly in contact with the second semiconductor region 3 ′ 4 through the impurity diffusion suppression film 32. For this reason, when no voltage is applied to the gate electrode 44, a depletion layer is formed in the second semiconductor region 34, and the depletion layer is formed between the second semiconductor region 34 and the third semiconductor region 36. It extends to the joint surface. As a result, the energy level of the conductor at the heterojunction surface exists above the Fermi level. For this reason, the two-dimensional electron gas layer is not formed on the heterojunction surface when no voltage is applied to the gate electrode 44. Therefore, in a state where no voltage is applied to the gate electrode 44, the travel of electrons is stopped, and the semiconductor device 10 operates as being normally off.
  • Electrons that have traveled laterally from the source region 52 along the two-dimensional electron gas layer at the heterojunction surface are projected on the low-concentration semiconductor region 26 (the portion separating the first semiconductor region 28).
  • the low-concentration semiconductor region 26 is a portion in contact with the second semiconductor region 3 4) and flows to the drain electrode 22 through the low-concentration semiconductor region 26 and the drain layer 24.
  • the source electrode 54 and the drain electrode 22 are electrically connected.
  • the ON / OFF control of the semiconductor device 10 is performed by controlling the first semiconductor region 28, the impurity diffusion suppression film 32, the second semiconductor region 34, the third semiconductor region 36, and the goo insulating film. This is performed at the portion where 4 2 and gate electrode 44 are laminated.
  • the on / off control of the semiconductor device 10 is performed by controlling the width in the thickness direction of the depletion layer formed in the second semiconductor region 34 by the voltage applied to the gate electrode 44. ing.
  • the degree to which the depletion layer expands and contracts in the thickness direction based on the voltage applied to the gate electrode 44 depends greatly on the carrier concentration of the second semiconductor region 34. If the carrier concentration of the second semiconductor region 34 is adjusted to a predetermined value, it is possible to control on / off of the semiconductor device 10 by applying a predetermined gate voltage.
  • the impurity diffusion suppression film 32 is not provided.
  • the gate voltage required to turn on the semiconductor device 10 (also referred to as the gate-on voltage required to form the two-dimensional electron gas layer) must be larger than a preset value. Become. The threshold value of the semiconductor device 10 will fluctuate from a preset value. This makes it difficult to obtain a semiconductor device having desired characteristics and causes a decrease in yield.
  • an impurity diffusion suppression film 32 is provided in the semiconductor device 10.
  • the impurity diffusion suppression film 32 By providing the impurity diffusion suppression film 32, the phenomenon that magnesium contained in the first semiconductor region 28 is diffused into the second semiconductor region 34 is suppressed. Therefore, fluctuations in the threshold value of the semiconductor device 10 can be suppressed. Therefore, the semiconductor device 10 having a desired threshold can be obtained based on the carrier concentration and thickness of the second semiconductor region 34 set in advance.
  • the present invention has the following other features. .
  • the impurity diffusion suppression film 32 is formed of silicon oxide. In the case of a con film or a silicon nitride film, it also functions as a mask for the ELO (Epitaxially Lateral Overgrowth) method. Therefore, the density of crystal defects in the second semiconductor region 34 and the third semiconductor region 36 formed above the impurity diffusion suppression film 32 is reduced. Since this part constitutes a gate structure, the reduction in the density of crystal defects also contributes to the suppression of leakage current and the like. That is, the provision of the impurity diffusion suppression film 32 not only suppresses the diffusion of impurities, but also has an effect of reducing the density of crystal defects,
  • a semiconductor substrate 2 4 (which will later become the drain layer 2 4) whose main material is n + -type gallium nitride is prepared.
  • the thickness of the semiconductor substrate 24 is about 200 ⁇ .
  • an n-type low-concentration semiconductor region 26 is crystal-grown on the semiconductor substrate 24 using a MOCVD (Metal Organic Chemical Vapor Deposition) method.
  • the thickness of the low concentration semiconductor region 26 is about 6 m.
  • a p + type first semiconductor region 28 is grown on the low-concentration semiconductor region 26 by using the MOCVD method.
  • the thickness of the first semiconductor region 28 is about 1.0 ⁇ m.
  • an impurity diffusion suppression film 32 is formed on the first semiconductor region 28 using a CVD (Chemical Vapor Deposition) method.
  • the thickness of the impurity diffusion suppression film 3 2 is about 0. ⁇ ⁇ ⁇ ⁇ ⁇ .
  • the low-concentration semiconductor region 2 6 penetrates a part of the impurity diffusion suppression film 32 and a part of the first semiconductor region 28. Trench 7 2 reaching up to is formed.
  • gallium nitride is crystal-grown from the low-concentration semiconductor region 26 exposed at the bottom surface of the trench 72 using the MOCVD method. Crystal growth is continued until the surface of the impurity diffusion suppression film 32 is covered. The amount of impurities in the formed crystal is adjusted to the same amount as that of the low concentration semiconductor region 26. Therefore, the crystal-grown portion and the low-concentration semiconductor region 26 can be evaluated as one continuous region.
  • a selective lateral growth (ELO) technique is used for the portion formed to cover the surface of the impurity diffusion suppressing film 32, and a high-quality semiconductor with a reduced density of crystal defects. Become a layer.
  • the thickness of the high-quality semiconductor layer deposited on the surface of the impurity diffusion suppression film 32 is about 1 O O nm. If the semiconductor layer grown by ELO technology is thick, adjust it to the desired thickness by etching or polishing. Although the crystal-grown portion can be evaluated as a substantially single region, in order to align with the semiconductor device 10 shown in FIG. 1, the upper portion where the crystal has grown is distinguished as the second semiconductor region 34 in the following description. Please note that. Next, as shown in FIG. 6, the third semiconductor region 36 is grown on the second semiconductor region 3 4 by using the MOCVD method. The thickness of the third semiconductor region 36 is 50 nm.
  • a first mask 82 is formed by forming a silicon oxide film on the surface of the third semiconductor region 36 using the CVD method.
  • a portion corresponding to the completed source region 52 is removed by using a lithography technique and an etching technique.
  • ion implantation is performed to form the source region 52.
  • silicon is implanted at a dose of 1 xl 0 15 cm- 2 and an acceleration voltage of 35 eV.
  • Second mask film 8 4 After formation, annealing is performed (N 2 atmosphere, 1300 ° C, 5 minutes).
  • the source region 52 is exposed by removing a part of the second mask film 84 using a lithography technique and an etching technique.
  • a trench reaching from the exposed source region 52 to the impurity diffusion suppression film 32 is formed by using the RIE method, and then the second mask film 84 of silicon oxide 84 and The exposed impurity diffusion suppression film 32 is removed. Thereafter, as shown in FIG. 8, a silicon oxide film 86 is deposited on the entire surface by sputtering. The thickness of the silicon oxide film 86 is about 5 O nm. Next, as shown in FIG. 9, a part of the silicon oxide film 86 is removed, and the remaining part is used as the gate insulating film 42.
  • a contact layer 56 is deposited on the surface of the removed first semiconductor region 28 using a sputtering method.
  • a source electrode 54 is deposited on the surface of the contact layer 56 and the source region 52 using a sputtering method.
  • a drain electrode 22 is also formed on the back surface of the drain layer 24 by sputtering.
  • a gate electrode 44 made of nickel is formed by a lift-off method.
  • FIG. 10 schematically shows a cross-sectional view of the main part of the semiconductor device 11 of Modification 1 of the semiconductor device 10. Note that components that are substantially the same as those of the semiconductor device 10 are denoted by the same reference numerals, and description thereof is omitted.
  • the semiconductor device 11 includes a side impurity diffusion suppression film 3 2 b. It is a sign.
  • the side impurity diffusion suppression film 3 2 b is formed between the first semiconductor region 28 and the low-concentration semiconductor region 26 interposed between the first semiconductor region 28 and the adjacent first semiconductor region 28. Is formed.
  • the side surface impurity diffusion suppression film 3 2 b is in contact with the low-concentration semiconductor region 26 that separates the first semiconductor region 28.
  • the side impurity diffusion suppressing film 3 2 b is a portion where the low concentration semiconductor region 26 is in contact with the second semiconductor region 3 4 (also referred to as a portion where the low concentration semiconductor region 26 separates the first semiconductor region 28). It is formed on both sides.
  • the low-concentration semiconductor region 26 and the first semiconductor region 28 in the convex portion are separated by the side surface impurity diffusion suppression film 32b.
  • the impurity diffusion suppression film formed on the upper surface of the first semiconductor region 28 is referred to as an upper surface impurity diffusion suppression film 32a and is distinguished from the side surface impurity diffusion suppression film 32b.
  • the low-concentration semiconductor region 26 interposed between the first semiconductor region 28 and the adjacent first semiconductor region 28 becomes a path through which current flows in the vertical direction when the semiconductor device 11 is turned on. .
  • the effective carrier concentration in this portion has a great influence on the on-resistance of the semiconductor device 11.
  • the on-resistance of the semiconductor device 11 is increased.
  • the effective distance separating the first semiconductor region 28 may be reduced. In this case as well, the on-resistance of the semiconductor device 11 is increased.
  • the magnesium contained in the first semiconductor region 28 is between the first semiconductor region 28 and the adjacent first semiconductor region 28. It diffuses into the intervening low concentration semiconductor region 26. In order to avoid the influence of magnesium diffusion, it is necessary to secure a large distance L 26 between the first semiconductor region 28 and the adjacent first semiconductor region 28. However, if a large distance L 2 6 is secured, a depletion layer extending from the junction surface between the first semiconductor region 28 and the low-concentration semiconductor region 26 will cause the first semiconductor region 28 and the adjacent first semiconductor region 28 to A situation occurs in which the low-concentration semiconductor region 26 interposed therebetween cannot be completely depleted.
  • the source electrode The high voltage between 5 4 and the drain electrode 22 is applied to the gate insulating film 42, and the gate insulating film 42 is destroyed. Therefore, when the side impurity diffusion suppression film 3 2 b is not provided, it is difficult to suppress the breakdown of the gate insulating film 42 while maintaining the on-resistance of the semiconductor device 11 small.
  • the side surface impurity diffusion suppressing film 3 2 b is provided, the magnesium in the first semiconductor region 28 is converted into the first semiconductor adjacent to the first semiconductor region 28. The diffusion to the low-concentration semiconductor region 26 interposed between the regions 28 can be suppressed.
  • the laminated structure shown in Fig. 11 is prepared.
  • This laminated structure can be formed by the following procedure.
  • First, an n-type low-concentration semiconductor region 26 is crystal-grown on the drain layer 24 mainly composed of n + -type gallium nitride by using the MOCVD (Metal Organic Chemical Vapor Deposition) method.
  • MOCVD Metal Organic Chemical Vapor Deposition
  • a silicon oxide processing mask 9 2 is formed on the upper surface of the low-concentration semiconductor region 26 6 by using a CVD (Chemical Vapor Deposition) method.
  • the body is obtained.
  • the drain layer 24 has a thickness of about 20 ⁇ ⁇ ⁇ .
  • the thickness of the low-concentration semiconductor region 26 is about.
  • the processing mask 92 is patterned using a lithography technique.
  • the low concentration semiconductor region 26 is etched from the upper surface of the low concentration semiconductor region 26 not covered with the processing mask 9 2, and a plurality of portions are formed on the low concentration semiconductor region 26.
  • Groove 93 is formed.
  • the depth of the groove 9.3 is about 1 / m.
  • an aluminum nitride film 94 is formed on the bottom and side surfaces of the groove 93 and the top surface of the processing mask 92 using the low temperature MOCVD method.
  • the crystal growth temperature of the low-temperature M O C VD method is limited to 3 50 to 4 50 ° C.
  • the aluminum nitride film 94 is formed on the bottom and side surfaces of the trench 93 (that is, the exposed surface of the low-concentration semiconductor region 26), and the top surface of the processing mask 92. Formed.
  • the aluminum nitride film 94 When controlled to a temperature higher than the crystal growth temperature, the aluminum nitride film 94 is formed only on the bottom and side surfaces of the groove 93 and not on the top surface of the processing mask 92. If necessary, a high temperature M O C V D method may be used in this step.
  • the aluminum film 94 is removed, and the aluminum nitride film 94 is left only on the side surface of the groove 93.
  • the remaining aluminum nitride film 94 becomes the side impurity diffusion suppression film 3 2 b.
  • the anisotropic etching technique R IE method, I CP method and the like are used.
  • the upper surface impurity diffusion suppression film 3 2 a is formed on the upper surface of the first semiconductor region 28 using the high temperature M ⁇ CVD method. This time, high Temperature The crystal growth temperature of the MOCVD method is controlled between 1500 and 1250 ° C. When the crystal growth temperature is controlled, the upper surface impurity diffusion suppression film 32a is formed only on the upper surface of the first semiconductor region 28, and is not formed on the upper surface of the processing mask 92.
  • FIG. 17 after selectively removing the processing mask 92, nitriding is performed from the upper surfaces of the upper surface impurity diffusion suppression film 3 2 a and the low concentration semiconductor region 26 using the MOCVD method. Crystal growth of the second semiconductor region 3 4 of gallium is performed. The thickness of the second semiconductor region 34 is lOOnm.
  • the same method as the method for manufacturing the semiconductor device 10 can be used. Through these steps, the semiconductor device 11 shown in FIG. 10 can be obtained.
  • FIG. 18 schematically shows a cross-sectional view of the main part of the semiconductor device 12 of Modification 2 of the semiconductor device 10. Note that components that are substantially the same as those of the semiconductor device 10 are denoted by the same reference numerals, and description thereof is omitted.
  • the semiconductor device 12 is characterized by including a bottom surface impurity diffusion film 3 2 c.
  • the bottom surface impurity diffusion suppression film 3 2 c is formed between the bottom surface of the first semiconductor region 28 and the low concentration semiconductor region 26.
  • the bottom surface impurity diffusion suppressing film 3 2 c suppresses diffusion of magnesium contained in the first semiconductor region 28 into the low-concentration semiconductor region 26 positioned below the first semiconductor region 28. .
  • the source electrode 54 and the drain electrode 22 are arranged in the vertical direction. For this reason, the voltage between the source electrode 54 and the drain electrode 22 must be borne in the vertical direction of the semiconductor device 12. This longitudinal voltage is generally borne by the low-concentration semiconductor region 26. If the bottom impurity diffusion suppression film 3 2 c is not provided, the magnesium contained in the first semiconductor region 28 is a low-concentration half layer located below the first semiconductor region 28. Diffuses into conductor area 26. For this reason, the effective carrier concentration of the low concentration semiconductor region 26 varies.
  • the depletion layer extending from the interface between the first semiconductor region 28 and the low-concentration semiconductor region 26 depletes the wide area of the low-concentration semiconductor region 26. You will not be able to do it. For this reason, the ability of the semiconductor device 12 to bear the voltage in the vertical direction is reduced, and the breakdown voltage of the semiconductor device 12 is reduced.
  • magnesium contained in the first semiconductor region 28 diffuses into the low-concentration semiconductor region 26 located below the first semiconductor region 28. It is suppressed. For this reason, the depletion layer extending from the joint surface where the first semiconductor region 28 and the low-concentration semiconductor region 26 indirectly contact each other can deplete a wide range of the low-concentration semiconductor region 26. The breakdown voltage of the semiconductor device 1 2 is maintained high.
  • FIG. 19 schematically shows a cross-sectional view of the main part of the semiconductor device 13 of Modification 3 of the semiconductor device 10. Note that components that are substantially the same as those of the semiconductor device 10 are denoted by the same reference numerals, and description thereof is omitted.
  • the semiconductor device 13 is characterized by including both the side surface impurity diffusion suppression film 3 2 b and the bottom surface impurity diffusion suppression film 3 2 c.
  • the first semiconductor region 28 and the low-concentration semiconductor region 26 are completely separated by both the side surface impurity diffusion suppression film 3 2 b and the bottom surface impurity diffusion suppression film 3 2 c. . Therefore, in the semiconductor device 13, the magnesium contained in the first semiconductor region 28 is prevented from diffusing into any region of the low concentration semiconductor region 26.
  • the semiconductor device 13 can have the effects of both the semiconductor device 11 and the semiconductor device 12 at the same time. Therefore, the semiconductor device 13 can have a low on-resistance and a high breakdown voltage characteristic. Furthermore, the operation of the parasitic pn diode constituted by the first semiconductor region 28 and the low concentration semiconductor region 26 is also suppressed. The operation of the semiconductor device 10 is extremely stable. (Manufacturing method of semiconductor device 1 3)
  • the manufacturing method of the semiconductor device 13 is the same as the manufacturing method of the semiconductor device 11 up to the steps shown in FIG. Next, as shown in FIG. 20, an aluminum nitride film 94 is formed on the bottom and side surfaces of the groove 93 by using a high temperature MOC VD method. At this time, the crystal growth temperature of the high temperature MO CVD method is controlled to 1050 to 1250 ° C. When this crystal growth temperature is controlled, the aluminum nitride film 94 is formed only on the bottom surface and side surface of the groove 93 (ie, the exposed surface of the low-concentration semiconductor region 26), and the processing mask 9 2 It is not formed on the top surface of.
  • the film formed on the bottom surface of the groove 93 is referred to as a bottom impurity diffusion suppression film 3 2c and formed on the side surface of the groove 93.
  • This is called the side impurity diffusion suppression film 32b.
  • the first semiconductor region 28 containing p-type impurities is crystal-grown from the upper surface of the bottom surface impurity diffusion suppression film 32c using the MOCVD method.
  • the processing mask 92 is covered on the top surface of the convex low concentration semiconductor region 26. For this reason, the first semiconductor region 28 can be selectively grown only in the trench 93.
  • an upper surface impurity diffusion suppression film 3 2 a is formed on the upper surface of the first semiconductor region 28 by using a high temperature MOCVD method.
  • the growth temperature of the high temperature MOCVD method is controlled to 1050 to 1250 ° C.
  • the upper surface impurity diffusion suppression film 3 2 a is formed only on the upper surface of the first semiconductor region 28 and is not formed on the upper surface of the processing mask 92.
  • the same method as the manufacturing method of the semiconductor device 10 and the semiconductor device 11 can be used. Through these steps, the semiconductor device 13 shown in FIG. 19 can be obtained. (Second embodiment)
  • FIG. 23 schematically shows a cross-sectional view of a main part of a lateral semiconductor device 100 having a heterojunction.
  • the semiconductor device 100 includes a substrate 1 1 2 whose main material is sapphire (AI 2 0 3 ). On the substrate 1 1 2, an n-type low-concentration semiconductor region 1 2 6 made mainly of gallium nitride is formed.
  • a p + type first semiconductor region 1 2 8 is formed in a part on the low concentration semiconductor region 1 2 6.
  • Magnesium (Mg) is used as an impurity in the first semiconductor region 1 2 8.
  • the low concentration semiconductor region 1 2 6 and the first semiconductor region 1 2 8 constitute one semiconductor layer 1 2 7.
  • the first semiconductor region 1 2 8 is formed in a part of the surface portion of the semiconductor layer 1 2 7, and the remainder is the low concentration semiconductor region 1 2 6.
  • an impurity diffusion suppressing film 1 3 2 made mainly of silicon oxide is formed on the first semiconductor region 1 2 8.
  • the impurity diffusion suppression film 1 3 2 does not cover the entire range on the first semiconductor region 1 2 8.
  • an impurity diffusion suppression film 1 3 is formed on a part of the upper surface of the first semiconductor region 1 2 8. 2 is not coated.
  • a second semiconductor region 1 3 4 made mainly of gallium nitride is formed. Silicon is used as an impurity in the second semiconductor region 1 3 4.
  • the third semiconductor region 1 3 6 nitriding Galli Um aluminum (Al 0 3 Ga 0 .7 N ) as the main material are formed.
  • the crystal structure of the third semiconductor region 1 36 includes aluminum, and the band gap is wider than the band gap of the second semiconductor region 13 2.
  • the second semiconductor region 1 3 4 and the third semiconductor region 1 3 6 form a heterojunction. Silicon is used as an impurity in the third semiconductor region 1 3 6.
  • a Gout insulating film 1 4 2 made mainly of silicon oxide is formed.
  • a gate electrode 1 4 4 made of nickel as a main material is formed.
  • the gate electrode 144 may be formed at least at a part of the position facing the first semiconductor region 128. That is, the gate electrode 14 4 has at least a portion where the first semiconductor region 1 2 8, the impurity diffusion suppression film 1 3 2, the second semiconductor region 1 3 4, and the third semiconductor region 1 3 6 are stacked. It may be formed in a part. Preferably, all of the second semiconductor region 1 3 4 and the third semiconductor region 1 3 6 in which the gate electrode 1 4 4 exists between the source region 1 5 2 and the center side end of the first semiconductor region 1 2 8 It is desirable to face the range.
  • the semiconductor device 100 can be accurately switched on and off.
  • the n + -type source region 1 5 2 mainly composed of gallium nitride is formed in contact with the second semiconductor region 1 3 4 and the third semiconductor region 1 3 6.
  • the source region 15 2 is formed at a position facing the first semiconductor region 1 28 (on the left side of the drawing).
  • the source region 15 2 includes a second semiconductor region 1 3 4 in a range where the low-concentration semiconductor region 1 2 6 is in contact with the second semiconductor region 1 3 4 (right side of the paper) and a third semiconductor region 1 3 facing the range. Not formed in contact with 6.
  • the region where the low-concentration semiconductor region 1 2 6 is in contact with the second semiconductor region 1 3 4 (on the right side in the drawing) and the source region 15 2 are opposed to each other with the gate electrode 14 4 interposed therebetween.
  • the first semiconductor region 1 2 8, the impurity diffusion suppression film is formed between the region where the low concentration semiconductor region 1 2 6 is in contact with the second semiconductor region 1 3 4 (on the paper side) and the source region 1 5 2.
  • a laminated structure of 1 3 2, second semiconductor region 1 3 4, third semiconductor region 1 3 6, gate insulating film 1 4 2 and gate electrode 1 4 4 is interposed. Silicon is used as an impurity in the source region 1 5 2.
  • a source electrode 15 4 made of a laminate of titanium and aluminum is formed in electrical contact with the source region 15 2 and the first semiconductor region 1 28.
  • a contact layer 1 5 6 is provided between the first semiconductor region 1 2 8 and the source electrode 1 5 4.
  • nickel is used for the contact layer 15 6, and the contactor contact property between the first semiconductor region 1 2 8 and the source electrode 15 4 is determined. Can be improved.
  • the n + -type drain region 1 2 4 mainly composed of gallium nitride is not positioned opposite to the first semiconductor region 1 2 8 (right side of the paper). It is formed in contact with the semiconductor region 1 3 6. Silicon is used as an impurity in the drain region 1 2 4.
  • a drain electrode 1 2 2 made of a laminate of titanium and aluminum is formed in contact with the drain region 1 2 4. Between the source region 15 2 and the drain region 1 2 4, there are a first semiconductor region 1 2 8, an impurity diffusion suppression film 1 3 2, a second semiconductor region 1 3 4, a third semiconductor region 1 3 6, a gate A portion where the insulating film 1 4 2 and the gout electrode 1 4 4 are laminated is interposed. The gate electrode 1 4 4 is disposed between the source 1 5 4 and the drain electrode 1 2 2. Next, the operation of the semiconductor device 100 will be described.
  • the first semiconductor: region 1 2 8 is in direct contact with the second semiconductor region 1 3 4 through the impurity diffusion suppression film 1 3 2. Therefore, when no voltage is applied to the gate electrode 14 4, a depletion layer is formed in the second semiconductor region 1 3 4, and the depletion layer is formed by the second semiconductor region 1 3 4 and the third semiconductor region 1. 3 It extends to 6 heterojunctions. As a result, the energy level of the conductor at the heterojunction surface exists above the Fermi level. For this reason, the two-dimensional electron gas layer is not formed on the heterojunction surface when no voltage is applied to the gate electrode 144. In this manner, in the state where no voltage is applied to the gate electrode 144, the electron travel is stopped, and the semiconductor device 100 operates as being normally off.
  • the depletion layer formed in the second semiconductor region 1 3 4 shrinks, and the second semiconductor region 1 3 4 and the third semiconductor region 1 3 A two-dimensional electron gas layer is formed on the heterojunction surface of 6.
  • the gate electrode 1 4 4 is positive
  • a state is created where electrons exist in the potential well of the two-dimensional electron gas layer.
  • electrons travel in the two-dimensional electron gas layer, and the semiconductor device 100 is turned on.
  • Electrons travel laterally along the two-dimensional electron gas layer formed on the heterojunction surface from the source region 1 5 2 to the drain region 1 2 4, and the source electrode 1 5 4 and the drain electrode 1 2 2 Conduction between them.
  • the impurity diffusion suppression film 1 3 2 is provided, so that the magnesium contained in the first semiconductor region 1 2 8 is diffused into the second semiconductor region 1 3 4. Phenomenon is suppressed. For this reason, variations in threshold values of the semiconductor device 100 are suppressed. Therefore, the semiconductor device 100 having a desired threshold can be obtained based on the carrier concentration and thickness of the second semiconductor region 13 34 set in advance.
  • the impurity diffusion suppression film 13 not only the impurity diffusion is suppressed, but also the density of crystal defects in the gate structure is reduced.
  • the potential of the first semiconductor region 1 28 is stably fixed to the ground potential. ing. Therefore, when no voltage is applied to the gate electrode 14 4, the depletion layer formed in the second semiconductor region 1 3 4 is stably formed, and the operation of the semiconductor device 100 is stable. .
  • FIG. 24 schematically shows a cross-sectional view of an essential part of a semiconductor device 110 of a modification of the semiconductor device 100. Note that constituent elements that are substantially the same as those of the semiconductor device 100 are denoted by the same reference numerals, and description thereof is omitted.
  • the semiconductor device 110 is characterized by including a side impurity diffusion film 13 2 b.
  • the side impurity diffusion suppression film 1 3 2 b is formed between the side surface of the first semiconductor region 1 2 8 and the low concentration semiconductor region 1 2 6.
  • Side The pure diffusion suppressing film 1 3 2 b prevents the magnesium contained in the first semiconductor region 1 2 8 from diffusing into the low-concentration semiconductor region 1 26 located next to the first semiconductor region 1 2 8. Suppress.
  • the source electrode 15 4 and the drain electrode 1 2 2 are arranged in the horizontal direction. For this reason, the voltage between the source electrode 15 4 and the drain electrode 1 2 2 must be borne in the lateral direction of the semiconductor device 110. This lateral voltage is generally borne by the low concentration semiconductor region 1 2 6. If the side-surface impurity diffusion suppression film 1 3 2 b is not provided, the magnesium contained in the first semiconductor region 1 2 8 is a low-concentration semiconductor region 1 2 located beside the first semiconductor region 1 2 8. It spreads to 6. For this reason, the effective distance from the pn junction formed by the first semiconductor region 1 2 8 and the low-concentration semiconductor region 1 2 6 to the drain region 1 2 4 is shortened.
  • the semiconductor device 1 10 Since the voltage between the source electrode 15 4 and the drain region 1 2 2 is borne between the pn junction and the drain region 1 2 4, the semiconductor device 1 10 has the ability to bear a lateral voltage. As a result, the breakdown voltage of the semiconductor device 110 is reduced.
  • the magnesium contained in the first semiconductor region 1 2 8 is a low-concentration semiconductor region 1 2 6 located beside the first semiconductor region 1 2 8. Is prevented from diffusing. For this reason, the effective distance from the pn junction to the drain region 1 24 is kept at an appropriate value, and the breakdown voltage of the semiconductor device 110 is kept high.
  • FIG. 25 schematically shows a fragmentary sectional view of a semiconductor device 120 according to another modification of the semiconductor device 100. Note that components that are substantially the same as those of the semiconductor device 100 are denoted by the same reference numerals, and description thereof is omitted.
  • the first semiconductor region 2 28 is formed in an island shape in the semiconductor layer 2 27.
  • the gate electrode 2 4 4 is formed on the gate insulating film 1 4 2 beyond the horizontal range of the first semiconductor region 2 2 8.
  • the second and third semiconductor regions are configured to form a joint joint.
  • the technology of the present invention is also useful for a type in which the third semiconductor region is excluded and electrons travel in the second semiconductor region.
  • the second semiconductor region preferably contains an n-type impurity.
  • the running state of electrons in the second semiconductor region is controlled by the voltage applied to the gate electrode. Since the impurity diffusion suppression film is interposed between the first semiconductor region and the second semiconductor region, the p-type impurity contained in the first semiconductor region is suppressed from diffusing into the second semiconductor region. ing. Therefore, the threshold value can be adjusted to a desired value based on the impurity concentration and thickness of the second semiconductor region set in advance.

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Abstract

　本発明は、III-V族化合物半導体の半導体領域に含まれるｐ型の不純物（典型的にはマグネシウム）が隣接する他の半導体領域に拡散するのを抑制することを目的としている。本発明の半導体装置１０は、ｐ型の不純物であるマグネシウムを含む窒化ガリウム（GaN）の第１半導体領域２８と、窒化ガリウムの第２半導体領域３４と、第１半導体領域２８と第２半導体領域３４の間に介在している酸化シリコン（SiO2）の不純物拡散抑制膜３２を備えていることを特徴としている。

Description

明細書
半導体装置とその製造方法 本出願は、 2 0 0 5年 5月 2 7日に出願された日本国特許出願第 2 0 0 5 - 1 5 5 3 6 3号に基づく優先権、 及び 2 0 0 6年 3月 2 7日に出願さ れた日本国特許出願第 2 0 0 6— 0 8 6 5 5 3号に基づく優先権を主張す る。 それらの出願の全ての内容は、 この明細書中に参照により援用されて いる。 技術分野
本発明は、 III-V 族化合物半導体を用いた半導体装置に関する。 特に、 半導体領域に含まれる p型の不純物が、 隣接する他の半導体領域に拡散す る現象が抑制された構造を備えている半導体装置に関する。 本発明はまた、 そのような半導体装置を製造する方法にも関する。 背景技術
III-V 族化合物半導体を用いた半導体装置の開発が進められている。 III- V族化合物半導体は、 高い破壊電界強度と高い飽和電子移動度を備えてい る。 このため、 III-V 族化合物半導体を用いた半導体装置は、 スィッチン グ素子としての利用が期待されている。 この種の半導体装置には、 種々の 構造が提案されている。 例えば、 バンドギャップが狭い III-V族化合物半 導体の半導体層とバンドギャップが広い III- V 族化合物半導体の半導体層 で構成されるへテロ接合を有する半導体装置の開発が進められている。 ヘテロ接合を有する半導体装置は、 ヘテロ接合面に形成される 2次元電 子ガス層を電子が走行する現象を利用する。 ヘテロ接合に対向してゲート 絶縁膜とゲ一ト電極を形成すれば、 ゲート電圧を利用して電子の走行を制 御することができ、 半導体装置のオン 'オフを切換えることができる。 一 般的に、 m-v 族化合物半導体を用いたこの種の半導体装置は、 負のゲー ト電圧を印加したときに電子が走行を停止し、 ゲート電圧を印加していな いときに電子が走行するノーマリオン型である。
安全に使い易く、 用途範囲が広いノーマリオフ型のスィツチング用の半 導体装置が必要とされている。 日本国特許公開 2 0 0 4— 2 6 0 1 4 0号 公報に、 ノーマリオフ型のスィツチング用の半導体装置が開示されている。 日本国特許公開 2 0 0 4— 2 6 0 1 4 0号公報では、 ヘテロ接合を構成し ているバンドギヤップが狭い半導体層に接して p型の不純物を含む半導体 領域を形成する技術が提案されている。 P型の不純物を含む半導体領域は、 ゲート電圧が印加していない状態において、 ヘテロ接合を構成するバンド ギャップが狭い半導体層を空乏化する。 このため、 p型の不純物を含む半 導体領域が設けられていると、 ゲート電圧を印加していない状態において、 ヘテロ接合面に 2次元電子ガス層が形成されない状態を作り出すことがで きる。 したがって、 p型の不純物を含む半導体領域が設けられていると、 ゲート電圧が印加されていない状態で電子が走行を停止し、 正のゲート電 圧を印加したときに電子が走行するノ一マリオフ型の半導体装置が得られ る。 発明の開示
III-V 族化合物半導体では、 一般的に、 p型の不純物にマグネシウムが 利用されることが多い。 マグネシウムは拡散しやすい。 例えば、 窒化ガリ ゥム「こ添加されたマグネシウムは、 極めて大きな拡散速度を有する。 した がって、 上記のへテロ接合を有する半導体装置では、 半導体領域に添加さ れたマグネシウムがヘテロ接合を構成する半導体層に拡散し、 グート電極 の閾値を変動させてしまうことがある。 このため、 上記の半導体装置では、 マグネシウムの拡散を抑制し、 閾値を所望の値に調整するための技術が望 まれている。 なお、 p型の不純物としてマグネシウムを利用すると、 この 問題が顕著に現れる。 しかしながら、 マグネシウム以外の p型の不純物に も同種の問題が存在する。 半導体装置が微細化されるにつれ、 マグネシゥ ム以外の p型の不純物であっても、 ヘテロ接合を構成する半導体領域に p 型の不純物が拡散してしまう現象が避けられなくなる。 また、 この種の課題は、 ヘテロ接合を有する半導体装置に限られない。 II1-V 族化合物半導体の半導体領域に含まれる p型の不純物が隣接する他 の半導体領域に多量に拡散することによって、 所望の特性を備えた半導体 装置を得ることが困難になる事態は、 様々な場面で起こり得る。
本発明は、 p型の不純物を含む半導体領域を備えている半導体装置にお いて、 p型の不純物が隣接する他の半導体領域に拡散する現象を抑制する 技術を提供することを目的としている。 これにより、 本発明は、 所望の特 性を実現し易い半導体装置を提供することを目的としている。 本発明はま た、 そのような半導体装置を製造する方法を提供することも目的としてい る。 本発明は、 p型の不純物の拡散を抑制する不純物拡散抑制膜を、 半導体 領域と半導体領域の間に設けることを特徴としている。 不純物拡散抑制膜 を設けることによって、 p型の不純物が隣接する他の半導体領域に拡散す る現象を抑制し、 半導体装置の特性が悪化するのを抑えることができる。 このため、 予め設定した不純物濃度及び厚み等に基づいて、 所望の特性を 具備した半導体装置を得ることができる。
即ち、 本発明の半導体装置は、 p型の不純物を含む III-V 族化合物半導 体の第 1半導体領域と、 III-V 族化合物半導体の第 2半導体領域と、 第 1 半導体領域と第 2半導体領域の間に介在している不純物拡散抑制膜を備え ていることを特徴としている。
本発明の半導体装置はさらに、 第 2半導体領域及び不純物拡散抑制膜を 介して第 1半導体領域に対向しているゲート電極を備えていてもよい。 こ の場合、 第 1半導体領域、 不純物拡散抑制膜、 第 2半導体領域、 及びグー ト電極は、 電界効果型のゲ一ト構造を構成している。 このグート構造では、 第 2半導体領域にチャネルが形成されるか、 又はゲート電極と第 2半導体 領域の間にチャネルが形成される。
このゲ一ト構造は、 p型の不純物を含む第 1半導体領域が設けられてい るので、 ゲー卜電極にゲー卜オン電圧が印加されていない状態において、 グート電極と第 1半導体領域の間に空乏層を伸展させ、 チャネル内をキヤ リアが走行するのを妨げる。 このため、 このゲート構造を有する半導体装 置は、 ノーマリオフ型として動作することができる。 さらに、 このゲート 構造では、 不純物拡散抑制膜が、 第 1半導体領域の P型の不純物が第 2半 導体領域に拡散するのを抑制することができる。 したがって、 このゲート 構造は、 所望の閾値を実現し易い。
本発明の半導体装置はさらに、 ゲート電極と第 2半導体領域の間に介在 している第 3半導体領域を備えていてもよい。 第 3半導体領域は、 第 2半 導体領域のバンドギャップよりも広いバンドギャップを有する III-V 族化 合物半導体で形成されていることを特徴としている。 このゲート構造では、 第 2半導体領域と第 3半導体領域がへテ口接合を構成している。 したがつ て、 ゲート電極にゲートオン電圧が印加されると、 キャリアは、 第 2半導 体領域と第 3半導体領域の間の 2次元電子ガス層を走行することができる。 第 3半導体 域を設けることによって、 グート構造のチャネル抵抗を小さ くすることができる。 本発明の一つの半導体装置は、 電子が走行する電子走行領域を有する半 導体装置に具現化することができる。 本発明の半導体装置は、 第 1半導体 領域、 不純物拡散抑制膜、 第 2半導体領域、 ゲー.ト電極が順に形成されて いる構造を備えている。 第 1半導体領域は、 p型の不純物を含む III-V 族 化合物半導体で形成されている。 第 2半導体領域は、 n型の不純物を含む III-V 族化合物半導体で形成されている。 不純物拡散抑制膜は、 第 1半導 体領域の p型の不純物が第 2半導体領域に拡散するのを抑制することを特 徴としている。
上記の半導体装置では、 電子が第 2半導体領域内を走行する。 第 2半導 体領域が電子走行領域である。 第 2半導体領域内の電子の走行状態は、 ゲ 一ト電極に印加する電圧によって制御される。 第 1半導体領域と第 2半導 体領域の間に不純物拡散抑制膜が介在しているので、 第 1半導体領域に含 まれている p型の不純物が、 第 2半導体領域に拡散することが抑制されて いる。 このため、 予め設定した第 2半導体領域の不純物濃度及び厚み等に 基づいて、 閾値の大きさを所望の値に調整することができる。 上記の半導 体装置は、 閾値の調整が容易な構造を備えている。 本発明の一つの半導体装置は、 ヘテロ接合を有する半導体装置に具現化 することができる。 本発明の半導体装置は、 第 1半導体領域、 不純物拡散 抑制膜、 第 2半導体領域、 第 3半導体領域、 ゲート電極が順に形成されて いる構造を備えている。 第 1半導体領域は、 p型の不純物を含む III-V 族 化合物半導体で形成されている。 第 2半導体領域は、 III-V 族化合物半導 体で形成されている。 第 3半導体領域は、 第 2半導体領域のバンドギヤッ プよりも広いバンドギャップを有する III-V 族化合物半導体で形成されて いる。 不純物拡散抑制膜は、 第 1半導体領域の P型の不純物が第 2半導体 領域に拡散するのを抑制することを特徴としている。
上記の半導体装置では、 第 2半導体領域と第 3半導体領域によってへテ 口接合が構成されている。 そのへテロ接合面には、 2次元電子ガス層が形 成される。 このへテロ接合に第 1半導体領域が対向している。 第 1半導体 領域は、 ゲートオン電圧が印加されていない状態において、 第 2半導体領 域を空乏化することによって、 2次元電子ガス層が形成されない状態を作 り出す。 第 1半導体領域と第 2半導体領域の間に不純物拡散抑制膜が介在 しているので、 第 1半導体領域に含まれている p型の不純物が、 第 2半導 体領域に拡散することが抑制されている。 このため、 予め設定した第 2半 導体領域の不純物濃度及び厚み等に基づいて、 閾値の大きさを所望の値に 調整することができる。 上記の半導体装置は、 閾値の調整が容易な構造を 備えている。
なお、 第 1半導体領域、 不純物拡散抑制膜、 第 2半導体領域、 第 3半導 体領域のそれぞれの間には、 他の半導体領域が介在していてもよい。 例え ば、 第 2半導体領域と第 3半導体領域の間に、 第 3半導体領域よりもバン ドギャップの狭く、 且つ不純物濃度の薄い半導体領域が介在していてもよ レ、。 この半導体領域は、 抵抗の小さい 2次元電子ガス層を提供することが できる。 電子走行領域を有する半導体装置では、 第 2半導体領域とゲート電極の 間に絶縁膜が形成されていることが好ましい。 ゲート電極に高い電圧を印 加することができ、 有用なゲート構造を得ることができる。
ヘテロ接合を有する半導体装置でも、 第 3半導体領域とグート電極の間 に絶縁膜が形成されていることが好ましい。 ゲート電極に高い電圧を印加 することができ、 有用なゲート構造を得ることができる。 本発明は、 電子走行領域を有する縦型の半導体装置に具現化することが できる。
この場合の半導体装置は、 ドレイン電極と、 ドレイン電極上に形成され ている n型の不純物を高濃度に含む III-V 族化合物半導体のドレイン層と、 そのドレイン層上に形成されている n型の不純物を低濃度に含む III-V 族 化合物半導体の低濃度半導体領域を備えている。 本発明の半導体装置はさ らに、 低濃度半導体領域上に相互間に間隔を残して分散して配置されてい る p型の不純物を含む III-V 族化合物半導体の第 1半導体領域群を備えて いる。 本発明の半導体装置はさらに、 第 1半導体領域上に形成されている 不純物拡散抑制膜を備えている。 本発明の半導体装置はさらに、 低濃度半 導体領域上及び不純物拡散抑制膜上に形成されている n型の不純物を含む III-V 族化合物半導体の第 2半導体領域を備えている。 第 2半導体領域は、 電子が走行する領域である。 本発明の半導体装置はさらに、 少なく とも第 1半導体領域に対向する位置の第 2半導体領域上に形成されているグート 絶縁膜と、 そのグート絶縁膜上に形成されているゲート電極を備えている。 本発明の半導体装置はさらに、 第 1半導体領域に対向する位置の第 2半導 体領域に電気的に接しているソース電極を備えている。 本発明の半導体装 置は、 ソース電極が上記の位置関係に形成されているので、 ゲート電極に よってオン ·オフを切り替えることが可能になっている。 本発明は、 ヘテロ接合を有する縦型の半導体装置に具現化することがで さる。
この場合の半導体装置は、 ドレイン電極と、 ドレイン電極上に形成され ている n型の不純物を高濃度に含む III-V 族化合物半導体のドレイン層と、 そ.のドレイン層上に形成されている n型の不純物を低濃度に含む III- V 族 化合物半導体の低濃度半導体領域を備えている。 本発明の半導体装置はさ らに、 低濃度半導体領域上に相互間に間隔を残して分散して配置されてい る p型の不純物を含む III-V 族化合物半導体の第 1半導体領域群を備えて いる。 本発明の半導体装置はさらに、 第 1半導体領域上に形成されている 不純物拡散抑制膜を備えている。 本発明の半導体装置はさらに、 低濃度半 導体領域上及び不純物拡散抑制膜上に形成されている m-v 族化合物半導 体の第 2半導体領域と、 その第 2半導体領域上に形成されているとともに 第 2半導体領域のバンドギヤップょりも広いバンドギヤップを有する III- V族化合物半導体の第 3半導体領域を備えている。 第 2半導体領域と第 3 半導体領域は、 ヘテロ接合を構成している。 本発明の半導体装置はさらに、 少なく とも第 1半導体領域に対向する位置の第 3半導体領域上に形成され ているゲート絶縁膜と、 そのゲート絶縁膜上に形成されているグート電極 を備えている。 本発明の半導体装置はさらに、 第 1半導体領域に対向する 位置の第 3半導体領域に電気的に接しているソース電極を備えている。 本 発明の半導体装置は、 ソース電極が上記の位置関係に形成されているので、 ゲート電極によってオン ·オフを切り替えることが可能になっている。 電子走行領域を有する縦型の半導体装置又はへテロ接合を有する縦型の 半導体装置では、 ソース電極が第 1半導体領域にも電気的に接しているこ とが好ましい。
この場合、 第 1半導体領域の電位を安定させることができる。 このため、 ゲート電極にゲートオン電圧が印加されていないときに、 第 2半導体領域 内に空乏層が形成され、 半導体装置は、 安定したノーマリオフ動作を実現 することができる。 ' 電子走行領域を有する縦型の半導体装置又はへテロ接合を有する縦型の 半導体装置では、 第 1半導体領域とそれに隣合う第 1半導体領域の間には、 低濃度半導体領域の一部が介在していることを特徴としている。 ドレイン 電極とソース電極の間を流れる電流は、 第 1半導体領域とそれに隣合う第 1半導体領域の間に形成されている低濃度半導体領域を縦方向に流れる。 複数個の第 1半導体領域を低濃度半導体領域上に分散して形成することに よって、 電流が縦方向に流れる箇所を低濃度半導体領域の面内に多く確保 することができる。 このため、 半導体装置の抵抗を低くすることができる。 電子走行領域を有する縦型の半導体装置又はへテロ接合を有する縦型の 半導体装置では、 第 1半導体領域とそれに隣合う第 1半導体領域の間に介 在している低濃度半導体領域と第 1半導体領域の間に形成されている側面 不純物拡散抑制膜をさらに備えていることが好ましい。
側面不純^/拡散抑制膜は、 第 1半導体領域に含まれる P型の不純物が、 第 1半導体領域とそれに隣合う第 1半導体領域の間に形成されている低濃 度半導体領域に拡散するのを抑制する。 この低濃度半導体領域の一部は、 電流が縦方向に流れる経路 ある。 したがって、 この低濃度半導体領域の 一部に P型の不純物が拡散するのを抑制することによって、 抵抗が増大す るのを抑制することができる。 電子走行領域を有する縦型の半導体装置又はへテロ接合を有する縦型の 半導体装置では、 第 1半導体領域の底面と低濃度半導体領域の間に形成さ れている底面不純物拡散抑制膜をさらに備えていることが好ましい。
縦型の半導体装置では、 一対の主電極が縦方向に配置されている。 この ため、 第 1半導体領域の下方に位置する低濃度半導体領域は、 半導体装置 の縦方向に加わる電圧を負担するのに必要な領域である。 この低濃度半導 体領域に p型の不純物が拡散すると、 半導体装置の耐圧が悪化してしまう。 底面不純物拡散抑制膜は、 第 1半導体領域に含まれる P型の不純物が、 第 1半導体領域の下方に位置する低濃度半導体領域に拡散するのを抑制する。 したがって、 底面不純物拡散抑制膜が設けられていることによって、 半導 体装置は、 高い耐圧を維持することができる。 本発明は、 電子走行領域を有する横型の半導体装置にも具現化すること ができる。. .
この場合の半導体装置は、 n型の不純物を低濃度に含む III-V 族化合物 半導体の低濃度半導体領域と、 その低濃度半導体領域上の一部に形成され ている. p型の不純物を含む III-V 族化合物半導体の第 1半導体領域を備え ている。 本発明の半導体装置はさらに、 第 1半導体領域上に形成されてい る不純物拡散抑制膜を備えている。 本発明の半導体装置はさらに、 低濃度 半導体領域上及び不純物拡散抑制膜上に形成されている n型の不純物を含 む III-V 族化合物半導体の第 2半導体領域を備えている。 第 2半導体領域 は、 電子が走行する領域である。 本発明の半導体装置はさらに、 第 1半導 体領域に対向する位置の第 2半導体領域上に形成されているゲート絶縁膜 を備えている。 本発明の半導体装置はさらに、 第 1半導体領域に対向する 位置の第 2半導体領域に電気的に接しているソース電極と、 第 1半導体領 域に対向する位置以外の第 2半導体領域に電気的に接している ドレイン電 極を備えている。 本発明はさらに、 ソース電極と ドレイン電極の間のゲー ト絶縁膜上に形成されているグート電極を備えている。 本発明は、 ヘテロ接合を有する横型の半導体装置にも具現化することが できる。
この場合の半導体装置は、 n型の不純物を低濃度に含む III-V 族化合物 半導体の低濃度半導体領域と、 その低濃度半導体領域上の一部に形成され ている p型の不純物を含む III-V 族化合物半導体の第 1半導体領域を備え ている。 本発明の半導体装置はさらに、 第 1半導体領域上に形成されてい る不純物拡散抑制膜を備えている。 本発明の半導体装置はさらに、 低濃度 半導体領域上及び不純物拡散抑制膜上に形成されている III-V 族化合物半 導体の第 2半導体領域と、 その第 2半導体領域上に形成されているととも に第 2半導体領域のバンドギヤップょりも広いバンドギヤップを有する II I-V 族化合物半導体の第 3半導体領域を備えている。 本発明の半導体装置 はさらに、 第 1半導体領域に対向する位置の第 3半導体領域上に形成され ているゲート絶縁膜を備えている。 と、 そのゲート絶縁膜上に形成されて いるゲート.電極を備えている。 本発明の半導体装置はさらに、 第 1半導体 領域に対向する位置の第 2半導体領域に電気的に接しているソース電極と、 第 1半導体領域に対向する位置以外の第 2半導体領域に電気的に接してい るドレイン電極を備えている。 本発明はさらに、 ソース電極と ドレイン竃 極の間のゲート絶縁膜上に形成されているゲー卜電極を備えている。 電子走行領域を有する横型の半導体装置又はへテロ接合を有する横型の 半導体装置では、 ソース電極が第 1半導体領域にも電気的に接しているこ とが好ましい。
この場合、 第 1半導体領域の電位を安定させることができる。 このため、 ゲート電極に電圧が印加されていないときに、 第 2半導体領域内に空乏層 が形成され、 半導体装置は、 安定したノーマリオフ動作を実現することが できる。 電子走行領域を有する横型の半導体装置又はへテロ接合を有する横型の 半導体装置では、 第 1半導体領域の側面と低濃度半導体領域の間に形成さ れている側面不純物拡散抑制膜をさらに備えていることが好ましい。
横型の半導体装置では、 一対の主電極が横方向に配置されている。 この ため、 第 1半導体領域の横に位置する低濃度半導体領域は、 半導体装置の 横方向に加わる電圧を負担するために必要な領域である。 この低濃度半導 体領域に p型の不純物が拡散すると、 半導体装置の耐圧が悪化してしまう。 側面不純物拡散抑制膜は、 第 1半導体領域に含まれる p型の不純物が、 第 1半導体領域の横に位置する低濃度半導体領域に拡散するのを抑制する。 したがって、 側面不純物拡散抑制膜が設けられていることによって、 半導 体装置は、 高い耐圧を維持することができる。 上記の本発明の各半導体装置では、 不純物拡散抑制膜が、 酸化シリ コン 膜、 窒化シリコン膜、 窒化アルミニウム膜、 窒化ガリウムアルミニウム膜、 又はそれらから選択された 2種以上の積層であることが好ましい。
これらの材料は、 p型の不純物の拡散を実効的に抑制することができる。 さらに、 これらの材料は、 既存の半導体プロセスの技術を利用して作製す ることができる。 上記の本発明の各半導体装置では、 p型の不純物がマグネシゥムである ときに、 本発明は効果的である。
III-V 族化合物半導体に p型の不純物として添加されているマグネシゥ ムは、 極めて大きな拡散速度を有する。 しかしながら、 本発明の半導体装 置では、 不純物拡散抑制膜が設けられているので、 第 1半導体領域に含ま れるマグネシウムが、 第 2半導体領域に拡散することが抑制される。 した がって、 p型の不純物にマグネシウムが用いられたとしても、 閾値の調整 が容易な半導体装置が得られる。 上記の本発明の各半導体装置では、 III-V族化合物半導体が、 AlxGaYIni. χ.γΝ (ただし、 0≤Χ≤ 1、 0≤Υ≤ 1 , 0≤1 - Χ - Υ≤ 1 ) であること力 S 好ましい。
上記の材料は、 高い破壊電界強度と高い飽和電子移動度を備えているこ とから、 上記材料が用いられた半導体装置は、 高い耐圧と高周波動作を実 現することができる。 その一方で、 ρ型の不純物の拡散による不具合が知 られている。 しかしながら、 本発明は、 この課題に対処することができる。 したがって、 本発明によれば、 有用な AlxGaYInnYNの半導体材料を利用 して、 有用な半導体装置を得ることができる。 本発明は、 上記の半導体装置を製造する方法も提供することができる。 本発明の一つの半導体装置を製造する方法は、 n型の不純物を含む III- V族化合物半導体の半導体下層と p型の不純物を含む III-V族化合物半導 体の半導体上層が積層した半導体層の半導体上層の上面の一部に不純物拡 散抑制膜をパターニングし、 その不純物拡散抑制膜で被覆されていない半 導体上層の上面から半導体上層をエッチングし、 その半導体上層を貫通し て半導体下層に達する複数個の溝を形成する工程を備えている。 さらに、 本発明の製造方法は、 その溝の底面に露出している半導体下層の上面から n型の不純物を含む III-V族化合物半導体の半導体領域を結晶成長させる 工程を備えている。 .
上記の半導体装置の製造方法では、 不純物拡散抑制膜が結晶成長抑制膜 でもあることが好ましい。 この場合、 半導体領域を結晶成長させる工程は、 その半導体領域が不純物拡散抑制膜の表面を横方向に結晶成長するまで続 けることを特徴としている。 本発明の一つの半導体装置の製造方法は、 n型の不純物を含む III-V 族 化合物半導体の半導体層の上面の一部に結晶成長抑制膜をパターニングし、 その結晶成長抑制膜で被覆されていない半導体層の上面から半導体層をェ ツチングし、 その半導体層の上部に複数個の溝を形成する工程を備えてい る。 本発明の製造方法はさらに、 その溝の底面及び側面に不純物拡散抑制 膜を形成する工程を備えている。 本発明の製造方法はさらに、 異方性のェ ツチングを利用して、 前記溝の底面に形成されている不純物拡散抑制膜を 除去し、 前記溝の側面にのみ不純物拡散抑制膜を残すことによって側面不 純物拡散抑制膜を形成する工程を備えている。 本発明の製造方法はさらに、 前記半導体層の上面に形成されている結晶成長抑制膜の上面からは結晶成 長させずに、 前記溝の底面に露出している半導体層の上面から p型の不純 物を含む第 1半導体領域を結晶成長させる工程を備えている。 この工程で は、 結晶成長抑制膜が存在しているために、 前記溝内にのみ第 1半導体領 域を結晶成長することができる。 さらに、 本発明の製造方法は、 前記半導 体層の上面に形成されている結晶成長抑制膜の上面を除外し、 第 1半導体 領域の上面に不純物拡散抑制膜を形成することによつて上面不純物拡散抑 制膜を形成する工程を備えている。 この工程でも、 結晶成長抑制膜が存在 しているために、 上面不純物拡散抑制膜は、 第 1半導体領域の上面にのみ 形成することができる。 本発明の製造方法はさらに、 前記半導体層の上面 に形成されている結晶成長抑制膜を除去する工程を備えている。 本発明の 製造方法はさらに、 その上面不純物拡散抑制膜及び前記半導体層の上面か ら ..III-V 族化合物半導体の第 2半導体領域を結晶成長する工程を備えてい る。 第 2半導体領域を電子走行領域として利用する場合は、 第 2半導体領 域に n型の不純物を導入するのが好ましい。 第 2半導体領域を利用してへ テロ接合を構成する場合は、 本発明の製造方法はさらに、 その第 2半導体 領域の上面から第 2半導体領域のバンドギヤップよりも広いバンドギヤッ プを有する m-v族化合物半導体の第 3半導体領域を結晶成長する工程を 備えているのが好ましい。
本発明の製造方法は、 結晶成長抑制膜を有効に活用する点において特徴 を有している。 即ち、 結晶成長抑制膜は、 半導体層の上部に溝を形成する 際に利用されるとともに、 第 1半導体領域を選択的に結晶成長させる場合、 及び上面不純物拡散抑制膜を選択的に形成する場合にも利用される。 本発 明の製造方法では、 全工程を通して、 結晶成長抑制膜が複数の役割を担つ ている。 このため、 本発明の製造方法では、 工程数が大幅に削減される。 本発明の他の一つの半導体装置の製造方法は、 n型の不純物を含む III- V族化合物半導体層の上面の一部に結晶成長抑制膜をパターニングし、 そ の結晶成長抑制膜で被覆されていない半導体層の上面から半導体層をエツ チングし、 その半導体層の上部に複数個の溝を形成する工程を備えている。 本発明の製造方法はさらに、 その溝内の露出面に不純物拡散抑制膜を形成 することによって、 その溝の底面に底面不純物拡散抑制膜を形成し、 その 溝の側面に側面不純物拡散抑制膜を形成する工程を備えている。 本発明の 製造方法はさらに、 前記半導体層の上面に形成されている結晶成長抑制膜 の上面からは結晶成長させずに、 前記溝の底面に形成されている底面不純 物拡散抑制膜の上面から P型の不純物を含む第 1半導体領域を結晶成長さ せる工程を備えている。 この工程では、 結晶成長抑制膜が存在しているた めに、 前記溝内にのみ第 1半導体領域を形成することができる。 さらに、 本発明の製造方法は、 前記半導体層の上面に形成されている結晶成長抑制 膜の上面を除外し、 第 1半導体領域の上面に不純物拡散抑制膜を形成する ことによって上面不純物拡散抑制膜を形成する工程を備えている。 このェ 程でも、 結晶成長抑制膜が存在しているために、 上面不純物拡散抑制膜は、 第 1半導体領域の上面にのみ形成することができる。 本発明の製造方法は さらに、 前記半導体層の上面に形成されている結晶成長抑制膜を除去する 工程を備えている。 本発明の製造方法はさらに、 その上面不純物拡散抑制 膜及び前記半導体層の上面から m-v 族化合物半導体の第 2半導体領域を 結晶成長する工程を備えている。 第 2半導体領域を電子走行領域として利 用する場合は、 第 2半導体領域に n型の不純物を導入するのが好ましい。 第 2半導体領域を利用してへテロ接合を構成する場合は、 本発明の製造方 法はさらに、 その第 2半導体領域の上面から第 2半導体領域のバンドギヤ ップょりも広いバンドギヤップを有する III-V 族化合物半導体の第 3半導 体領域を結晶成長する工程を備えているのが好ましい。
本発明の製造方法は、 結晶成長抑制膜を有効に活用する点において特徴 を有している。 即ち、 結晶成長抑制膜は、 半導体層の上部に溝を形成する 際に利用されるとともに、 第 1半導体領域を選択的に結晶成長する場合、 及び上面不純物拡散抑制膜を選択的に形成する場合にも利用される。 本発 明の製造方法では、 全工程を通して、 結晶成長抑制膜が複数の役割を担つ ている。 このため、 本発明の製造方法では、 工程数が大幅に削減される。 本発明によると、 不純物拡散抑制膜を設けることによって、 p型の不純 物が隣接する他の半導体領域に拡散する現象を抑制し、 半導体装置の特性 が悪化してしまうのを抑制することができる。 このため、 予め設定した不 純物濃度及び厚み等に基づいて、 半導体装置の特性を所望のものに調整す ることができる。 即ち、 不純物拡散抑制膜を設けることによって、 所望の 特性を実現し易い半導体装置を得ることができる。 図面の簡単な説明
本発明は以下の図面を参照することによって、 より良好に理解されるだ ろう。 図面の構成要素は必ずしも一定の縮尺ではなく、 代わりに本発明の 原理を明示するために強調が用いられている。 図面中では、 参照符号は異 なる図面を通じて対応する部分を示す。
図 1は、 第 1実施例の半導体装置の要部断面図を示す。
図 2は、 第 1実施例の半導体装置の製造過程を示す （1)。
図 3は、 第 1実施例の半導体装置の製造過程を示す （2)。
図 4は、 第 1実施例の半導体 置の製造過程を示す （3)。
図 5は、 第 1実施例の半導体装置の製造過程を示す （4)。
図 6は、 第 1実施例の半導体装置の製造過程を示す （5)。
図 7は、 第 1実施例の半導体装置の製造過程を示す （6)。
図 8は、 第 1実施例の半導体装置の製造過程を示す （7)。
図 9は、 第 1実施例の半導体装置の製造過程を示す （8)。
図 1 0は、 第 1実施例の一つ変形例の要部断面図を示す。
図 1 1は、 第 1実施例の一つの変形例の半導体装置の製造過程を示す
(1)。
図 1 2は、 第 1実施例の一つの変形例の半導体装置の製造過程を示す
(2) 0
図 1 3は、 第 1実施例の一つの変形例の半導体装置の製造過程を示す
(3)。
図 14は、 第 1実施例の一つの変形例の半導体装置の製造過程を示す
(4)。
図 1 5は、 第 1実施例の一つの変形例の半導体装置の製造過程を示す
(5)。
図 1 6は、 第 1実施例の一つの変形例の半導体装置の製造過程を示す
(6)。
図 1 7は、 第 1実施例の一つの変形例の半導体装置の製造過程を示す
(7)。 図 1 8は 第 1実施例の他の変形例の要部断面図を示す。
図 1 9は 第 1実施例の他の変形例の要部断面図を示す。
図 2 0は 第 1実施例の他の変形例の半導体装置の製造過程を示す （
1 )。
一 図 2 1 1はは、 第 1実施例の他の変形例の半導体装置の製造過程を示す （
2 )。
図 2 22はは、 第 1実施例の他の変形例の半導体装置の製造過程を示す （
3 )。
図 2 3は 第 2実施例の半導体装置の要部断面図を示す。
図 2 4は 第 2実施例の一つの変形例の要部断面図を示す。
図 2 5は 第 2実施例の他の変形例の要部断面図を示す。 発明を実施するための最良の形態
まず、 本発明の特徴を列記する。
(第 1形態） p型の不純物としては、 マグネシウム、 ベリ リウム、 カル シゥム等を挙げることができる。
(第 2形態） 不純物拡散抑制膜における p型の不純物の拡散係数は、 II I-V 族化合物半導体における p型の不純物の拡散係数よりも小さい。 不純 物拡散抑制膜の厚みは、 その材料における p型の不純物の拡散係数に基づ いて調整される。 不純物拡散抑制膜における p型の不純物の拡散係数が著 しく小さいときは、 不純物拡散抑制膜の厚みは小さくてよい。 好ましくは、 不純物拡散抑制膜の厚みは、 p型の不純物の拡散長よりも大きい範囲に調 整される。
(第 3形態） 不純物拡散抑制膜であり且つ結晶成長抑制膜でもある材料 としては、 酸化シリ コン、 窒化シリ コン等が用いられる。 以下に、 図面を参照して各実施例を説明する。
(第 1実施例）
図 1に、 ヘテロ接合を有する縦型の半導体装置 1 0の要部断面図を模式 的に示す。 図 1の要部断面図は、 半導体装置 1 0の単位構造を示している。 実際には、 この単位構造が紙面左右方向に繰返し形成されている。
半導体装置 1 0の裏面には、 チタン （Ti) とアルミニウム （A1) の積層 からなる ドレイン電極 2 2が形成されている。 ドレイン電極 2 2上には、 窒化ガリ ウ (GaN) を主材料とする n +型のドレイン層 2 4が形成され ている。 ドレイン層 2 4の不純物には、 シリ コン （Si) 又は酸素 （◦) 力 S 用いられており、 そのキヤリァ濃度は約 3 x l 0 18cm"3に調整されている。
ドレイン層 2 4上には、 窒化ガリ ゥムを主材料とする n—型の低濃度半 導体領域 2 6が形成されている。 低濃度半導体領域 2 6の不純物にはシリ コンが用いられており、 そのキャリア濃度は約 1 X 1 0 16cm—3 に調整され ている。
低濃度半導体領域 2 6上の一部には、 窒化ガリゥムを主材料とする p + 型の第 1半導体領域 2 8が形成されている。 第 1半導体領域 2 8は、 低濃 度半導体領域 2 6上に相互間に間隔を残して分散して配置されている。 第 1半導体領域 2 8の不純物にはマグネシウム （Mg) が用いられており、 そのキャリア濃度は約 1 X 1 0 18cm-3 に調整されている。 第 1半導体領域 2 8は、 低濃度半導体領域 2 6上に複数個が形成されている。 複数個の第 1半導体領域は、 低濃度半導体領域 2 6上に分散して形成されている。 第 1半導体領域 2 8とそれに隣合う第 1半導体領域 2 8の間には、 低濃度半 導体領域 2 6の一部が介在している。 それぞれの第 1半導体領域 2 8は、 低濃度半導体領域 2 6によって隔てられている。
低濃度半導体領域 2 6と第 1半導体領域 2 8は、 一つの半導体層 2 7を 構成していると観念することができる。 この場合、 半導体層 2 7の表面部 分に第 1半導体領域 2 8が分散して形成されており、 その残部が低濃度半 導体領域 2 6である。
図 1に示すように、 この例では、 紙面左右に 2つの第 1半導体領域 2 8 が図示されている。 平面視したときに、 第 1半導体領域 2 8は、 紙面奥行 き方向に長く伸びている。 複数の第 1半導体領域 2 8は、 半導体層 2 7の 上部にス トライプ状に配置されている。 後述するように、 第 1半導体領域 2 8とそれに隣合う第 1半導体領域 2 8の間に介在する低濃度半導体領域 2 6は、 電流が縦方向に流れる領域である。 したがって、 第 1半導体領域
2 8が分散して形成されていることによって、 電流が縦方向に流れる低濃 度半導体領域 2 6の領域は、 半導体層 2 7の面内に多く確保される。 この ため、 半導体装置 1 0は、 小さなオン抵抗を得ることができる。
第 半導体領域 2 8の横方向の距離 L 2 8は、 約 1 Q〜 2 5 mである。 なお、 図 1は、 半導体装置 1 0の単位構造を表しており、 実際には、 その 単位構造が紙面左右に繰り返し形成されている。 したがって、 実際の第 1 半導体領域 2 8の横方向の距離は、 前記距離 L 2 8の 2倍になる。 第 1半 導体領域 2 8とそれに隣合う第 1半導体領域 2 8の間の距離 L 2 6は、 1 〜1 0 でめる。 第 1半導体領域 2 8上に、 酸化シリ コン （Si02) を主材料とする不純物 拡散抑制膜 3 2が形成されている。 不純物拡散抑制膜 3 2は、 第 1半導体. 領域 2 8上の全範囲を覆っていない。 後述するように、 第 1半導体領域 2 8とソース電極 5 4が電気的にコンタク トするために、 第 1半導体領域 2 8の上面の一部には、 不純物拡散抑制膜 3 2が被覆されていない。
低濃度半導体領域 2 6上及び不純物拡散抑制膜 3 2上に、 窒化ガリゥム を主材料とする第 2半導体領域 3 4が形成されている。 第 2半導体領域 3 4の不純物にはシリ コン （Si) が用いられており、 そのキャリア濃度は約 1 X 1 0 16cm—3に調整されている。
第 2半導体領域 3 4上に、 窒化ガリウム ' アルミニウム （Alo.3Gao.7N) を主材料とする第 3半導体領域 3 6が形成されている。 第 3半導体領域 3 6の結晶構造にはアルミニウムが含まれており、 そのバンドギャップは第 2半導体領域 3 2のバンドギャップよりも広い。 第 2半導体領域 3 4と第 3半導体領域 3 6によってヘテロ接合が構成されている。 第 3半導体領域
3 6の不純物にはシリコンが用いられており、 そのキヤリァ濃度は約 1 X 1 0 ,6cm'3に調整されている。 第 3半導体領域 3 6上に、 酸化シリ コンを主材料とするゲート絶縁膜 4 2が形成されている。 ゲート絶縁膜 4 2上に、 ニッケル （Ni) を主材料と するゲート電極 4 4が形成されている。 なお、 本実施例のゲート電極 4 4 は、 第 2半導体領域 3 4及び第 3半導体領域 3 6のほぼ全範囲に対向して 形成されているが、 後述するように、 ゲート電極 4 4は、 第 1半導体領域 2 8に対向する位置の少なく とも一部に形成されていればよい。 即ち、 第 1半導体領域 2 8、 不純物拡散抑制膜 3 2、 第 2半導体領域 3 4、 及び第 3半導体領域 3 6が積層している部分の少なくとも一部に形成されていれ ばよレ、。 好ましくは、 ゲート電極 4 4が、 ソース領域 5 2と第 1半導体領 域 2 8の中央側端部の間に存在する第 2半導体領域 3 4及び第 3半導体領 域 3 6の全範囲に対向しているのが望ましい。 半導体装置 1 0のオン ·ォ フを正確に切替えることができる。
窒化ガリ ゥムを主材料とする n +型のソース領域 5 2が、 第 2半導体領 域 3 4及び第 3半導体領域 3 6 (紙面左右側） に接して形成されている。 ソース領域 5 2は、 第 1半導体領域 2 8に対向する位置に形成されている。 ソース領域 5 2は、 第 1半導体領域 2 8とそれに隣合う第 1半導体領域 2 8の間に介在している低濃度半導体領域 2 6が第 2半導体領域 3 4に接す る範囲 （紙面中央側） の第 2半導体領域 3 4及びその範囲に対向する第 3 半導体領域 3 6に接して形成されていない。 換言すると、 第 1半導体領域 2 8とそれに隣合う第 1半導体領域 2 8の間に介在している低濃度半導体 領域 2 6とソース領域 5 2は、 水平方向において、 ゲート電極 4 4を間に 挟んで対向している。 即ち、 第 1半導体領域 2 8とそれに隣合う第 1半導 体領域 2 8の間に介在している低濃度半導体領域 2 6とソース領域 5 2の 間には、 第 1半導体領域 2 8、 不純物拡散抑制膜 3 2、 第 2半導体領域 3 4、 第 3半導体領域 3 6、 ゲート絶縁膜 4 2、 及びゲート電極 4 4の積層 構造が介在している。 ソース領域 5 2の不純物にはシリコンが用いられて おり、 そのキヤリア濃度は約 3 x 1 0 18cnT3に調整されている。
ソース領域 5 2及び第 1半導体領域 2 8に、 チタンとアルミニウムの積 層からなるソース電極 5 4が電気的に接して形成されている。 第 1半導体 領域 2 8とソース電極 5 4の間には、 コンタク ト層 5 6が設けられている。 コンタク ト層 5 6には、 例えばニッケルが用いられており、 第 1半導体領 域 2 8とソース電極 5 4の間のォーミッタコンタク ト性を改善することが
' できる。
― .
次に、 半導体装置 1 0の動作を説明する。 .
第 1半導体領域 2 8が不純物拡散抑制膜 3 2を介して第 2半導体領域 3 ' 4に間接的に接している。 このため、 ゲート電極 4 4に電圧が印加してい ない状態では、 第 2半導体領域 3 4に空乏層が形成され、 その空乏層は第 2半導体領域 3 4と第 3半導体領域 3 6のへテロ接合面にまで伸びている。 これにより、 ヘテロ接合面の伝導体のエネルギー準位は、 フェルミ準位よ りも上側に存在することになる。 このため、 ゲート電極 4 4に電圧が印加 していない状態では、 2次元電子ガス層は、 ヘテロ接合面に形成されない。 したがって、 ゲート電極 4 4に電圧が印加されていない状態では、 電子の 走行が停止され、 半導体装置 1 0は、 ノーマリオフとして動作する。 ゲート電極 4 4に正の電圧が印加されている状態では、 第 2半導体領域 3 4に形成されていた空乏層が縮小し、 第 2半導体領域 3 4と第 3半導体 領域 3 6のへテロ接合面の伝導体のエネルギー準位は、 フェルミ準位より も下側に存在することになる。 これにより、 ヘテロ接合面に 2次元電子ガ ス層が形成される。 このため、 ゲート電極 4 4に正の電圧が印加されてい る状態では、 2次元電子ガス層内のポテンシャル井戸内に電子が存在する 状態が作り出される。 この結果、 2次元電子ガス層内を電子が走行し、 半 導体装置 1 0はオンとなる。 ソース領域 5 2からへテロ接合面の 2次元電 子ガス層に沿って横方向に走行してきた電子は、 低濃度半導体領域 2 6の 凸部 （第 1半導体領域 2 8を隔てている部分であり、 低濃度半導体領域 2 6が第 2半導体領域 3 4に接する部分である） を縦方向に流れ、 低濃度半 導体領域 2 6及びドレイン層 2 4を経由してドレイン電極 2 2まで流れる。 これにより、 ソース電極 5 4と ドレイン電極 2 2の間が導通する。 上記したように、 半導体装置 1 0のオン 'オフの制御は、 第 1半導体領 域 2 8、 不純物拡散抑制膜 3 2、 第 2半導体領域 3 4、 第 3半導体領域 3 6、 グー卜絶縁膜 4 2及びゲート電極 4 4が積層している部分で行われて いる。 即ち、 半導体装置 1 0のオン 'オフの制御は、 ゲート電極 4 4に印 加する電圧によって、 第 2半導体領域 3 4に形成されている空乏層の厚み 方向の幅を制御することによって行われている。 ゲート電極 4 4に印加す る電圧に基づいて空乏層が厚み方向に伸縮する度合いは、 第 2半導体領域 3 4のキヤリァ濃度の多少に大きく左右される。 第 2半導体領域 3 4のキ ャリァ濃度が所定値に調整されていれば、 所定のゲート電圧を印加するこ とによって、 半導体装置 1 0のオン ·オフを制御することができる。 ここで、 不純物拡散抑制膜 3 2が設けられていない場合を考える。 この 場合、 第 1半導体領域 2 8に含まれているマグネシウムが、 第 2半導体領 域 3 4に向けて多量に拡散し、 第 2半導体領域 3 4に含まれているシリコ ンの実効的なキャリア濃度を低下させる。 このため、 半導体装置 1 0をォ ンさせるために必要なゲート電圧 （2次元電子ガス層を形成するのに必要 なゲートオン電圧ともいう） には、 予め設定されていた値よりも大きい値 が必要になってしまう。 半導体装置 1 0の閾値は、 予め設定されていた値 から変動してしまうことになる。 このことは、 所望の特性を備えた半導体 装置を得ることを困難にし、 歩留まりの低下等を招く要因になる。
一方、 半導体装置 1 0では、 不純物拡散抑制膜 3 2が設けられている。 不純物拡散抑制膜 3 2が設けられていることによって、 第 1半導体領域 2 8に含まれているマグネシウムが、 第 2半導体領域 3 4に拡散する現象が 抑制されている。 したがって、 半導体装置 1 0の閾値が変動してしまうこ とが抑えられる。 このため、 予め設定されている第 2半導体領域 3 4のキ ャリァ濃度及び厚み等に基づいて、 所望の閾値を具備した半導体装置 1 0 を得ることができる。 本 明は他に次の特徴を備えている。 .
( 1 ) 後述する製造方法で説明するが、 不純物拡散抑制膜 3 2が酸化シリ コン膜又は窒化シリ コン膜の場合は、 ELO (Epitaxially Lateral Overgrowt h :選択横方向成長） 法のマスクとしての機能も果たす。 したがって、 不 純物拡散抑制膜 3 2の上方に形成されている第 2半導体領域 3 4及び第 3 半導体領域 3 6の結晶欠陥の密度は低減されている。 この部分はゲート構 造を構成していることから、 結晶欠陥の密度の低減化は、 リーク電流等の 抑制にも寄与する。 即ち、 不純物拡散抑制膜 3 2を設けることは、 不純物 の拡散を抑制するのみならず、 結晶欠陥の密度の低減化にも効果を有し、
• 極めて有用な技術である。
( 2 ) 第 1半導体領域 2 8がコンタク ト層 5 6を介してソース電極 5 4と 電気的に接しているので、 第 1半導体領域 2 8の電位が接地電位に安定し て固定されている。 このため、 ゲート電極 4 4に電圧が印加されていない ときに、 第 2半導体領域 3 4に形成される空乏層が安定して形成される。 ゲート電極 4 4に電圧が印加されていないときに、 半導体装置 1 0は確実 にオフとなり、 安定した動作を実現する。
(半導体装置 1 0の製造方法）
次に半導体装置 1 0の製造方法を説明する。
まず、 図 2に示すように、 n +型の窒化ガリウムを主材料とする半導体 基板 2 4 (後にドレイン層 2 4となる） を用意する。 半導体基板 2 4の厚 みは約 2 0 0 μ πιである。
次に、 図 3に示すように、 MOCVD (Metal Organic Chemical Vapor De position) 法を利用して、 半導体基板 2 4上に n—型の低濃度半導体領域 2 6を結晶成長する。 低濃度半導体領域 2 6の厚みは約 6 mである。 さら に、 MOCVD 法を利用して、 低濃度半導体領域 2 6上に p +型の第 1半導 体領域 2 8を結晶成長する。 第 1半導体領域 2 8の厚みは約 1 . 0 μ mで ある。 次に、 CVD (Chemical Vapor Deposition) 法を利用して、 第 1半導 体領域 2 8上に不純物拡散抑制膜 3 2を成膜する。 不純物拡散抑制膜 3 2 の厚みは約 0 . Ο ΐ μ ι ιである。 次に、 図 4に示すように、 リソグラフィ一技術と R I E技術を利用して、 不純物拡散抑制膜 3 2の一部及び第 1半導体領域 2 8の一部を貫通して低 濃度半導体領域 2 6にまで達する トレンチ 7 2を形成する。
次に、 図 5に示すように、 MOCVD法を利用して、 トレンチ 7 2の底面 において露出している低濃度半導体領域 2 6から窒化ガリゥムを結晶成長 する。 結晶成長は、 不純物拡散抑制膜 3 2の表面を覆うまで続ける。 形成 される結晶の不純物量は、 低濃度半導体領域 2 6と同一量に調整されてい る。 このため、 結晶成長した部分と低濃度半導体領域 2 6は、 連続した一 つの領域と評価することができる。 このとき、 不純物拡散抑制膜 3 2の表 面を覆って形成される部分は、 選択横方向成長法 （ELO) の技術が利用さ れており、 結晶欠陥の密度が低減化された良質な半導体層になる。 不純物 拡散抑制膜 3 2の表面に堆積した良質な半導体層の厚みは、 約 1 O O nm である。 また、 E L O技術で成長した半導体層の厚みが厚い場合は、 エツ チング、 研磨などにより所望の厚さに調整する。 なお、 結晶成長した部分 は実質的に一つの領域と評価できるが、 図 1に示す半導体装置 1 0と整合 させるために、 以下の説明において結晶成長した上部分を第 2半導体領域 3 4として区別することに留意されたい。 次に、 図 6に示すように、 MOCVD法を利用して、 第 2半導体領域 3 4 上に第 3半導体領域 3 6を結晶成長する。 第 3半導体領域 3 6の厚みは 5 0 nmである。
次に、 CVD 法を利用して、 第 3半導体領域 3 6の表面に酸化シリ コン を成膜して第 1マスク 8 2を形成する。 第 1マスク 8 2は、 リソグラフィ 一技術とエッチング技術を利用して、 出来上がりのソース領域 5 2に対応 する部分が除去される。
次に、 イオン注入を実施してソース領域 5 2を形成する。 このとき、 シ リコンをドーズ量 1 x l 0 15cm—2、 加速電圧 3 5 eV で注入する。 次に、 第 1マスク膜 8 2を除去した後に、 酸化シリ コンの第 2マスク膜 8 4 (図 6 では図示しない。 図 7参照） で全体表面を被覆する。 第 2マスク膜 8 4を 形成した後に、 ァニール処理 （N2雰囲気下、 1 3 0 0 °C、 5分） を実施 する。 次に、 図 7に示すように、 リソグラフィー技術とエッチング技術を利用 して、 第 2マスク膜 8 4の一部を除去してソース領域 5 2を露出する。 次に、 RIE法を利用して、 露出するソース領域 5 2から不純物拡散抑制 膜 3 2まで達する トレンチを形成し、 次いで、 HF 水溶液を利用して、 酸 化シリコンの第 2マスク膜 8 4及び露出する不純物拡散抑制膜 3 2を除去 する。 その後に、 図 8に示すように、 スパッタ法を利用して、 全体表面に 酸化シリ コン膜 8 6を蒸着する。 酸化シリ コン膜 8 6の厚みは約 5 O nm である。 次に、 図 9に示すように、 酸化シリ コン膜 8 6の一部を除去して、 残部 をゲート絶縁膜 4 2とする。
次に、 除去して露出した第 1半導体領域 2 8の表面上に、 スパッタ法を 利用してコンタク ト層 5 6を蒸着する。 次に、 コンタク ト層 5 6とソース 領域 5 2の表面上に、 スパッタ法を利用してソース電極 5 4を蒸着する。 ドレイン層 2 4の裏面にもスパッタ法を利用してドレイン電極 2 2を形成 する。
次に、 N 2雰囲気中において、 5 0 0 °Cで 2分間のシンタ処理を行う。 最後にリフトオフ法によりニッケルを材料とするゲート電極 4 4を形成す る。
これらの工程を経て、 図 1に示す半導体装置 1 0を得ることができる。 (半導体装置 1 0の変形例 1 )
図 1 0に、 半導体装置 1 0の変形例 1の半導体装置 1 1の要部断面図を 模式的に示す。 なお、 半導体装置 1 0と実質的に同一の構成要素に関して は、 同一符号を付し、 その説明を省略する。
半導体装置 1 1は、 側面不純物拡散抑制膜 3 2 bを備えていることを特 徴としている。 側面不純物拡散抑制膜 3 2 bは、 第 1半導体領域 2 8とそ れに隣合う第 1半導体領域 2 8の間に介在している低濃度半導体領域 2 6 と第 1半導体領域 2 8の間に形成されている。 側面不純物拡散抑制膜 3 2 bは、 第 1半導体領域 2 8を隔てている低濃度半導体領域 2 6に接してい る。 側面不純物拡散抑制膜 3 2 bは、 低濃度半導体領域 2 6が第 2半導体 領域 3 4に接する部分 （低濃度半導体領域 2 6が第 1半導体領域 2 8を隔 てている部分ともいう） の両側に形成されている。 凸部の低濃度半導体領 域 2 6と第 1半導体領域 2 8は、 側面不純物拡散抑制膜 3 2 bによって隔 てられている。 ここで、 第 1半導体領域 2 8の上面に形成されている不純 物拡散抑制膜を上面不純物拡散抑制膜 3 2 aといい、 側面不純物拡散抑制 膜 3 2 bと区別する。
第 1半導体領域 2 8とそれに隣合う第 1半導体領域 2 8の間に介在して いる低濃度半導体領域 2 6は、 半導体装置 1 1がオンしたときに、 電流が 縦方向に流れる経路となる。 このため、 この部分の実効的なキャリア濃度 は、 半導体装置 1 1のオン抵抗に大きな影響を与える。 例えば、 第 1半導 体領域 2 8のマグネシウムが上記部分に拡散し、 その部分の実効的なキヤ リア濃度を低下させると、 半導体装置 1 1のオン抵抗を増加させてしまう。 また、 第 1半導体領域 2 8のマグネシウムが上記部分に拡散すると、 第 1 半導体領域 2 8を隔てている実効的な間隔が狭くなることもある。 この場 合も同様に、 半導体装置 1 1のオン抵抗を増加させてしまう。 仮に、 側面 不純物拡散抑制膜 3 2 bが設けられていないとすると、 第 1半導体領域 2 8に含まれるマグネシウムは、 第 1半導体領域 2 8とそれに隣合う第 1半 導体領域 2 8の間に介在している低濃度半導体領域 2 6に拡散してしまう。 マグネシウムの拡散の影響を避けるためには、 第 1半導体領域 2 8とそれ に隣合う第 1半導体領域 2 8の距離 L 2 6を大きく確保する必要がある。 しかしながら、 距離 L 2 6を大きく確保すると、 第 1半導体領域 2 8と低 濃度半導体領域 2 6の接合面から伸びる空乏層が、 第 1半導体領域 2 8と それに隣合う第 1半導体領域 2 8の間に介在する低濃度半導体領域 2 6を 完全に空乏化することができない事態が発生する。 この場合、 ソース電極 5 4と ドレイン電極 2 2の間の高電圧が、 ゲート絶縁膜 4 2に印加されて しまい、 ゲート絶縁膜 4 2が破壊されてしまう。 したがって、 側面不純物 拡散抑制膜 3 2 bが設けられていない場合は、 半導体装置 1 1のオン抵抗 を小さく維持しながら、 ゲー卜絶縁膜 4 2の破壊を抑制することが難しレ、。 一方、 図 1 0に示すように、 側面不純物拡散抑制膜 3 2 bが設けられて いると、 第 1半導体領域 2 8のマグネシウムが、 第 1半導体領域 2 8とそ れに隣合う第 1半導体領域 2 8の間に介在する低濃度半導体領域 2 6に拡 散するのを抑制することができる。 このため、 第 1半導体領域 2 8とそれ に隣合う第 1半導体領域 2 8の間の距離 L 2 6を広く確保する必要がなく なる。 距離 L 2 6を広く確保しなくても、 第 1半導体領域 2 8とそれに隣 合う第 1半導体領域 2 8の間に介在する低濃度半導体領域 2 6の実効的な キャリア濃度は維持される。 また、 マグネシウムの拡散が抑制されるので、 その低濃度半導体領域 2 6の実効的な間隔が変動することも抑制される。 側面不純物^:散抑制膜 3 2 bが設けられていると、 半導体装置 1 1のオン 抵抗を小さく維持しながら、 ゲート絶縁膜 4 2の破壊を抑制することがで さる。
(半導体装置 1 1の製造方法）
次に、 半導体装置 1 1の製造方法を説明する。
まず、 図 1 1に示す積層構造体を準備する。 この積層構造体は、 以下の 手順で形成することができる。 まず、 n +型の窒化ガリウムを主材料とす るドレイン層 2 4上に、 MOCVD (Metal Organic Chemical Vapor Depositi on) 法を利用して、 n—型の低濃度半導体領域 2 6を結晶成長する。 次に、 その低濃度半導体領域 2 6の上面に、 CVD (Chemical Vapor Deposition) 法を利用して、 酸化シリコンの加工マスク 9 2 (結晶成長抑制膜の一例） を成膜することによって、 積層構造体は得られる。 ドレイン層 2 4の厚み は、 約 2 0 θ ί ΐτιである。 低濃度半導体領域 2 6の厚みは、 約 であ る。 次に、 図 1 2に示すように、 リソグラフィ一技術を利用して、 加工マス ク 9 2をパターユングする。 次に、 R I E法を利用して、 加工マスク 9 2 が被覆されていない低濃度半導体領域 2 6の上面から低濃度半導体領域 2 6をエッチングし、 低濃度半導体領域 2 6の上部に複数個の溝 9 3を形成 する。 溝 9. 3の深さは、 約 1 / mである。
次に、 図 1 3に示すように、 低温 M O C V D法を利用して、 その溝 9 3 の底面、 側面及び加工マスク 9 2の上面に窒化アルミニウムの膜 9 4を形 成する。 このとき、 低温 M O C V D法の結晶成長温度は、 3 5 0〜4 5 0 °Cに制^されている。 この結晶成長温度に制御すると、 窒化アルミ -ゥ ムの膜 9 4は、 溝 9 3の底面及び側面 （即ち、 露出している低濃度半導体 領域 2 6の表面）、 並びに加工マスク 9 2の上面に形成される。 前記結晶 成長温度よりも高い温度に制御すると、 窒化アルミニウムの膜 9 4は、 溝 9 3の底面及び側面にのみ形成され、 加工マスク 9 2の上面に形成されな レ、。 必要に応じて、 この工程では、 高温 M O C V D法を利用してもよい。 次に、 図 1 4に示すように、 異方性エッチング技術を利用して、 溝 9 3 の底面に形成されている窒化アルミニウムの膜 9 4及び加工マスク 9 2の 上面に形成されている窒化アルミニウムの膜 9 4を除去し、 溝 9 3の側面 にのみ窒化アルミニウムの膜 9 4を残す。 残された窒化アルミニウムの膜 9 4は、 側面不純物拡散抑制膜 3 2 bとなる。 異方性エッチング技術には、 R I E法、 I C P法等が用いられる。 次に、 図 1 5に示すように、 MOCVD法を利用して、 溝 9 3の底面に露 出している低濃度半導体領域 2 6の上面から p型の不純物を含む第 1半導 体領域 2 8を結晶成長させる。 このとき、 凸状の低濃度半導体領域 2 6の 頂面には、 加工マスク 9 2が被覆されている。 このため、 第 1半導体領域 2 8は、 溝 9 3内にのみ選択的に結晶成長することができる。
次に、 図 1 6に示すように、 高温 M〇C V D法を利用して、 第 1半導体 領域 2 8の上面に上面不純物拡散抑制膜 3 2 aを形成する。 このとき、 高 温 M O C V D法の結晶成長温度は、 1 0 5 0〜 1 2 5 0 °Cに制御されてい る。 この結晶成長温度に制御すると、 上面不純物拡散抑制膜 3 2 aは、 第 1半導体領域 2 8の上面にのみ形成され、 加工マスク 9 2の上面に形成さ れない。 次に、 図 1 7に示すように、 加工マスク 9 2を選択的に除去した後に、 MOCVD法を利用して、 上面不純物拡散抑制膜 3 2 a及び低濃度半導体領 域 2 6の上面から窒化ガリゥムの第 2半導体領域 3 4を結晶成長する。 第 2半導体領域 3 4の厚みは、 l O O n mである。
以下の工程は、 半導体装置 1 0の製造方法と同一の方法を利用すること ができる。 これらの工程を経て、 図 1 0に示す半導体装置 1 1を得ること ができる。
(半導体装尊 1 0の変形例 2 )
図 1 8に、 半導体装置 1 0の変形例 2の半導体装置 1 2の要部断面図を 模式的に示す。 なお、 半導体装置 1 0と実質的に同一の構成要素に関して は、 同一符号を付し、 その説明を省略する。
半導体装置 1 2は、 底面不純物拡散膜 3 2 cを備えていることを特徴と している。 底面不純物拡散抑制膜 3 2 cは、 第 1半導体領域 2 8の底面と 低濃度半導体領域 2 6の間に介在して形成されている。 底面不純物拡散抑 制膜 3 2 cは、 第 1半導体領域 2 8に含まれるマグネシウムが、 第 1半導 体領域 2 8の下方に位置する低濃度半導体領域 2 6に拡散するのを抑制す る。
半導体装置 1 2は、 ソース電極 5 4と ドレイン電極 2 2が、 縦方向に配 置されている。 このため、 ソース電極 5 4と ドレイン電極 2 2の間の電圧 は、 半導体装置 1 2の縦方向で負担しなくてはならない。 この縦方向の電 圧は、 概ね低濃度半導体領域 2 6が負担することになる。 仮に、 底面不純 物拡散抑制膜 3 2 cが設けられていないとすると、 第 1半導体領域 2 8に 含まれるマグネシウムは、 第 1半導体領域 2 8の下方に位置する低濃度半 導体領域 2 6に拡散してしまう。 このため、 低濃度半導体領域 2 6の実効 的なキャリア濃度が変動する。 低濃度半導体領域 2 6の実効的なキャリア 濃度が変動すると、 第 1半導体領域 2 8と低濃度半導体領域 2 6の接合面 から伸びる空乏層は、 低濃度半導体領域 2 6の広い範囲を空乏化すること ができなくなってしまう。 このため、 半導体装置 1 2は、 縦方向の電圧を 負担する能力が低下し、 半導体装置 1 2の耐圧が低下してしまう。
一方、 底面不純物拡散抑制膜 3 2 cが設けられていると、 第 1半導体領 域 2 8に含まれるマグネシウムが、 第 1半導体領域 2 8の下方に位置する 低濃度半導体領域 2 6に拡散することが抑制される。 このため、 第 1半導 体領域 2 8と低濃度半導体領域 2 6が間接的に接する接合面から伸びる空 乏層は、 低濃度半導体領域 2 6の広い範囲を空乏化することができる。 半 導体装置 1 2の耐圧は高く維持される。
(半導体装粵 1 0の変形例 3 )
図 1 9に、 半導体装置 1 0の変形例 3の半導体装置 1 3の要部断面図を 模式的に示す。 なお、 半導体装置 1 0と実質的に同一の構成要素に関して は、 同一符号を付し、 その説明を省略する。
半導体装置 1 3は、 側面不純物拡散抑制膜 3 2 bと底面不純物拡散抑制 膜 3 2 cの両者を備えていることを特徴としている。 半導体装置 1 3では、 側面不純物拡散抑制膜 3 2 bと底面不純物拡散抑制膜 3 2 cの両者によつ て、 第 1半導体領域 2 8と低濃度半導体領域 2 6が完全に隔てられている。 このため、 半導体装置 1 3では、 第 1半導体領域 2 8に含まれるマグネシ ゥムは、 低濃度半導体領域 2 6のどの領域にも拡散することが抑制されて いる。
半導体装置 1 3では、 上記の半導体装置 1 1と半導体装置 1 2の両者の 作用効果を同時に具備することができる。 このため、 半導体装置 1 3では、 低いオン抵抗と高い耐圧特性を具備することができる。 さらに、 第 1半導 体領域 2 8と低濃度半導体領域 2 6によって構成される寄生の p nダイォ ードが動作することも抑制されている。 半導体装置 1 0の動作は、 極めて 安定している。 (半導体装置 1 3の製造方法）
次に、 半導体装置 1 3の製造方法を説明する。 半導体装置 1 3の製造方 法は、 図 1 2に示す工程までは、 半導体装置 1 1の製造方法と同一である。 次に、 図 20に示すように、 高温 MOC VD法を利用して、 溝 9 3の底 面及び側面に窒化アルミニウムの膜 94を形成する。 このとき、 高温 MO CVD法の結晶成長温度は、 1 050〜 1 2 50°Cに制御されている。 こ の結晶成長温度に制御すると、 窒化アルミニウムの膜 94は、 溝 9 3の底 面及び側面 （即ち、 露出している.低濃度半導体領域 26の表面） にのみ形 成され、 加工マスク 9 2の上面に形成されない。 以下、 溝 9 3内に形成さ れている窒化アルミニウムの膜 94のうち、 溝 9 3の底面に形成されてい るものを底面不純物拡散抑制膜 3 2 cといい、 溝 9 3の側面に形成されて いるものを側面不純物拡散抑制膜 32 bという。 次に、 図 2 1に示すように、 MOCVD法を利用して、 底面不純物拡散抑 制膜 3 2 cの上面から p型の不純物を含む第 1半導体領域 28を結晶成長 させる。 このとき、 凸状の低濃度半導体領域 26の頂面には、 加工マスク 9 2が被覆されている。 このため、 第 1半導体領域 28は、 溝 9 3内にの み選択的に結晶成長することができる。
次に、 図 2 2に示すように、 高温 MOCVD法を利用して、 第 1半導体 領域 28の上面に上面不純物拡散抑制膜 3 2 aを形成する。 このとき、 高 温 MOCVD法の成長温度は、 1 050〜 1 250°Cに制御されている。 この成長温度に制御すると、 上面不純物拡散抑制膜 3 2 aは、 第 1半導体 領域 28の上面にのみ形成され、 加工マスク 9 2の上面に形成されない。 以下の工程は、 半導体装置 1 0及び半導体装置 1 1の製造方法と同一の 方法を利用することができる。 これらの工程を経て、 図 1 9に示す半導体 装置 1 3を得ることができる。 (第 2実施例）
図 2 3に、 ヘテロ接合を有する横型の半導体装置 1 0 0の要部断面図を 模式的に示す。
半導体装置 1 0 0は、 サファイア （AI203) を主材料とする基板 1 1 2 を備えている。 基板 1 1 2上には、 窒化ガリ ウムを主材料とする n—型の 低濃度半導体領域 1 2 6が形成されている。
低濃度半導体領域 1 2 6上の一部に p +型の第 1半導体領域 1 2 8が形 成されている。 第 1半導体領域 1 2 8の不純物にはマグネシウム （Mg) が用いられている。
低濃度半導体領域 1 2 6と第 1半導体領域 1 2 8は、 一つの半導体層 1 2 7を構成していると観念することができる。 この場合、 半導体層 1 2 7 の表面部分の一部に第 1半導体領域 1 2 8が形成されており、 その残部が 低濃度半導体領域 1 2 6である。 第 1半導体領域 1 2 8上に、 酸化シリ コンを主材料とする不純物拡散抑 制膜 1 3 2が形成されている。 不純物拡散抑制膜 1 3 2は、 第 1半導体領 域 1 2 8上の全範囲を覆っていない。 後述するように、 第 1半導体領域 1 2 8とソース電極 1 5 4が電気的にコンタク 卜するために、 第 1半導体領 域 1 2 8の上面の一部には、 不純物拡散抑制膜 1 3 2が被覆されていない。 低濃度半導体領域 1 2 6上及び不純物拡散抑制膜 1 3 2上に、 窒化ガリ ゥムを主材料とする第 2半導体領域 1 3 4が形成されている。 第 2半導体 領域 1 3 4の不純物にはシリコンが用いられている。
第 2半導体領域 1 3 4上に、 窒化ガリ ウム · アルミニウム （Al0 3Ga0.7 N) を主材料とする第 3半導体領域 1 3 6が形成されている。 第 3半導体 領域 1 3 6の結晶構造にはアルミニウムが含まれており、 そのバンドギヤ ップは、 第 2半導体領域 1 3 2のバンドギャップよりも広い。 第 2半導体 領域 1 3 4と第 3半導体領域 1 3 6によってヘテロ接合が構成されている。 第 3半導体領域 1 3 6の不純物には、 シリ コンが用いられている。 第 3半導体領域 1 3 6上に、 酸化シリ コンを主材料とするグート絶縁膜 1 4 2が形成されている。 ゲート絶縁膜 1 4 2上に、 ニッケルを主材料と するゲート電極 1 4 4が形成されている。 ゲート電極 1 4 4は、 第 1半導 体領域 1 2 8に対向する'位置の少なく とも一部に形成されていればよい。 即ち、 ゲート電極 1 4 4は、 第 1半導体領域 1 2 8、 不純物拡散抑制膜 1 3 2、 第 2半導体領域 1 3 4、 及び第 3半導体領域 1 3 6が積層している 部分の少なく とも一部に形成されていればよい。 好ましくは、 ゲート電極 1 4 4が、 ソース領域 1 5 2と第 1半導体領域 1 2 8の中央側端部の間に 存在する第 2半導体領域 1 3 4及び第 3半導体領域 1 3 6の全範囲に対向 しているのが望ましい。 半導体装置 1 0 0のオン 'オフを正確に切替える ことができる。
窒化ガリゥムを主材料とする n +型のソース領域 1 5 2は、 第 2半導体 領域 1 3 4及び第 3半導体領域 1 3 6に接して形成されている。 ソース領 域 1 5 2は、 第 1半導体領域 1 2 8に対向する位置 （紙面左側） に形成さ れている。 ソース領域 1 5 2は、 低濃度半導体領域 1 2 6が第 2半導体領 域 1 3 4に接する範囲 （紙面右側） の第 2半導体領域 1 3 4及びその範囲 に対向する第 3半導体領域 1 3 6に接して形成されていない。 換言すると、 低濃度半導体領域 1 2 6が第 2半導体領域 1 3 4に接する範囲 （紙面右 側） とソース領域 1 5 2は、 ゲート電極 1 4 4を間に挟んで対向している。 即ち、 低濃度半導体領域 1 2 6が第 2半導体領域 1 3 4に接する範囲 （紙 面お側） とソース領域 1 5 2の間には、 第 1半導体領域 1 2 8、 不純物拡 散抑制膜 1 3 2、 第 2半導体領域 1 3 4、 第 3半導体領域 1 3 6、 ゲート 絶縁膜 1 4 2及びゲート電極 1 4 4の積層構造が介在している。 ソース領 域 1 5 2の不純物にはシリコンが用いられている。
ソース領域 1 5 2及び第 1半導体領域 1 2 8に、 チタンとアルミニウム の積層からなるソース電極 1 5 4が電気的に接して形成されている。 第 1 半導体領域 1 2 8とソース電極 1 5 4の間にコンタク ト層 1 5 6が設けら れている。 コンタク ト層 1 5 6には、 例えばニッケルが用いられており、 第 1半導体領域 1 2 8とソース電極 1 5 4の間のォーミッタコンタク ト性 を改善することができる。
窒化ガリ ゥムを主材料とする n +型のドレイン領域 1 2 4が、 第 1半導 体領域 1 2 8に対向する位置以外 （紙面右側） の第 2半導体領域 1 3 4及 び第 3半導体領域 1 3 6に接して形成されている。 ドレイン領域 1 2 4の 不純物にはシリ コンが用いられている。 ドレイン領域 1 2 4に、 チタンと アルミニウムの積層からなる ドレイン電極 1 2 2が接して形成されている。 ソース領域 1 5 2と ドレイン領域 1 2 4の間には、 第 1半導体領域 1 2 8、 不純物拡散抑制膜 1 3 2、 第 2半導体領域 1 3 4、 第 3半導体領域 1 3 6、 ゲ一ト絶縁膜 1 4 2及びグート電極 1 4 4が積層している部分が介 在している。 ゲート電極 1 4 4は、 ソース 1 5 4と ドレイン電極 1 2 2の 間に配置されている。 次に、 半導体装置 1 0 0の動作を説明する。
第 1半導^:領域 1 2 8が不純物拡散抑制膜 1 3 2を介して第 2半導体領 域 1 3 4に間接的に接している。 このため、 ゲート電極 1 4 4に電圧が印 加していない状態では、 第 2半導体領域 1 3 4に空乏層が形成され、 その 空乏層は第 2半導体領域 1 3 4と第 3半導体領域 1 3 6のへテロ接合面に まで伸びている。 これにより、 ヘテロ接合面の伝導体のエネルギー準位は、 フェルミ準位よりも上側に存在することになる。 このため、 ゲート電極 1 4 4に電圧が印加していない状態では、 2次元電子ガス層は、 ヘテロ接合 面に形成されない。 このように、 ゲート電極 1 4 4に電圧が印加されてい ない状態では、 電子の走行が停止され、 半導体装置 1 0 0はノーマリオフ として動作する。 ゲート電極 1 4 4に正の電圧が印加されている状態では、 第 2半導体領 域 1 3 4に形成されていた空乏層が縮小し、 第 2半導体領域 1 3 4と第 3 半導体領域 1 3 6のへテロ接合面には、 2次元電子ガス層が形成される。 これにより、 2次元電子ガス層の伝導帯のエネルギー準位は、 フェルミ準 位よりも下側に存在することになる。 このため、 ゲート電極 1 4 4に正の 電圧が印加されている状態では、 2次元電子ガス層のポテンシャル井戸內 に電子が存在する状態が作り出される。 この結果、 2次元電子ガス層内を 電子が走行し、 半導体装置 1 0 0はオンとなる。 ソース領域 1 5 2からド レイン領域 1 2 4までへテロ接合面に形成された 2次元電子ガス層に沿つ て横方向に電子が走行し、 ソース電極 1 5 4と ドレイン電極 1 2 2の間が 導通する。 この場合も第 1実施例と同様に、 不純物拡散抑制膜 1 3 2が設けられて いることによって、 第 1半導体領域 1 2 8に含まれているマグネシウムが、 第 2半導体領域 1 3 4に拡散する現象が抑制される。 このため、 半導体装 置 1 0 0の閾値のばらつきが抑えられる。 このため、 予め設定した第 2半 導体領域 1 3 4のキャリア濃度及び厚み等に基づいて、 所望の閾値を具備 した半導体装置 1 0 0を得ることができる。
また、 不純物拡散抑制膜 1 3 2を設けることによって、 不純物の拡散を 抑制するのみならず、 ゲート構造における結晶欠陥の密度の低減化も実現 している。
さらに、 第 1半導体領域 1 2 8がコンタク ト層 1 5 6を介してソース電 極 1 5 4と接しているので、 第 1半導体領域 1 2 8の電位が接地電位に安 定して固定されている。 このため、 ゲート電極 1 4 4に電圧が印加されて いないときに、 第 2半導体領域 1 3 4に形成される空乏層が安定して形成 され、 半導体措置 1 0 0の動作は安定している。
(半導体装置 1 0 0の一つの変形例）
図 2 4に、 半導体装置 1 0 0の一つの変形例の半導体装置 1 1 0の要部 断面図を模式的に示す。 なお、 半導体装置 1 0 0と実質的に同一の構成要 素に関しては、 同一符号を付し、 その説明を省略する。
半導体装置 1 1 0は、 側面不純物拡散膜 1 3 2 bを備えていることを特 徴としている。 側面不純物拡散抑制膜 1 3 2 bは、 第 1半導体領域 1 2 8 の側面と低濃度半導体領域 1 2 6の間に介在して形成されている。 側面不 純物拡散抑制膜 1 3 2 bは、 第 1半導体領域 1 2 8に含まれるマグネシゥ ムが、 第 1半導体領域 1 2 8の横に位置する低濃度半導体領域 1 2 6に拡 散するのを抑制する。
半導体装置 1 1 0は、 ソース電極 1 5 4と ドレイン電極 1 2 2が、 横方 向に配置されている。 このため、 ソース電極 1 5 4と ドレイン電極 1 2 2 の間の電圧は、 半導体装置 1 1 0の横方向で負担しなくてはならない。 こ の横方向の電圧は、 概ね低濃度半導体領域 1 2 6が負担することになる。 仮に、 側面不純物拡散抑制膜 1 3 2 bが設けられていないとすると、 第 1 半導体領域 1 2 8に含まれるマグネシウムは、 第 1半導体領域 1 2 8の横 に位置する低濃度半導体領域 1 2 6に拡散してしまう。 このため、 第 1半 導体領域 1 2 8と低濃度半導体領域 1 2 6で形成される p n接合から ドレ イン領域 1 2 4までの実効的な距離が短くなる。 ソース電極 1 5 4と ドレ イン領域 1 2 2の間の電圧は、 前記 p n接合からドレイン領域 1 2 4の間 で負担され ので、 半導体装置 1 1 0は、 横方向の電圧を負担する能力が 低下し、 半導体装置 1 1 0の耐圧が低下してしまう。
一方、 側面不純物拡散抑制膜 1 3 2 bが設けられていると、 第 1半導体 領域 1 2 8に含まれるマグネシウムが、 第 1半導体領域 1 2 8の横に位置 する低濃度半導体領域 1 2 6に拡散することが抑制される。 このため、 前 記 p n接合からドレイン領域 1 2 4までの実効的な距離が適正な値に'保持 され、 半導体装置 1 1 0の耐圧は高く維持される。
(半導体装置 1 0 0の他の変形例）
図 2 5に、 半導体装置 1 0 0の他の変形例の半導体装置 1 2 0の要部断 面図を模式的に示す。 なお、 半導体装置 1 0 0と実質的に同一の構成要素 に関しては、 同一符号を付し、 その説明を省略する。
半導体装置 1 2 0では、 第 1半導体領域 2 2 8が、 半導体層 2 2 7内に 島状に形成されている。 ゲート電極 2 4 4は、 第 1半導体領域 2 2 8の水 平方向の範囲を超えて、 ゲート絶縁膜 1 4 2上に形成されている。
この変形例では、 ソ一ス電極 2 5 4とゲート電極 1 4 4の間に、 必要な 距離を容易に形成することができる。 このため、 両者間のリーク電流等を 抑制することができる。 以上、 本発明の具体例を詳細に説明したが、 これらは例示に過ぎず、 特 許.請求の範囲を限定するものではない。 特許請求の範 Hに記載の技術には、 以上に例示した具体例を様々に変形、 変更したものが含まれる。
上記各実施例では、 第 2半導体領域と第 3半導体領域によつてへテ口接 合が構成される例を示してきた。 本発明の技術は、 第 3半導体領域が除か れ、 第 2半導体領域内に電子が走行するタイプにも有用である。 この場合、 第 2半導体領域は n型の不純物を含んでいることが好ましい。 第 2半導体 領域内の電子の走行状態は、 ゲート電極に印加する電圧によって制御され る。 第 1半導体領域と第 2半導体領域の間に不純物拡散抑制膜が介在して いるので、 第 1半導体領域に含まれている p型の不純物が、 第 2半導体領 域に拡散す ことが抑制されている。 このため、 予め設定した第 2半導体 領域の不純物濃度及び厚み等に基づいて、 閾値の大きさを所望の値に調整 することができる。
また、 本明細書または図面に説明した技術要素は、 単独であるいは各種 の組合せによって技術的有用性を発揮するものであり、 出願時請求項記載 の組合せに限定されるものではない。 また、 本明細書または図面に例示し た技術は複数目的を同時に達成し得るものであり、 そのうちの一つの目的 を達成すること自体で技術的有用性を持つものである。

Claims

請求の範囲
1 . p型の不純物を含む III-V族化合物半導体の第 1半導体領域と、 III-V族化合物半導体の第 2半導体領域と、
第 1半導体領域と第 2半導体領域の間に介在している不純物拡散抑制膜 を備えていることを特徴とする半導体装置。
2 . 第 2半導体領域及び不純物拡散抑制膜を介して第 1半導体領域に対 向しているグート電極をさらに備えていることを特徴とする請求項 1の半 導体装置。
3 . ゲート電極と第 2半導体領域の間に介在している第 3半導体領域をさ らに備えており、
第 3半導体領域は、 第 2半導体領域のバンドギャップよりも広いバンド ギャップを有する III- V 族化合物半導体で形成されていることを特徴とす る請求項 2の半導体装置。
4 . 第 1半導体領域、 不純物拡散抑制膜、 第 2半導体領域、 ゲート電極 が順に形成されている構造を備えており、
第 i半導体領域は、 p型の不純物を含む III-V族化合物半導体で形成さ れており、
第 2半導体領域は、 n型の不純物を含む III-V族化合物半導体で形成さ れており、
不純物拡散抑制膜は、 第 1半導体領域の p型の不純物が第 2半導体領域 に拡散するのを抑制することを特徴とする半導体装置。
5 . 第 1半導体領域、 不純物拡散抑制膜、 第 2半導体領域、 第 3半導体 領域、 ゲート電極が順に形成されている構造を備えており、
第 1半導体領域は、 p型の不純物を含む ΙΠ-V族化合物半導体で形成さ れており、
第 2半導体領域は、 III- V族化合物半導体で形成されており、
第 3半導体領域は、 第 2半導体領域のバンドギャップよりも広いバンド ギヤップを有する III-V族化合物半導体で形成されており、
不純物拡散抑制膜は、 第 1半導体領域の p型の不純物が第 2半導体領域 に拡散するのを抑制することを特徴とする半導体装置。
6 . 前記第 2半導体領域と前記ゲート電極の間に絶縁膜が形成されてい ることを特徴とする請求項 2又は 4の半導体装置。
7 . 前記第 3半導体領域と前記ゲート電極の間に絶縁膜が形成されてい ることを特徴とする請求項 3又は 5の半導体装置。
8 . ドレイン電極と、
ドレイン電極上に形成されている n型の不純物を高濃度に含む III-V族 化合物半導体のドレイン層と、
ドレイン層上に形成されている η型の不純物を低濃度に含む III-V族化 合物半導体の低濃度半導体領域と、
低濃度半導体領域上に相互間に間隔を残して分散して配置されている ρ 型の不純物を含む III-V族化合物半導体の第 1半導体領域群と、
第 1半導体領域上に形成されている不純物拡散抑制膜と、
低濃度半導体領域及び不純物拡散抑制膜上に形成されている η型の不純 物を含む III-V族化合物半導体の第 2半導体領域と、
少なくとも第 1半導体領域に対向する位置の第 2半導体領域上に形成さ れているゲート絶縁膜と、
ゲート絶縁膜上に形成されているゲート電極と、
第 1半導体領域に対向する位置の第 2半導体領域に電気的に接している ソース電極を備えている半導体装置。
9 . ドレイン電極と、
ドレイン電極上に形成されている n型の不純物を高濃度に含む III-V族 化合物半導体のドレイン層と、
ドレイン層上に形成されている n型の不純物を低濃度に含む III-V族化 合物半導体の低濃度半導体領域と、
低濃度半導体領域上に相互間に間隔を残して分散して配置されている P 型の不純物を含む III- V族化合物半導体の第 1半導体領域群と、
第 1半導体領域上に形成されている不純物拡散抑制膜と、 .
低濃度半導体領域上及び不純物拡散抑制膜上に形成されている m-v族 化合物半導体の第 2半導体領域と、
第 2半導体領域上に形成されているとともに第 2半導体領域のバンドギ ヤップよりも広いバンドギャップを有する III-V族化合物半導体の第 3半 導体領域と、
少なくと 第 1半導体領域に対向する位置の第 3半導体領域上に形成さ れているゲート絶縁膜と、
ゲート絶縁膜上に形成されているゲート電極と、
第 1半導体領域に対向する位置の第 3半導体領域に電気的に接している ソース電極を備えている半導体装置。
1 0 . 前記ソース電極は、 第 1半導体領域にも電気的に接していること を特徴とする請求項 8又は 9の半導体装置。
1 1 . 第 1半導体領域とそれに隣合う第 1半導体領域の間には、 低濃度 半導体領域の一部が介在していることを特徴とする請求項 8〜 1 0のいず れかの半導体装置。
1 2 . 第 1半導体領域とそれに隣合う第 1半導体領域の間に介在してい る低濃度半導体領域と第.1半導体領域の間に形成されている側面不純物拡 散抑制膜をさらに備えていることを特徴とする請求項 1 1の半導体装置。
1 3 . 第 1半導体領域の底面と低濃度半導体領域の間に形成されている 底面不純物拡散抑制膜をさらに備えていることを特徴とする請求項 8〜 1 2のいずれかの半導体装置。 1 .4 . n型の不純物を低濃度に含む III-V族化合物半導体の低濃度半導 体領域と、
低濃度半導体領域上の一部に形成されている P型の不純物を含む πι-ν 族化合物半導体の第 1半導体領域と、
第 1半導体領域上に形成されている不純物拡散抑制膜と、
低濃度半導体領域上及び不純物拡散抑制膜上に形成されている η型の不 純物を含む ΠΙ-V族化合物半導体の第 2半導体領域と、
第 1半導体領域に対向する位置の第 2半導体領域上に形成されているゲ 一ト絶縁膜と、
第 1半導 領域に対向する位置の第 2半導体領域に電気的に接している ソース電極と、
第 1半導体領域に対向する位置以外の第 2半導体領域に電気的に接して いるドレイン電極と、
ソース電極と ドレイン電極の間のゲート絶縁膜上に形成されているゲー ト電極を備えている半導体装置。
1 5 . η型の不純物を低濃度に含む III-V族化合物半導体の低濃度半導 体領域と、
低濃度半導体領域上の一部に形成されている Ρ型の不純物を含む III-V 族化合物半導体の第 1半導体領域と、
第 1半導体領域上に形成されている不純物拡散抑制膜と、
低濃度半導体領域上及び不純物拡散抑制膜上に形成されている III-V族 化合物半導体の第 2半導体領域と、
第 2半導体領域上に形成されているとともに第 2半導体領域のバンドギ ヤップよりも広いバンドギャップを有する III- V族化合物半導体の第 3半 導体領域と、
第 1半導体領域に対向する位置の第 3半導体領域上に形成されているゲ 一卜絶縁膜と、
第 1半導体領域に対向する位置の第 3半導体領域に電気的に接している ソース電極と、
第 1半導体領域に対向する位置以外の第 3半導体領域に電気的に接して いる ドレイン電極と、
ソース電極と ドレイン電極の間のゲート絶縁膜上に形成されているゲー ト電極を備えている半導体装置。
1 6 . 前記ソース電極は、 第 1半導体領域にも電気的に接していること を特徴とする請求項 1 4又は 1 5の半導体装置。
1 7 . 第 1半導体領域の側面と低濃度半導体領域の間に形成されている 側面不純物拡散抑制膜をさらに備えていることを特徴とする請求項 1 4〜
1 6のいずれかの半導体装置。
1 8 . 前記不純物拡散抑制膜が、 酸化シリ コン膜、 窒化シリ コン膜、 窒 化アルミニウム膜、 窒化ガリウムアルミニウム膜、 又はそれらから選択さ れた 2種以上の積層であることを特徴とする請求項 1〜 1 7のいずれかの 半導体装置。
1 9 . 前記 p型の不純物が、 マグネシウムであることを特徴とする請求 項 1〜 1 8のいずれかの半導体装置。
2 0 . 前記 III-V族化合物半導体が、 AlxGaYIn1 -x-YN (ただし、 0≤X≤ 1、 0≤Y≤ 1 , 0≤1 - Χ - Υ≤ 1 ) であることを特徴とする請求項:！〜 1 9のいずれかの半導体装置。
2 1 . 半導体装置を製造する方法であって、
n型の不純物を含む III-V族化合物半導体の半導体下層と p型の不純物 を含む III-V族化合物半導体の半導体上層が積層した半導体層の半導体上 層の上面の一部に不純物拡散抑制膜をパターユングし、 その不純物拡散抑 制膜で被覆されていない半導体上層の上面から半導体上層をエッチングし、 その半導体上層を貫通して半導体下層に達する複数個の溝を形成する工程 と、
前記溝の底面に露出している半導体下層の上面から n型の不純物を含む III-V族化合物半導体の半導体領域を結晶成長させる工程と、
を備えている製造方法。
2 2 . 前記不純物拡散抑制膜が結晶成長抑制膜でもあり、
前記半導体領域を結晶成長させる工程は、 その半導体領域が前記不純物 拡散抑制膜の表面を横方向に結晶成長するまで続けることを特徴とする請 求項 2 1の製造方法。
2 3 . 半導体装置を製造する方法であって、
n型の不純物を含む III-V族化合物半導体の半導体層の上面の一部に結 晶成長抑制膜をパターニングし、 その結晶成長抑制膜で被覆されていない 半導体層の上面から半導体層をエッチングし、 その半導体層の上部に複数 個の溝を形成する工程と、
その溝の底面及び側面に不純物拡散抑制膜を形成する工程と、
異方性のエッチングを利用して、 前記溝の底面に形成されている不純物 拡散抑制膜を除去し、 前記溝の側面にのみ不純物拡散抑制膜を残すことに よつて側面不純物拡散抑制膜を形成する工程と、
前記半導体層の上面に形成されている結晶成長抑制膜の上面からは結晶 成長させずに、 前記溝の底面に露出している半導体層の上面から p型の不 純物を含む第 1半導体領域を結晶成長させる工程と、.
前記半導体層の上面に形成されている結晶成長抑制膜の上面を除外し、 第 1半導体領域の上面にのみ不純物拡散抑制膜を形成することによって上 面不純物拡散抑制膜を形成する工程と、
前記半導体層の上面に形成されている結晶成長抑制膜を除去する工程と、 上面不純物拡散抑制膜及び前記半導体層の上面から n型の不純物を含む III-V族化合物半導体の第 2半導体領域を結晶成長する工程と、
を備えている製造方法。
2 4 . 半導体装置を製造する方法であって、
n型の不純物を含む III-V族化合物半導体の半導体層の上面の一部に結 晶成長抑制膜をパターニングし、 その結晶成長抑制膜で被覆されていない 半導体層の上面から半導体層をエッチングし、 その半導体層の上部に複数 個の溝を形成する工程と、
その溝内の露出面に不純物拡散抑制膜を形成することによって、 その溝 の底面に底 S不純物拡散抑制膜を形成し、 その溝の側面に側面不純物拡散 抑制膜を形成する工程と、
前記半導体層の上面に形成されている結晶成長抑制膜の上面からは結晶 成長させずに、 前記溝の底面に形成されている底面不純物拡散抑制膜の上 面から p型の不純物を含む第 1半導体領域を結晶成長させる工程と、 前記半導体層の上面に形成されている結晶成長抑制膜の上面を除外し、 第 1半導体領域の上面にのみ不純物拡散抑制膜を形成することによって上 面不純物拡散抑制膜を形成する工程と、
前記半導体層の上面に形成されている結晶成長抑制膜を除去する工程と、 上面不純物拡散抑制膜及び前記半導体層の上面から n型の不純物を含む III-V族化合物半導体の第 2半導体領域を結晶成長する工程と、
を備えている製造方法。
2 5 . 半導体装置を製造する方法であって、
n型の不純物を含む III-V族化合物半導体の半導体屑の上面の一部に結 晶成長抑制膜をパターニングし、 その結晶成長抑制膜で被覆されていない 半導体層の上面から半導体層をエッチングし、 その半導体層の上部に複数 個の溝を形成する工程と、
その溝の底面及び側面に不純物拡散抑制膜を形成する工程と、
異方性のエッチングを利用して、 前記溝の底面に形成されている不純物 拡散抑制膜を除去し、 前記溝の側面にのみ不純物拡散抑制膜を残すことに よつて側面不純物拡散抑制膜を形成する工程と、
前記半導体層の上面に形成されている結晶成長抑制膜の上面からは結晶 成長させずに、 前記溝の底面に露出している半導体層の上面から P型の不 純物を含む第 1ー半導体領域を結晶成長させる工程と、
前記半導体層の上面に形成されている結晶成長抑制膜の上面を除外し、 第 1半導体領域の上面にのみ不純物拡散抑制膜を形成することによって上 面不純物拡散抑制膜を形成する工程と、
前記半導体層の上面に形成されている結晶成長抑制膜を除去する工程と、 上面不純物拡散抑制膜及び前記半導体層の上面から m-v族化合物半導 体の第 2半導体領域を結晶成長する工程と、
その第 2半導体領域の上面から第 2半導体領域のバンドギャップよりも 広いバンドギャップを有する III-V族化合物半導体の第 3半導体領域を結 晶成長する工程と、
を備えている製造方法。
2 6 . 半導体装置を製造する方法であって、
n型の不純物を含む III-V族化合物半導体の半導体層の上面の一部に結 晶成長抑制膜をパターニングし、 その結晶成長抑制膜で被覆されていない 半導体層の上面から半導体層をエッチングし、 その半導体層の上部に複数 個の溝を形成する工程と、
その溝内の露出面に不純物拡散抑制膜を形成することによって、 その溝 の底面に底面不純物拡散抑制膜を形成し、 その溝の側面に側面不純物拡散 抑制 を形成する工程と、 .
前記半導体層の上面に形成されている結晶成長抑制膜の上面からは結晶 成長させずに、 前記溝の底面に形成されている底面不純物拡散抑制膜の上 面から p型の不純物を含む第 1半導体領域を結晶成長させるェ-程と、 前記半導体層の上面に形成されている結晶成長抑制膜の上面を除外し、 第 1半導体領域の上面にのみ不純物拡散抑制膜を形成することによって上 面不純物拡散抑制膜を形 する工程と、
前記半導体層の上面に形成されている結晶成長抑制膜を除去する工程と、 上面不純物拡散抑制膜及び前記半導体層の上面から III-V族化合物半導 体の第 2半導体領域を結晶成長する工程と、
その第 2半導体領域の上面から第 2半導体領域のバンドギヤップよりも 広いバンドギャップを有する III-V族化合物半導体の第 3半導体領域を結 晶成長する工程と、
を備えている製造方法。
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