JP2012178406A - Iii族窒化物半導体層を含む半導体装置 - Google Patents
Iii族窒化物半導体層を含む半導体装置 Download PDFInfo
- Publication number
- JP2012178406A JP2012178406A JP2011039676A JP2011039676A JP2012178406A JP 2012178406 A JP2012178406 A JP 2012178406A JP 2011039676 A JP2011039676 A JP 2011039676A JP 2011039676 A JP2011039676 A JP 2011039676A JP 2012178406 A JP2012178406 A JP 2012178406A
- Authority
- JP
- Japan
- Prior art keywords
- iii nitride
- nitride semiconductor
- hole
- layer
- group iii
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
【課題】III族窒化物半導体層に形成されている貫通孔内でIII族窒化物半導体を結晶成長させる場合、貫通孔内で結晶成長するIII族窒化物半導体の不純物濃度が高くなってしまう。このために半導体装置のオフ時に貫通孔内で結晶成長したIII族窒化物半導体を空乏化して耐圧を確保することができないといった問題が生じている。
【解決手段】貫通孔の側壁をIII族窒化物半導体の結晶成長基層とならない材料で形成したバリア層で覆っておき、バリア層で側壁が覆われている貫通孔の内部で結晶成長させてIII族窒化物半導体領域を作る。貫通孔の内部で結晶成長するIII族窒化物半導体の不純物濃度が濃くなることを防止できる
【選択図】 図1
【解決手段】貫通孔の側壁をIII族窒化物半導体の結晶成長基層とならない材料で形成したバリア層で覆っておき、バリア層で側壁が覆われている貫通孔の内部で結晶成長させてIII族窒化物半導体領域を作る。貫通孔の内部で結晶成長するIII族窒化物半導体の不純物濃度が濃くなることを防止できる
【選択図】 図1
Description
本発明は、III族窒化物半導体層を含む半導体装置に関する。特に、III族窒化物半導体層に貫通孔が形成されており、その貫通孔内でIII族窒化物半導体が結晶成長している半導体装置に関する。
GaN等のIII族窒化物半導体は、高耐圧で低損失なパワ−半導体装置を実現する有望な材料であると期待されている。特許文献1に示すように、III族窒化物半導体層に貫通孔を形成し、その貫通孔内でIII族窒化物半導体を結晶成長させて製造した半導体装置が提案されている。特許文献1の技術では、貫通孔を充填しているIII族窒化物半導体が電流経路となる。
III族窒化物半導体の上に積層されているIII族窒化物半導体層に形成されている貫通孔内でIII族窒化物半導体を結晶成長させる場合、貫通孔内で結晶成長するIII族窒化物半導体の不純物濃度が高くなってしまう。このために、例えば、半導体装置のオフ時に貫通孔内で結晶成長したIII族窒化物半導体を空乏化して耐圧を確保することができないといった問題が生じている。あるいは、半導体装置のオフ時に貫通孔内で結晶成長したIII族窒化物半導体をリーク電流が流れるといった問題が生じている。
III族窒化物半導体の場合、不純物を注入することで導電型を調整することが難しい。例えば、p型のIII族窒化物半導体層の局所的な範囲にn型の不純物を注入することによってp型のIII族窒化物半導体層を貫通するn型の領域を形成することが難しい。あるいはn型のIII族窒化物半導体層の局所的な範囲にp型の不純物を注入することによってn型のIII族窒化物半導体層を貫通するp型の領域を形成することも難しい。あるいは、不純物濃度が薄いIII族窒化物半導体層の局所的な範囲に同一導電型の不純物を注入して不純物濃度の分布を形成することも難しい。
そのために、III族窒化物半導体層を局所的にエッチングして貫通孔を形成し、その貫通孔内でIII族窒化物半導体を結晶成長させることによって貫通孔を充填するIII族窒化物半導体を形成する技術が多用される。
通常は、III族窒化物半導体層をエッチングして形成した貫通孔の底面には、III族窒化物半導体のc面が露出している。貫通孔の側面には、III族窒化物半導体のc面以外の面(a面またはm面)が露出している。III族窒化物半導体の場合、c面からの結晶成長速度が遅いのに対し、c面以外の面からの結晶成長速度は速い。貫通孔内にIII族窒化物半導体を結晶成長する場合、貫通孔の底面と側面の双方から結晶成長する。側面からの結晶成長速度が底面からの結晶成長速度よりも速いことから、貫通孔内に結晶成長するIII族窒化物半導体の多くは貫通孔の側面から成長する。図9は、III族窒化物半導体層に形成されている貫通孔内でIII族窒化物半導体が再成長した部分の断面写真を示している。図9では、貫通孔が形成されているIII族窒化物半導体層と、その下方にあるIII族窒化物半導体が連続しており、貫通孔の側面と底面がともにIII族窒化物半導体で形成されている。貫通孔によって溝形状が提供されている。貫通孔(この場合は溝)内で再成長したIII族窒化物半導体は、溝の側面から再成長した部分と、溝の底面から再成長した部分と、溝以外のIII族窒化物半導体層の上面から再成長した部分と、溝の側面から再成長した部分の上面に再成長した部分で構成されており、溝の中に断面三角形の形状を提供する。得られた形状を提供する再成長速度を計算すると、側面(c面以外)からの再成長速度が、底面ないし上面(c面)からの再成長速度よりも速いことが確認できる。
III族窒化物半導体は、c面から結晶成長する場合には不純物を取り込みにくいのに対し、c面以外の面(a面またはm面)から結晶成長する場合には不純物を取り込みやすい。c面からの結晶成長する場合には不純物濃度が1E14/cm3となる結晶成長条件と同じ結晶成長条件を用いても、m面から結晶成長させると、不純物濃度が5E17/cm3となってしまうことが確認されている。この結果、貫通孔内で結晶成長して貫通孔を充填する手法によると、貫通孔内再成長したIII族窒化物半導体の不純物濃度が濃くなってしまう。貫通孔を充填しているIII族窒化物半導体の不純物濃度が濃いことから、半導体装置のオフ時に空乏化せず、それによって耐圧が低下するといった問題を引き起こしている。あるいは半導体装置のオフ時にリークが流れてしまうといった問題を引き起こしている。
本発明は、III族窒化物半導体の貫通孔内でIII族窒化物半導体を結晶成長させると不純物濃度が濃くなってしまうという問題を解決する。すなわち、III族窒化物半導体の貫通孔内に不純物濃度が薄いIII族窒化物半導体を結晶成長させることができる技術を提供する。
本発明は、III族窒化物半導体の貫通孔内でIII族窒化物半導体を結晶成長させると不純物濃度が濃くなってしまうという問題を解決する。すなわち、III族窒化物半導体の貫通孔内に不純物濃度が薄いIII族窒化物半導体を結晶成長させることができる技術を提供する。
本発明で創作された半導体装置は、III族窒化物半導体の下層と、その下層の上面に積層されているとともに貫通孔が形成されているIII族窒化物半導体層と、その貫通孔の側壁を覆っているバリア層と、そのバリア層で側壁が覆われている貫通孔を充填しているIII族窒化物半導体領域を備えている。本発明で創作された半導体装置では、III族窒化物半導体の結晶成長基層とならない材料でバリア層が形成されている。すなわち、バリア層からIII族窒化物半導体が結晶成長しない材料でバリア層が形成されている。貫通孔が形成されているIII族窒化物半導体層は、図9に示したように、III族窒化物半導体の下層に連続していてもよい。この場合の貫通孔は、III族窒化物半導体の深さの一部を貫通する貫通孔であり、底面が閉じられている貫通孔であると理解する。
上記によると、貫通孔内に結晶成長するIII族窒化物半導体は、貫通孔の底面から成長する。すなわち、III族窒化物半導体のc面から結晶成長したIII族窒化物半導体が貫通孔を充填する。III族窒化物半導体のc面から結晶成長したIII族窒化物半導体は、不純物濃度を薄くすることができる。本構造によると、不純物濃度が薄いIII族窒化物半導体で貫通孔を充填することができる。
本明細書に開示されている技術によると、不純物濃度が薄いIII族窒化物半導体で貫通孔を充填することができる。半導体装置のオフ時に空乏化する程度に薄い不純物濃度を持つIII族窒化物半導体で貫通孔を充填するといったことが可能となる。III族窒化物半導体で実現可能な不純物濃度の分布パターンが多様化される。
(特長1)
(1)本発明は、p型のIII族窒化物半導体層に形成されている貫通孔に低濃度のn型のIII族窒化物半導体を充填するのに有効であるが、それに限られず、
(2)p型のIII族窒化物半導体層に形成されている貫通孔に低濃度のp型のIII族窒化物半導体またはi型のIII族窒化物半導体を充填する場合、
(3)n型のIII族窒化物半導体層に形成されている貫通孔に、低濃度のn型のIII族窒化物半導体、低濃度のp型のIII族窒化物半導体またはi型のIII族窒化物半導体を充填する場合にも有用である。
(特長2)下記の順で製造する:
(1)n型のIII族窒化物半導体層の表面にp型のIII族窒化物半導体層を結晶成長する。
(2)貫通孔となる範囲のp型のIII族窒化物半導体層をエッチングしてp型のIII族窒化物半導体層を貫通する孔を形成する。
(3)SiO2膜をCVD方法で形成する。
(4)SiO2膜を異方性エッチングする。p型のIII族窒化物半導体層の表面に形成されたSiO2膜は除去され、貫通孔の側壁に形成されたSiO2膜は残存する。III族窒化物半導体は、SiO2膜の上には結晶成長しない。これによって、貫通孔の側壁にIII族窒化物半導体の結晶成長基層とならないバリア層が形成させる。
(5)貫通孔の内部にn型のIII族窒化物半導体を結晶成長する。貫通孔の内部で結晶成長するn型のIII族窒化物半導体は、c面から結晶成長するので、不純物濃度を下げることができる。
(特長3)p型のGaN層の貫通孔の底面に露出しているn型のGaN層の不純物濃度と、貫通孔内で成長したn型のGaNの不純物濃度と、p型のGaN層の上面に積層されているn型のGaN層の不純物濃度がほぼ等しい。
(1)本発明は、p型のIII族窒化物半導体層に形成されている貫通孔に低濃度のn型のIII族窒化物半導体を充填するのに有効であるが、それに限られず、
(2)p型のIII族窒化物半導体層に形成されている貫通孔に低濃度のp型のIII族窒化物半導体またはi型のIII族窒化物半導体を充填する場合、
(3)n型のIII族窒化物半導体層に形成されている貫通孔に、低濃度のn型のIII族窒化物半導体、低濃度のp型のIII族窒化物半導体またはi型のIII族窒化物半導体を充填する場合にも有用である。
(特長2)下記の順で製造する:
(1)n型のIII族窒化物半導体層の表面にp型のIII族窒化物半導体層を結晶成長する。
(2)貫通孔となる範囲のp型のIII族窒化物半導体層をエッチングしてp型のIII族窒化物半導体層を貫通する孔を形成する。
(3)SiO2膜をCVD方法で形成する。
(4)SiO2膜を異方性エッチングする。p型のIII族窒化物半導体層の表面に形成されたSiO2膜は除去され、貫通孔の側壁に形成されたSiO2膜は残存する。III族窒化物半導体は、SiO2膜の上には結晶成長しない。これによって、貫通孔の側壁にIII族窒化物半導体の結晶成長基層とならないバリア層が形成させる。
(5)貫通孔の内部にn型のIII族窒化物半導体を結晶成長する。貫通孔の内部で結晶成長するn型のIII族窒化物半導体は、c面から結晶成長するので、不純物濃度を下げることができる。
(特長3)p型のGaN層の貫通孔の底面に露出しているn型のGaN層の不純物濃度と、貫通孔内で成長したn型のGaNの不純物濃度と、p型のGaN層の上面に積層されているn型のGaN層の不純物濃度がほぼ等しい。
図1は実施例の半導体装置を示し、図2から図8は製造工程を示している。
図1に例示されている半導体装置の場合、下から、ドレイン電極2、n+−GaN層4、n−−GaN層6、p−GaN層8、n−−GaN層14、AlGaN層16、SiO2層18、ゲート電極20の順で積層されている。図示の12,22は、n+−GaN領域であり、10,24はソース電極である。
p−GaN層8の中央範囲には貫通孔8aが形成されている。貫通孔8aの側壁は、SiO2層26で覆われている。側壁がSiO2層26で覆われている貫通孔8aの内部にはn−GaN28が充填されている。SiO2層26からはGaNが結晶成長しない。貫通孔8aの内部を充填しているn−GaN28は、貫通孔8aの底面に露出しているn−−GaN層6の上面から結晶成長している。貫通孔8aの内部を充填しているn−GaN28の不純物濃度は薄く、半導体装置をオフしたときに、n−GaN28は空乏化する。このために、SiO2層18等の過大な電圧がかかって半導体装置が破壊されるといったことを防止できる。また半導体装置をオフしたときに、リーク電流がn−GaN28を流れることを防止できる。
図1に例示されている半導体装置の場合、下から、ドレイン電極2、n+−GaN層4、n−−GaN層6、p−GaN層8、n−−GaN層14、AlGaN層16、SiO2層18、ゲート電極20の順で積層されている。図示の12,22は、n+−GaN領域であり、10,24はソース電極である。
p−GaN層8の中央範囲には貫通孔8aが形成されている。貫通孔8aの側壁は、SiO2層26で覆われている。側壁がSiO2層26で覆われている貫通孔8aの内部にはn−GaN28が充填されている。SiO2層26からはGaNが結晶成長しない。貫通孔8aの内部を充填しているn−GaN28は、貫通孔8aの底面に露出しているn−−GaN層6の上面から結晶成長している。貫通孔8aの内部を充填しているn−GaN28の不純物濃度は薄く、半導体装置をオフしたときに、n−GaN28は空乏化する。このために、SiO2層18等の過大な電圧がかかって半導体装置が破壊されるといったことを防止できる。また半導体装置をオフしたときに、リーク電流がn−GaN28を流れることを防止できる。
ソース電極10は、n+−GaN領域12を介して、n−−GaN層14とAlGaN層16の右端に接している。ソース電極10は、p−GaN層8にも接続されている。同様に、ソース電極24は、n+−GaN領域22を介して、n−−GaN層14とAlGaN層16の左端に接しており、p−GaN層8にも接続されている。
ゲ−ト電極20は、ソ−ス電極10と貫通孔8aの間の範囲と、ソ−ス電極24と貫通孔8aの間の範囲を含む範囲に対向している。
ゲ−ト電極20は、ソ−ス電極10と貫通孔8aの間の範囲と、ソ−ス電極24と貫通孔8aの間の範囲を含む範囲に対向している。
n−−GaN層14の上部に、それよりもエネルギバンド幅が広いAlGaN層16が形成されていることから、両者の界面に2次元電子ガスが現れる。図1の半導体装置は、ノ−マリオン型であり、ゲ−ト電極20に電圧をかけなければ、n−−GaN層14とAlGaN層16の界面に存在している電子が、p−GaN層8の貫通孔8aを介して、n−GaN層28とn−−GaN層6とn+−GaN層4に流れ、ドレイン電極2に流れる。ゲ−ト電極20に電圧をかけなければ、ソ−ス電極10,24とドレイン電極2の間で電流が流れる。
ゲ−ト電極20はソ−ス電極10と貫通孔8cの間の範囲に対向していることから、ゲ−ト電極20に負の電圧をかければ、その範囲における電子が消失する。ソ−ス電極10から貫通孔8aに向けて電子が流れなくなる。同様に、ゲ−ト電極20はソ−ス電極24と貫通孔8cの間の範囲に対向していることから、ゲ−ト電極20に負の電圧をかければ、その範囲における電子が消失する。ソ−ス電極24から貫通孔8aに向けて電子が流れなくなる。ゲ−ト電極20に負の電圧をかければ、ソース電極10,24とドレイン電極2の間で電流が流れなくなる。
p−GaN層8は電流を流さない領域として機能する。貫通孔8a以外の部分では、電流が流れない。p−GaN層8は、n−GaN領域28を通過しないでソース電極10,24とドレイン電極2の間で電流が流れることを防止する。ゲ−ト電極20の電位によって、ソ−ス電極10と貫通孔8cの間の電子雲ならびにソ−ス電極24と貫通孔8cの間の電子雲を消失させるのかさせないのかによって、ソース電極10,24とドレイン電極2の導通がオン・オフされる。
半導体装置のオフ時にn−GaN層28が空乏化すると、ゲート絶縁膜であるSiO2層18にかかる電界強度が低下する。n−GaN層28が空乏化すると、半導体装置のオフ時の耐圧が向上する。n−GaN層28の不純物濃度が1〜2E16/cm3のオーダであれば、n−GaN層28が空乏化する。また、n−GaN層28の不純物濃度が1〜2E16/cm3のオーダであれば、半導体装置をオフしたときに、n−GaN領域28にリーク電流が流れることもない。
仮にバリア層26を設けなければ、貫通孔8a内で結晶成長するn−GaN28の不純物濃度は濃くなってしまう。n−−GaN層6の不純物濃度が1E14/cm3となる結晶成長条件と同じ条件で結晶成長させても、バリア層26がなければ、貫通孔8a内で結晶成長するn−GaN28の不純物濃度は5E17/cm3程度となってしまう。これではn−GaN層28が空乏化しない。半導体装置のオフ時においてpn接合界面に強い電界強度がかかり、降伏電流が流れてしまう現象が生じえる。条件によってはpn接合界面にトンネル電流が流れてしまうこともある。さらには、ゲート絶縁膜であるSiO2層18に過大な電界強度が作用してしまうこともある。
本実施例では、バリア層26を利用することから、貫通孔8aを充填しているn−GaN28の不純物濃度が1〜2E16/cm3のオーダに抑えられている。半導体装置のオフ時には、n−GaN層28が空乏化する。貫通孔8aの側壁に強い電界強度がかかり、降伏電流が流れてしまうことがない。ゲート絶縁膜であるSiO2層18に過大な電界強度が作用してしまうこともない。
図2から図8は、製造工程を示している。
図2は、n+−GaN層4の上にn−−GaN層6を結晶成長させ、n−−GaN層6の上にp−GaN層8を結晶成長させた状態を示している。
図3は、p−GaN層8を選択的にエッチングして貫通孔8bを形成した状態を示している
図4は、CVD法で、SiO2膜26を形成した状態を示している。
図5は、基板の垂直方向から異方性エッチングして、SiO2膜26を除去した状態を示している。n−−GaN層6とp−GaN層8の上面上に形成されたSiO2膜26の基板の垂直方向の厚みは薄いことから、n−−GaN層6とp−GaN層8の上面上に形成されたSiO2膜26は除去される。これに対し、貫通孔8bの側壁に形成されたSiO2膜26の基板の垂直方向の厚みは厚いことから、貫通孔8bの側壁に形成されたSiO2膜26は除去されない。
図6は、n−−GaN層14とn−GaN28を結晶成長している途中の段階を示す。n−GaN28はSiO2膜26からは成長しない。n−GaN28は、貫通孔8aの底面に露出しているn−−GaN層6の上面(c面)からのみ結晶成長する。貫通孔8aの内部を充填しているn−GaN28の不純物濃度は薄く、n−−GaN層6とn−−GaN層14と同様の不純物濃度、すなわち、1〜2E16/cm3に抑えられている。
図7は、n−−GaN層14とn−GaN28を結晶成長していた段階を示している。
図8は、n−−GaN層14とn−GaN28の表面を平坦化した段階を示している。上記したように、n−−GaN層6とn−GaN領域28とn−−GaN層14は、同じ不純物濃度であり、完成後には境界が存在しない。n−−GaN層6とn−GaN領域28とn−−GaN層14は、製造プロセスによる区分に過ぎない。図8の段階の後、さらに加工を続けると図1の装置が完成する。
図2は、n+−GaN層4の上にn−−GaN層6を結晶成長させ、n−−GaN層6の上にp−GaN層8を結晶成長させた状態を示している。
図3は、p−GaN層8を選択的にエッチングして貫通孔8bを形成した状態を示している
図4は、CVD法で、SiO2膜26を形成した状態を示している。
図5は、基板の垂直方向から異方性エッチングして、SiO2膜26を除去した状態を示している。n−−GaN層6とp−GaN層8の上面上に形成されたSiO2膜26の基板の垂直方向の厚みは薄いことから、n−−GaN層6とp−GaN層8の上面上に形成されたSiO2膜26は除去される。これに対し、貫通孔8bの側壁に形成されたSiO2膜26の基板の垂直方向の厚みは厚いことから、貫通孔8bの側壁に形成されたSiO2膜26は除去されない。
図6は、n−−GaN層14とn−GaN28を結晶成長している途中の段階を示す。n−GaN28はSiO2膜26からは成長しない。n−GaN28は、貫通孔8aの底面に露出しているn−−GaN層6の上面(c面)からのみ結晶成長する。貫通孔8aの内部を充填しているn−GaN28の不純物濃度は薄く、n−−GaN層6とn−−GaN層14と同様の不純物濃度、すなわち、1〜2E16/cm3に抑えられている。
図7は、n−−GaN層14とn−GaN28を結晶成長していた段階を示している。
図8は、n−−GaN層14とn−GaN28の表面を平坦化した段階を示している。上記したように、n−−GaN層6とn−GaN領域28とn−−GaN層14は、同じ不純物濃度であり、完成後には境界が存在しない。n−−GaN層6とn−GaN領域28とn−−GaN層14は、製造プロセスによる区分に過ぎない。図8の段階の後、さらに加工を続けると図1の装置が完成する。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時の請求項に記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数の目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
また下記に記載する特許請求の範囲の技術的範囲は、実施例に限定されない。実施例はあくまで実施例を例示するものである。
また下記に記載する特許請求の範囲の技術的範囲は、実施例に限定されない。実施例はあくまで実施例を例示するものである。
例えば、上記の実施例では、GaNを結晶成長させる場合を説明した。しかしながら、c満以外から結晶成長すると不純物濃度が濃くなってしまう問題はGaNの場合に限られない。III族窒化物半導体に一般的に認められる性質である。本発明は、III族窒化物半導体層に一般的に有用である。
また、上記の実施例では、SiO2膜の面上にIII族窒化物半導体が結晶成長しないことからIII族窒化物半導体の結晶成長基層とならないSiO2膜でバリア層を形成している。III族窒化物半導体の結晶成長基層とならない材料はSiO2膜に限定されない。III族窒化物半導体の結晶成長基層とならない他の材料を利用してバリア層を形成することもできる。上記の実施例では、下層であるn−−GaN層6と、その上に積層されているp−GaN層8の導電型が相違している。しかしながら、貫通孔が形成されている層8と、その下方にある層6は、同一層であってもよい。すなわち、ここでいう貫通孔は、全深さを貫通するものに制限されず、一部深さを貫通するものをも含む。
また、上記の実施例では、SiO2膜の面上にIII族窒化物半導体が結晶成長しないことからIII族窒化物半導体の結晶成長基層とならないSiO2膜でバリア層を形成している。III族窒化物半導体の結晶成長基層とならない材料はSiO2膜に限定されない。III族窒化物半導体の結晶成長基層とならない他の材料を利用してバリア層を形成することもできる。上記の実施例では、下層であるn−−GaN層6と、その上に積層されているp−GaN層8の導電型が相違している。しかしながら、貫通孔が形成されている層8と、その下方にある層6は、同一層であってもよい。すなわち、ここでいう貫通孔は、全深さを貫通するものに制限されず、一部深さを貫通するものをも含む。
2:ドレイン電極
4:n+−GaN層
6:n−−GaN層
8:p−GaN層
8a:貫通孔
10:ソース電極
12:n+−GaN領域
14:n−−GaN層
16:AlGaN層
18:SiO2層
20:ゲート電極
22:n+−GaN領域
24:ソース電極
26:バリア層
28:n−GaN領域
4:n+−GaN層
6:n−−GaN層
8:p−GaN層
8a:貫通孔
10:ソース電極
12:n+−GaN領域
14:n−−GaN層
16:AlGaN層
18:SiO2層
20:ゲート電極
22:n+−GaN領域
24:ソース電極
26:バリア層
28:n−GaN領域
Claims (1)
- III族窒化物半導体の下層と、
その下層に積層されているとともに、貫通孔が形成されているIII族窒化物半導体層と、
その貫通孔の側壁を覆っているバリア層と、
そのバリア層で側壁が覆われている貫通孔を充填しているIII族窒化物半導体領域と、
を備えており、
III族窒化物半導体の結晶成長基層とならない材料でバリア層が形成されていることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011039676A JP2012178406A (ja) | 2011-02-25 | 2011-02-25 | Iii族窒化物半導体層を含む半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011039676A JP2012178406A (ja) | 2011-02-25 | 2011-02-25 | Iii族窒化物半導体層を含む半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2012178406A true JP2012178406A (ja) | 2012-09-13 |
Family
ID=46980085
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011039676A Pending JP2012178406A (ja) | 2011-02-25 | 2011-02-25 | Iii族窒化物半導体層を含む半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2012178406A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020047822A (ja) * | 2018-09-20 | 2020-03-26 | トヨタ自動車株式会社 | 窒化物半導体装置とその製造方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006193348A (ja) * | 2005-01-11 | 2006-07-27 | Sumitomo Electric Ind Ltd | Iii族窒化物半導体基板およびその製造方法 |
JP2007005764A (ja) * | 2005-05-27 | 2007-01-11 | Toyota Motor Corp | 半導体装置とその製造方法 |
JP2007115861A (ja) * | 2005-10-20 | 2007-05-10 | Toyota Motor Corp | へテロ接合トランジスタ |
JP2008010781A (ja) * | 2006-06-30 | 2008-01-17 | Toyota Motor Corp | Iii族窒化物半導体装置とその製造方法 |
-
2011
- 2011-02-25 JP JP2011039676A patent/JP2012178406A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006193348A (ja) * | 2005-01-11 | 2006-07-27 | Sumitomo Electric Ind Ltd | Iii族窒化物半導体基板およびその製造方法 |
JP2007005764A (ja) * | 2005-05-27 | 2007-01-11 | Toyota Motor Corp | 半導体装置とその製造方法 |
JP2007115861A (ja) * | 2005-10-20 | 2007-05-10 | Toyota Motor Corp | へテロ接合トランジスタ |
JP2008010781A (ja) * | 2006-06-30 | 2008-01-17 | Toyota Motor Corp | Iii族窒化物半導体装置とその製造方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020047822A (ja) * | 2018-09-20 | 2020-03-26 | トヨタ自動車株式会社 | 窒化物半導体装置とその製造方法 |
JP7139820B2 (ja) | 2018-09-20 | 2022-09-21 | 株式会社デンソー | 窒化物半導体装置とその製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5909531B2 (ja) | 窒化物系トランジスタおよびその製造方法 | |
JP5056658B2 (ja) | ガードリング構造,その形成方法および半導体デバイス | |
JP5271022B2 (ja) | 半導体装置 | |
JP2008053448A (ja) | Mis型電界効果トランジスタおよびその製造方法 | |
JP4993673B2 (ja) | Mis型電界効果トランジスタおよびその製造方法 | |
CN108447907A (zh) | 晶体管及其制备方法 | |
JP2014192167A (ja) | 半導体装置とその製造方法 | |
CN104347696A (zh) | 半导体装置以及其制造方法 | |
JP2008210936A (ja) | 窒化物半導体素子および窒化物半導体素子の製造方法 | |
JP5465295B2 (ja) | 化合物半導体装置、およびその製造方法 | |
JP2009212472A (ja) | 窒化物半導体素子 | |
US10971587B2 (en) | GaN lateral vertical JFET with regrown channel and dielectric gate | |
JP2014056998A (ja) | InAlN層とGaN層を含む積層型窒化物半導体装置 | |
JP5687520B2 (ja) | p型のIII族窒化物半導体層を含む半導体装置 | |
JP5270997B2 (ja) | Iii族窒化物系化合物半導体基板とその製造方法 | |
JP2012178406A (ja) | Iii族窒化物半導体層を含む半導体装置 | |
JP2009054659A (ja) | 窒化ガリウム半導体装置の製造方法 | |
CN115911108A (zh) | 一种半导体器件及其制造方法 | |
WO2020216250A1 (zh) | 一种增强型器件及其制备方法 | |
JP6444045B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP2017143230A (ja) | 半導体装置 | |
JP5204794B2 (ja) | 半導体装置とその製造方法 | |
JP5294336B2 (ja) | Pn接合ダイオードおよびその製造方法 | |
JP7327283B2 (ja) | 半導体装置 | |
JP5465294B2 (ja) | 半導体エピタキシャル基板、およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130516 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140520 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140522 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20140930 |