TW202141644A - 化合物半導體裝置及化合物半導體裝置之製造方法 - Google Patents

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岩男昭人
本山理一
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日商索尼半導體解決方案公司
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Abstract

本發明提供一種可抑制元件特性劣化之化合物半導體裝置及化合物半導體裝置之製造方法。化合物半導體裝置具備：積層體，其由化合物半導體構成，包含供第1導電型之載子移行之通道層；閘極電極，其設置於積層體之上表面側；源極電極，其設置於積層體之上表面側；及汲極電極，其設置於積層體之上表面側。積層體具有：第2導電型之第1低電阻層，其設置於與閘極電極對向之位置，且與閘極電極相接；第1電場緩和層，其自第1低電阻層朝源極電極及汲極電極之一者之側延伸設置，緩和朝第1低電阻層之電場集中；及第1非晶層，其覆蓋第1電場緩和層之側面、且為與源極電極及汲極電極之一者相向之第1側面。

Description

化合物半導體裝置及化合物半導體裝置之製造方法
本揭示係關於一種化合物半導體裝置及化合物半導體裝置之製造方法。
近年來，推進由化合物半導體構成之具有通道層之場效電晶體(Field Effect Transistor，FET)之開發。例如，進行將HEMT(High Electron Mobility Transistor，高電子遷移率晶體電晶體)應用於開關元件。又，已知悉下述之構造，即：於N型通道層與閘極電極之間設置第1P型擴散層，且於第1P型擴散層之外側連續地設置P型雜質之濃度低於第1P型擴散層之第2P型擴散層，藉此緩和朝第1P型擴散層之電場集中(例如，參照專利文獻1)。期待將該構造應用於功率元件。 [先前技術文獻] [專利文獻]
[專利文獻1] 日本專利第6369605號公報
[發明所欲解決之課題]
於HEMT之製造過程中，在對第2P型擴散層實施乾式蝕刻處理時，於乾式蝕刻裝置內產生之具有動能之氫離子，被注入至第2P型擴散層之露出之側面。若於第2P型擴散層注入有氫，則所注入之氫與第2P型擴散層所含之受體(例如，碳等)結合而將受體去活化，而有可能使第2P型擴散層之受體濃度變動。若第2P型擴散層之受體濃度變動，則包含第2P型擴散層之電場緩和構造不按設計發揮功能，而存在電場集中於第1P型擴散層(以下，亦稱為第1低電阻層)而HEMT之耐壓下降等的元件特性劣化之可能性。
本揭示係鑒於如此之情況而完成者，其目的在於提供一種可抑制元件特性之劣化之化合物半導體裝置及化合物半導體裝置之製造方法。 [解決課題之技術手段]
本揭示之一態樣之化合物半導體裝置具備：積層體，其由化合物半導體構成，包含供第1導電型之載子移行之通道層；閘極電極，其設置於前述積層體之上表面側；源極電極，其設置於前述積層體之上表面側；及汲極電極，其設置於前述積層體之上表面側。前述積層體具有：第2導電型之第1低電阻層，其設置於與前述閘極電極對向之位置，且與前述閘極電極相接；第1電場緩和層，其自前述第1低電阻層朝前述源極電極及前述汲極電極之一者之側延伸設置，緩和朝前述第1低電阻層之電場集中；及第1非晶層，其覆蓋前述第1電場緩和層之側面、且為與前述源極電極及前述汲極電極之一者相向之第1側面。
藉此，在形成用於配置源極電極及汲極電極之一者之開口部(例如，汲極開口部)時，即便在因製程原因而產生有氫離子之情形下，第1非晶層亦可防止因製程原因而產生之、具有動能之氫離子等自第1電場緩和層之第1側面朝第1電場緩和層之內部注入。第1非晶層可抑制第1電場緩和層所含之雜質(例如，碳等)被上述之氫離子等去活化。藉此，化合物半導體裝置可將第1電場緩和層所含之雜質之活性化率穩定化，而可高可靠性地緩和朝第1低電阻層之電場集中。藉此，化合物半導體裝置可抑制元件特性之劣化(例如，因朝第1低電阻層之電場集中所致之耐壓下降)。
本揭示之一態樣之化合物半導體裝置之製造方法具備：形成積層體之步驟，該積層體由化合物半導體構成，包含供第1導電型之載子移行之通道層；於前述積層體之上表面側形成閘極電極之步驟；於前述積層體之上表面側形成源極電極之步驟；及於前述積層體之上表面側形成汲極電極之步驟。前述形成積層體之步驟包含：形成第2導電型之第1低電阻層之步驟，該第2導電型之第1低電阻層配置於與前述閘極電極對向之位置，且與前述閘極電極相接；形成第1電場緩和層之步驟，該第1電場緩和層自前述第1低電阻層朝前述源極電極及前述汲極電極之一者之側延伸設置，緩和朝前述第1低電阻層之電場集中；及以覆蓋前述第1電場緩和層之側面、且為與前述源極電極及前述汲極電極之一者相向之第1側面之方式形成第1非晶層之步驟。於形成前述第1非晶層之步驟中，藉由將雜質局部地離子注入至前述第1電場緩和層將其非晶化，而形成前述第1非晶層。
藉此，可製造第1電場緩和層所含之雜質之活性化率穩定、而抑制元件特性之劣化之化合物半導體裝置。
以下，參照圖式對於本揭示之實施形態進行說明。於以下之說明中所參照之圖式之記載中，對於同一或類似之部分標註同一或類似之符號。惟，圖式係示意性之圖式，應注意厚度與平面尺寸之關係、各層之厚度之比率等與現實不同。因此，具體性之厚度或尺寸應參酌以下之說明而判斷。又，當然，在圖式相互間亦含有彼此之尺寸之關係或比率不同之部分
以下之說明中之上下等之方向之定義僅為便於說明之定義，而非限定本揭示之技術性思想者。例如，當然，若將對象旋轉90ﾟ進行觀察，則將上下轉換為左右進行解讀，若旋轉180ﾟ進行觀察，則將上下予以反轉進行解讀。
於以下之說明中，對於第1導電型為N型、第2導電型為P型之情形例示性地進行說明。然而，亦可將導電型選擇為相反之關係，而將第1導電型設為P型，將第2導電型設為N型。
＜實施形態1＞ (化合物半導體裝置之構成例) 圖1係顯示本揭示之實施形態1之化合物半導體裝置1之構成例之平面圖。圖2及圖3係顯示本揭示之實施形態1之化合物半導體裝置1之構成例之剖視圖。圖2顯示將圖1所示之平面圖以X1-X’1線切斷而成之剖面。圖3放大地顯示圖2之以虛線包圍之區域。再者，於圖1中，為了避免圖式之複雜化，而分別省略圖2所示之第1層間絕緣膜15、第2層間絕緣膜20及第3層間絕緣膜24之圖示。
如圖1至圖3所示般，化合物半導體裝置1具備：由化合物半導體構成之積層體、以及設置於積層體之上表面側之源極電極14、閘極電極17及汲極電極18。積層體包含供N型(本揭示之「第1導電型」之一例)之載子即電子移行之通道層7。化合物半導體裝置1係於閘極電極17與通道層7之間具備障壁層(例如，後述之上部障壁層BL2)、且於障壁層內設置有P型(本揭示之「第2導電型」之一例)之閘極擴散層16(本揭示之「第1低電阻層」之一例)之HEMT。
圖1顯示化合物半導體裝置1具備多閘極電晶體之情形。於本說明書中，所謂多閘極電晶體意指具有複數個閘極電極之電晶體。例如，多閘極電晶體分別具有複數個源極電極14、閘極電極17及汲極電極18，於一方向(例如，圖1之左右方向)上，以複數個電晶體交替地共有源極電極14及汲極電極18之方式排列而配置。亦即，於1個源極電極14之兩側配置有一對閘極電極17，且於1個汲極電極18之兩側配置有一對閘極電極17。將在一方向上排列之源極電極14、閘極電極17、汲極電極18、閘極電極17設為一組電極群，並將該電極群於一方向上重複配置。
如圖2及圖3所示般，積層體具備：基板2、設置於基板2上之緩衝層3、設置於緩衝層3上之下部障壁層BL1、設置於下部障壁層BL1上之通道層7、設置於通道層7上之上部障壁層BL2、設置於上部障壁層BL2上之P型之低電阻層11(本揭示之「第2低電阻層」之一例)、及設置於P型之低電阻層11上之Cap層12(本揭示之「高電阻層」之一例)。於本說明書中，亦將P型之低電阻層11稱為P-Wing層。
下部障壁層BL1具有：設置於緩衝層3上之高電阻層4、設置於高電阻層4上之載子供給層5、及設置於載子供給層5上之高電阻層6。上部障壁層BL2具備：設置於通道層7上之高電阻層8、設置於高電阻層8上之載子供給層9、及設置於載子供給層9上之高電阻層10。
於高電阻層10、P型之低電阻層(P-Wing層)11及Cap層12，設置有與閘極電極17相接之P型之閘極擴散層16(本揭示之「第1低電阻層」之一例)。P型之閘極擴散層16與P-Wing層11相比，P型之雜質濃度高而電阻低。
又，於高電阻層10設置有歐姆金屬層13。歐姆金屬層13設置於閘極擴散層16之兩側、且遠離閘極擴散層16之位置。於位於閘極擴散層16之兩側中之一側之歐姆金屬層13連接有汲極電極18，於位於另一側之歐姆金屬層13連接有源極電極14。
P-Wing層11與Cap層12中之、位於閘極擴散層16與汲極電極18之間之部位，作為第1電場緩和層ER1發揮功能。第1電場緩和層ER1與閘極擴散層16相接。第1電場緩和層ER1自閘極擴散層16朝汲極電極18側延伸設置。又， P-Wing層11與Cap層12中之、位於閘極擴散層16與源極電極14之間之部位，作為第2電場緩和層ER2發揮功能。第2電場緩和層ER2與閘極擴散層16相接。第2電場緩和層ER2自閘極擴散層16朝源極電極14側延伸設置。
化合物半導體裝置1更具備第1非晶層AM1，其設置於第1電場緩和層ER1與汲極電極18之間，覆蓋第1電場緩和層ER1之側面。第1非晶層AM1例如包括：下層111(本揭示之「第1層」之一例)，其包含與P-Wing層11相同之材料；及上層121(本揭示之「第2層」之一例)，其設置於下層111上，包含與Cap層12相同之材料。下層111係藉由在P-Wing層11離子注入雜質、經非晶化而形成之層。上層121係藉由在Cap層12離子注入雜質、經非晶化而形成之層。藉由第1非晶層AM1，將第1電場緩和層ER1與汲極電極18之間分離。
又，化合物半導體裝置1更具備第2非晶層AM2，其設置於第2電場緩和層ER2與源極電極14之間，覆蓋第2電場緩和層ER2之側面。例如，與第1非晶層AM1同樣地，第2非晶層AM2亦包括下層111、及設置於下層111上之上層121。藉由第2非晶層AM2，將第2電場緩和層ER2與源極電極14之間分離。
化合物半導體裝置1更具備：設置於積層體上之第1層間絕緣膜15、設置於第1層間絕緣膜15上之第2層間絕緣膜20、及設置於第2層間絕緣膜20之閘極配線GL。於第1層間絕緣膜15及第2層間絕緣膜20，設置有供配置閘極電極17之閘極開口部。閘極配線GL與配置於閘極開口部之閘極電極17連接。
化合物半導體裝置1更具備：設置於第2層間絕緣膜20上之第3層間絕緣膜24、設置於第3層間絕緣膜24上之汲極配線DL、及設置於第3層間絕緣膜24上之源極配線SL。於第1層間絕緣膜15、與第2層間絕緣膜20及第3層間絕緣膜24，設置有供配置汲極電極18之汲極開口部、及供配置源極電極14之源極開口部。汲極配線DL與配置於汲極開口部之汲極電極18連接。源極配線SL與配置於源極開口部之源極電極14連接。
再者，如圖3所示般，化合物半導體裝置1亦可具備第1餘白部MR1，其設置於汲極電極18與第1非晶層AM1之間，與第1非晶層AM1鄰接。又 ，化合物半導體裝置1亦可具備第2餘白部MR2，其設置於源極電極14與第2非晶層AM2之間，與第2非晶層AM2鄰接。第1餘白部MR1具有與第1電場緩和層ER1相同之構造。第2餘白部MR2具有與第2電場緩和層ER2相同之構造。例如，第1餘白部MR1與第2餘白部MR2各自具有低電阻層11、及設置於低電阻層11上之Cap層12。
藉由預先確保供設置第1餘白部MR1之空間，即便在形成汲極開口部時，於汲極開口部之形成位置或開口徑上產生稍許之不一致，亦可防止第1非晶層AM1被蝕刻。同樣地，藉由預先確保供設置第2餘白部MR2之空間，即便在形成源極開口部時源極開口部之形成位置或開口徑上產生稍許之不一致，亦可防止第2非晶層AM2被蝕刻。
(具體例) 接著，對於化合物半導體裝置1之各部之構成，舉出具體例而更詳細地進行說明。 (a) 基板 基板2係由半絕緣性之化合物半導體材料構成。例如，基板2係由III-V族化合物半導體材料構成。作為基板2，使用半絕緣性之單晶GaAs基板、或半絕緣性之InP基板。
(b) 緩衝層 緩衝層3例如由在基板2上磊晶成長而成之化合物半導體層構成。緩衝層3使用對於基板2及下部障壁層BL1予以良好地晶格匹配之化合物半導體而構成。例如，在基板2包含單晶GaAs基板之情形下，作為緩衝層3，使用不添加雜質之i-GaAs(i-表示不添加雜質，以下同樣)之磊晶成長層。
(c) 下部障壁層 下部障壁層BL1例如使用對於緩衝層3及上部之通道層7作良好地晶格匹配、且帶隙與構成通道層7之化合物半導體材料相比更寬廣之III-V族化合物半導體構成。例如，作為下部障壁層BL1，使用AlGaAs混晶之磊晶成長層。舉出一例，下部障壁層係由III族元素中之鋁(Al)之組成比為0.2之Al0.2Ga0.8As混晶構成。
下部障壁層BL1具有包含供給載子之雜質之載子供給層5。作為載子，例如使用電子。包含N型雜質作為供給電子之雜質之N型之載子供給層5配置於下部障壁層BL1之膜厚方向上之中間部分。作為N型雜質，使用矽(Si)。
於下部障壁層BL1中，於膜厚方向上夾著載子供給層5之區域，成為高電阻層4、6。高電阻層4、6未被添加雜質，或含有低濃度之N型雜質或者P型雜質。高電阻層4、6較佳的是雜質濃度為1×1017 個/cm3 以下，比電阻為1×10-2 Ωcm以上。
下部障壁層BL1之具體性之構成之一例係如下文所述般。下部障壁層BL1具備：高電阻層4、載子供給層5、及高電阻層6。於緩衝層3側以膜厚200 nm左右設置有不含有雜質之高電阻層4。於其上部，以膜厚4 nm左右積層有含有矽(Si)1.6×1012 個/cm2 左右之載子供給層5。進而，於其上部以膜厚2 nm左右積層有不含有雜質之高電阻層6。
(d)　通道層 通道層7作為電晶體之電流路徑發揮功能。該通道層7係供蓄積自下部障壁層BL1之載子供給層5、及後述之上部障壁層BL2之載子供給層9供給之載子之層。通道層7係由異質接合於下部障壁層BL1之化合物半導體構成，對下部障壁層bL1良好地晶格匹配。又，通道層7使用如下之化合物半導體而構成，即，與下部障壁層BL1之異質接合部處之載子移行側之能帶，與構成下部障壁層BL1之界面區域之化合物半導體材料之載子移行側之能帶相比，更接近通道層內真性費米能階者。下部障壁層BL1係由與通道層7之接合部處之載子移行側之能帶與通道層7相比更遠離通道層內真性費米能階之化合物半導體而構成。
換言之，通道層7使用如下之化合物半導體而構成，即，與下部障壁層BL1之異質接合部處之多數載子移行側之能帶，與構成下部障壁層BL1之界面區域之化合物半導體材料之多數載子移行側之能帶相比，更接近少數載子移行側之能帶者。通道層內真性費米能階，位於通道層7之傳導帶之最低能量(以下為傳導帶能量Ec)與價帶之最高能量(以下為價帶能量Ev)之中間。
在載子為電子之情形下，載子移行側之能帶係傳導帶(Conduction band)。因此，通道層7使用在與下部障壁層BL1之接合部處與構成下部障壁層BL1之化合物半導體材料相比，至少傳導帶能量Ec較低之III-V族化合物半導體材料而構成。該情形下，通道層7在與下部障壁層BL1之接合部處，傳導帶能量Ec對於下部障壁層BL1之差愈大愈佳。
另一方面，在載子為電洞之情形下，載子移行側之能帶係價帶(valence band)。因此，通道層7使用在與下部障壁層BL1之接合部處與構成下部障壁層BL1之化合物半導體材料相比，至少價帶能量Ev較高之化合物半導體材料而構成。該情形下，通道層7之與下部障壁層BL1之接合部處之下部障壁層BL1之間之價帶能量Ev之差愈大愈佳。再者，以下例示載子為電子之情形進行說明，但在載子為電洞之情形下，只要將雜質及能帶之說明設為相反導電型即可。
再者，一般而言，通道層7只要由對下部障壁層BL1良好地晶格匹配、且與構成下部障壁層BL1之化合物半導體材料相比帶隙更窄之III-V族化合物半導體材料構成即可。又，通道層7對於下部障壁層BL1帶隙之差愈大愈佳。
例如在下部障壁層BL1由Al0.2 Ga0.8 As混晶構成之情形下，通道層7由InGaAs混晶構成。該情形下，愈提高銦(In)之組成比可愈縮窄InGaAs混晶之帶隙，而可增大與包含AlGaAs混晶之下部障壁層BL1之傳導帶能量Ec之差。因此，構成通道層7之InGaAs混晶，可將III族元素中之銦(In)之組成比設為0.1以上。
通道層7可由III族元素中之銦(In)之組成比為0.2之In0.2Ga0.8As混晶構成。藉此，通道層7可確保對下部障壁層BL1之晶格匹配性，且獲得充分之傳導帶能量Ec之差。
通道層7可為不添加雜質之u-InGaAs混晶層。藉此，抑制通道層7中之載子之雜質散射，而實現高移動度下之載子移動。
通道層7可為以15 nm以下之膜厚形成之磊晶成長層。藉此，可將通道層7設為確保結晶性且在載子之移行性上優異之層。
(e) 上部障壁層 上部障壁層BL2對通道層7作良好地晶格匹配。該上部障壁層BL2使用如下之化合物半導體而構成，即，在與通道層7之接合部處，與構成通道層7之化合物半導體材料相比，載子移行側之能帶更遠離通道層內真性費米能階者。即，上部障壁層BL2使用使用如下之化合物半導體而構成，即，在與通道層7之接合部處，與構成通道層7之化合物半導體材料相比，多數載子移行側之能帶更遠離通道層內真性費米能階者。在載子為電子之情形下，上部障壁層BL2使用傳導帶能量Ec高於構成通道層7之化合物半導體材料之III-V族化合物半導體材料構成。上部障壁層BL2之跟與通道層7之接合部處之通道層7之間之傳導帶能量Ec之差愈大愈佳。
於通道層7由InGaAs混晶構成之情形下，上部障壁層BL2例如由較InGaAs混晶帶隙更寬之AlGaAs混晶構成。該情形下，藉由將鋁(Al)之組成比保持為較低，而可防止所謂之源極電阻增大。可在形成閘極擴散層16時抑制雜質之擴散速度而確保控制性。基於此種觀點，構成上部障壁層BL2之AlGaAs混晶可將III族元素中之鋁(Al)之組成比設為0.25以下。
上部障壁層BL2具有包含供給載子之雜質之載子供給層9。例如，包含矽(Si)作為供給電子之N型雜質之N型之載子供給層9，於上部障壁層BL2之膜厚方向上之中間部分配置以膜厚4 nm左右而配置。
於上部障壁層BL2中，在膜厚方向上夾著載子供給層9之區域，成為高電阻層8、10。高電阻層8、10未被添加雜質，或含有低濃度之雜質。在高電阻層8、10含有雜質之情形下，通道層7側之高電阻層8含有N型雜質或P型雜質。相對於此，與通道層7為相反側、亦即上部障壁層BL2之表面側之高電阻層10，含有N型雜質。高電阻層8、10較佳的是雜質濃度為1×1017 個/cm3 以下，比電阻為1×10-2 Ωcm以上。
於上部障壁層BL2之表面側，設置有閘極擴散層16與P-Wing層11。閘極擴散層16與P-Wing層11於上部障壁層BL2設置於與通道層7為相反側。閘極擴散層16於與膜厚方向正交之水平方向(例如，圖3之左右方向)上，設置於源極電極14與汲極電極18之間。P-Wing層11分別設置於閘極擴散層16與源極電極14之間、及閘極擴散層16與汲極電極18之間。
上部障壁層BL2之具體性之構成之一例係如下文所述般。上部障壁層BL2具備：高電阻層8、載子供給層9、及高電阻層10。於高電阻層10，設置有閘極擴散層16之下側部分、與歐姆金屬層13。
於通道層7側，以膜厚2 nm左右設置有不含有雜質之高電阻層8。於其上部，以膜厚4 nm左右積層有含有矽(Si)1.6×1012 個/cm2 左右之載子供給層9。進而，於其上部以膜厚100 nm左右積層有不含有雜質之高電阻層10。於高電阻層10之上部，依序積層有30 nm左右之膜厚之P-Wing層11、及Cap層12。而且，以自Cap層12之表面經由P-Wing層11到達高電阻層10之深度設置有閘極擴散層16。
再者，在通道層7由InGaAs混晶構成之情形下，上部障壁層BL2不限定於AIGaAs混晶，亦可由III-V族化合物半導體即In(AlGa)AsP混晶構成。藉此，可增大由InGaAs混晶構成之通道層7中之In之組成比，而可提高通道層7內之載子之移動度。
(e1) 閘極擴散層 閘極擴散層16於上部障壁層BL2，設置於較載子供給層9更靠表面側。閘極擴散層16相對於載子供給層9具有間隔地設置。閘極擴散層16含有與在通道層7中移行之載子為相反導電型之雜質，較周圍之高電阻層10形成為低電阻。在載子為電子之情形下，P型雜質擴散至閘極擴散層16。
閘極擴散層16之厚度(深度)與P型雜質濃度之値係由電晶體之臨限值電壓決定。藉由增加閘極擴散層16之厚度，或提高P型雜質之濃度，而臨限值電壓變高。又，藉由減薄閘極擴散層16之厚度，或降低P型雜質之濃度，而臨限值電壓變低。
於閘極擴散層16，可含有1×1018 個/cm3 以上之P型雜質，作為一例，含有1×1019 個/cm3 左右之P型雜質。再者，作為由In(AlGa)AsP混晶構成之上部障壁層BL2中之P型雜質，使用碳(C)、鋅(Zn)、鎂(Mg)。該等雜質根據閘極擴散層16之形成方法而適當選擇地使用。
(f) 電場緩和層 化合物半導體裝置1為了提高電晶體之耐壓，而具備第1電場緩和層ER1、及第2電場緩和層ER2。第1電場緩和層ER1與第2電場緩和層ER2分別具有P-Wing層11與Cap層12。再者，於本說明書中，將上部障壁層BL2與第1電場緩和層ER1及第2電場緩和層ER2分開說明，但亦可理解為第1電場緩和層ER1及第2電場緩和層ER2包含於上部障壁層BL2。
(f1) P-Wing層 P-Wing層11設置於高電阻層10上。P-Wing層11由與高電阻層10相同之半導體材料構成。例如，在高電阻層10係由AlGaAs混晶構成之情形下，P-Wing層11係由AlGaAs混晶構成。又， P-Wing層11若為對高電阻層10作良好地晶格匹配之化合物半導體，則亦可由與高電阻層10不同之半導體材料構成。P-Wing層11相對於載子供給層9具有與高電阻層10之厚度份額相應之間隔而設置。與載子供給層9與閘極擴散層16之間之距離相比，載子供給層9與P-Wing層11之間之距離更大。P-Wing層11自閘極擴散層16朝向源極電極14側及汲極電極18側分別延伸設置。
P-Wing層11係含有與在通道層7中移行之載子為相反導電型之雜質之P型區域。P-Wing層11之區域整體之P型之電荷量少於閘極擴散層16。P-Wing層11中之P型之電荷量為在對閘極電極17施加負電壓之關斷動作時，P-Wing層11內之電洞枯竭而被耗盡之程度。進而，P-Wing層11較佳的是與閘極擴散層16相比P型之每單位長度(圖式之每單位橫方向長度)之電荷量為少。藉此，即便在P-Wing層11之橫方向之長度為極端寬廣之情形下，亦可將P-Wing層11中之P型之電荷量設為較閘極擴散層16少。
P-Wing層11較閘極擴散層16更淺地形成，亦即膜厚較閘極擴散層16更薄地形成。藉此，將P-Wing層11內之P型之電荷量保持為少於閘極擴散層16之狀態。該情形下，例如，於P-Wing層11，可含有1×1018 個/cm3 左右之P型雜質，作為一例為1×1018 個/cm3 左右。再者，P-Wing層11可與閘極擴散層16相比P型之雜質濃度形成為更低，且以與閘極擴散層16相同程度之深度、亦即以與閘極擴散層16相同程度之膜厚而形成。作為P-Wing層11所含之P型雜質，使用碳(C)、鋅(Zn)、鎂(Mg)之至少一種以上。該等雜質根據P-Wing層11之形成方法而適當選擇地使用。
(f2) Cap層 Cap層12以積層於P-Wing層11上之形式形成。Cap層12可為較薄之膜厚。Cap層12係由與P-Wing層11相同之半導體材料構成。又， Cap層12若為對P-Wing層11作良好地晶格匹配之化合物半導體，則亦可由與P-Wing層11不同之半導體材料構成。又，於Cap層12，無論是否含有雜質皆可，在含有之情形下，P型之雜質或N型之雜質皆可。例如，Cap層12係由厚度50 nm之未添加雜質之AlGaAs構成。又，Cap層12亦可由添加有Si作為N型雜質之、厚度40 nm之GaAs構成。
(g)非晶層層 第1非晶層AM1配置於閘極擴散層16與汲極電極18之間。第2非晶層AM2配置於閘極擴散層16與源極電極14之間。第1非晶層AM1與第2非晶層AM2分別藉由將抗蝕劑圖案使用於遮罩且離子注入硼等雜質，而局部地破壞包含Cap層12與P-Wing層11之積層膜之結晶構造，將其非晶化而獲得。作為離子注入之雜質，例示為硼等。
(h) 層間絕緣膜 第1層間絕緣膜15及第2層間絕緣膜20以覆蓋上部障壁層BL2及Cap層12上之全面之狀態而設置。第1層間絕緣膜15及第2層間絕緣膜20對於構成上部障壁層BL2及Cap層12之化合物半導體具有絕緣性。第1層間絕緣膜15及第2層間絕緣膜20分別由氮化矽(Si3 N4 )構成。又，包含第1層間絕緣膜15及第2層間絕緣膜20之積層膜之厚度例如為200 nm。於第1層間絕緣膜15及第2層間絕緣膜20，設置有源極開口部與汲極開口部。又，於第1層間絕緣膜15及第2層間絕緣膜20，在源極開口部與汲極開口部之間，設置有供露出閘極擴散層16之表面之閘極開口部。源極開口部、汲極開口部及閘極開口部係各自相互離開而配置之獨立之開口部。
(i) 源極電極、汲極電極 源極電極14及汲極電極18經由源極開口部及汲極開口部，與設置於上部障壁層BL2之高電阻層10之歐姆金屬層13歐姆接合。歐姆金屬層13藉由自高電阻層10側依序將金(Au)-鍺(Ge)、鎳(Ni)、及金(Au)依次積層，並將所積層之金屬膜與基底之高電阻層10合金化而形成。源極電極14及汲極電極18係由所積層之金屬膜中之、上層之金(Au)構成。源極電極14及汲極電極18之各膜厚例如為1000 nm。
(j) 閘極電極 閘極電極17設置於閘極擴散層16之上部。閘極電極17以埋入閘極開口部之狀態而設置，於閘極開口部之底部與閘極擴散層16接合。閘極電極17由自基板2側依序積層鎳(Ni)、及金(Au)而成之膜構成。
(化合物半導體裝置之製造方法) 接著，對本揭示之實施形態1之化合物半導體裝置1之製造方法進行說明。化合物半導體裝置1使用成膜裝置(包含磊晶成長裝置、CVD(Chemical Vapor Deposition，化學氣相沈積)裝置、熱氧化爐、濺鍍裝置、抗蝕劑塗佈裝置)、曝光裝置、離子注入裝置、退火裝置、蝕刻裝置、CMP(Chemical Mechanical Polishing，化學機械研磨)裝置等各種裝置而製造。以下，將該等裝置總稱為製造裝置。
圖4A至圖4J係以步驟順序顯示本揭示之實施形態1之化合物半導體裝置1之製造方法之剖視圖。於圖4A中，製造裝置於包含GaAs之基板2上，使未添加雜質之未摻雜(undope)之GaAs層即u-GaAs層磊晶成長而形成緩衝層3。
接著，製造裝置於緩衝層3上例如使AlGaAs(Al0.2 Ga0.8 As混晶)層磊晶成長而形成下部障壁層BL1。此時，製造裝置例如依次使包含未添加雜質之u-AlGaAs層之高電阻層4、包含添加有矽(Si)之N型AlGaAs層之載子供給層5、及包含未添加雜質之u-AlGaAs層之高電阻層6依次磊晶成長。藉此，獲得於膜厚方向之中央具備N型之載子供給層5之下部障壁層BL1。
接著，製造裝置於下部障壁層BL1上，例如使未添加雜質之u-InGaAs層磊晶成長而形成通道層7。
接著，製造裝置於通道層7上，例如使AlGaAs(Al0.2 Ga0.8 As混晶)層磊晶成長而形成上部障壁層BL2。此時，製造裝置例如依次使包含未添加雜質之u-AlGaAs層之高電阻層8、包含添加有矽(Si)之N型之AlGaAs層之載子供給層9、包含添加有矽(Si)之N型之AlGaAs層之高電阻層10、包含添加有碳(C)之P型之AlGaAs層之低電阻層11、及包含未添加雜質之u-AlGaAs層之Cap層12磊晶成長。
接著，如圖4B所示般，製造裝置例如藉由CVD(Chemical Vapor Deposition，化學氣相沈積)法，將包含氮化矽(Si3 N4 )之絕緣膜31於Cap層12上成膜。接著，如圖4C所示般，製造裝置將絕緣膜31局部地蝕刻，而形成供露出Cap層12之開口部H11。接著，製造裝置將形成有開口部H11之絕緣膜31使用於遮罩，於Cap層12、低電阻層11及高電阻層10導入P型雜質。藉此，製造裝置在上部障壁層BL2內形成閘極擴散層16。於該步驟中，製造裝置以超過低電阻層11之深度、且未到達載子供給層9之深度，使作為P型雜質之鋅(Zn)擴散而形成閘極擴散層16。鋅(Zn)之擴散藉由例如使用在600°C左右之溫度下之鋅化合物氣體之氣相擴散而進行。藉此，於開口部H11之底部自對準地形成閘極擴散層16，而成為於閘極擴散層16之兩側延伸設置有低電阻層11之狀態。
接著，如圖4D所示般，製造裝置於形成有閘極擴散層16之上部障壁層BL2及Cap層12上形成抗蝕劑圖案RP。抗蝕劑圖案RP具有將供形成第1非晶層AM1及第2非晶層AM2(參照圖3)之區域之上方予以開口，並覆蓋其以外之區域之形狀。
接著，製造裝置將抗蝕劑圖案RP作為遮罩，經由絕緣膜31對Cap層12及低電阻層11離子注入雜質(例如，硼)。藉此，如圖4E所示般，製造裝置將Cap層12及低電阻層11局部地非晶化，而形成第1非晶層AM1與第2非晶層AM2。離子注入之雜質較佳的是例如如硼般於低電阻層11及Cap層12中不顯示導電性之、非活性之雜質。藉此，可防止因非晶化所致之受體濃度或施體濃度之變動。
又，離子注入之深度較佳的是設為足夠將低電阻層11非晶化、且硼不會到達通道層7之深度。藉此，由於可防止離子到達通道層7，因此可防止因非晶化所致之導通電阻之變動等的元件特性之劣化。
如圖1所示般，第1非晶層AM1與第2非晶層AM2分別形成為島狀。其後，如圖4E所示般，製造裝置去除抗蝕劑圖案RP。
接著，如圖4F所示般，製造裝置於閘極擴散層16上形成閘極電極17之下側部位17A。下側部位17A具有埋入開口部H11之形狀。此時，製造裝置將鈦(Ti)、鉑(Pt)、及金(Au)依次遮罩蒸鍍，而將閘極電極之下側部位17A形成圖案。在下側部位17A之形成後，製造裝置去除絕緣膜31。
接著，如圖4G所示般，製造裝置例如藉由CVD法，將包含氮化矽(Si3 N4 )之第1層間絕緣膜15於Cap層12上成膜。閘極電極之下側部位17A係由第1層間絕緣膜15覆蓋。接著，如圖4H所示般，製造裝置將第1層間絕緣膜15、Cap層12及低電阻層11局部地蝕刻，而形成供露出高電阻層10之開口部H12。製造裝置於彼此相鄰之第1非晶層AM1與第2非晶層AM2之間形成開口部H12。再者，藉由開口部H12形成，而低電阻層(P-Wing層)11自圖1成為圖3所示之形狀。
接著，製造裝置於露出於開口部H12之底部之高電阻層10形成歐姆金屬層13。此時，製造裝置將金-鍺(AuGe)、鎳(Ni)依次蒸鍍而圖案化，進而實施例如400℃左右之加熱處理，而形成歐姆金屬層13。
接著，如圖4I所示般，製造裝置例如藉由CVD法，將包含氮化矽(Si3 N4 )之第2層間絕緣膜20於第1層間絕緣膜15上成膜。設置於第1層間絕緣膜15之開口部H12被第2層間絕緣膜20埋入。接著，製造裝置例如藉由CMP法將第2層間絕緣膜20之上表面平坦化。接著，製造裝置將第2層間絕緣膜20局部地蝕刻，而於歐姆金屬層13上形成源極開口部與汲極開口部，且於閘極電極之下側部位17A上形成閘極開口部。於源極開口部與汲極開口部之各底部，成為歐姆金屬層13露出之狀態。又，於閘極開口部之底部，成為閘極電極之下側部位17A露出之狀態。
接著，製造裝置例如將金(Au)蒸鍍而圖案化。藉此，如圖4J所示般，製造裝置於源極開口部形成源極電極14，於汲極開口部形成汲極電極18，於閘極開口部形成閘極電極之上側部位17B。其後，製造裝置形成閘極配線GL、第3層間絕緣膜24、源極配線SL、及汲極配線DL。經由以上之步驟，完成圖1至圖3所示之化合物半導體裝置1。
(實施形態之效果) 如以上所說明般，本揭示之實施形態1之化合物半導體裝置1具備：積層體，其由化合物半導體構成，包含供N型之載子(亦即，電子)移行之通道層7；源極電極14，其設置於積層體之上表面側；閘極電極17，其設置於積層體之上表面側；及汲極電極18，其設置於積層體之上表面側。積層體具有：P型之閘極擴散層16，其設置於與閘極電極17對向之位置，且與閘極電極17相接；第1電場緩和層ER1，其自閘極擴散層16朝汲極電極18側延伸設置，緩和朝閘極擴散層16之電場集中；及第1非晶層AM1，其覆蓋第1電場緩和層ER1之側面、且為與汲極電極18之一者相向之第1側面ER1a。
藉此，即便在形成汲極開口部時因製程原因而產生氫之情形下，第1非晶層AM1亦可防止因製程原因而產生之、具有動能之氫離子等自第1電場緩和層ER1之第1側面ER1a朝第1電場緩和層ER1之內部注入。第1非晶層AM1亦可抑制第1電場緩和層ER1所含之雜質(例如，碳等)被上述之氫離子等去活化。藉此，化合物半導體裝置1可將第1電場緩和層ER1所含之雜質之活性化率穩定化，而可高可靠性地緩和朝閘極擴散層16之電場集中。藉此，化合物半導體裝置1可抑制元件特性之劣化(例如，因朝閘極擴散層16之電場集中所致之耐壓下降)。
又，積層體更具有：第2電場緩和層ER2，其自閘極擴散層16朝源極電極14側延伸設置，而緩和朝閘極擴散層16之電場集中；及第2非晶層AM2，其覆蓋第2電場緩和層ER2之側面、且為與源極電極14相向之第2側面ER2a。
藉此，即便在形成源極開口部時因製程原因而產生氫之情形下，第2非晶層AM2亦可防止所產生之氫離子等自第2電場緩和層ER2之第2側面ER2a朝第2電場緩和層ER2之內部注入，從而可防止第2電場緩和層ER2所含之碳等被上述之氫離子等去活化。藉此，化合物半導體裝置1可將第2電場緩和層ER2所含之雜質之活性化率穩定化，而可高可靠性地緩和朝閘極擴散層16之電場集中。藉此，化合物半導體裝置1可進一步抑制元件特性之劣化。
例如，第1電場緩和層ER1及第2電場緩和層ER2各自具有P-Wing層11、及設置於P-Wing層11上之Cap層12。P-Wing層11與閘極擴散層16相接地設置，P型之雜質濃度低於閘極擴散層16。Cap層12與閘極擴散層16相接地設置，電阻高於P-Wing層11。藉此，P-Wing層11由於空乏層自P-Wing層11朝N型之高電阻層10側延展，且空乏層在閘極擴散層16與通道層7之間易於擴展，因此緩和朝閘極擴散層16之電場集中。
又，藉由第1非晶層AM1(或第2非晶層AM2)與Cap層12，而成為下述構造，即：成為電場緩和層之本體之P-Wing層11不直接露出於表面。藉此，因製程原因而產生之氫離子等不會注入P-Wing層11，作為雜質之碳等之活性化率穩定化。根據此效果，可實現元件(HEMT)之高可靠性化、或藉由高成品率實現之製造之低成本化。
本揭示之實施形態1之化合物半導體裝置之製造方法具備：形成積層體之步驟，該積層體由化合物半導體構成，包含供電子移行之通道層7；於積層體之上表面側形成閘極電極17之步驟；於積層體之上表面側形成源極電極14之步驟；及於積層體之上表面側形成汲極電極18之步驟。形成積層體之步驟包含：形成P型之閘極擴散層16之步驟，該P型之閘極擴散層16配置於與閘極電極17對向之位置，且與閘極電極17相接；形成第1電場緩和層ER1之步驟，該第1電場緩和層ER1自閘極擴散層16朝汲極電極18側延伸設置，緩和朝閘極擴散層16之電場集中；及以覆蓋第1電場緩和層ER1之側面、且為與汲極電極18相向之第1側面ER1a之方式形成第1非晶層AM1之步驟。於形成第1非晶層AM1之步驟中，藉由將雜質局部地離子注入至第1電場緩和層ER1將其非晶化，而形成第1非晶層AM1。
藉此，可製造第1電場緩和層ER1所含之雜質之活性化率穩定、且抑制元件特性之劣化之化合物半導體裝置1。
(變化例1) 於上述之實施形態1中，作為化合物半導體裝置1之製造方法之步驟順序，而說明了形成閘極電極，接著形成第1非晶層及第2非晶層，其後形成歐姆金屬層與源極電極及汲極電極之情形。然而，於本揭示之實施形態中，化合物半導體裝置1之製造方法並不限定於上述。於本揭示之實施形態中，在Cap層12之形成後，藉由離子注入而進行Cap層12及低電阻層(P-Wing層)11之非晶化。此以外之步驟順序為任意。
例如，作為化合物半導體裝置1之製造方法之步驟順序，亦可為形成第1非晶層及第2非晶層，接著形成閘極電極，其後形成歐姆金屬層與源極電極及汲極電極。又，於形成第1非晶層AM1與第2非晶層AM2之步驟中，亦可不經由絕緣層，而將雜質直接離子注入至Cap層12及低電阻層11。如此之步驟順序，亦可製造化合物半導體裝置1。
圖5A至圖5F係以步驟順序顯示本揭示之實施形態之化合物半導體裝置1之製造方法(變化例1)之剖視圖。 於圖5A中，直至形成Cap層12之步驟為止，與一面參照圖4A一面說明之上述之製造方法相同。於變化例1中，在Cap層12之形成後，如圖5B所示般，製造裝置於Cap層12上形成抗蝕劑圖案RP。抗蝕劑圖案RP具有將供形成第1非晶層AM1及第2非晶層AM2(參照圖3)之區域之上方予以開口，並覆蓋其以外之區域之形狀。接著，製造裝置以抗蝕劑圖案RP為遮罩，將雜質(例如，硼)離子注入至Cap層12及低電阻層(P-Wing層)11。
藉此，如圖5C所示般，製造裝置將Cap層12及低電阻層11局部地非晶化，而形成第1非晶層AM1與第2非晶層AM2。接著，如圖5D所示般，製造裝置於Cap層12上將絕緣膜31成膜。接著，如圖5E所示般，製造裝置將絕緣膜31局部地蝕刻，而形成供露出Cap層12之開口部H11。接著，製造裝置將形成有開口部H11之絕緣膜31用作遮罩，將P型雜質導入至Cap層12、低電阻層11及高電阻層10。藉此，製造裝置在上部障壁層BL2內形成閘極擴散層16。
接著，如圖5F所示般，製造裝置於閘極擴散層16上形成閘極電極17之下側部位17A。下側部位17A具有埋入開口部H11之形狀。在下側部位17A之形成後，製造裝置去除絕緣膜31。
此以後之步驟，與上述之一面參照圖4G至圖4J一面說明之製造方法相同。亦即，如圖4G所示般，製造裝置形成第1層間絕緣膜15。接著，如圖4H所示般，製造裝置將第1層間絕緣膜15、Cap層12及低電阻層11局部地蝕刻，而形成供露出高電阻層10之開口部H12。接著，如圖4I所示般，製造裝置將第2層間絕緣膜20成膜。接著，如圖4J所示般，製造裝置形成源極開口部、汲極開口部、閘極開口部，於源極開口部形成源極電極14，於汲極開口部形成汲極電極18，於閘極開口部形成閘極電極之上側部位17B。其後，製造裝置形成閘極配線GL、第3層間絕緣膜24、源極配線SL、及汲極配線DL。經由以上之步驟，完成圖1至圖3所示之化合物半導體裝置1。
(變化例2) 於本揭示之實施形態中，作為化合物半導體裝置1之製造方法之步驟順序，亦可為形成閘極電極，接著形成歐姆金屬層，接著形成第1非晶層及第2非晶層，其後形成源極電極及汲極電極。又，於形成第1非晶層AM1與第2非晶層AM2之步驟中，亦可經由層間絕緣膜，將雜質直接離子注入至Cap層12及低電阻層11。如此之步驟順序，亦可製造化合物半導體裝置1。
圖6A至圖6H係以步驟順序顯示本揭示之實施形態之化合物半導體裝置1之製造方法(變化例2)之剖視圖。直至如圖6A所示般形成絕緣膜31，如圖6B所示般形成開口部H11並形成閘極擴散層16之步驟為止，與一面參照圖4A至圖4C一面說明之上述之製造方法相同。於變化例2中，在開口部H11之形成後，如圖6C所示般，製造裝置於閘極擴散層16上形成閘極電極17之下側部位17A。下側部位17A具有埋入開口部H11之形狀。在下側部位17A之形成後，製造裝置去除絕緣膜31。
接著，如圖6D所示般，製造裝置形成第1層間絕緣膜15。接著，如圖6E所示般，製造裝置將第1層間絕緣膜15、Cap層12及低電阻層11局部地蝕刻，而形成供露出高電阻層10之開口部H12。接著，製造裝置於露出於開口部H12之底部之高電阻層10形成歐姆金屬層13。
接著，如圖6F所示般，製造裝置將第2層間絕緣膜20成膜並埋入開口部H12。接著，如圖6G所示般，製造裝置於第2層間絕緣膜20上形成抗蝕劑圖案RP。抗蝕劑圖案RP具有將供形成第1非晶層AM1及第2非晶層AM2(參照圖3)之區域之上方予以開口，並覆蓋其以外之區域之形狀。
接著，製造裝置將抗蝕劑圖案RP作為遮罩，經由第2層間絕緣膜20，將雜質(例如，硼)離子注入至Cap層12及低電阻層(P-Wing層)11。藉此，如圖6H所示般，製造裝置將Cap層12及低電阻層11局部地非晶化，而形成第1非晶層AM1與第2非晶層AM2。
此以後之步驟，與上述之一面參照圖4J一面說明之製造方法相同。亦即，如圖4J所示般，製造裝置形成源極開口部、汲極開口部、閘極開口部，於源極開口部形成源極電極14，於汲極開口部形成汲極電極18，於閘極開口部形成閘極電極之上側部位17B。其後，製造裝置形成閘極配線GL、第3層間絕緣膜24、源極配線SL、及汲極配線DL。經由以上之步驟，完成圖1至圖3所示之化合物半導體裝置1。
＜實施形態2＞ 於上述之實施形態1中，舉出化合物半導體裝置1具備多閘極電晶體之情形為例進行了說明。然而，本揭示之實施形態並不限定於此。本揭示之實施形態之化合物半導體裝置亦可不是具備多閘極電晶體，而是具備單閘極電晶體。於本說明書中，所謂單閘極電晶體，意指閘極電極之個數為1個電晶體。例如，單電晶體具有1個源極電極14、1個閘極電極17、及1個汲極電極18。
圖7係顯示本揭示之實施形態2之化合物半導體裝置1A之構成例之平面圖。係顯示本揭示之實施形態2之化合物半導體裝置1A之構成例之剖視圖。圖8顯示將圖7所示之平面圖以X7-X’7線切斷之剖面。再者，於圖7中，為了避免圖式之複雜化，而分別省略圖8所示之第1層間絕緣膜15、第2層間絕緣膜20及第3層間絕緣膜24之圖示。
如圖7及圖8所示般，化合物半導體裝置1A具備：具有1個源極電極14、1個閘極電極17及1個汲極電極18之單閘極電晶體。於單電晶體中，亦於閘極電極17與汲極電極18之間配置第1非晶層AM1，於閘極電極17與源極電極14之間配置第2非晶層AM2。於水平方向上，於汲極電極18之兩側配置第1非晶層AM1，於源極電極14之兩側配置第2非晶層AM2。
即便為如此之構成，第1非晶層AM1亦可防止因製程原因而產生之氫離子等自第1電場緩和層ER1之第1側面ER1a朝第1電場緩和層ER1之內部注入，而可防止第1電場緩和層ER1所含之雜質(例如，碳等)被上述之氫離子等去活化。藉此，化合物半導體裝置1A可將第1電場緩和層ER1所含之雜質之活性化率穩定化。
同樣地，第2非晶層AM2可防止因製程原因產生之氫離子等自第2電場緩和層ER2之第2側面ER2a朝第2電場緩和層ER2之內部注入，而可防止第2電場緩和層ER2所含之碳等被上述之氫離子等去活化。藉此，化合物半導體裝置1可將第2電場緩和層ER2所含之雜質之活性化率穩定化。
藉此，由於化合物半導體裝置1A可高可靠性地緩和朝閘極擴散層16之電場集中，因此可抑制元件特性之劣化(例如，因朝閘極擴散層16之電場集中所致之耐壓下降)。
(變化例) 於圖7及圖8中，顯示在水平方向上，不僅於閘極電極17與汲極電極18之間，而且於隔著汲極電極18與閘極電極17之相反側亦配置第1非晶層AM1之態樣。又，於圖7及圖8中，顯示在水平方向上，不僅於閘極電極17與源極電極14之間，而且於隔著源極電極14與閘極電極17之相反側亦配置第2非晶層AM2之態樣。然而，於本揭示之實施形態中，第1非晶層AM1與第2非晶層AM2之各配置並不限定於此。
圖9係顯示本揭示之實施形態2之變化例之化合物半導體裝置1B之構成之平面圖。圖10係顯示本揭示之實施形態2之變化例之化合物半導體裝置1B之構成之剖視圖。圖10顯示將圖9所示之平面圖以X9-X’9線切斷之剖面。再者，於圖9中，為了避免圖式之複雜化，而分別省略圖10所示之第1層間絕緣膜15、第2層間絕緣膜20及第3層間絕緣膜24之圖示。
如圖9及圖10所示般，於化合物半導體裝置1B中，於水平方向上，於閘極電極17與汲極電極18之間配置第1非晶層AM1，但於隔著汲極電極18與閘極電極17之相反側未配置第1非晶層AM1。 又，於化合物半導體裝置1B中，於水平方向上，於閘極電極17與源極電極14之間配置第2非晶層AM2，但於隔著源極電極14與閘極電極17之相反側未配置第2非晶層AM2。
即便於如此之構成中，第1非晶層AM1亦可防止因製程原因而產生之氫離子等自第1電場緩和層ER1之第1側面ER1a朝第1電場緩和層ER1之內部注入，而可防止第1電場緩和層ER1所含之碳等被上述之氫離子等去活化。同樣地，第2非晶層AM2可防止所產生之氫離子等自第2電場緩和層ER2之第2側面ER2a朝第2電場緩和層ER2之內部注入，而可防止第2電場緩和層ER2所含之碳等被上述之氫離子等去活化。藉此，化合物半導體裝置1B可與化合物半導體裝置1A同樣地抑制元件特性之劣化。
＜其他實施形態＞ 如上述般，本揭示藉由實施形態及變化例進行了記載，但不應理解為成為該揭示之一部分之論述及圖式係限定本揭示者。本領域技術人員可自本揭示顯而易知各種代替實施形態、實施例及運用技術。例如，對於化合物半導體裝置1、1A、1B各自具備第1電場緩和層ER1及第2電場緩和層ER2之兩者之情形進行了說明，但亦可不是具備兩者，而僅具備任一者。如此般，本技術當然包含此處未記載之各種實施形態等。在不脫離上述之實施形態及變化例之要旨之範圍內，可進行構成要素之各種省略、置換及變更中之至少一者。又，本說明書所記載之效果終極而言僅為例示而並非被限定者，亦可具有其他之效果。
再者，本揭示亦可採用如以下之構成。 (1) 一種化合物半導體裝置，其具備：積層體，其由化合物半導體構成，包含供第1導電型之載子移行之通道層； 閘極電極，其設置於前述積層體之上表面側； 源極電極，其設置於前述積層體之上表面側；及 汲極電極，其設置於前述積層體之上表面側；且 前述積層體具有： 第2導電型之第1低電阻層，其設置於與前述閘極電極對向之位置，且與前述閘極電極相接； 第1電場緩和層，其自前述第1低電阻層朝前述源極電極及前述汲極電極之一者之側延伸設置，緩和朝前述第1低電阻層之電場集中；及 第1非晶層，其覆蓋前述第1電場緩和層之側面、且為與前述源極電極及前述汲極電極之一者相向之第1側面。 (2)    如前述(1)之化合物半導體裝置，其中前述積層體具有： 第2電場緩和層，其自前述第1低電阻層朝前述源極電極及前述汲極電極之另一者之側延伸設置，緩和朝前述第1低電阻層之電場集中；及 第2非晶層，其覆蓋前述第2電場緩和層之側面、且為與前述源極電極及前述汲極電極之另一者相向之第2側面。 (3)    如前述(2)之化合物半導體裝置，其中前述第1電場緩和層及前述第2電場緩和層各自具有： 第2導電型之第2低電阻層，其與前述第1低電阻層相接地設置，且第2導電型之雜質濃度低於前述第1低電阻層；及 高電阻層，其設置於前述第2低電阻層上，且電阻高於前述第2低電阻層。 (4)    如前述(3)之化合物半導體裝置，其中前述第2低電阻層包含碳及鎂之至少一者作為第2導電型之雜質。 (5)    如前述(3)或(4)之化合物半導體裝置，其中前述第1非晶層及前述第2非晶層各自具有： 第1層，其包含與前述第2低電阻層相同之材料；及 第2層，其設置於前述第1層上，包含與前述高電阻層相同之材料。 (6)    如前述(2)至(5)中任一項之化合物半導體裝置，其更具備：第1餘白部，其設置於前述源極電極及前述汲極電極之一者與前述第1非晶層之間，且與前述第1非晶層鄰接；及 第2餘白部，其設置於前述源極電極及前述汲極電極之另一者與前述第2非晶層之間，與前述第2非晶層鄰接；且 前述第1餘白部具有與前述第1電場緩和層相同之構造， 前述第2餘白部具有與前述第2電場緩和層相同之構造。 (7)    一種化合物半導體之製造方法，其具備：形成積層體之步驟，該積層體由化合物半導體構成，包含供第1導電型之載子移行之通道層； 於前述積層體之上表面側形成閘極電極之步驟； 於前述積層體之上表面側形成源極電極之步驟；及 於前述積層體之上表面側形成汲極電極之步驟；且 形成前述積層體之步驟包含： 形成第2導電型之第1低電阻層之步驟，該第2導電型之第1低電阻層配置於與前述閘極電極對向之位置，且與前述閘極電極相接； 形成第1電場緩和層之步驟，該第1電場緩和層自前述第1低電阻層朝前述源極電極及前述汲極電極之一者之側延伸設置，緩和朝前述第1低電阻層之電場集中；及 以覆蓋前述第1電場緩和層之側面、且為與前述源極電極及前述汲極電極之一者相向之第1側面之方式形成第1非晶層之步驟；且 於形成前述第1非晶層之步驟中， 藉由將雜質局部地離子注入至前述第1電場緩和層將其非晶化，而形成前述第1非晶層。
1,1A,1B:化合物半導體裝置 2:基板 3:緩衝層 4:高電阻層 5:載子供給層 6,8,10:高電阻層 7:通道層 9:載子供給層 11:低電阻層(P-Wing層) 12:Cap層 13:歐姆金屬層 14:源極電極 15:第1層間絕緣膜 16:閘極擴散層 17:閘極電極 17A:下側部位 17B:上側部位 18:汲極電極 20:第2層間絕緣膜 24:第3層間絕緣膜 31:絕緣膜 111:下層 121:上層 AM1:第1非晶層 AM2:第2非晶層 BL1:下部障壁層 BL2:上部障壁層 DL:汲極配線 ER1:第1電場緩和層 ER1a:第1側面 ER2:第2電場緩和層 ER2a:第2側面 GL:閘極配線 H11,H12:開口部 MR1:第1餘白部 MR2:第2餘白部 RP:抗蝕劑圖案 SL:源極配線 X1-X’1,X7-X’7,X9-X’9:線
圖1係顯示本揭示之實施形態1之化合物半導體裝置1之構成例之平面圖。 圖2係顯示本揭示之實施形態1之化合物半導體裝置1之構成例之剖視圖。 圖3係顯示本揭示之實施形態1之化合物半導體裝置1之構成例之剖視圖。 圖4A係以步驟順序顯示本揭示之實施形態1之化合物半導體裝置1之製造方法之剖視圖。 圖4B係以步驟順序顯示本揭示之實施形態1之化合物半導體裝置1之製造方法之剖視圖。 圖4C係以步驟順序顯示本揭示之實施形態1之化合物半導體裝置1之製造方法之剖視圖。 圖4D係以步驟順序顯示本揭示之實施形態1之化合物半導體裝置1之製造方法之剖視圖。 圖4E係以步驟順序顯示本揭示之實施形態1之化合物半導體裝置1之製造方法之剖視圖。 圖4F係以步驟順序顯示本揭示之實施形態1之化合物半導體裝置1之製造方法之剖視圖。 圖4G係以步驟順序顯示本揭示之實施形態1之化合物半導體裝置1之製造方法之剖視圖。 圖4H係以步驟順序顯示本揭示之實施形態1之化合物半導體裝置1之製造方法之剖視圖。 圖4I係以步驟順序顯示本揭示之實施形態1之化合物半導體裝置1之製造方法之剖視圖。 圖4J係以步驟順序顯示本揭示之實施形態1之化合物半導體裝置1之製造方法之剖視圖。 圖5A係以步驟順序顯示本揭示之實施形態之化合物半導體裝置1之製造方法(變化例1)之剖視圖。 圖5B係以步驟順序顯示本揭示之實施形態之化合物半導體裝置1之製造方法(變化例1)之剖視圖。 圖5C係以步驟順序顯示本揭示之實施形態之化合物半導體裝置1之製造方法(變化例1)之剖視圖。 圖5D係以步驟順序顯示本揭示之實施形態之化合物半導體裝置1之製造方法(變化例1)之剖視圖。 圖5E係以步驟順序顯示本揭示之實施形態之化合物半導體裝置1之製造方法(變化例1)之剖視圖。 圖5F係以步驟順序顯示本揭示之實施形態之化合物半導體裝置1之製造方法(變化例1)之剖視圖。 圖6A係以步驟順序顯示本揭示之實施形態之化合物半導體裝置1之製造方法(變化例2)之剖視圖。 圖6B係以步驟順序顯示本揭示之實施形態之化合物半導體裝置1之製造方法(變化例2)之剖視圖。 圖6C係以步驟順序顯示本揭示之實施形態之化合物半導體裝置1之製造方法(變化例2)之剖視圖。 圖6D係以步驟順序顯示本揭示之實施形態之化合物半導體裝置1之製造方法(變化例2)之剖視圖。 圖6E係以步驟順序顯示本揭示之實施形態之化合物半導體裝置1之製造方法(變化例2)之剖視圖。 圖6F係以步驟順序顯示本揭示之實施形態之化合物半導體裝置1之製造方法(變化例2)之剖視圖。 圖6G係以步驟順序顯示本揭示之實施形態之化合物半導體裝置1之製造方法(變化例2)之剖視圖。 圖6H係以步驟順序顯示本揭示之實施形態之化合物半導體裝置1之製造方法(變化例2)之剖視圖。 圖7係顯示本揭示之實施形態2之化合物半導體裝置1A之構成例之平面圖。 圖8係顯示本揭示之實施形態2之化合物半導體裝置1A之構成例之平面圖。 圖9係顯示本揭示之實施形態2之變化例之化合物半導體裝置1B之構成之平面圖。 圖10係顯示本揭示之實施形態2之變化例之化合物半導體裝置1B之構成之剖視圖。
1:化合物半導體裝置
12:Cap層
14:源極電極
17:閘極電極
18:汲極電極
AM1:第1非晶層
AM2:第2非晶層
DL:汲極配線
GL:閘極配線
SL:源極配線
X1-X’1:線

Claims (7)

  1. 一種化合物半導體裝置，其具備：積層體，其由化合物半導體構成，包含供第1導電型之載子移行之通道層； 閘極電極，其設置於前述積層體之上表面側； 源極電極，其設置於前述積層體之上表面側；及 汲極電極，其設置於前述積層體之上表面側；且 前述積層體具有： 第2導電型之第1低電阻層，其設置於與前述閘極電極對向之位置，且與前述閘極電極相接； 第1電場緩和層，其自前述第1低電阻層朝前述源極電極及前述汲極電極之一者之側延伸設置，緩和朝前述第1低電阻層之電場集中；及 第1非晶層，其覆蓋前述第1電場緩和層之側面、且為與前述源極電極及前述汲極電極之一者相向之第1側面。
  2. 如請求項1之化合物半導體裝置，其中前述積層體具有： 第2電場緩和層，其自前述第1低電阻層朝前述源極電極及前述汲極電極之另一者之側延伸設置，緩和朝前述第1低電阻層之電場集中；及 第2非晶層，其覆蓋前述第2電場緩和層之側面、且為與前述源極電極及前述汲極電極之另一者相向之第2側面。
  3. 如請求項2之化合物半導體裝置，其中前述第1電場緩和層及前述第2電場緩和層各自具有： 第2導電型之第2低電阻層，其與前述第1低電阻層相接地設置，且第2導電型之雜質濃度低於前述第1低電阻層；及 高電阻層，其設置於前述第2低電阻層上，且電阻高於前述第2低電阻層。
  4. 如請求項3之化合物半導體裝置，其中前述第2低電阻層包含碳及鎂之至少一者作為第2導電型之雜質。
  5. 如請求項3之化合物半導體裝置，其中前述第1非晶層及前述第2非晶層各自具有： 第1層，其包含與前述第2低電阻層相同之材料；及 第2層，其設置於前述第1層上，包含與前述高電阻層相同之材料。
  6. 如請求項2之化合物半導體裝置，其更具備：第1餘白部，其設置於前述源極電極及前述汲極電極之一者與前述第1非晶層之間，且與前述第1非晶層鄰接；及 第2餘白部，其設置於前述源極電極及前述汲極電極之另一者與前述第2非晶層之間，與前述第2非晶層鄰接；且 前述第1餘白部具有與前述第1電場緩和層相同之構造， 前述第2餘白部具有與前述第2電場緩和層相同之構造。
  7. 一種化合物半導體之製造方法，其具備：形成積層體之步驟，該積層體由化合物半導體構成，包含供第1導電型之載子移行之通道層； 於前述積層體之上表面側形成閘極電極之步驟； 於前述積層體之上表面側形成源極電極之步驟；及 於前述積層體之上表面側形成汲極電極之步驟；且 形成前述積層體之步驟包含： 形成第2導電型之第1低電阻層之步驟，該第2導電型之第1低電阻層配置於與前述閘極電極對向之位置，且與前述閘極電極相接； 形成第1電場緩和層之步驟，該第1電場緩和層自前述第1低電阻層朝前述源極電極及前述汲極電極之一者之側延伸設置，緩和朝前述第1低電阻層之電場集中；及 以覆蓋前述第1電場緩和層之側面、且為與前述源極電極及前述汲極電極之一者相向之第1側面之方式形成第1非晶層之步驟；且 於形成前述第1非晶層之步驟中， 藉由將雜質局部地離子注入至前述第1電場緩和層將其非晶化，而形成前述第1非晶層。
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