CN114902424A - 化合物半导体装置与制造化合物半导体装置的方法 - Google Patents

化合物半导体装置与制造化合物半导体装置的方法 Download PDF

Info

Publication number
CN114902424A
CN114902424A CN202080090931.9A CN202080090931A CN114902424A CN 114902424 A CN114902424 A CN 114902424A CN 202080090931 A CN202080090931 A CN 202080090931A CN 114902424 A CN114902424 A CN 114902424A
Authority
CN
China
Prior art keywords
layer
compound semiconductor
electric field
semiconductor device
low
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202080090931.9A
Other languages
English (en)
Inventor
岩男昭人
本山理一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Publication of CN114902424A publication Critical patent/CN114902424A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66431—Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H01L29/7785—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material with more than one donor layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

提供了能够抑制元件特性劣化的化合物半导体装置以及制造化合物半导体装置的方法。化合物半导体装置由化合物半导体构成，并且包括层压体，层压体包括第一导电类型载流子在其中移动的沟道层；栅电极，设置在层压体的上表面侧上；源电极，设置在层压体的上表面侧上；以及漏电极，设置在层压体的上表面侧上。层压体包括：第二导电类型的第一低电阻层，设置在面向栅电极的位置上并与栅电极接触；第一电场缓和层，从第一低电阻层朝向源电极和所述漏电极中之一的一侧延伸，并且缓和电场集中至第一低电阻层；以及第一非晶层，覆盖作为第一电场缓和层的侧表面并且面向源电极和漏电极中之一的第一侧表面。

Description

化合物半导体装置与制造化合物半导体装置的方法
技术领域
本公开涉及化合物半导体装置和制造化合物半导体装置的方法。
背景技术
近年来，正在开发具有由化合物半导体构成的沟道层的场效应晶体管(FET)。例如，HEMT(高电子迁移率晶体管)被应用于开关元件。此外，已知如下结构：在N型沟道层与栅电极之间设置第一P型扩散层，并且在该第一P型扩散层的外侧连续设置P型杂质浓度比第一P型扩散层低的第二P型扩散层，由此缓和第一P型扩散层的电场集中(例如参照专利文献1)。该结构被期待应用于功率器件元件。
[引用列表]
[专利文献]
[专利文献1]
JP 6369605 B
发明内容
[技术问题]
在HEMT制造过程中对第二P型扩散层施加的干蚀刻处理允许在干蚀刻装置中产生的具有动能的氢离子注入到第二P型扩散层的暴露侧表面中。在第二P型扩散层中注入氢可允许注入的氢与第二P型扩散层中的受体(例如，碳等)结合，以使受体失去活性并且改变第二P型扩散层的受体浓度。第二P型扩散层的受体浓度的变化可能干扰包括第二P型扩散层的电场缓和结构的设计功能，并且由于第一P型扩散层(下文中称为第一低电阻层)的电场集中而使元件特性劣化，诸如降低HEMT的耐压性等。
考虑到这种情况完成了本公开，并且本公开的目的是提供能够抑制元件特性劣化的化合物半导体装置和制造化合物半导体装置的方法。
[问题的解决方案]
根据本公开的一方面的化合物半导体装置包括：层压体，层压体由化合物半导体构成并且包括第一导电类型的载流子在其中移动的沟道层；栅电极，设置在层压体的上表面侧上；源电极，设置在层压体的上表面侧上；以及漏电极，设置在层压体的上表面侧上。层压体包括：第二导电类型的第一低电阻层，设置在面向栅电极的位置上并与栅电极接触；第一电场缓和层，从第一低电阻层朝向源电极和漏电极之一的一侧延伸，并且被配置为缓和电场集中至第一低电阻层；以及第一非晶层，覆盖作为第一电场缓和层的侧表面并且面向源电极和漏电极中之一的第一侧表面。
这使得即使在由于形成用于放置源电极和漏电极中之一的开口(例如，漏电极开口)期间的工艺而产生氢离子时，第一非晶层也能够防止由于工艺而产生的具有动能的氢离子等从第一电场缓和层的第一侧表面注入到第一电场缓和层的内部。第一非晶层可抑制由上述氢离子等引起的第一电场缓和层中的杂质(例如，碳等)的失去活性。这使得化合物半导体装置能够稳定第一电场缓和层中的杂质的活性率并且以高可靠性缓和电场集中至第一低电阻层。由此，使得化合物半导体装置能够抑制元件特性的劣化(例如，因电场集中到第一低电阻层而导致耐压性降低)。
根据本公开的一方面的制造化合物半导体装置的方法包括以下步骤：形成层压体，该层压体由化合物半导体构成并且包括第一导电类型的载流子在其中流动的第一导电层；形成设置在层压体的上表面侧上的栅电极；形成设置在层压体的上表面侧上的源电极；以及形成设置在层压体的上表面侧上的漏电极的步骤。形成层压体的步骤包括以下步骤：形成第二导电类型的第一低电阻层，第一低电阻层放置在面向栅电极的位置并与栅电极接触；形成第一电场缓和层，第一电场缓和层从第一低电阻层向源电极和所述漏电极中之一的一侧延伸，以缓和电场集中至第一低电阻层；以及形成第一非晶层以覆盖第一侧表面，第一侧表面是第一电场缓和层的侧表面并且面向源电极和漏电极中之一。在形成第一非晶层的步骤中，通过将杂质部分地离子注入到第一电场缓和层中以非晶化来形成第一非晶层。
这使得可以制造在第一电场缓和层中具有稳定的杂质活性率和较少劣化的元件特性的化合物半导体装置。
附图说明
[图1]图1是示出根据本公开的第一实施方式的化合物半导体装置1的构造示例的平面图。
[图2]图2是示出了根据本公开的第一实施方式的化合物半导体装置1的构造示例的截面图。
[图3]图3是示出了根据本公开的第一实施方式的化合物半导体装置1的构造示例的截面图。
[图4A]图4A是示出了沿着步骤顺序制造根据本公开的第一实施方式的化合物半导体装置1的方法的截面图。
[图4B]图4B是示出了沿着步骤顺序制造根据本公开的第一实施方式的化合物半导体装置1的方法的截面图。
[图4C]图4C是示出了沿着步骤顺序制造根据本公开的第一实施方式的化合物半导体装置1的方法的截面图。
[图4D]图4D是示出沿着步骤顺序制造根据本公开的第一实施方式的化合物半导体装置1的方法的截面图。
[图4E]图4E是示出了沿着步骤顺序制造根据本公开的第一实施方式的化合物半导体装置1的方法的截面图。
[图4F]图4F是示出沿着步骤顺序制造根据本公开的第一实施方式的化合物半导体装置1的方法的截面图。
[图4G]图4G是示出了沿着步骤顺序制造根据本公开的第一实施方式的化合物半导体装置1的方法的截面图。
[图4H]图4H是示出了沿着步骤顺序制造根据本公开的第一实施方式的化合物半导体装置1的方法的截面图。
[图4I]图4I是示出了沿着步骤顺序制造根据本公开的第一实施方式的化合物半导体装置1的方法的截面图。
[图4J]图4J是示出沿着步骤顺序制造根据本公开的第一实施方式的化合物半导体装置1的方法的截面图。
[图5A]图5A是示出沿着步骤顺序制造根据本公开的实施方式(变形例1)的化合物半导体装置1的方法的截面图。
[图5B]图5B是示出沿着步骤顺序根据本公开的实施方式(变形例1)的化合物半导体装置1的制造方法的截面图。
[图5C]图5C是示出了沿着步骤顺序制造根据本公开的实施方式(变形例1)的化合物半导体装置1的方法的截面图。
[图5D]图5D是示出沿着步骤顺序制造根据本公开的实施方式(变形例1)的化合物半导体装置1的方法的截面图。
[图5E]图5E是示出了沿着步骤顺序制造根据本公开的实施方式(变形例1)的化合物半导体装置1的方法的截面图。
[图5F]图5F是示出沿着步骤顺序制造根据本公开的实施方式(变形例1)的化合物半导体装置1的方法的截面图。
[图6A]图6A是示出了沿着步骤顺序制造根据本公开的实施方式(变形例2)的化合物半导体装置1的方法的截面图。
[图6B]图6B是示出沿着步骤顺序制造根据本公开的实施方式(变形例2)的化合物半导体装置1的方法的截面图。
[图6C]图6C是示出了沿着步骤顺序制造根据本公开的实施方式(变形例2)的化合物半导体装置1的方法的截面图。
[图6D]图6D是示出沿着步骤顺序制造根据本公开的实施方式(变形例2)的化合物半导体装置1的方法的截面图。
[图6E]图6E是示出了沿着步骤顺序制造根据本公开的实施方式(变形例2)的化合物半导体装置1的方法的截面图。
[图6F]图6F是示出沿着步骤顺序制造根据本公开的实施方式(变形例2)的化合物半导体装置1的方法的截面图。
[图6G]图6G是示出了沿着步骤顺序制造根据本公开的实施方式(变形例2)的化合物半导体装置1的方法的截面图。
[图6H]图6H是示出了沿着步骤顺序制造根据本公开的实施方式(变形例2)的化合物半导体装置1的方法的截面图。
[图7]图7是示出根据本公开的第二实施方式的化合物半导体装置1A的构造示例的平面图。
[图8]图8是示出了根据本公开的第二实施方式的化合物半导体装置1A的构造示例的平面图。
[图9]图9是示出根据本公开的第二实施方式的变形例的化合物半导体装置1B的构造的平面图。
[图10]图10是示出了根据本公开的第二实施方式的变形例的化合物半导体装置1B的构造的截面图。
具体实施方式
在下文中将参考附图描述本公开的实施方式。在以下说明中参考附图的描述中，相同或相似的部分由相同或相似的参考标号表示。然而，应注意，附图是示意性的，并且厚度与平面尺寸之间的关系、各层的厚度比等与实际不同。因此，具体厚度和尺寸应通过考虑以下描述来确定。另外，附图当然也包含附图之间的彼此的尺寸关系、比例不同的部分。
应当理解的是，在以下描述中，诸如向上、向下等方向的定义仅仅是为了说明的方便而提供的定义，而并非旨在限制本公开的技术构思。例如，当然，当在旋转90°之后观察对象时，将上下方向解释为转换成左右方向，并且当在旋转180°之后观察对象时，将上下方向解释为反转。
下面以第一导电类型为N型，第二导电类型为P型为例进行说明。但也可以将第一导电类型设为P型，将第二导电类型设为N型而以相反的关系进行选择。
<第一实施方式>
(化合物半导体装置的构造示例)
图1是示出根据本公开的第一实施方式的化合物半导体装置1的构造示例的平面图。图2和图3是示出根据本公开的第一实施方式的化合物半导体装置1的构造示例的截面图。图2示出了图1所示的平面图沿线X1-X’1截取的截面图。图3以放大的形式示出了由图2中的虚线包围的区域。在图1中，省略图2所示的第一层间绝缘膜15、第二层间绝缘膜20和第三层间绝缘膜24的图示，以避免附图的复杂化。
如图1至图3所示，化合物半导体装置1包括由化合物半导体构成的层压体，以及设置在层压体的上表面侧上的源电极14、栅电极17和漏电极18。层压体包括沟道层7，N型(本公开的“第一导电类型”的一个示例)载流子(电子)在该沟道层中移动。化合物半导体装置1是HEMT，其包括栅电极17和沟道层7之间的阻挡层(例如，稍后将描述的上部阻挡层BL2)并且在阻挡层中具有P型(本公开的“第二导电类型”的一个示例)栅极扩散层16(本公开的“第一低电阻层”的一个示例)。
图1示出了化合物半导体装置1包括多栅极晶体管的情况。在本说明书中，多栅极晶体管是指具有多个栅电极的晶体管。例如，多栅极晶体管包括多个源电极14、多个栅电极17和多个漏电极18，并且多个晶体管在一个方向(例如，图1中的左右方向)上并排排列，以便交替地共享源电极14和漏电极18。即，一对栅电极17设置在一个源电极14的两侧上，并且一对栅电极17设置在一个漏电极18的两侧上。将沿方向排列的源电极14、栅电极17、漏电极18和栅电极17作为一组电极组，这些电极组沿一个方向重复排列。
如图2和图3所示，层压体包括基板2、设置在基板2上的缓冲层3、设置在缓冲层3上的下部阻挡层BL1、设置在下部阻挡层BL1上的沟道层7、设置在沟道层7上的上部阻挡层BL2、设置在上部阻挡层BL2上的P型低电阻层11(本公开的“第二低电阻层”的一个示例)、以及设置在P型低电阻层11上的覆盖(cap)层12(本公开的“高电阻层”的一个示例)。在本说明书中，P型低电阻层11也称为P翼层。
下部阻挡层BL1具有设置在缓冲层3上的高电阻层4、设置在高电阻层4上的载流子供给层5以及设置在载流子供给层5上的高电阻层6。上部阻挡层BL2包括设置在沟道层7上的高电阻层8、设置在高电阻层8上的载流子供应层9以及设置在载流子供应层9上的高电阻层10。
与栅电极17接触的P型栅极扩散层16(本公开的“第一低电阻层”的示例)设置在高电阻层10、P型低电阻层(P翼层)11和覆盖层12中。P型栅极扩散层16与P翼层11相比具有更高的P型杂质浓度和较低的电阻。
欧姆金属层13设置在高电阻层10中。欧姆金属层13在栅极扩散层16的两侧设置在远离栅极扩散层16的位置。漏电极18与位于栅极扩散层16两侧中一侧的欧姆金属层13接触，源电极14与位于另一侧的欧姆金属层13接触。
在P翼层11和覆盖层12中，位于栅极扩散层16与漏电极18之间的部分用作第一电场缓和层ER1。第一电场缓和层ER1与栅极扩散层16接触。第一电场缓和层ER1从栅极扩散层16朝向漏电极18侧延伸。在P翼层11和覆盖层12中位于栅极扩散层16和源电极14之间的部分用作第二电场缓和层ER2。第二电场缓和层ER2与栅极扩散层16接触。第二电场缓和层ER2从栅极扩散层16朝向源电极14侧延伸。
化合物半导体装置1进一步包括第一非晶层AM1，第一非晶层AM1设置在第一电场缓和层ER1与漏电极18之间并且覆盖第一电场缓和层ER1的侧表面。第一非晶层AM1例如是下层111(本公开的“第一层”的一个示例)和上层121(本公开的“第二层”的一个示例)，下层111包含与P翼层11相同的材料，上层121设置在下层111上并且包含与覆盖层12相同的材料。下层111是杂质离子注入到P翼层11中并且通过非晶化形成的层。上层121是杂质离子注入到覆盖层12中并且通过非晶化形成的层。第一电场缓和层ER1与漏电极18之间的空间由第一非晶层AM1隔开。
化合物半导体装置1进一步包括第二非晶层AM2，第二非晶层AM2设置在第二电场缓和层ER2与源电极14之间并且覆盖第二电场缓和层ER2的侧表面。例如，如同第一非晶层AM1，第二非晶层AM2也由下层111和设置在下层111上的上层121构成。第二电场缓和层ER2与源电极14之间的空间由第二非晶层AM2隔开。
化合物半导体装置1进一步包括设置在层压体上的第一层间绝缘膜15、设置在第一层间绝缘膜15上的第二层间绝缘膜20、以及设置在第二层间绝缘膜20上的栅极配线GL。栅电极17置于其中的栅电极开口设置在第一层间绝缘膜15和第二层间绝缘膜20中。栅极配线GL连接至放置在栅电极开口中的栅电极17。
化合物半导体装置1进一步包括设置在第二层间绝缘膜20上的第三层间绝缘膜24、设置在第三层间绝缘膜24上的漏极配线DL以及设置在第三层间绝缘膜24上的源极配线SL。在第一层间绝缘膜15、第二层间绝缘膜20和第三层间绝缘膜24中设置有放置漏电极18的漏电极开口和放置源电极14的源电极开口。漏极配线DL连接到放置在漏电极开口中的漏电极18。源极配线SL连接至放置在源电极开口中的源电极14。
如图3所示，化合物半导体装置1可包括设置在漏电极18与第一非晶层AM1之间并且与第一非晶层AM1相邻的第一余量部MR1。化合物半导体装置1可包括设置在源电极14与第二非晶层AM2之间并且与第二非晶层AM2相邻的第二余量部MR2。第一余量部MR1具有与第一电场缓和层ER1相同的结构。第二余量部MR2具有与第二电场缓和层ER2相同的结构。例如，第一余量部MR1和第二余量部MR2各自具有低电阻层11和设置在低电阻层11上的覆盖层12。
预先确保用于设置第一余量部MR1的空间防止第一非晶层AM1被蚀刻，即使在形成漏电极开口期间漏电极开口的形成位置或开口直径存在一些变化。类似地，预先确保用于提供第二余量部MR2的空间防止了第二非晶层AM2被蚀刻，即使在形成源电极开口期间源电极开口的形成位置或开口直径存在一些变化。
(具体实施例)
接下来，利用具体实施例详细描述化合物半导体装置1的部件的配置。
(a)基板
基板2由半绝缘化合物半导体材料构成。例如，基板2由III-V族化合物半导体材料构成。作为基板2，使用半绝缘单晶GaAs基板或半绝缘InP基板。
(b)缓冲层
缓冲层3例如由在基板2上外延生长的化合物半导体层构成。缓冲层3有利地为与基板2和下部阻挡层BL1晶格匹配的化合物半导体。例如，在基板2由单晶GaAs基板构成时，使用未掺杂杂质的i-GaAs的外延生长层(i-是指未掺杂杂质；下文中同样适用)作为缓冲层3。
(c)下部阻挡层
下部阻挡层BL1有利地与例如缓冲层3和上沟道层7晶格匹配，并且由具有比构成沟道层7的化合物半导体材料宽的带隙的III-V族化合物半导体材料构成。例如，AlGaAs混合晶体外延生长层用作下部阻挡层BL1。作为一个示例，下部阻挡层由III族元素中的铝(Al)的组成比为0.2的Al0.2Ga0.8As混合晶体构成。
下部阻挡层BL1具有掺杂有供给载流子的杂质的载流子供给层5。例如，电子被用作载流子。掺杂有作为供应电子的杂质的N型杂质的N型载流子供应层5设置在下部阻挡层BL1的膜厚度方向上的中间部分中。硅(Si)用作N型杂质。
在下部阻挡层BL1中，在膜厚度方向上夹着载流子供给层5的区域构成高电阻层4和6。高电阻层4、6不掺杂杂质，或者掺杂低浓度的N型或P型杂质。高电阻层4和6优选具有1×1017个/cm3以下的杂质浓度和1×10-2Ωcm以上的电阻率。
下部阻挡层BL1的具体配置的示例如下。下部阻挡层BL1包括高电阻层4、载流子供给层5和高电阻层6。在缓冲层3侧设置有膜厚为约200nm、未掺杂杂质的高电阻层4。在高电阻层4的上方，堆叠膜厚为4nm并且包含约1.6×1012个/cm2的硅(Si)的载流子供应层5。进一步在该载流子供给层5的上方，层叠有膜厚为约2nm且未掺杂杂质的高电阻层6。
(d)沟道层
沟道层7用作晶体管的电流路径。该沟道层7是蓄积来自下部阻挡层BL1的载流子供给层5及后述的上部阻挡层BL2的载流子供给层9的载流子的层。沟道层7由与下部阻挡层BL1异质结合并且有利地与下部阻挡层BL1晶格匹配的化合物半导体构成。沟道层7使用在与下部阻挡层BL1的异质结合部分中的载流子移动侧的能带比在构成下部阻挡层BL1的界面区域的化合物半导体材料的载流子移动侧的能带更接近沟道层中的本征费米能级的化合物半导体构成。下部阻挡层BL1由化合物半导体构成，所述化合物半导体在与沟道层7的结合部分中的载流子移动侧具有的能带，与沟道层7相比，更远离沟道层中的本征费米能级。
换言之，沟道层7使用化合物半导体构成，所述化合物半导体在与下部阻挡层BL1的异质结合部中的多数载流子移动侧具有的能带相比在构成下部阻挡层BL1的界面区域的化合物半导体材料中的多数载流子移动侧的能带更接近少数载流子移动侧的能带。沟道层中的本征费米能级位于沟道层7的导带的最低能量(以下称为导带能量Ec)与价带的最高能量(以下称为价带能量Ev)之间的中间。
当载流子为电子时，载流子移动侧的能带为导带。因此，沟道层7使用III-V族化合物半导体材料构成，III-V族化合物半导体材料的导带能量Ec至少比在与下部阻挡层BL1的结合部中构成下部阻挡层BL1的化合物半导体材料低。在这种情况下，沟道层7在与下部阻挡层BL1的结合部中应该与下部阻挡层BL1的导带能量Ec之差更大。
同时，当载流子是空穴时，载流子移动侧上的能带是价带。因此，沟道层7使用化合物半导体材料构成，该化合物半导体材料的价带能量Ev至少高于在与下部阻挡层BL1的结合部中构成下部阻挡层BL1的化合物半导体材料。在这种情况下，沟道层7的价带能量Ev与下部阻挡层BL1的结合部中的下部阻挡层BL1之差较大。虽然载流子为电子的情况在下面作为示例描述，但是当载流子为空穴时，应该使用反向导电类型代替描述杂质和能带。
通常，沟道层7应该有利地与下部阻挡层BL1晶格匹配，并且由III-V族化合物半导体材料构成，III-V族化合物半导体材料具有比构成下部阻挡层BL1的化合物半导体材料的带隙窄的带隙。沟道层7与下部阻挡层BL1的带隙差较大。
当下部阻挡层BL1由Al0.2Ga0.8As混合晶体构成时，沟道层7例如由InGaAs混合晶体构成。在这种情况下，铟(In)的组成比越大，InGaAs混合晶体差异中的带隙越窄，与由AlGaAs混合晶体构成的下部阻挡层BL1的导带能量Ec的差异越大。因此，构成沟道层7的InGaAs混合晶体可以具有III族元素中的铟(In)的组成比为0.1以上。
沟道层7可以由在III族元素中的铟(In)的组成比为0.2的In0.2Ga0.8As混合晶体构成。这使得沟道层7能够确保与下部阻挡层BL1的晶格匹配能力并且获得足够的导带能量差Ec。
沟道层7可以是不掺杂任何杂质的u-InGaAs混合晶体层。由此，能够抑制沟道层7内的载流子的杂质散射，实现迁移率高的载流子移动。
沟道层7可以是膜厚度为15nm以下的外延生长层。这能够提供具有确保的结晶性和优异的载流子移动能力的沟道层7。
(e)上部阻挡层
上部阻挡层BL2有利地与沟道层7晶格匹配。上部阻挡层BL2使用化合物半导体构成，所述化合物半导体在载流子移动侧的能带比在与沟道层7结合的部分中构成沟道层7的化合物半导体的能带更远离沟道层中的本征费米能级。即，上部阻挡层BL2使用化合物半导体构成，所述化合物半导体在多数载流子移动侧具有的能带比在与沟道层7结合的部分中构成沟道层7的化合物半导体的能带更远离沟道层中的本征费米能级。当载流子为电子时，上部阻挡层BL2使用III-V族化合物半导体材料构成，该III-V族化合物半导体材料具有比构成沟道层7的化合物半导体材料高的导带能量Ec。在与沟道层7结合的部分中，上部阻挡层BL2的导带能量Ec与沟道层7相差较大。
当沟道层7由InGaAs混合晶体构成时，上部阻挡层BL2例如由具有比InGaAs混合晶体的带隙宽的带隙的AlGaAs混合晶体构成。在这种情况下，保持铝(Al)的组成比能够防止所谓的源电阻增加。通过在形成栅极扩散层16时抑制杂质的扩散速率能够确保可控制性。从这个角度来看，构成上部阻挡层BL2的AlGaAs混合晶体可具有III族元素中的铝(Al)的组成比为0.25以下。
上部阻挡层BL2具有掺杂有供给载流子的杂质的载流子供给层9。例如，掺杂有硅(Si)作为供应电子的N型杂质的N型载流子供应层9具有约4nm的厚度，并设置在上部阻挡层BL2的膜厚度方向上的中间部分中。
在上部阻挡层BL2中在膜厚度方向上夹着载流子供应层9的区域构成高电阻层8和10。高电阻层8、10不掺杂杂质，或掺杂低浓度杂质。当高电阻层8和10掺杂有杂质时，沟道层7侧的高电阻层8掺杂有N型杂质或P型杂质。相反，在与沟道层7相对的一侧(即，上部阻挡层BL2的表面侧)的高电阻层10掺杂有N型杂质。高电阻层8和10优选具有1×1017个/cm3以下的杂质浓度和1×10-2Ωcm以上的电阻率。
栅极扩散层16和P翼层11设置在上部阻挡层BL2的表面侧。栅极扩散层16和P翼层11设置在上部阻挡层BL2中与沟道层7相对的一侧。栅极扩散层16在垂直于膜厚度方向的水平方向(例如，图3中的左右方向)上设置在源电极14与漏电极18之间。P翼层11设置在栅极扩散层16和源电极14之间和栅极扩散层16和漏电极18之间。
上部阻挡层BL2的具体结构的一个示例如下。上部阻挡层BL2包括高电阻层8、载流子供应层9和高电阻层10。栅极扩散层16的下侧部分和欧姆金属层13设置在高电阻层10中。
在沟道层7一侧设置有高电阻层8，高电阻层8的膜厚为约2nm且未掺杂杂质。在高电阻层8的上方，堆叠膜厚度为4nm并且掺杂有约1.6×1012个/cm2的硅(Si)的载流子供应层9。进一步在该载流子供给层9的上方，层叠有膜厚度约100nm并未掺杂任何杂质的高电阻层10。在高电阻层10的上部，依次层叠膜厚度为约30nm的P翼层11和覆盖层12。然后，在从覆盖层12的表面通过P翼层11延伸入高电阻层10的深度处提供栅极扩散层16。
当沟道层7由InGaAs混合晶体构成时，上部阻挡层BL2不限于由AlGaAs混合晶体构成的层，并且可由In(AlGa)AsP混合晶体、III-V族化合物半导体构成。由此，使得能够提高由InGaAs混合晶体构成的沟道层7的In组成比，并提高沟道层7的载流子迁移率。
(e1)栅极扩散层
栅极扩散层16设置在上部阻挡层BL2中比载流子供给层9更接近表面的一侧。栅极扩散层16与载流子供给层9具有间隔。栅极扩散层16掺杂与在沟道层7中流动的载流子相反的导电类型的杂质，并且形成为具有比周围的高电阻层10低的电阻。当载流子为电子时，P型杂质在栅极扩散层16中扩散。
栅极扩散层16的厚度(深度)和P型杂质浓度的值取决于晶体管的阈值电压。当使栅极扩散层16变厚或者当P型杂质浓度变高时，阈值电压增大。相反，当栅极扩散层16变薄或者P型杂质浓度变低时，阈值电压降低。
栅极扩散层16可包含1x1018个/cm3以上的P型杂质，并且例如包含约1x1019个/cm3的P型杂质。碳(C)、锌(Zn)或镁(Mg)用作由In(AlGa)AsP混合晶体构成的上部阻挡层BL2中的P型杂质。这些杂质根据栅极扩散层16的形成方法而适当选择和使用。
(f)电场缓和层
化合物半导体装置1包括用于增加晶体管的耐压性的第一电场缓和层ER1和第二电场缓和层ER2。第一电场缓和层ER1和第二电场缓和层ER2均具有P翼层11和覆盖层12。应注意，在本说明书中，与第一电场缓和层ER1和第二电场缓和层ER2分开地描述上部阻挡层BL2，但是可以理解的是，第一电场缓和层ER1和第二电场缓和层ER2包括在上部阻挡层BL2中。
(f1)P-翼层
P翼层11设置在高电阻层10上。P翼层11由与高电阻层10相同的半导体材料构成。例如，在高电阻层10由AlGaAs混合晶体构成的情况下，P翼层11由AlGaAs混合晶体构成。P翼层11可以由与高电阻层10不同的半导体材料构成，只要是有利地与高电阻层10晶格匹配的化合物半导体即可。P翼层11与载流子供给层9之间的间隔为高电阻层10的厚度。载流子供应层9与P翼层11之间的距离大于载流子供应层9与栅极扩散层16之间的距离。P翼层11从栅极扩散层16向源电极14侧和漏电极18侧延伸。
P翼层11是掺杂有与在沟道层7中移动的载流子相反的导电类型杂质的P型区域。与栅极扩散层16相比，P翼层11在整个区域内具有更少的P型电荷量。P翼层11中的P型电荷量使得当负电压施加到栅电极17时，P翼层11中的空穴在截止操作期间被耗尽。另外，优选地，P翼层11的单位长度(图中的每单位水平长度)的P型电荷量比栅极扩散层16的单位长度的P型电荷量少。由此，即使P翼层11的水平长度非常宽，与栅极扩散层16相比，P翼层11中的P型电荷量也能够进一步减少。
P翼层11被形成为膜厚比栅极扩散层16的膜厚薄，即，比栅极扩散层16的膜厚薄。由此，保持P翼层11的P型电荷量比栅极扩散层16的P型电荷量少。在这种情况下，例如，P翼层11可包含约1×1018个/cm3的P型杂质，并且作为一个示例，约1×1018个/cm3。P翼层11也可以形成为P型杂质浓度比栅极扩散层16低，深度与栅极扩散层16的深度相同，即膜厚与栅极扩散层16的膜厚相同。碳(C)、锌(Zn)和镁(Mg)中的至少一种或多种用作掺杂在P翼层11中的P型杂质。这些杂质根据P翼层11的形成方法适当地选择并使用，视情况而定。
(f2)覆盖层
覆盖层12以堆叠在P翼层11上的形式形成。覆盖层12可以具有薄膜厚度。覆盖层12由与P翼层11相同的半导体材料构成。覆盖层12可以由与P翼层11不同的半导体材料构成，只要其有利地是与P翼层11晶格匹配的化合物半导体即可。覆盖层12可以掺杂或不掺杂杂质，并且如果掺杂，则覆盖层12可以掺杂P型杂质或N型杂质。例如，覆盖层12由具有50nm厚度且不掺杂任何杂质的AlGaAs构成。覆盖层12可以由具有40nm厚度并且掺杂有作为N型杂质的Si的GaAs构成。
(g)非晶层
第一非晶层AM1设置在栅极扩散层16和漏电极18之间。第二非晶层AM2设置在栅极扩散层16和源电极14之间。第一非晶层AM1和第二非晶层AM2分别通过使用抗蚀剂图案作为掩模来离子注入诸如硼的杂质以部分地破坏包括覆盖层12和P翼层11的层状膜的晶体结构来非晶化来获得。作为用于离子注入的杂质的例子，可以例举硼等。
(h)层间绝缘膜
第一层间绝缘膜15和第二层间绝缘膜20以覆盖上部阻挡层BL2和覆盖层12的整个表面的状态设置。第一层间绝缘膜15和第二层间绝缘膜20相对于构成上部阻挡层BL2和覆盖层12的化合物半导体具有绝缘性质。第一层间绝缘膜15和第二层间绝缘膜20均由氮化硅(Si3N4)构成。包括第一层间绝缘膜15和第二层间绝缘膜20的层叠膜的厚度例如为200nm。源电极开口和漏电极开口设置在第一层间绝缘膜15和第二层间绝缘膜20中。在第一层间绝缘膜15和第二层间绝缘膜20中的源电极开口和漏电极开口之间设置有用于暴露栅极扩散层16的表面的栅电极开口。源电极开口、漏电极开口和栅电极开口是彼此分开设置的独立开口。
(i)源电极、漏电极
源电极14和漏电极18经由源电极开口和漏电极开口与设置在上部阻挡层BL2的高电阻层10中的欧姆金属层13欧姆地接合。欧姆金属层13通过从高电阻层10侧依次堆叠金(Au)-锗(Ge)、镍(Ni)和金(Au)并且将堆叠的金属膜与基底高电阻层10合金化而形成。源电极14和漏电极18由层叠的金属膜中的上层金(Au)构成。源电极14和漏电极18的各自的膜厚例如为1000nm。
(j)栅电极
栅电极17设置在栅极扩散层16的上部。栅电极17以填充栅电极开口的状态设置，并且在栅电极开口的底部连接至栅极扩散层16。栅电极17由其中从基板2侧依次堆叠镍(Ni)和金(Au)的膜构成。
(制造化合物半导体装置的方法)
接下来将描述制造根据本公开的第一实施方式的化合物半导体装置1的方法。使用各种类型的装置，诸如膜沉积装置(包括外延生长装置、化学气相沉积(CVD)装置、热氧化炉、溅射装置以及抗蚀剂涂覆装置)、曝光装置、离子注入装置、退火装置、蚀刻装置以及化学机械抛光(CMP)装置来制造化合物半导体装置1。以下，将这些装置统称为制造装置。
图4A至图4J是示出沿着步骤顺序制造根据本公开的第一实施方式的化合物半导体装置1的方法的截面图。在图4A中，制造装置在由GaAs制成的基板2上外延生长u-GaAs层(未掺杂杂质的未掺杂GaAs层)以形成缓冲层3。
接着，制造装置例如在缓冲层3上外延生长AlGaAs(Al0.2Ga0.8As混合晶体)层以形成下部阻挡层BL1。此时，例如，制造装置外延生长由未掺杂任何杂质的u-AlGaAs层制成的高电阻层4、由掺杂硅(Si)的N型AlGaAs层制成的载流子供应层5、以及由未掺杂任何杂质的u-AlGaAs层制成的高电阻层6。由此，这在膜厚度方向的中央提供了设置有N型载流子供给层5的下部阻挡层BL1。
接下来，制造装置通过在下部阻挡层BL1上外延生长例如未掺杂任何杂质的u-InGaAs层来形成沟道层7。
接着，制造装置在沟道层7上外延生长例如AlGaAs(Al0.2Ga0.8As混合晶体)层以形成上部阻挡层BL2。此时，制造装置外延生长由未掺杂任何杂质的u-AlGaAs层制成的高电阻层8、由掺杂硅(Si)的N型AlGaAs层制成的载流子供应层9、由掺杂硅(Si)的N型AlGaAs层制成的高电阻层10、由掺杂碳(C)的P型AlGaAs层制成的低电阻层11、以及由未掺杂任何杂质的u-AlGaAs层制成的覆盖层12。
接着，如图4B所示，制造装置例如通过化学气相沉积(CVD)方法在覆盖层12上形成由氮化硅(Si3N4)制成的绝缘膜31。接着，如图4C所示，制造装置通过部分地蚀刻绝缘膜31形成用于暴露覆盖层12的开口H11。接着，制造装置使用具有开口H11的绝缘膜31作为掩模，向覆盖层12、低电阻层11及高电阻层10引入P型杂质。该制造装置以这种方式在上部阻挡层BL2中形成栅极扩散层16。在该步骤中，制造装置使P型杂质锌(Zn)在超过低电阻层11的深度但未到达载流子供给层9的深度扩散，以形成栅极扩散层16。在例如约600℃的温度下，使用锌化合物气体通过气相扩散使锌(Zn)扩散。在开口H11的底部通过自对准形成栅极扩散层16，并且形成低电阻层11在栅极扩散层16的两侧延伸的状态。
接下来，如图4D所示，制造装置在上部阻挡层BL2和其上形成有栅极扩散层16的覆盖层12上形成抗蚀剂图案RP。抗蚀剂图案RP具有在形成第一非晶层AM1和第二非晶层AM2(见图3)的区域上方开口并覆盖其他区域的形状。
接着，制造装置使用抗蚀剂图案RP作为掩模，通过绝缘膜31将杂质(例如硼)离子注入覆盖层12和低电阻层11。以这种方式，如图4E所示，制造装置部分地非晶化覆盖层12和低电阻层11以形成第一非晶层AM1和第二非晶层AM2。作为离子注入的杂质优选是非活性杂质，其在低电阻层11和覆盖层12中不表现出导电性，如硼等。这使得能够防止由于非晶化引起的受体浓度或施体浓度的波动。
离子注入的深度优选为足够深以使低电阻层11非晶化并且不允许硼到达沟道层7。由此，能够防止离子到达沟道层7，因此能够防止由非晶化引起的导通电阻的波动等元件特性的劣化。
如图1所示，第一非晶层AM1和第二非晶层AM2均形成为岛状。之后，如图4E所示，制造装置去除抗蚀剂图案RP。
接着，如图4F所示，制造装置在栅极扩散层16上形成栅电极17的下侧部分17A。下侧部分17A具有用于填充开口H11的形状。此时，制造装置顺序地以掩模方式沉积钛(Ti)、铂(Pt)和金(Au)以图案化栅电极的下侧部分17A。在形成下侧部分17A之后，制造装置去除绝缘膜31。
接着，如图4G所示，制造装置例如通过CVD法在覆盖层12上形成由氮化硅(Si3N4)制成的第一层间绝缘膜15。栅电极的下侧部分17A被第一层间绝缘膜15覆盖。接着，如图4H所示，制造装置通过部分蚀刻第一层间绝缘膜15、覆盖层12和低电阻层11形成用于暴露高电阻层10的开口H12。制造装置在彼此相邻的第一非晶层AM1和第二非晶层AM2之间形成开口H12。低电阻层(P翼层)11在形成开口H12之后具有图1和图3中示出的形状。
接下来，制造装置在开口H12的底部暴露的高电阻层10中形成欧姆金属层13。此时，制造装置依次沉积金-锗(AuGe)和镍(Ni)并将它们图案化，并且在例如400℃下执行热处理以形成欧姆金属层13。
接下来，如图41所示，制造装置通过例如CVD方法在第一层间绝缘膜15上形成由氮化硅(Si3N4)制成的第二层间绝缘膜20。在第一层间绝缘膜15中设置的开口H12填充有第二层间绝缘膜20。接着，制造装置通过例如CMP方法使第二层间绝缘膜20的上表面平坦化。接下来，制造装置部分地蚀刻第二层间绝缘膜20以在欧姆金属层13上形成源电极开口和漏电极开口并且在栅电极的下侧部分17A上形成栅电极开口。欧姆金属层13在源电极开口和漏电极开口的每个底部暴露。栅电极的下侧部分17A在栅电极开口的底部暴露。
接着，制造装置沉积和图案化例如金(Au)。以这种方式，如图4J所示，制造装置在源电极开口中形成源电极14，在漏电极开口中形成漏电极18，并且在栅电极开口中形成栅电极的上侧部分17B。之后，制造装置形成栅极配线GL、第三层间绝缘膜24、源极配线SL和漏极配线DL。通过上述步骤完成图1至图3中所示的化合物半导体装置1。
(实施例的效果)
如上所述，根据本公开的第一实施方式的化合物半导体装置1包括：由化合物半导体构成的层压体，并且层压体包括：沟道层7，N型载流子(即，电子)在该沟道层中移动；源电极14，设置在层压体的上表面侧上；栅电极17，设置在层压体的上表面侧上；以及漏电极18，设置在层压体的上表面侧上。层压体包括：P型栅极扩散层16，设置在面向栅电极17的位置处并且与栅电极17接触；第一电场缓和层ER1，从栅极扩散层16朝向漏电极18侧延伸并且被配置为缓和电场集中至栅极扩散层16；以及第一非晶层AM1，覆盖第一侧表面ER1a，第一侧表面ER1a是第一电场缓和层ER1的侧表面并且面向漏电极18中之一。
这使得即使在由于形成漏电极开口期间的工艺而产生氢离子时，第一非晶层AM1也能够防止由于工艺而产生的具有动能的氢离子等从第一电场缓和层ER1的第一侧表面ER1a注入到第一电场缓和层ER1的内部。第一非晶层AM1可通过上述氢离子等抑制第一电场缓和层ER1中的杂质(例如，碳等)的失去活性。这使得化合物半导体装置1能够稳定第一电场缓和层ER1中的杂质的活性化并且以高可靠性缓和电场集中至栅极扩散层16。由此，化合物半导体装置1能够抑制元件特性的劣化(例如由于电场集中至栅极扩散层16引起的耐压性降低)。
层压体进一步包括第二电场缓和层ER2和第二非晶层AM2，第二电场缓和层ER2从栅极扩散层16朝向源电极14侧延伸并且被配置为缓和电场集中至栅极扩散层16，并且第二非晶层AM2覆盖第二侧表面ER2a，第二侧表面ER2a是第二电场缓和层ER2的侧表面并且面向源电极14。
这能够具有第二非晶层AM2，即使当由于在形成源开口期间的工艺而产生氢离子时，第二非晶层AM2能够防止所产生的氢离子等从第二电场缓和层ER2的第二侧表面ER2a注入到第二电场缓和层ER2的内部，并且防止第二电场缓和层ER2中的碳等由于上述氢离子等失去活性。这能够使化合物半导体装置1在第二电场缓和层ER2中稳定杂质的活性比并且以高可靠性缓和电场集中至栅极扩散层16。这使得化合物半导体装置1能够进一步抑制元件特性的劣化。
例如，第一电场缓和层ER1和第二电场缓和层ER2均具有P翼层11和设置在P翼层11上的覆盖层12。P翼层11设置成与栅极扩散层16接触，并且具有比栅极扩散层16低的P型杂质浓度。覆盖层12设置成与栅极扩散层16接触并且具有比P翼层11高的电阻。由此，由于耗尽层从P翼层11向N型高电阻层10侧扩展，耗尽层极可能地在栅极扩散层16与沟道层7之间扩展，所以在P翼层11中缓和电场集中至栅极扩散层16。
此外，第一非晶层AM1(或第二非晶层AM2)和覆盖层12形成其中构成电场缓和层的主体的P翼层11不被直接暴露的结构。由此，防止了因工艺所产生的氢离子注入P翼层11，能够稳定作为杂质的碳等的活性率。该效应能够提高元件(HEMT)的可靠性并且由于高产率而降低生产成本。
根据本公开的第一实施方式的制造化合物半导体装置的方法包括以下步骤：形成层压体，层压体由化合物半导体构成并且包括电子在其中移动的沟道层7；在层压体的上表面侧上形成栅电极17；形成设置在层压体的上表面侧上的源电极14；以及形成设置在层压体的上表面侧上的漏电极18。形成层压体的步骤包括以下步骤：形成P型栅极扩散层16，P型栅极扩散层16放置在面向栅电极17的位置并且与栅电极17接触；形成第一电场缓和层ER1，第一电场缓和层ER1从栅极扩散层16朝向漏电极18侧延伸并且被配置为缓和电场集中至栅极扩散层16；以及形成第一非晶层AM1以便覆盖第一侧表面ER1a，第一侧表面ER1a是第一电场缓和层ER1的侧表面并且面向漏电极18。在形成第一非晶层AM1的步骤中，通过将杂质部分地离子注入到第一电场缓和层ER1中以使非晶化来形成第一非晶层AM1。
这能够制造在第一电场缓和层ER1中具有稳定的杂质活性率和较低劣化的元件特性的化合物半导体装置1。
(变形例1)
在第一实施例中，为了说明制造化合物半导体装置1的方法中的步骤顺序，解释了包括形成栅电极、然后形成第一非晶层和第二非晶层、以及之后形成欧姆金属层、源电极、以及漏电极的过程。然而，在本公开的实施方式中，制造化合物半导体装置1的方法不限于此。在本公开的实施例中，在形成覆盖层12之后，通过离子注入使覆盖层12和低电阻层(P翼层)11非晶化。可以任何顺序执行其他步骤。
例如，可以以首先形成第一非晶层和第二非晶层，然后形成栅电极，然后形成欧姆金属层、源电极和漏电极的步骤的顺序执行制造化合物半导体装置1的方法。在形成第一非晶层AM1和第二非晶层AM2的步骤中，杂质可被直接注入到覆盖层12和低电阻层11中，而不穿过绝缘层。甚至可以以这样的步骤顺序制造化合物半导体装置1。
图5A至图5F是示出沿着步骤顺序制造根据本公开的实施方式的化合物半导体装置1的方法(变形例1)的截面图。在图5A中，直到形成覆盖层12的步骤与参考图4A的上述制造方法中的步骤相同。在变形例1中，在形成覆盖层12之后，制造装置在覆盖层12上形成抗蚀剂图案RP，如图5B所示。抗蚀剂图案RP具有在形成第一非晶层AM1和第二非晶层AM2(见图3)的区域上方开口并覆盖其他区域的形状。接下来，制造装置使用抗蚀剂图案RP作为掩模将杂质(例如，硼)离子注入到覆盖层12和P翼层(低电阻层)11中。
以这种方式，如图5C所示，制造装置部分地非晶化覆盖层12和低电阻层11以形成第一非晶层AM1和第二非晶层AM2。接下来，如图5D所示，制造装置在覆盖层12上形成绝缘膜31。接着，如图5E所示，制造装置通过部分地蚀刻绝缘膜31形成用于暴露覆盖层12的开口H11。接着，制造装置将形成有开口H11的绝缘膜31作为掩模，向覆盖层12、低电阻层11、高电阻层10引入P型杂质。该制造装置以这种方式在上部阻挡层BL2中形成栅极扩散层16。
接着，如图5F所示，制造装置在栅极扩散层16上形成栅电极17的下侧部分17A。下侧部分17A具有用于填充开口H11的形状。在形成下侧部分17A之后，制造装置去除绝缘膜31。
后续步骤与先前参照图4G至图4J描述的制造方法的那些相同。即，如图4G所示，制造装置形成第一层间绝缘膜15。接着，如图4H所示，制造装置通过部分蚀刻第一层间绝缘膜15、覆盖层12和低电阻层11形成用于暴露高电阻层10的开口H12。接着，如图4I所示，制造装置形成第二层间绝缘膜20。以这种方式，如图4J所示，制造装置形成源电极开口、漏电极开口和栅电极开口，然后在源电极开口中形成源电极14，在漏电极开口中形成漏电极18，并且在栅电极开口中形成栅电极的上侧部分17B。之后，制造装置形成栅极配线GL、第三层间绝缘膜24、源极配线SL和漏极配线DL。通过上述步骤完成图1至图3中所示的化合物半导体装置1。
(变形例2)
在实施方式中，可以以下列顺序进行制造化合物半导体装置1的方法中的步骤：形成栅电极，然后形成欧姆金属层，然后形成第一非晶层和第二非晶层，然后形成源电极和漏电极。在形成第一非晶层AM1和第二非晶层AM2的步骤中，杂质可直接注入到覆盖层12和低电阻层11中，而不穿过层间绝缘膜。甚至可以以这样的步骤顺序制造化合物半导体装置1。
图6A至图6H是示出了沿着步骤顺序制造根据本公开的实施方式(变形例2)的化合物半导体装置1的方法的截面图。直到形成绝缘膜31(如图6A所示)和形成开口H11、然后形成栅极扩散层16(如图6B所示)的步骤与参照图4A至图4C的上述制造方法中的步骤相同。在变形例2中，在形成开口H11之后，制造装置在栅极扩散层16上形成栅电极17的下侧部分17A，如图6C所示。下侧部分17A具有用于填充开口H11的形状。在形成下侧部分17A之后，制造装置去除绝缘膜31。
接着，如图6D所示，制造装置形成第一层间绝缘膜15。接下来，如图6E所示，制造装置通过部分蚀刻第一层间绝缘膜15、覆盖层12和低电阻层11形成用于暴露高电阻层10的开口H12。接下来，制造装置在开口H12的底部暴露的高电阻层10中形成欧姆金属层13。
接着，如图6F所示，制造装置形成第二层间绝缘膜20以填充开口H12。接着，如图6G所示，制造装置在第二层间绝缘膜20上形成抗蚀剂图案RP。抗蚀剂图案RP具有在形成第一非晶层AM1和第二非晶层AM2(见图3)的区域上方开口并覆盖其他区域的形状。
接着，制造装置使用抗蚀剂图案RP作为掩模，将杂质(例如硼)通过第二层间绝缘膜20离子注入到覆盖层12和低电阻层(P翼层)11中。以这种方式，如图6H所示，制造装置部分地非晶化覆盖层12和低电阻层11以形成第一非晶层AM1和第二非晶层AM2。
后续步骤与先前参照图4J描述的制造方法的那些相同。即，如图4J所示，制造装置形成源电极开口、漏电极开口和栅电极开口，然后在源电极开口中形成源电极14，在漏电极开口中形成漏电极18，并且在栅电极开口中形成栅电极的上侧部分17B。之后，制造装置形成栅极配线GL、第三层间绝缘膜24、源极配线SL和漏极配线DL。通过上述步骤完成图1至图3中所示的化合物半导体装置1。
<第二实施方式>
在第一实施方式中，描述了其中化合物半导体装置1包括多栅极晶体管的情况。然而，本公开的实施方式不限于此。根据本公开的实施方式的化合物半导体装置可包括单栅极晶体管而不是多栅极晶体管。在本说明书中，单栅极晶体管是指栅电极的数量为1的晶体管。例如，单个晶体管包括一个源电极14、一个栅电极17和一个漏电极18。
图7是示出根据本公开的第二实施方式的化合物半导体装置1A的构造示例的平面图。图8是示出了根据本公开第二实施方式的化合物半导体装置1A的构造示例的截面图。图8示出了沿着线X7-X’7截取的图7中所示的平面图的横截面。在图7中，省略了图8中所示的第一层间绝缘膜15、第二层间绝缘膜20和第三层间绝缘膜24的图示，以避免附图的复杂化。
如图7和图8中所示，化合物半导体装置1A包括具有一个源电极14、一个栅电极17以及一个漏电极18的单栅极晶体管。此外，在单个晶体管中，第一非晶层AM1设置在栅电极17和漏电极18之间，并且第二非晶层AM2设置在栅电极17和源电极14之间。在水平方向上，第一非晶层AM1设置在漏电极18的两侧，第二非晶层AM2设置在源电极14的两侧。
即使在这种构造中，第一非晶层AM1可防止由于工艺而产生的氢离子等从第一电场缓和层ER1的第一侧表面ER1a注入到第一电场缓和层ER1的内部，并且防止第一电场缓和层ER1中的杂质(例如，碳等)通过上述氢离子等失去活性。这使化合物半导体装置1A能够稳定第一电场缓和层ER1中的杂质的活性率。
类似地，第二非晶层AM2能够防止由于工艺生成的氢离子等从第二电场缓和层ER2的第二侧表面ER2a注入到第二电场缓和层ER2的内部，并且防止第二电场缓和层ER2中的碳等由于上述氢离子等而失去活性。这使化合物半导体装置1能够稳定第二电场缓和层ER2中杂质的活性率。
由此，化合物半导体装置1A能够以高可靠性缓和电场集中至栅极扩散层16，因此，能够抑制元件特性的劣化(例如，由电场集中至栅极扩散层16引起的耐压性降低)。
(变形例)
图7和图8示出实施例，其中除了设置在栅电极17和漏电极18之间的第一非晶层AM1之外，在水平方向上在漏电极18的与栅电极17相反的一侧上设置另一第一非晶层AM1。此外，图7和图8示出除了设置在栅电极17和源电极14之间的第二非晶层AM2之外，在水平方向上在源电极14的与栅电极17相反的一侧上设置另一第二非晶层AM2的实施例。然而，在本公开的实施例中，第一非晶层AM1和第二非晶层AM2的布置不限于此。
图9是示出根据本公开的第二实施方式的变形例的化合物半导体装置1B的构造的平面图。图10是示出了根据本公开第二实施方式的变形例的化合物半导体装置1B的构造的截面图。图10示出了沿着线X9-X'9截取的图9中所示的平面图的横截面。在图9中，省略了图10中所示的第一层间绝缘膜15、第二层间绝缘膜20和第三层间绝缘膜24的图示，以避免附图的复杂性。
如图9和图10所示，化合物半导体装置1B在水平方向上具有设置在栅电极17和漏电极18之间的第一非晶层AM1，但是不包括在漏电极18的与栅电极17相反的一侧上的任何第一非晶层AM1。此外，化合物半导体装置1B在水平方向上具有设置在栅电极17和源电极14之间的第二非晶层AM2，但是不包括在源电极14的与栅电极17相反的一侧上的任何第二非晶层AM2。
即使在这种构造中，第一非晶层AM1可防止由于工艺而产生的氢离子等从第一电场缓和层ER1的第一侧表面ER1a注入到第一电场缓和层ER1的内部，并且防止第一电场缓和层ER1中的碳等通过上述氢离子等失去活性。类似地，第二非晶层AM2能够防止生成的氢离子等从第二电场缓和层ER2的第二侧表面ER2a注入到第二电场缓和层ER2的内部，并且防止第二电场缓和层ER2中的碳等通过上述氢离子等失去活性。这能够使化合物半导体装置1B如化合物半导体装置1A一样抑制元件特性的劣化。
<其他实施方式>
虽然到目前为止已经以实施方式和变形例的形式描述了本公开，但是构成本公开的一部分的陈述和附图并不旨在被理解为限制本公开。应理解，不同替代实施例、示例和可操作技术对于本领域技术人员而言将从本公开变得显而易见。例如，描述了化合物半导体装置1、1A和1B均具有第一电场缓和层ER1和第二电场缓和层ER2两者，但是装置可仅具有它们中的任一个。以这种方式，本技术当然包括本文中没有描述的各种实施方式等。在不背离上述实施方式和变形例的主旨的情况下，可以对部件进行各种省略、替换以及变形中的至少一种。此外，在本说明书中描述的效果仅仅是示例性的，并不旨在进行限制，并且还可以提供其他效果。
同时，本公开还可以采取以下构造。
(1)一种化合物半导体装置，包括：由化合物半导体构成的层压体，并且所述层压体包括第一导电类型载流子在其中移动的沟道层；
栅电极，设置在所述层压体的上表面侧上；
源电极，设置在所述层压体的所述上表面侧上；以及
漏电极，设置在所述层压体的所述上表面侧上；
所述层压体包括：
第二导电类型的第一低电阻层，设置在面向所述栅电极的位置处并且与所述栅电极接触；
第一电场缓和层，从所述第一低电阻层朝向所述源电极和所述漏电极中之一的一侧延伸，并且被配置为缓和电场集中至所述第一低电阻层；以及
第一非晶层，覆盖第一侧表面，所述第一侧表面为所述第一电场缓和层的侧表面并且面向所述源电极和所述漏电极中之一。
(2)根据上述(1)所述的化合物半导体装置，其中，
所述层压体包括：
第二电场缓和层，从所述第一低电阻层朝向所述源电极和所述漏电极中的另一个的一侧延伸，并且被配置为缓和电场集中至所述第一低电阻层；以及
第二非晶层，覆盖第二侧表面，第二侧表面是第二电场缓和层的侧表面并且面向源电极和漏电极中的另一个。
(3)根据上述(2)的化合物半导体装置，其中
所述第一电场缓和层和所述第二电场缓和层均包括：
第二导电类型的第二低电阻层，被设置为与所述第一低电阻层接触，并且具有比所述第一低电阻层低的第二导电类型的杂质浓度；
高电阻层，设置在所述第二低电阻层上，并且具有比所述第二低电阻层高的电阻。
(4)根据(3)所述的化合物半导体装置，其中，所述第二低电阻层包含碳和镁中的至少一种作为第二导电类型的杂质。
(5)根据上述(3)或(4)的化合物半导体装置，其中，
所述第一非晶层和所述第二非晶层均包括：
第一层，包含与所述第二低电阻层相同的材料；以及
第二层，设置在所述第一层上并且包含与所述高电阻层相同的材料。
(6)根据上述(2)至(5)中任一项所述的化合物半导体装置，还包括：
第一余量部，设置在第一非晶层与源电极和漏电极中之一之间并且与第一非晶层相邻；以及
第二余量部，设置在所述第二非晶层与所述源电极和所述漏电极中的另一个之间并且与所述第二非晶层相邻；
所述第一余量部具有与所述第一电场缓和层相同的结构；以及
所述第二余量部具有与所述第二电场缓和层相同的结构。
(7)一种制造化合物半导体装置的方法，包括：
形成层压体的步骤，所述层压体由化合物半导体构成并且包括沟道层，第一导电类型的载流子在所述沟道层中移动；
在所述层压体的上表面侧上形成栅电极的步骤；
形成设置在所述层压体的所述上表面侧上的源电极的步骤；以及
形成设置在所述层压体的所述上表面侧上的漏电极的步骤；
形成层压体的步骤包括：
形成第二导电类型的第一低电阻层的步骤，第一低电阻层放置在面向所述栅电极的位置上，并且与所述栅电极接触；
形成第一电场缓和层的步骤，所述第一电场缓和层从所述第一低电阻层朝向所述源电极和所述漏电极之一的一侧延伸并且被配置为缓和电场集中至所述第一低电阻层；以及
形成第一非晶层以覆盖第一侧表面的步骤，第一侧表面是第一电场缓和层的侧表面并且面向源电极和漏电极中之一；
形成第一非晶层的步骤，包括：
通过将杂质离子注入到所述第一电场缓和层的一部分中以进行非晶化来形成所述第一非晶层。
[参考标号列表]
1、1A、1B 化合物半导体装置
2 基板
3 缓冲层
4 高电阻层
5 载流子供应层
6、8、10 高电阻层
7 沟道层
9 载流子供应层
11 低电阻层(P翼层)
12 覆盖层
13 欧姆金属层
14 源电极
15 第一层间绝缘膜
16 栅极扩散层
17 栅电极
17A 下侧部分
17B 上侧部分
18 漏电极
20 第二层间绝缘膜
24 第三层间绝缘膜
31 绝缘膜
111 下层
121 上层
AM1 第一非晶层
AM2 第二非晶层
BL1 下部阻挡层
BL2 上部阻挡层
DL 漏极配线
ER1 第一电场缓和层
ER1a 第一侧表面
ER2 第二电场缓和层
ER2a 第二侧表面
GL 栅极配线
H11、H12 开口
MR1 第一余量部
MR2 第二余量部
SL 源极配线

Claims (7)

1.一种化合物半导体装置，包括：
由化合物半导体构成的层压体，并且所述层压体包括第一导电类型的载流子在其中移动的沟道层，
栅电极，设置在所述层压体的上表面侧上；
源电极，设置在所述层压体的所述上表面侧上；以及
漏电极，设置在所述层压体的所述上表面侧上；
所述层压体包括：
第二导电类型的第一低电阻层，设置在面向所述栅电极的位置处并且与所述栅电极接触；
第一电场缓和层，从所述第一低电阻层朝向所述源电极和所述漏电极中之一的一侧延伸，并且被配置为缓和集中至所述第一低电阻层的电场；以及
第一非晶层，覆盖作为所述第一电场缓和层的侧表面的第一侧表面，所述第一侧表面面向所述源电极和所述漏电极中之一。
2.根据权利要求1所述的化合物半导体装置，其中，
所述层压体包括：
第二电场缓和层，从所述第一低电阻层朝向所述源电极和所述漏电极中的另一个的一侧延伸，并且被配置为缓和电场集中至所述第一低电阻层；以及
第二非晶层，覆盖作为所述第二电场缓和层的侧表面的第二侧表面，所述第二侧表面面向所述源电极和所述漏电极中的另一个。
3.根据权利要求2所述的化合物半导体装置，其中，
所述第一电场缓和层和所述第二电场缓和层均包括：
第二导电类型的第二低电阻层，被设置为与所述第一低电阻层接触，并且具有比所述第一低电阻层低的第二导电类型的杂质浓度；
高电阻层，设置在所述第二低电阻层上，具有比所述第二低电阻层高的电阻。
4.根据权利要求3所述的化合物半导体装置，其中，所述第二低电阻层包含碳和镁中的至少一种作为第二导电类型的杂质。
5.根据权利要求3所述的化合物半导体装置，其中：
所述第一非晶层和所述第二非晶层均包括：
第一层，包含与所述第二低电阻层相同的材料；以及
第二层，设置在所述第一层上并且包含与所述高电阻层相同的材料。
6.根据权利要求2所述的化合物半导体装置，进一步包括：
第一余量部，设置在所述第一非晶层与所述源电极和所述漏电极中之一之间并且相邻于所述第一非晶层；以及
第二余量部，设置在所述第二非晶层与所述源电极和所述漏电极中的另一个之间并且与所述第二非晶层相邻；
所述第一余量部具有与所述第一电场缓和层相同的结构；并且
所述第二余量部具有与所述第二电场缓和层相同的结构。
7.一种制造化合物半导体装置的方法，包括：
形成层压体的步骤，所述层压体由化合物半导体构成并且包括第一导电类型的载流子在其中移动的沟道层；
在所述层压体的上表面侧上形成栅电极的步骤；
形成设置在所述层压体的所述上表面侧上的源电极的步骤；以及
形成设置在所述层压体的所述上表面侧上的漏电极的步骤；
形成层压体的步骤包括：
形成第二导电类型的第一低电阻层的步骤，所述第一低电阻层被放置在面向所述栅电极的位置上并且与所述栅电极接触；
形成第一电场缓和层的步骤，所述第一电场缓和层从所述第一低电阻层朝向所述源电极和所述漏电极之一的一侧延伸并且被配置为缓和电场集中至所述第一低电阻层；以及
形成第一非晶层以覆盖第一侧表面的步骤，所述第一侧表面是所述第一电场缓和层的侧表面并且面向所述源电极和所述漏电极中之一；
形成第一非晶层的步骤，包括：
通过将杂质部分地离子注入到所述第一电场缓和层中以非晶化来形成所述第一非晶层。
CN202080090931.9A 2020-01-08 2020-11-26 化合物半导体装置与制造化合物半导体装置的方法 Pending CN114902424A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2020-001337 2020-01-08
JP2020001337A JP2021111666A (ja) 2020-01-08 2020-01-08 化合物半導体装置及び化合物半導体装置の製造方法
PCT/JP2020/044110 WO2021140776A1 (ja) 2020-01-08 2020-11-26 化合物半導体装置及び化合物半導体装置の製造方法

Publications (1)

Publication Number Publication Date
CN114902424A true CN114902424A (zh) 2022-08-12

Family

ID=76787842

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080090931.9A Pending CN114902424A (zh) 2020-01-08 2020-11-26 化合物半导体装置与制造化合物半导体装置的方法

Country Status (6)

Country Link
US (1) US20230036228A1 (zh)
JP (1) JP2021111666A (zh)
CN (1) CN114902424A (zh)
DE (1) DE112020006450T5 (zh)
TW (1) TW202141644A (zh)
WO (1) WO2021140776A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024040465A1 (en) * 2022-08-24 2024-02-29 Innoscience (suzhou) Semiconductor Co., Ltd. Nitride-based semiconductor device and method for manufacturing the same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57176772A (en) * 1981-04-23 1982-10-30 Fujitsu Ltd Semiconductor device and manufacture thereof
JP5720678B2 (ja) * 2010-04-22 2015-05-20 富士通株式会社 半導体装置及びその製造方法、電源装置
JP6369605B2 (ja) * 2013-05-08 2018-08-08 ソニー株式会社 半導体装置、アンテナスイッチ回路、および無線通信装置
US9847401B2 (en) * 2014-02-20 2017-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same
JP2018060847A (ja) * 2016-10-03 2018-04-12 株式会社東芝 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024040465A1 (en) * 2022-08-24 2024-02-29 Innoscience (suzhou) Semiconductor Co., Ltd. Nitride-based semiconductor device and method for manufacturing the same

Also Published As

Publication number Publication date
DE112020006450T5 (de) 2022-10-27
JP2021111666A (ja) 2021-08-02
TW202141644A (zh) 2021-11-01
WO2021140776A1 (ja) 2021-07-15
US20230036228A1 (en) 2023-02-02

Similar Documents

Publication Publication Date Title
US20210119040A1 (en) Method of manufacturing insulated gate semiconductor device with injection suppression structure
JP4645034B2 (ja) Ｉｉｉ族窒化物半導体を有する半導体素子
US8378389B2 (en) Semiconductor device and method for manufacturing same
KR102059101B1 (ko) 터널 전계 효과 트랜지스터
TWI512973B (zh) 半導體裝置及半導體裝置之製造方法
KR100642191B1 (ko) 헤테로 접합 전계 효과 트랜지스터 및 그 제조 방법
TWI798402B (zh) 肖特基能障二極體
US9786740B2 (en) Semiconductor device and method for producing the same
US20150060943A1 (en) Nitride-based transistors and methods of fabricating the same
WO2006126726A1 (ja) 半導体装置とその製造方法
JP2012094774A (ja) 半導体装置
US20240145589A1 (en) Semiconductor device
KR101172857B1 (ko) 인헨스먼트 노멀리 오프 질화물 반도체 소자 및 그 제조방법
CN114902424A (zh) 化合物半导体装置与制造化合物半导体装置的方法
US20230326960A1 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
JP4631104B2 (ja) 半導体装置の製造方法
JP2008103392A (ja) 半導体装置および半導体装置の製造方法
US11424357B2 (en) Semiconductor device
US11411105B2 (en) Silicon carbide semiconductor device
WO2023093294A1 (zh) 一种氧化镓器件及制备方法
TW202425142A (zh) 半導體裝置和其形成方法
CN118173583A (zh) 半导体装置和其形成方法
CN113793869A (zh) 一种集成混合材料高电子迁移率晶体管及其制备方法
TW202027174A (zh) 半導體裝置及半導裝置之製造方法
JP2012023321A (ja) 半導体トランジスタおよびその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination