JP2555871C - - Google Patents

Description

【発明の詳細な説明】 【産業上の利用分野】 本発明は砒化ガリウム半導体装置に関する。 【従来の技術】 低雑音・高い遮断周波数・高出力等の特徴を有するマイクロ波トランジスタと
して、ＧａＡｓ（砒化ガリウム）ショットキ障壁ゲート電界効果トランジスタ（
ＧａＡｓ−ＳＢＧＦＥＴ）が一般に知られている。 ＧａＡｓ−ＳＢＧＦＥＴにはｎ導電形の能動領域表面にソース、ドレインとな
るオーミック接触電極を設けるとともに、その中間にゲートとなるショットキ接
合電極を１つあるいは２つ設けて、それぞれシングルゲート構造あるいはデュア
ルゲート構造を構成した構造となっている。後者のデュアルゲート構造は第２ゲ
ートバイアスによる利得制御が可能となる特長が新たに付加される。 図１は従来のシングルゲート構造のＳＢＧＦＥＴ素子の要部を示す断面図であ
る。すなわち、Ｃｒを拡散させて絶縁体となったＧａＡｓ基板１の主面にはＧａ
Ａｓ層からなるバッファ層２が形成され、かつ このバッファ層２上にはｎ形エピタキシャル層３が形成されている。このｎ形エ
ピタキシャル層３は周辺をエッチングして除去され、メサ構造となっている。前
記ｎ形エピタキシャル層３上には幅広のソース電極４およびドレイン電極５が平
行に形成されるとともに、両電極間には１本のゲート電極６が配設されている。
ゲート電極６はＴｉ，Ｗ，Ｐｔ，Ａｌ等からなりショットキ障壁接合となるとと
もに、長さ（ｌ）は１ｕｍ（ミクロン）程度となっている。また、ソース電極４
およびドレイン電極５は最下層にＡｕＧｅ、中間層（バリア層）にＮｉ、Ｍｏ、
Ｐｔ等、最上層にＡｕ層を順次蒸着し、積層形成後３５０℃〜４００℃でアロイ
処理（合金化熱処理）を行ないオーミック性接触を得ることにより形成される。
しかし、このアロイ処理時には、電極の積層方向に沿ってＧａ，Ａｓ、Ｇｅ、Ａ
ｕ等が相互拡散しやすく、電極と基板間の合金化反応は不均一になりやすいとい
う欠点があることはよく知られている。 【発明が解決しようとする課題】 これらの欠点に対する改善策としては、前記ソースおよびドレイン電極の中間
層（バリア層）の電極材料を工夫したり電極積層構造を変えることが考えられる
。一方、最近、ＳＢＧＦＥＴの量産化に向けて、アロイ処理後に素子の所望表面
部分をパッシペーション膜で被い、素子特性の安定化、素子寿命の長期化を図る
ことが試みられている。 しかし、本願発明者等の研究によれば、このようなパッシベーションを行なう
と、ＦＥＴの耐圧劣化が生じ易くなることが判明した。この点について、検討し
た結果、パッシベーション時の熱処理によりオーミック接触電極とＧａＡｓ基板
間の合金反応がさらに促進され電極成分の一部が基板中へアロイ（合金）進行し
、アロイ進行成分で動作時に電界集中を起こし、耐圧劣化することがわかった。 オーミック電極形成のためのアロイ処理時に電極の積層方向（縦方向）に沿っ
てＡｕ，Ｇｅ，Ｇａ，等が相互拡散して不均一反応しやすいことは前述したが、
電極形成後に、パッシベーションに伴い高温熱 処理が行なわれるとこのアロイ化は再び促進され基板に沿って横方向にも進行す
るものと考えられる。この横方向アロイ化は、実験の結果、４４０℃前後になる
と顕微鏡でもアロイピットとして目視可能となることがわかった。なお、この横
方向アロイ進行成分は、主としてオーミック電極中のＡｕであると推定される。
すなわち、熱処理によりＡｕとＧｅが反応するとき、ＧａＡｓ基板中にもＧｅが
反応するとき、ＧａＡｓ基板中にもＧｅがドナーとして拡散されるが、このとき
、Ａｕ原子の一部も基板中に拡散し、アロイ進行するものと思われる。さらに、
この横方向アロイ化は結晶方向によってその成長速さが異なることも発見した。
図３は、横方向アロイ化の様子が結晶方向によって異なることを説明するための
摸式図である。各電極を形成する能動層（ｎ形エピタキシャル層３）の表面が（
１００）である場合、図３中、オーミック電極７の周縁にはハッチングを施して
示されるアロイ成長部８が部分的に形成される。このアロイ成長部８が部分的に
形成される。このアロイ成長は〔０１０〕，〔０１−０〕の方向、〔００１〕，
〔００１−〕の方向に成長しやすく （成長部、）また、一点鎖線で示す〔
０１１−〕，〔０１−１〕ではわずかに成長がみられる（成長部）。また、２
点鎖線で示す〔０１１〕，〔０１−１−〕方向には、ほとんどアロイ成長は見ら
れない。なお、ここで、結晶方位「１−」は「１」の反対方向を示す。 このように基板の結晶方向によってアロイ進行の様子に差がみられる理由は、
明らかでないが、基板の結晶構造に起因する異方性が関係しているものと思われ
る。例えばある特定の結晶において、エッチング異方性が存在し、エッチピット
（ウェットエッチングしたとき結晶面に形成される特定形状の凹）が形成される
ことは知られているが、アロイ進行の場合もこの場合と同じような異方性により
アロイピットが存在し、アロイ成長部、が特に大きく成長するものと考えら
れる。なお、アロイ成長部との形状に差がみられるが（成長部は先端部が
半円形状を有し、成長部は小さな成長層がいくつか集まっ た形状となっている）、成長部がみられる電極の辺の長さは成長部のみられ
る電極の辺の長さよりも長くなっており、このような場合は、成長部にみられ
る小さな成長層がくっついて、成長部のように一つの半円形状の成長形状にな
るものと考えられる。 また、〔０１１〕および〔０１−１−〕に直交する電極辺に沿う結晶面はエッ
チングすると庇状のいわゆる逆メサ形状となる面であり、〔０１−１〕および〔
０１１−〕に直交する電極辺に沿う結晶面は、エッチングによって緩やかな傾斜
面を形作るいわゆる順メサ形状となる面であり、このような特異なエッチングの
異方性と同様にアロイ進行異方性が存在して〔０１−１〕方向にはアロイ成長部
が生じるが〔０１１〕，〔０１−１−〕方向にはアロイ成長が生じないものと推
定される。ところで、ＧａＡｓ電界効果トランジスタでは、高周波特性向上のた
めに各電極間の距離は、狭くなっている。 例えば、図１においてゲート電極６とソース電極４，あるいはドレイン電極５
間は、１．５〜２μｍ程度である。このように近接配置されたソースドレイン電
極間の一部に前述した如き、アロイ進行部が生ずると、その部分でショート不良
，耐圧不良をひきおこすこととなる。 そこで、本発明者は電流の流れる方向、すなわちチャネル方向（ソースドレイ
ン電極の隣接する方向）を横方向アロイの成長が遅い方向と一致させることによ
って、隣接するソースドレイン電極間のショート不良を防止し、耐圧劣化も最小
限に抑えることができることに気がつき、本発明を成した。 したがって、本発明の目的は、ソースドレイン電極間のショートが発生しない
ような電極配置パターンを有するＧａＡｓ半導体装置を提供することにある。 【課題を解決するための手段】 このような目的を達成するために本発明は、ＧａＡｓ基板の一主面能動層上に
相互に近接するアロイ処理によって設けられたソース電極 およびドレイン 電極を有する半導体装置において、前記両電極の近接方向は電極
と前記能動層とのアロイ成長が遅い結晶方向あるいはアロイ成長が遅い結晶方向
に近似した方向となっているものであって、具体的には、ＧａＡｓ−ＳＢＧＦＥ
Ｔにおいては、前記能動層の主面は（１００）となり、ソース電極、ゲート電極
、ドレイン電極の隣接方向は〔０１１〕，〔０１１−〕，〔０１−１−〕，〔０
１−１〕のうちのいずれかあるいはいずれかに近似した結晶方向となっているも
のである。 【作用】 隣接する電極方向は、アロイ成長がわずかしか生じない結晶方向、あるいは第
８図（ｂ）で示すように、アロイ成長がほとんど生じない結晶方向とすることに
よって、ソース電極およびドレイン電極形成後にＡｕとＧｅの共晶温度３５６℃
よりも高い温度でパッシベーションを行なっても隣接するソース電極とドレイン
電極のショートあるいは耐圧劣化が生じない。 【実施例】 以下、実施例により本発明を説明する。 第４図は本発明の一実施例によるＧａＡｓ−ＳＢＧＦＥＴ素子の要部を示す平
面図、第５図は第４図のＶ−Ｖ線に沿う断面図、第６図は第４図のＶＩ−ＶＩ線
に沿う断面図である。第７図（ａ），（ｂ）は本発明には適用しない好ましくな
い電極パターンを示す説明図、第８図（ａ），（ｂ）は本発明に適用する好まし
い電極パターンを示す説明図である。また、第９図（ａ）〜（ｃ）は、素子の製
造方法を示す各工程での断面図である。 この実施例のＧａＡｓ−ＳＢＧＦＥＴ素子は、第４図および第５図で示すよう
に、ソース電極（Ｓ）４とドレイン電極（Ｄ）５との間に、第１ゲート電極９お
よび第２ゲート電極１０からなる２本のゲート電極（Ｇ）を設けた、いわゆるデ
ュアルゲート構造となっている。なお、第４図ではパッシベーション膜は省略し
てある。したがって、各 電極のボンディングパッド領域１１は二点鎖線で示してある。 素子１２は第５図で示すように、Ｃｒをドープして半絶縁体となった厚さ３５
０〜４００μｍのバッファ層２を介して形成したｎ形エピタキシャル層３は能動
層となるとともに、アイソレーションのために周囲は必要なパターンにエッチン
グ除去されてメサ構造となっている。また、このｎ形エピタキシャル層３の主面
、すなわちＧａＡｓ基板１の主面はあらかじめ（１００）なる結晶面となるよう
にしておく。 一方、ｎ形エピタキシャル層３の主面中央には１μｍ〜１.５μｍの長さの２
本のゲート電極が平行（間隔１μｍ）に配設されている。２本のゲート電極はそ
れぞれ第１ゲート電極９および第２ゲート電極１０を形作っている。また、２本
のゲート電極を挟んで別々にソース電極４およびドレイン電極５が配設されてい
る。ソース電極４と第１ゲート電極９との間隔は１．５μｍ、第２ゲート電極１
０とドレイン電極５との間隔は２μｍとなっている。 ゲート電極は厚さ６０００オングストローム程度のアルミニウムによって形成
され、ショットキ障壁接合となっている。また、ソース・ドレイン電極４，５は
最下層の１３００オングストロームの厚さのＡｕＧｅ層、中層の厚さ３００オン
グストロームのＮｉ層、上層の厚さ４５００オングストロームのＡｕ層からなる
三層構造となるとともに、電極形成後の４００℃前後、５分のアロイ処理によっ
てオーミック接合化が図られている。 一方、第１ゲート電極９および第２ゲート電極１０の一端はｎ形エピタキシャ
ル層３から外れて、バッファ層２上に延在している。この際、メサ部の段差部分
上を延在するため、アルミニウムの配線層の幅は徐々に広くなってゲート長さよ
りも広い幅となった状態で交差し、かつ第６図で示すように、徐々に低くなる順
メサ部分を通るようになっている。なお、各電極を設けたｎ形エピタキシャル層
３以外の表面およびバッファ層２上には絶縁膜１３が設けられるとともに、各電
極のボンディングパッド領域以外の素子表面はパッシベーション膜１４ で被われている。 ここで、各電極隣接方向、すなわちチャネル方向でありかつ各手電極の近接方
向である方向は、第８図（ｂ）で示すように、〔０１１〕方向となっている。し
たがって、第１ゲート電極９および第２ゲート電極１０の延在する方向は、前記
パッシベーション膜１４（４１０℃，４０分処理によるＣＶＤ−ＰＳＧ膜）の形
成の際、電極成分の横方向のアロイの進行がほとんどない〔０１１〕，〔０１−
１−〕方向となっている。すなわち、本発明者の発見によって、第３図に示すよ
うに、（１００）における電極材料とＧａＡｓ母材間のアロイ成長は〔０１０〕
およびこれに等価な〔０１−０〕方向、ならびに〔００１〕およびこれに等価な
〔００１−〕で大きく、〔０１１〕およびこれに等価な〔０１−１−〕方向では
成長はほとんど起こらず〔０１−１〕およびこれに等価な〔０１１−〕方向では
わずかにアロイ進行部が現れることが確認されている。そこで、この実施例では
、第８図（ａ）で示すように、隣接する電極方向はアロイ成長がわずかしか常時
ない結晶方向、あるいは第８図（ｂ）で示すように、アロイ成長がほとんど生じ
ない結晶方向とすることによって、電極形成後にＡｕとＧｅの共晶温度３５６℃
よりも高い温度でパッシベーションを行なっても隣接する電極のショートあるい
は耐圧劣化が生じないようにしている。なお、第７図（ａ）、（ｂ）および第８
図（ａ）、（ｂ）はシングルゲート構造を例にして説明しているが、ゲート電極
が２本となるデュアルゲート構造でも同様である。 また、ここで第９図（ａ）〜（ｃ）を参照しながら前記素子１２の製造方法に
ついて簡単に説明する。まず、ＧａＡｓ基板１を用意して順次ＧａＡｓからなる
バッファ層およびｎ形エピタキシャル層３を形成する。ＧａＡｓ基板１はＣｒが
ドープされて絶縁体となっていて、たとえば３５０〜４００μｍの厚さとなって
いる。バッファ層２は２．３μｍとなり、Ｃｒのｎ形エピタキシャル層３への侵
入を防止する役割を果たす。ｎ形エピタキシャル層３はイオウ（Ｓ）あるいはセ
レン （Ｓｅ）を約１０¹⁷ｃｍ²の濃度にドープしてｎ形のＧａＡｓ層とし、厚さは０.
３μｍと極めて薄い。 つぎに、同図（ｂ）に示すように、能動層となるｎ形エピタキシャル層３のア
イソレーションのために、ｎ形エピタキシャル層３の周囲を所望のパターンにエ
ッチング除去してメサ構造とする。その後、常用の蒸着技術によってＡｕＧｅ／
Ｎｉ／Ａｕからなるソース電極４およびドレイン電極５を前述のパターンとうり
に形成し、オーミックを得るためにアロイ処理（４００℃，５分処理）を行なう
。つぎに、常用の部分蒸着技術によって前述のパターンとおりにアルミニウムを
取り付けてショットキ障壁接合ゲート電極６を形成する。さらに、素子の表面を
ＣＶＤ−ＰＳＧ膜（気相化学成長によるリンシリケートガラス膜）を所望厚さに
形成する。この際、所望部分はＣＶＣＤ−ＰＳＧ膜（パッシベーション膜）で被
われないことによってワイヤ接続用のボンディングパッド領域１１を形成して、
素子１２を得る。 このような実施例によれば、ＧａＡｓ−ＳＢＧＦＥＴのパッシベーション時の
熱による特性劣化は大幅に緩和することができる。また、量産化に伴いペレット
付け、モールド、その他の工程に伴う熱処理温度および回数が増加するが、これ
らの熱による特性劣化も同様に緩和することができる。したがって、信頼性の向
上および歩留の向上の図ることができることから量産化も可能となる。 なお、本発明は前記実施例に限定されない。すなわち、電極を形成する結晶面
は実施例では（１００）について説明したが、（０１０），（００１）なる結晶
面も等価であることから同様に本発明は適用することができる。但し、（０１０
），（００１）の場合におけるアロイ成長の大小の方向性は前記実施例とは異な
るので、適当な電極パターンを選択する必要がある。 また、パッシベーション膜ＣＶＤ−ＰＳＧ膜以外の膜、たとえばＡｌ₂Ｏ₃膜（
処理温度６００℃）ポリイミド樹脂膜（キュア温度３５０℃前後）等でも、処理
温度がＡｕＧｅの共晶温度付近あるいはそれ 以上となることからアロイ化による特性劣化のために本発明を適用することが望
ましい。 また、本発明は第１０図に示すように、アイソプレーナ構造のＩＣにも適用で
きる。すなわち、ｎ形エピタキシャル層３を絶縁膜１５で区割して独立した能動
領域１６を形成し、それぞれの能動領域１６に所望の素子を形成し、かつ平坦な
上面上を利用して各素子を配線層１７で結線して所望のＩＣを形成する。この実
施例ではＧａＡｓ−ＳＢＧＦＥＴ１８とショットキ障壁ダイオード１９を結線し
た例を示す。 このような実施例では、ゲートの引出部分をメサ構造のように段差による断線
を防止する目的で太くする必要もなく、ゲート電極と同一の長さで引き出すこと
ができるため、寄生容量の軽減化が図れる利点がある。 前記絶縁膜１５はＡｌ₂Ｏ₃，ＳｉＯ₂，Ｓｉ₃Ｎ４等の選択酸化による方法で形
成してもよい。 また、第１１図に示すように、Ｈ＋，Ｎａ等をイオンインプランテーション法
で打ち込んで高抵抗層、絶縁物層等のアイソレーション領域２０を形成してもよ
い。また、このアイソレーション領域２０は、１０⁷Ωｃｍと高抵抗のＧａＡｓ
部分的に成長（たとえば部分エピタキシャル法）させるようにして形成してもよ
い。 また、第１２図で示すように、Ｃｒをドープした半絶縁性ＧａＡｓ基板１に部
分的に不純物をドープして独立した能動領域２１を形成してもよい。この場合、
イオウ（Ｓ）、セレン（Ｓｅ）をドープすればｎ形となり、亜鉛（Ｚｕ）をドー
プすればｐ形となる。上述した如きメサエッチングによるアイソレーションを用
いない、アイソプレーナー構造ＧａＡｓＩＣにおいては、エッチ段差部における
電極の段切れ等の心配がなくなり、電極レイアウトはまったく自由に行なうこと
ができるが、これらに本発明を適用することにより耐圧不良等を防止しえるレイ
アウトパターンを有したすぐれたＩＣを提供することが可能となる。 さらに、本発明はＦＥＴの電極構造に限定されない。すなわち、微細配線をオ
ーミック電極の近傍に設けるような場合にも適用できる。 【発明の効果】 以上のように、本発明によれば、熱処理によるアロイ進行に起因する特性劣化
を防止することができるので、高信頼度、高歩留のＧａＡｓ半導体装置を製造す
ることができるため、コストの低減が図れ、量産化が可能となる。

【図面の簡単な説明】 【図１】 従来のＧａＡｓ−ＳＢＧＦＥＴ素子を示す断面図。 【図２】 従来のＧａＡｓ−ＳＢＧＦＥＴ素子の表面の結晶方向を示す説明図。 【図３】 従来のＧａＡｓ−ＳＢＧＦＥＴ素子の表面のアロイ成長状態を示す説明図。 【図４】 本発明の一実施例によるＧａＡｓ−ＳＢＧＦＥＴ素子を示す平面図。 【図５】 図４のＶ−Ｖ線に沿う一部の拡大断面図。 【図６】 図４のＶＩ−ＶＩ線に沿う一部拡大断面図。 【図７】 （ａ）（ｂ）それぞれ好ましくない電極パターンを示す説明図。 【図８】 （ａ）（ｂ）それぞれ好ましい電極パターンを示す説明図。 【図９】 （ａ）〜（ｃ）は本発明によるＧａＡｓ−ＳＢＧＦＥＴ素子の製造方 法を示す各工程における断面図。 【図１０】 他の実施例によるＧａＡｓ−ＳＢＧＦＥＴを組み込んだ素子の断面図。 【図１１】 本発明の実施例に適用されるアイソレーション方法を示す断面図。 【図１２】 本発明の実施例に適用される他のアイソレーション方法を示す断面図。 【符号の説明】 １…ＧａＡｓ基板、２…バッファ層、３…ｎ形エピタキシャル層、４…ソース領
域、５…ドレイン領域、６…ゲート電極、７…電極、８…アロイ成長部、９…第
１ゲート電極、１０…第２ゲート電極、１２…素子、１４…パッシベーション膜
、１５…絶縁膜、１６，２１…能動領域、１７…配線層、１８…ＧａＡｓ−ＳＢ
ＧＦＥＴ、１９…ダイオード、２０…アイソレーション領域、、、…アロ
イ成長部。

Claims (1)

1. 【特許請求の範囲】 【請求項１】 （ １００）結晶面またはそれに等価な結晶面をもつＧａＡｓ半導体基体のその主
   面に、所定の長さ方向に沿って設けられたゲート電極、そのゲート電極を挟むよ
   うに近接してアロイ処理によって設けられたソース電極およびドレイン電極を有
   し、前記ゲート電極は前記主面に対してショットキ障壁接合を成し、そのゲート
   電極下に位置する半導体基体主面におけるチャネル方向を横方向アロイの成長が
   遅い方向と一致させたことを特徴とする砒化ガリウム半導体装置。