JPS58223371A - シヨツトキバリアゲ−ト電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、ショットキバリアゲート電界効果トランジ
スタに関する。

〔発明の技術的背景とその問題点〕

以下砒化ガリウム（ＧａＡｓ　）を用いたショットキバ
リアゲート電界効果トランジスタ以下ＭＥＳＦ’ＢＴ　
。

とくに電力用ＭＥ８Ｆ’ＢＴを中心として説明する。こ
＼に述べる事項はＧａＡｓ　ＰＢＴ即ちＰｅｒｍｅａｂ
ｌｅ　Ｂａ５ｅＴｒａｎｓｉｓｔｏｒ素子にも共通する
事項である。電力用Ｍ１ｉｉＳＦＥ’ｒの出力め伸びは
近年著しく　６ＧＨｚ　＠で出力２０Ｗ以上の特性が得
られている。この出力は今後も伸びることが予想される
が、高出力Ｆ　Ｅ　Ｔに対して幾つかの問題も生じてい
る。たとえば全ゲート幅の増大に伴ってチップサイズが
大きくなり、一定の面積のウェーハから得られるチップ
数を減少し、また種々の要因から歩留りを低下すること
である。このようなチップ数の減少及び歩留りの低下は
、素子価格を上昇させる。この問題を解決するだめには
、ウェハの面内均一性の向上、大面積にわたる微細描画
プロセスの安定蒙等を図るとともに、チップサイズを小
さくシ、一定の面積のつる必要がある。

電力ＭＥＳＦＥＴの従来素子例を第１図イ、口に示す。

イに示すＦＥＴは所謂くし型構造でありワイヤボンディ
ング用のゲートパッド電極（２望、ドレイン電極（１）
を有しておシボンデイングを行うに必要な面積を個々の
電極について採っである。ソース電極（２）は図に示す
ように一ケ所に引きだしてソースパッド電極（２′）を
形成しここにボンディングを行う。口に示すＰＥＴは、
数個のソース電極（２）をクロスオーバ型に引き出して
ソースパッド電極（２′）を形成し、ここにボンディン
グを行う。同様に個々のドレイン電極（力はドレインパ
ッド電極シυに引き出すようにし、ゲート電極へのボン
ディングもゲートパッド電極シ邊−ケ所に行うものであ
る。以上から、口に示すクロスオーバ型ＦＥＴはイに示
すＦ”　Ｅ　Ｔに比し’ｉｍ極パターンの集積密度を高
くしチップサイズを小さくするには有利な構造である。

また最近開発されているＰＢＴ素子は上記両側とは用途
を異にし高速化を目差しだものであるが第１図ハに示す
ようにＦＥＴのソース電極（第１図口の（２））に相当
するエミッタ篭＆　（３）がチップ裏面に形成されてい
る。

このように接地電極をチップ裏面に設けることはチップ
表面の電極を減少することになるのでチップサイズを小
さくするのにより適した構造である。

しかしＰＢＴ素子ではベース電極（４）となる金属例え
ばタングステンが結晶の中に埋め込まれた構造をとシこ
の金属の比抵抗は蒸着時の金属比抵抗すなわち結晶中に
埋め込む前の比抵抗よシも著しく大きいことが欠点とし
て指摘されている。その原因のひとつに電極金属が結晶
成長温度に加熱せられる高温プロセスを採用しているこ
とが挙げられる。

ベース電極抵抗の増大は素子性能を低下する。このよう
か素子性能低下をみることなく集積密度を高め、チップ
サイズを小型にすることは望まれている所である。

〔発明の目的〕

この発明は上記の欠点を除去するもので、高出力素子に
必要々集積密度の高いショットキバリアゲート電界効果
トランジスタを提供するにある。

〔発明の概要〕

即ちこの発明は第２図断面図に示すようにソース電極（
２）をＮ型低比抵抗基板（６）、つまシチツプの裏面に
形成するようにしドレイン電極（力はこの基板上方に選
択的に形成されているドレイン電極長とはソ等しい高比
抵抗Ｎ型半導体層α呻を介してＮ型動作層（８）あるい
はこの動作層上のＮ型低比抵抗層（９）上に対応する電
極長をもって配列され、ゲート電極（１１）はドレイン
電極間でＮ型動作層が適度ガ深さ堀シ込まれた形状をと
っている溝の底に設けられているショットキバリアゲー
ト電界効果トランジスタにある。この構造をとらせるこ
とによりゲート電極はゲート用金属の蒸着後に高温に熱
せられることがなく形成され、従来のＰＢＴ素子で認め
られる電極抵抗の増大を〆免れさせる。

〔発明の実施例〕

以下にこの発明の実施例について図面を用いて説明する
。第３図イ〜トにこの例のトランジスタの生成品断面図
を製造工程順に示す。まずイでＧａＡｓ　Ｎ型低比抵抗
高電子濃度基板（６）上にＮ型高比抵抗層（１１，動作
層（８）、Ｎ型低比抵抗層（９）を順次気相成長させる
。基板の電子濃度は、ｌ　×ＩＱ′８ｃｍ−３、Ｎ型高
比抵抗層の電子濃度、厚さは、１×１０１４１３２μｍ
１動作層の電子濃度厚さは、各々１×１０′？α−３０
，６μｍで、Ｎ型低比抵抗層の電子濃度、厚さはｌＸｌ
０”α’、０．２μｍである。次に口に示すように前記
結晶基板上に長さ１４μｍ・の絶縁膜（１３を選択的に
形成する。図に示す絶縁膜間の間隔は２μｍである。

絶縁膜にＦｉｓｔｏ、を使用し、膜厚は５０００Ｘであ
る。

次にハに示すように露出したＧａＡｓを基板（６）に達
するまでエツチングする。使用したエツチング液は酒石
酸溶液と過酸化水素を容積比５：１に混合した混合液で
ある。なお基板に到達したかどうかは、簡単な耐圧のチ
ェックによシ確認することができる。

次に二に示すように８ｉ０１をマスクとしてノ・の溝α
荀に選択エピタキシャル成長を行う。成長方法は有機ガ
リウムを用い気相成長法ＭＯＣＶＤにより、８ｉ０ｚ上
には結晶成長しない条件で行う。成長層ａ最の電子濃度
はＩ　Ｘ　１０′７ｃｍ−３で成長層厚は約２．５μｍ
である。次にホに示すようにドレイン電極συを８１０
２膜の被接領域に形成するが、ドレイン電極長は１０μ
■１で上記８ｉ０２膜（１僧のパターン長１４μｍより
やや小さくシ５Ｉ０２膜の周側をマスクとしだり７トオ
フを用いる。５ｉ０２膜←；ａを開孔してドレイン電極
用金属を蒸着し、周側の８ｉｂ 不要の金属材を剥離すればよい。このドレイン電極ｑυ
にはＰｔ　／　ＡｕＧｅを使用し、金属膜厚はＰｔ。

ＡｕＧｅ但しＧｅ　１２　ｗｔ％について、３００Ｘ　
１１５００Ｘである。ドレイン電極形成後、基板裏面に
ソース電極０ｅを形成する。電極Ｕ■にはＡｕ　Ｇｅ但
しＧｅ　１ｗｔ％を用いる。なお合金処理はＨ２雰囲気
中、４２０℃５分とする。次にりん酸系エツチング液（
）（ａＰＯ４：　Ｈ２０２：ｌ−１０ｔ３：　］　：　
５０容積比）でドレイン電極間０ＧａＡ！ｌをエラチン
ブレへに示す溝０ηを形成する。エツチングはドレイン
パッド電極間で電流を測定しながらピンチオフ可能な電
流値を設定するように行う。

このソース電極（１１はこのときに使用する仮のソース
１；極であり、基板はまだ薄層にラッピングされていな
い。トに示すようにゲート電極（１１）はドレイψ ン電極間の溝を利用して矢印部金属蒸着のみで自動的に
形成する。この金属にはＡｕ　／　Ｐｉ　／　Ｔｉを用
い、各々２０００　Ｘ／　１０００　Ｘ　／　１０００
　Ｘの厚さとする。この金属はまたドレイン電極上にも
層Ｉ１７邊を形成する。グー）［極形成後裏面をラッピ
ングして基板の厚さを約１５μｍにし、基板裏面に改め
てＡｕＧｅ但しＧｅ１２ｙｔ％を２０００　Ｘ蒸着する
。さらに基板の割れを防ぐために約２０μｍのＡｕのメ
ッキを行う。この後４２０℃５分の熱処理を行って、ソ
ース電極（２）を形成する。

このようにして製造されたこの例の素子の平面図を第４
図に示す。図においてゲート電極、あるいはドレイン電
極の単位幅α→は２００μｍであシ、全ゲート幅は２翼
となっている。またドレイン電極長（２）は１４μｍで
あり各ドレイン電極は２μｍの間隔で配列しておりゲー
トパッド電極（２り、ドレインパッド電極（２Ｉ）を除
いた素子面積は２００μｍＸ１７４μｍである。なおパ
ッド電極は第３図イの高比抵抗層０〔の図面外延長上に
形成しである。

第２図及び第３図でＮ型高比抵抗層α１は、θりに示す
動作層（８）からＮ型低比抵抗基板（６）へのせばめら
れだ電流径路以外を遮断するために設けである。

この目的に対してこの実施例ではＮ型高比抵抗層を用い
ているがＰ型半導体層を用いても同様の効果が得られる
。あるいは両者の積層を用いてもさいてもよろしい。

〔発明の効果〕

従来のＦ”ＢＴ素子では素子表面にソース、ゲート、ド
レイン電極を配しているが、このようなこの発明ではソ
ース電極を素子（チップ）裏面に形成することにより、
素子（チップ）表面の電極面積を減らすことができ、チ
ップサイズを小さくするには有効な素子構造となってい
る。また上記利点庸をもつ従来素子としてＰＢＴがある
が、この素子ではベース電極となる金属の比抵抗が著し
く悪くなる欠点があった。この原因として金属が高温に
熱せられるプロセスが挙げられる。この発明によるＰＥ
Ｔ構造では上記高温プロセスを導入することがなく、ゲ
ート電極を形成できるため電極抵抗の劣化を招くことが
なく、従来技術の欠点を克服できるものである。

【図面の簡単な説明】

第１図イ、口は従来のＭＥＳＦＢＴの平面図、ハは閤じ
（ＰＢＴ素子の断面図、第２図はこの発明のＭＢ８１；
’ＥＴの断面図、第３図イ〜トはこの発明の実施例ショ
ットキバリアゲート電界効果トランジスタの製造工程順
に示す生成品断面図、第４図は実施例ＭＥＳＦＥＴの平
面図である。 図において （１）・・・ボッディング電極　（２）・・・ソース電
極（３）・・・エミッタ電極　　　（４）・・・ベース
電極（５）・・・コレクタ電極　　　（６）・・・Ｎ型
低比抵抗基板６Ｉ）、σ４・・・ドレイン電極　　　（
８）・・・Ｎ型半導体動作層（９）・・・Ｎ型低比抵抗
＃　　０υ・・・Ｎ型高比抵抗層Ｕυ・・・ゲート電極
　　　　（１２＋・・・電流の向き０ト・・８１０２（
１４）・・・エツチングによる溝０９・・・選択エピタ
キシャル成長層　（１７）・・・エツチングによる溝０
８）・・・金属蒸着方向 代理人弁理士　井　上　−男

Claims (2)

【特許請求の範囲】
1. （１）−面表面側にＮ型半導体動作層を備えるＮ型半導
   体低比抵抗基板の他面裏面側にソース電極が設けられ、
   前記動作層は、選択的に分布する牛導体高比抵抗層を介
   して突出する領域と、突出する領域の間で基板に対接し
   てくほめられている領域に分かたれ、互にさし込まれく
   しの歯状に分布する一方のドレイン電極を前記領域上に
   他方のゲート電極を後記領域上に形成されていることを
   特徴とするショットキバリアゲート電界効果トランジス
   タ。
2. （２）　　ドレイン電極直下にＮ型低比抵抗半導体層を
   備えていることを特徴とする特許請求範凹第１項に記載
   のショットキバリアゲート電界効果トランジスタ。