JPS58111375A - 化合物半導体装置 - Google Patents
化合物半導体装置Info
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- JPS58111375A JPS58111375A JP20925481A JP20925481A JPS58111375A JP S58111375 A JPS58111375 A JP S58111375A JP 20925481 A JP20925481 A JP 20925481A JP 20925481 A JP20925481 A JP 20925481A JP S58111375 A JPS58111375 A JP S58111375A
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 150000001875 compounds Chemical class 0.000 title claims description 11
- 229910045601 alloy Inorganic materials 0.000 claims abstract description 8
- 239000000956 alloy Substances 0.000 claims abstract description 8
- 230000004888 barrier function Effects 0.000 claims abstract description 7
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 12
- 229910052751 metal Inorganic materials 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 5
- 238000005530 etching Methods 0.000 abstract description 6
- 238000007373 indentation Methods 0.000 abstract 3
- 239000006185 dispersion Substances 0.000 abstract 1
- 238000007493 shaping process Methods 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 238000000034 method Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 3
- 238000005275 alloying Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910001385 heavy metal Inorganic materials 0.000 description 1
- 229910000765 intermetallic Inorganic materials 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229920003217 poly(methylsilsesquioxane) Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 238000004321 preservation Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 210000002784 stomach Anatomy 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
- 239000011593 sulfur Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は化合物半導体装置に関し、主としてＧａＡｓ−
ＭＥ ８：ＪＩＦ Ｂ Ｔ （金属間化合物半導体電界
効果トランジスタ）を対象とする。
ＭＥ ８：ＪＩＦ Ｂ Ｔ （金属間化合物半導体電界
効果トランジスタ）を対象とする。
高周波高速用に使用されるＧａＡｓ−ＭＥ８１１ＦＢＴ
としては例えば第１図に示すよ５に、半絶縁性のＧａ
Ａｓ基体ｌの上にエピタキシャル成長により高比抵抗の
ＧａＡ＠Ｎ一層２をバッファ層とし工形成し、このＮ一
層２の表面に能動、層（チャネル層）となるＧａＡｓＮ
層３を形成し、この８層３０表面の一部にオーミック接
触する金属層４．４をソース・ドレイン電極とし工形成
し、ソース・ドレイン間の能動８層３上の一部にシ１１
７）キーパリア５をつくる金属層６をゲート電極として
形成し、ゲート電極への電圧印加によりソース・ドレイ
ン関電流を制御する構造が提案されている。
としては例えば第１図に示すよ５に、半絶縁性のＧａ
Ａｓ基体ｌの上にエピタキシャル成長により高比抵抗の
ＧａＡ＠Ｎ一層２をバッファ層とし工形成し、このＮ一
層２の表面に能動、層（チャネル層）となるＧａＡｓＮ
層３を形成し、この８層３０表面の一部にオーミック接
触する金属層４．４をソース・ドレイン電極とし工形成
し、ソース・ドレイン間の能動８層３上の一部にシ１１
７）キーパリア５をつくる金属層６をゲート電極として
形成し、ゲート電極への電圧印加によりソース・ドレイ
ン関電流を制御する構造が提案されている。
このよっなＧＪＩＡ！ｌ −Ｍ Ｅ Ｓ型ＦＢ’ｌＣ＆
い工は各電極間の能動層表面に保護用の絶縁膜７が形成
されるが、この絶縁膜はソース・ドレイン電電の合金処
理後に例えば０ＶＤ（気相化合蒸着）により形成され、
その際の加熱によって耐圧が低下しあるいはばらつくこ
とが判明した。このような耐圧低下は加熱によってソー
ス・ドレイン電極の合金（アロイ）が能動層内にさらに
進行しくあるいは横方向にＮ＋層８ができ）、ゲート・
ドレイン間隔Ｌｄが実効的に狭くなるととｋよると考え
られる。
い工は各電極間の能動層表面に保護用の絶縁膜７が形成
されるが、この絶縁膜はソース・ドレイン電電の合金処
理後に例えば０ＶＤ（気相化合蒸着）により形成され、
その際の加熱によって耐圧が低下しあるいはばらつくこ
とが判明した。このような耐圧低下は加熱によってソー
ス・ドレイン電極の合金（アロイ）が能動層内にさらに
進行しくあるいは横方向にＮ＋層８ができ）、ゲート・
ドレイン間隔Ｌｄが実効的に狭くなるととｋよると考え
られる。
本発明は上記した点ｋかんがみてなされたものであり、
その目的は耐圧の低下やばらつきのない化合物半導体装
置の提供にある。
その目的は耐圧の低下やばらつきのない化合物半導体装
置の提供にある。
以下実施例について本発明を詳述する。
第２図は本発明によるＧａＡｓＭ ＥＳ量ＦＥＴの原理
的構造を示す断面図である。
的構造を示す断面図である。
同図において、１は半絶縁性の基板で、例えばＧ ａ
Ａ ｓ化合物半導体から成りその比抵抗は１０１Ω・ｃ
ｍとする。２は基板１の上にエピタキシャル成長により
形成したＧａＡｓＮ−型バッファ層で不純物濃度は１０
” ａｔｏｍｓ ／ ｃｊ、厚さは２〜５μｍ８１Ｋ
、３はＮ−型バッファ層２０表面にドナ不柵物を拡散し
たＧａＡｓ Ｎ層であって不純物濃度は１０ ” ａｔ
ｏｍｓ ／ ｃｄ、厚さは０．２〜０．５ ａｍ ｔｌ
ＡＩ［である。４はＧａＡｓ Ｎ層の表面にオーミック
接触するよ５に形成されたソース（８）・ドレイン（Ｄ
）となる金属層で、下地ＫＡｕＧｅ合金、中層ＫＮｉ。
Ａ ｓ化合物半導体から成りその比抵抗は１０１Ω・ｃ
ｍとする。２は基板１の上にエピタキシャル成長により
形成したＧａＡｓＮ−型バッファ層で不純物濃度は１０
” ａｔｏｍｓ ／ ｃｊ、厚さは２〜５μｍ８１Ｋ
、３はＮ−型バッファ層２０表面にドナ不柵物を拡散し
たＧａＡｓ Ｎ層であって不純物濃度は１０ ” ａｔ
ｏｍｓ ／ ｃｄ、厚さは０．２〜０．５ ａｍ ｔｌ
ＡＩ［である。４はＧａＡｓ Ｎ層の表面にオーミック
接触するよ５に形成されたソース（８）・ドレイン（Ｄ
）となる金属層で、下地ＫＡｕＧｅ合金、中層ＫＮｉ。
上層にＡｕを重ねた構造を有する。ソース・ドレイン間
のＧａＡｓ Ｎ層３の表面は約０．１μｍ前後エツチン
グされた凹陥部９が形成され、この凹陥部表面にゲート
電極となるｋｌが形成され、Ｇ ａ Ａ ｓＮ層３との
間にショットキーバリア５を形成する。
のＧａＡｓ Ｎ層３の表面は約０．１μｍ前後エツチン
グされた凹陥部９が形成され、この凹陥部表面にゲート
電極となるｋｌが形成され、Ｇ ａ Ａ ｓＮ層３との
間にショットキーバリア５を形成する。
７は電極間のＧａＡｓ Ｎ層表面に形成した保繰用絶縁
膜で、例えば０ＶＤ−８ｉ０．膜を０．３〜０．５μｍ
厚に形成したものである。
膜で、例えば０ＶＤ−８ｉ０．膜を０．３〜０．５μｍ
厚に形成したものである。
このようなＧａＡｓ Ｍ Ｅ Ｓ型ＦＥＴは第３図（ｉ
ｌ〜０１の工程断面図を参照し、下記のプロセスにより
製造される。
ｌ〜０１の工程断面図を参照し、下記のプロセスにより
製造される。
（ａｌ ＧａＡｇ半絶縁性基板１．エピタキシャル）
ａＡｓバッファＮ一層２．チャネルＮ層３からなる基体
を用意し、まず表面の一部なホトレジストマスク１１で
覆いその周辺部をメサエッチする。
ａＡｓバッファＮ一層２．チャネルＮ層３からなる基体
を用意し、まず表面の一部なホトレジストマスク１１で
覆いその周辺部をメサエッチする。
ｔｂｌ 表Ｆｉｌｌ全ｆ［（ＫＯＶＤ−８ｉ０．膜１
２を形成（第１パツシベイシ胃ン）スル。
２を形成（第１パツシベイシ胃ン）スル。
（ｃｌ ホトレジスト１３Ｖマスクとして、ソース・
ドレイン部の窓開エッチを行なう。
ドレイン部の窓開エッチを行なう。
（ｄｌ ホトレジスト１３を残した１１全面１ｃ Ａ
ｕＧｅ 。
ｕＧｅ 。
ＮｉＡｕの順序で蒸着し金属膜１４を形成する。
ｔｅｌ 上記ホトレジストを溶解除去してその上の金
属膜を取除く「リフトオフ」を行なうことにより、前記
窓開エッチした部分にソース・ドレイン電極４．４ｖ選
択的に形成する。
属膜を取除く「リフトオフ」を行なうことにより、前記
窓開エッチした部分にソース・ドレイン電極４．４ｖ選
択的に形成する。
げ） ソース・ドレイン電極４．４を含む周辺ｆ［ホト
レジスト１５を設け、このホトレジストと金属電極をマ
スクとしてソース・ドレイン間のチャネルＮ層表面の０
ＶＤ−８ｉ０．膜を翰くとともにさらにＮ層表面を０．
１μｍｓ度エッチして凹陥部９を形成する。このあとＡ
ｕＧｅのオーミック処理のためアロイ化加熱する。
レジスト１５を設け、このホトレジストと金属電極をマ
スクとしてソース・ドレイン間のチャネルＮ層表面の０
ＶＤ−８ｉ０．膜を翰くとともにさらにＮ層表面を０．
１μｍｓ度エッチして凹陥部９を形成する。このあとＡ
ｕＧｅのオーミック処理のためアロイ化加熱する。
（ｇ） 新たなホトレジスト膜１６を形成し、ゲート
部窓開する。
部窓開する。
（ｈｌ 全面にシ曹ットキバリアをつ（るためＡｊ１
７を蒸着する。
７を蒸着する。
（ｉｔ リフトオフ処理により不要のＡＩを取除きゲ
ート電極６を選択的に形成する。このｋｌとＧａＡｓ
Ｎ層との間にショットキーバリア５が形成サレる。この
後、全面に第２パツシベイシ冒ンとしてＰＥＧ（リンシ
リケートガラス）又はポリイミド系樹脂等の絶縁膜１８
を形成する。
ート電極６を選択的に形成する。このｋｌとＧａＡｓ
Ｎ層との間にショットキーバリア５が形成サレる。この
後、全面に第２パツシベイシ冒ンとしてＰＥＧ（リンシ
リケートガラス）又はポリイミド系樹脂等の絶縁膜１８
を形成する。
（ｊ） 各電極上の絶縁膜１８を窓開し、新たにＡｕ
。
。
Ｔｉ、Ｎｉの順で蒸着、ホトエッチ工程を軽重金属端子
１９を形成する。
１９を形成する。
第４図は完成時のＧａＡｓ Ｆ Ｂ Ｔの全体平面図を
示す。同図におけるＡ−Ａ断面が第３図り）の断面図に
対応する。第４図において、一点＠巌はメサエッチの境
界線を示し、点線で囲む部分はソース・ドレイン電極間
のＧａＡｓ Ｎ層表面をエッチした凹陥部分である。各
電極の端子部分はメサエッチされた周辺部に延在してワ
イヤ・ポンディングパッド２１を形成する。
示す。同図におけるＡ−Ａ断面が第３図り）の断面図に
対応する。第４図において、一点＠巌はメサエッチの境
界線を示し、点線で囲む部分はソース・ドレイン電極間
のＧａＡｓ Ｎ層表面をエッチした凹陥部分である。各
電極の端子部分はメサエッチされた周辺部に延在してワ
イヤ・ポンディングパッド２１を形成する。
第５図は本発明において、ソース・ドレイン形成部分に
Ｎ＋層２０を拡散等により形成し、ソース・ドレイン間
のＮ層表面をエッチして凹陥部を形成したことにより、
ソース・ドレイン電極なオーミック処理による横方向へ
のアロイ進行を阻止することができ、ドレイン・ゲート
間の実効長Ｌｄを保持し、Ｖ□工低下を防止する。エッ
チされた部分は濃度も低下するためオーきツクアロイ進
行も低下する。もともと能動層はチャネル電流コントロ
ールのためゲート直下をかるくエツチングするのが普通
であり、大きな特性低下はなく効果が期待できる。これ
までの構造では実効長ＬｄＭｆＪ１（７〜８１）［より
それだけＶＤ、ｘの低下しばらつきを生じたが、本発ｇ
ＡＫよればこのような低下ないしばらつきのない高性能
のＧａＡｓ Ｍ ＥＳ型ＦＩＴを実現できることｋなっ
た。
Ｎ＋層２０を拡散等により形成し、ソース・ドレイン間
のＮ層表面をエッチして凹陥部を形成したことにより、
ソース・ドレイン電極なオーミック処理による横方向へ
のアロイ進行を阻止することができ、ドレイン・ゲート
間の実効長Ｌｄを保持し、Ｖ□工低下を防止する。エッ
チされた部分は濃度も低下するためオーきツクアロイ進
行も低下する。もともと能動層はチャネル電流コントロ
ールのためゲート直下をかるくエツチングするのが普通
であり、大きな特性低下はなく効果が期待できる。これ
までの構造では実効長ＬｄＭｆＪ１（７〜８１）［より
それだけＶＤ、ｘの低下しばらつきを生じたが、本発ｇ
ＡＫよればこのような低下ないしばらつきのない高性能
のＧａＡｓ Ｍ ＥＳ型ＦＩＴを実現できることｋなっ
た。
第１図はＧａＡｓ・ＭＢ２ ！Ｊ Ｆ Ｅ Ｔの一例を
示す断面図、第２図は本発明による半導体装置の原理的
構造を示す断面図、第３図（ａ）〜（ｊ）は本発明によ
るＯａＡｓＭＥＳｆＪＦＥＴの製造プロセスの実施例を
示す工程断面図、第４図は完成時のＭＥＳ型ＰＩＴの全
体平面図、第５図は本発明による半導体装置の他の例を
示す断面図である。 １・・・ＧａＡｓ １８１１性基１ｊＪ２・・・ＧａＡ
ｓ ハフノアＮ一層、３・・・Ｇ１Ａｓ能動Ｎ層、４・
・・ソース・ドレイン・オーミック電極、５・・・シッ
ットキーバリア、６・・・ゲート電極、７・・・絶縁膜
、訃・・アロイ層、９・・・凹陥部、１１由ホトレジス
トマスク、１２・・・０ＶＤ−８ｉ０．膜、１３・・・
ホトレジスト、１４・・・金属膜、１５．１６・・・ホ
トレジスト膜、１７・・・ＡＩ膜、１８・・・絶縁膜、
１９・・・金属端子、２ｏ・・・Ｎ中層、２１・・・ワ
イヤポンディングパッド。 代理人 弁理士 薄 １）利 辛 ノ 第 １ 図 第 ２ 図 第 ３ 図 ／／
示す断面図、第２図は本発明による半導体装置の原理的
構造を示す断面図、第３図（ａ）〜（ｊ）は本発明によ
るＯａＡｓＭＥＳｆＪＦＥＴの製造プロセスの実施例を
示す工程断面図、第４図は完成時のＭＥＳ型ＰＩＴの全
体平面図、第５図は本発明による半導体装置の他の例を
示す断面図である。 １・・・ＧａＡｓ １８１１性基１ｊＪ２・・・ＧａＡ
ｓ ハフノアＮ一層、３・・・Ｇ１Ａｓ能動Ｎ層、４・
・・ソース・ドレイン・オーミック電極、５・・・シッ
ットキーバリア、６・・・ゲート電極、７・・・絶縁膜
、訃・・アロイ層、９・・・凹陥部、１１由ホトレジス
トマスク、１２・・・０ＶＤ−８ｉ０．膜、１３・・・
ホトレジスト、１４・・・金属膜、１５．１６・・・ホ
トレジスト膜、１７・・・ＡＩ膜、１８・・・絶縁膜、
１９・・・金属端子、２ｏ・・・Ｎ中層、２１・・・ワ
イヤポンディングパッド。 代理人 弁理士 薄 １）利 辛 ノ 第 １ 図 第 ２ 図 第 ３ 図 ／／
Claims (1)
- 【特許請求の範囲】 １、高比抵抗化合物半導体基板上に一つの導電型をもつ
化合物半導体層を能動層として形成し、この能動層表面
の一部に抵抗接触する金属層をソース電極及びドレイン
電極として形成し、ソースドレイン間の能動層表面をエ
ッチ除去した凹陥部上にシｌットキーバリアをつくる金
属層をゲートとして形成したことを特徴とする化合物半
導体装置。 ２、上記化合物半導体がＧａＡｓである特許請求の範囲
第１項に記載の化合物半導体装置。 ３、上記エッチ除去された凹陥部の深さは抵抗接触する
金属層の合金深さによって規定される特許請求の範囲第
１項又は第２項に記載の化合物半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20925481A JPS58111375A (ja) | 1981-12-25 | 1981-12-25 | 化合物半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20925481A JPS58111375A (ja) | 1981-12-25 | 1981-12-25 | 化合物半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58111375A true JPS58111375A (ja) | 1983-07-02 |
Family
ID=16569905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20925481A Pending JPS58111375A (ja) | 1981-12-25 | 1981-12-25 | 化合物半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58111375A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4670763A (en) * | 1984-05-14 | 1987-06-02 | Energy Conversion Devices, Inc. | Thin film field effect transistor |
| JPH05182991A (ja) * | 1991-11-07 | 1993-07-23 | Mitsubishi Electric Corp | ヘテロ接合ｆｅｔ及びその製造方法 |
-
1981
- 1981-12-25 JP JP20925481A patent/JPS58111375A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4670763A (en) * | 1984-05-14 | 1987-06-02 | Energy Conversion Devices, Inc. | Thin film field effect transistor |
| JPH05182991A (ja) * | 1991-11-07 | 1993-07-23 | Mitsubishi Electric Corp | ヘテロ接合ｆｅｔ及びその製造方法 |
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