JPS62155569A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62155569A JPS62155569A JP29567785A JP29567785A JPS62155569A JP S62155569 A JPS62155569 A JP S62155569A JP 29567785 A JP29567785 A JP 29567785A JP 29567785 A JP29567785 A JP 29567785A JP S62155569 A JPS62155569 A JP S62155569A
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- Japan
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- dummy gate
- semiconductor layer
- gate
- silicon nitride
- nitride film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＧａＡｓなどからなる半絶縁性基板を用い
てＭ Ｅ Ｓ Ｆ Ｅ Ｔ （Ｍｅｔａｌ−Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒＦｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎ
ｓｉｓｔｏｒ ）などの半導体装置の製造方法に係り、
特に、ゲート、ソースおよびドレインの自己整合（Ｓｅ
ｌｆ−Ａｌｉｇｎｅｄ）による位置的設定に関する。
てＭ Ｅ Ｓ Ｆ Ｅ Ｔ （Ｍｅｔａｌ−Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒＦｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎ
ｓｉｓｔｏｒ ）などの半導体装置の製造方法に係り、
特に、ゲート、ソースおよびドレインの自己整合（Ｓｅ
ｌｆ−Ａｌｉｇｎｅｄ）による位置的設定に関する。
従来、半導体装置の製造方法には、種々の自己整合技術
が提案されている。
が提案されている。
たとえば、半絶縁性基板の表面層にイオン注入動作層を
形成した後、そのイオン注入動作層の中央に断面がＴ字
型形状を有するゲート電極を設置し、この電極をマスク
として用いてイオン注入を行うことにより、ソースおよ
びドレインを形成する側壁アシストによる自己整合技術
がある。
形成した後、そのイオン注入動作層の中央に断面がＴ字
型形状を有するゲート電極を設置し、この電極をマスク
として用いてイオン注入を行うことにより、ソースおよ
びドレインを形成する側壁アシストによる自己整合技術
がある。
このような自己整合技術を用いた半導体装置の製造方法
では、自己整合のために設置したゲート電極の側壁部分
の浸食（サイドエツチング）などが自己整合の精度を決
定するため、その精度を高く維持するための制御が必要
となるなど、厄介な製造処理工程を必要としている。
では、自己整合のために設置したゲート電極の側壁部分
の浸食（サイドエツチング）などが自己整合の精度を決
定するため、その精度を高く維持するための制御が必要
となるなど、厄介な製造処理工程を必要としている。
そこで、この発明は、自己整合の精度を高めた半導体装
置の製造方法の提供を目的とする。
置の製造方法の提供を目的とする。
この発明の半導体装置の製造方法は、第１図および第２
図に示すように、基板２の表面層に任意の半導体層４を
形成した後、ゲートを設定する部位にレジストによって
ダミーゲート６を形成する工程と、ダミーゲートおよび
半導体層の表面に絶縁皮膜（シリコン窒化膜８）を形成
した後、絶縁皮膜上からダミーゲートを設置した部位を
除く半導体層にイオン注入（Ｓｉ”イオン１０）を行う
工程と、ダミーゲートを除いてゲート電極２ｏを形成す
る工程とを備えている。
図に示すように、基板２の表面層に任意の半導体層４を
形成した後、ゲートを設定する部位にレジストによって
ダミーゲート６を形成する工程と、ダミーゲートおよび
半導体層の表面に絶縁皮膜（シリコン窒化膜８）を形成
した後、絶縁皮膜上からダミーゲートを設置した部位を
除く半導体層にイオン注入（Ｓｉ”イオン１０）を行う
工程と、ダミーゲートを除いてゲート電極２ｏを形成す
る工程とを備えている。
この発明の半導体装置の製造方法は、レジストによって
ダミーゲートを設置するとともに、その表面および半導
体層の表面に絶縁皮膜を形成し、その絶縁皮膜上からイ
オン注入を施すため、イオン注入の直進性とレジストの
側面に設置されている絶縁皮膜の厚み精度によって、チ
ャネル領域の幅および長さを高精度に設定できるととも
に、ゲートとソースおよびドレインとの間隔精度を高め
ることができる。
ダミーゲートを設置するとともに、その表面および半導
体層の表面に絶縁皮膜を形成し、その絶縁皮膜上からイ
オン注入を施すため、イオン注入の直進性とレジストの
側面に設置されている絶縁皮膜の厚み精度によって、チ
ャネル領域の幅および長さを高精度に設定できるととも
に、ゲートとソースおよびドレインとの間隔精度を高め
ることができる。
以下、この発明の実施例を図面を参照して説明する。
第１図および第２図は、この発明の半導体装置の製造方
法の実施例を示す。
法の実施例を示す。
第１図のＡに示すように、ＧａＡｓなどによって半絶縁
性の基板２を形成し、この基板２の表面層に不純物をド
ープしてＮ型またはＰ型の一導電型の半導体層４を形成
する。半導体層４の表面には、ＦＥＴのゲートを形成す
る部位に対してレジストによってダミーゲート６を設置
する。そして、このようにダミーゲート６を設置した半
導体層４の表面およびダミーゲート６の表面に絶縁皮膜
としてシリコン窒化膜（ＳｉＮ）８を設置する。この場
合、シリコン窒化膜８は、ダミーゲート６の上面および
その側壁、ダミーゲート６から露出している半導体層４
の表面に一様に設置される。
性の基板２を形成し、この基板２の表面層に不純物をド
ープしてＮ型またはＰ型の一導電型の半導体層４を形成
する。半導体層４の表面には、ＦＥＴのゲートを形成す
る部位に対してレジストによってダミーゲート６を設置
する。そして、このようにダミーゲート６を設置した半
導体層４の表面およびダミーゲート６の表面に絶縁皮膜
としてシリコン窒化膜（ＳｉＮ）８を設置する。この場
合、シリコン窒化膜８は、ダミーゲート６の上面および
その側壁、ダミーゲート６から露出している半導体層４
の表面に一様に設置される。
このようなダミーゲート６およびシリコン窒化膜８の設
置工程において、ダミーゲート６の半導体層４に対する
設置面積およびシリコン窒化膜８の堆積の高さは、ＦＥ
Ｔのチャネル領域の大きさを決定する重要な要素となり
、形成すべきチャネル領域の幅および長さとの関係で決
定する。
置工程において、ダミーゲート６の半導体層４に対する
設置面積およびシリコン窒化膜８の堆積の高さは、ＦＥ
Ｔのチャネル領域の大きさを決定する重要な要素となり
、形成すべきチャネル領域の幅および長さとの関係で決
定する。
このような工程を経た後、第１図のＢに示すように、シ
リコン窒化膜８の表面からイオン注入を行い、半導体層
４およびその下層部に対して、たとえば、３ ｔ ＋イ
オン１０を注入して、半導体層４およびその下層部の一
部を選択的に高濃度の半導体領域としてのソース領域１
２およびドレイン領域１４を形成する。各ソース領域１
２およびドレイン領域１４の形成による自己整合によっ
て、ダミーゲート６にシリコン窒化膜８の幅を加えた大
きさのチャネル領域１６が形成される。この場合、イオ
ン注入において、Ｓｉ゛イオン１０など、注入イオンは
、ダミーゲート６とその側壁部に設置されたシリコン窒
化膜８の幅によって注入エリアが規制されるので、ソー
ス領域１２およびドレイン領域１４とともにチャネル領
域１６は高精度に設定される。
リコン窒化膜８の表面からイオン注入を行い、半導体層
４およびその下層部に対して、たとえば、３ ｔ ＋イ
オン１０を注入して、半導体層４およびその下層部の一
部を選択的に高濃度の半導体領域としてのソース領域１
２およびドレイン領域１４を形成する。各ソース領域１
２およびドレイン領域１４の形成による自己整合によっ
て、ダミーゲート６にシリコン窒化膜８の幅を加えた大
きさのチャネル領域１６が形成される。この場合、イオ
ン注入において、Ｓｉ゛イオン１０など、注入イオンは
、ダミーゲート６とその側壁部に設置されたシリコン窒
化膜８の幅によって注入エリアが規制されるので、ソー
ス領域１２およびドレイン領域１４とともにチャネル領
域１６は高精度に設定される。
このような工程を経た後、第１図のＣに示すように、リ
フトオフによってダミーゲート６を除去し、ダミーゲー
ト６を設置した部分に開口１８を形成して半導体層４を
露出させる。この場合、ダミーゲート６の除去によって
、ダミーゲート６に隣接するシリコン窒化膜８の一部も
除かれ、シリコン窒化膜８の角部は円形の断面を呈する
。
フトオフによってダミーゲート６を除去し、ダミーゲー
ト６を設置した部分に開口１８を形成して半導体層４を
露出させる。この場合、ダミーゲート６の除去によって
、ダミーゲート６に隣接するシリコン窒化膜８の一部も
除かれ、シリコン窒化膜８の角部は円形の断面を呈する
。
ダミーゲート６の除去によって、第１図のＤに示すよう
に、シリコン窒化膜８の表面にダミーゲート６に対して
反転パターンを有する開口部を形成して、この開口部を
覆ってゲートメタライズを施し、ゲート電極２０を設置
する。
に、シリコン窒化膜８の表面にダミーゲート６に対して
反転パターンを有する開口部を形成して、この開口部を
覆ってゲートメタライズを施し、ゲート電極２０を設置
する。
そして、第２図に示すように、ソース領域１２およびド
レイン領域１４を覆うシリコン窒化膜８に選択的に開口
を形成した後、オーミックメタライズを施して、ソース
電極２２、ドレイン電極２４を設置することにより、Ｍ
Ｅ Ｓ Ｆ ＥＴを得る。
レイン領域１４を覆うシリコン窒化膜８に選択的に開口
を形成した後、オーミックメタライズを施して、ソース
電極２２、ドレイン電極２４を設置することにより、Ｍ
Ｅ Ｓ Ｆ ＥＴを得る。
なお、このようにして形成されたＭＥ Ｓ Ｆ ＥＴは
、ワイヤボンディングやケーシングなどの処理工程を経
て、半導体装置として完成する。
、ワイヤボンディングやケーシングなどの処理工程を経
て、半導体装置として完成する。
したがって、このような製造工程を経て半導体装置を製
造する場合、ダミーゲート６およびシリコン窒化膜８な
どの絶縁皮膜の寸法精度とイオン注入とによって、ソー
ス領域１２、ドレイン領域１４およびチャネル領域１６
の寸法の制御および設定、ゲート電極２０とソース領域
１２およびドレインけ■域１４のエツジ間隔の寸法の制
御および設定を容易かつ高精度に行うことができ、所望
の特性を持つ半導体装置を製造できる。
造する場合、ダミーゲート６およびシリコン窒化膜８な
どの絶縁皮膜の寸法精度とイオン注入とによって、ソー
ス領域１２、ドレイン領域１４およびチャネル領域１６
の寸法の制御および設定、ゲート電極２０とソース領域
１２およびドレインけ■域１４のエツジ間隔の寸法の制
御および設定を容易かつ高精度に行うことができ、所望
の特性を持つ半導体装置を製造できる。
なお、実施例では、ＧａＡｓなどの半絶縁性の基板２を
例に取って説明したが、この発明は、基板２にＩｎｐな
どの半絶縁性半導体基板を用いても実現できる。
例に取って説明したが、この発明は、基板２にＩｎｐな
どの半絶縁性半導体基板を用いても実現できる。
以上説明したように、この発明によれば、レジストによ
ってダミーゲートを設置し、ダミーゲートの表面および
半導体層の表面に絶縁皮膜を形成し、その絶縁皮膜上か
らイオン注入を施すので、イオン注入の直進性とレジス
トの側面に設置されている絶縁皮膜の厚み精度によって
、チャネル領域の幅および長さとともに、ゲートとソー
スおよびドレインとの間隔の設定精度を高めることがで
き、厄介な処理工程を必要とすることなく、容易に所望
の特性を持つ半導体装置を製造できるとともに、歩留り
を向上させることができる。
ってダミーゲートを設置し、ダミーゲートの表面および
半導体層の表面に絶縁皮膜を形成し、その絶縁皮膜上か
らイオン注入を施すので、イオン注入の直進性とレジス
トの側面に設置されている絶縁皮膜の厚み精度によって
、チャネル領域の幅および長さとともに、ゲートとソー
スおよびドレインとの間隔の設定精度を高めることがで
き、厄介な処理工程を必要とすることなく、容易に所望
の特性を持つ半導体装置を製造できるとともに、歩留り
を向上させることができる。
第１図および第２図はこの発明の半導体装置の製造方法
を示す工程説明図である。 ２・・・基板、４・・・半導体層、６・・・ダミーゲー
ト、８・・・絶縁皮膜としてのシリコン窒化膜、１０・
・・Ｓ ｉ＋イオン、２０・・・ゲート電極。 ＋２２１６１４ 第２図
を示す工程説明図である。 ２・・・基板、４・・・半導体層、６・・・ダミーゲー
ト、８・・・絶縁皮膜としてのシリコン窒化膜、１０・
・・Ｓ ｉ＋イオン、２０・・・ゲート電極。 ＋２２１６１４ 第２図
Claims (1)
- 【特許請求の範囲】 基板の表面層に任意の半導体層を形成した後、ゲートを
設定する部位にレジストによってダミーゲートを形成す
る工程と、 前記ダミーゲートおよび前記半導体層の表面に絶縁皮膜
を形成した後、絶縁皮膜上から前記ダミーゲートを設置
した部位を除く半導体層にイオン注入を行う工程と、 前記ダミーゲートを除いてゲート電極を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29567785A JPS62155569A (ja) | 1985-12-27 | 1985-12-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29567785A JPS62155569A (ja) | 1985-12-27 | 1985-12-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62155569A true JPS62155569A (ja) | 1987-07-10 |
Family
ID=17823757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29567785A Pending JPS62155569A (ja) | 1985-12-27 | 1985-12-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62155569A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59127873A (ja) * | 1983-01-13 | 1984-07-23 | Nec Corp | 電界効果トランジスタの製造方法 |
| JPS6032364A (ja) * | 1983-08-01 | 1985-02-19 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6037175A (ja) * | 1983-08-08 | 1985-02-26 | Nec Corp | 電界効果トランジスタの製造方法 |
| JPS60234373A (ja) * | 1984-05-07 | 1985-11-21 | Hitachi Ltd | 半導体装置の製造方法 |
-
1985
- 1985-12-27 JP JP29567785A patent/JPS62155569A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59127873A (ja) * | 1983-01-13 | 1984-07-23 | Nec Corp | 電界効果トランジスタの製造方法 |
| JPS6032364A (ja) * | 1983-08-01 | 1985-02-19 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6037175A (ja) * | 1983-08-08 | 1985-02-26 | Nec Corp | 電界効果トランジスタの製造方法 |
| JPS60234373A (ja) * | 1984-05-07 | 1985-11-21 | Hitachi Ltd | 半導体装置の製造方法 |
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