JPS616866A - Ｍｉｓ型半導体装置の製造方法 - Google Patents
Ｍｉｓ型半導体装置の製造方法Info
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- JPS616866A JPS616866A JP12679784A JP12679784A JPS616866A JP S616866 A JPS616866 A JP S616866A JP 12679784 A JP12679784 A JP 12679784A JP 12679784 A JP12679784 A JP 12679784A JP S616866 A JPS616866 A JP S616866A
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- gate
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- type semiconductor
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- 238000004519 manufacturing process Methods 0.000 title claims description 13
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＭ Ｉ Ｓ型半導体装置の製造方法に関し、！
１￥に目合せマージンを小さく押えられ、高集積。
１￥に目合せマージンを小さく押えられ、高集積。
高速動作の可能なＭ Ｉ Ｓ型半導体装置の製造方法に
門する。
門する。
（従来技術）
ＭＩＳ型半導体装置においては、基板の表面部分に不純
物導入（チャンネル・ドープと称する）を行って、しき
い値電圧を任意に変化させ、エンハンスメント型あるい
はデプリーション型素子を形成している。そして、上記
不純物導入とゲート電極形成とは別個の２回のマスキン
グ工程で行なわれている。以下第２図（ａ）〜（ｄ）に
従い従来技術による製造方法を説明する。
物導入（チャンネル・ドープと称する）を行って、しき
い値電圧を任意に変化させ、エンハンスメント型あるい
はデプリーション型素子を形成している。そして、上記
不純物導入とゲート電極形成とは別個の２回のマスキン
グ工程で行なわれている。以下第２図（ａ）〜（ｄ）に
従い従来技術による製造方法を説明する。
先ず、第２図（ａ）に示すように、素子分離領域１８及
びゲート絶縁膜１６の形成されたＰ型半導体基板１１の
表面にチャネル・ドープ部分を開孔した例えばホトレジ
ストの第１のマスク層１２を形成し、上からイオン注入
によ、９Ｐ型不純物を導入する。不純物は上記第１のマ
スク層の開孔部にのみ導入され、チャネル・ドープ注入
層１４が形成される。
びゲート絶縁膜１６の形成されたＰ型半導体基板１１の
表面にチャネル・ドープ部分を開孔した例えばホトレジ
ストの第１のマスク層１２を形成し、上からイオン注入
によ、９Ｐ型不純物を導入する。不純物は上記第１のマ
スク層の開孔部にのみ導入され、チャネル・ドープ注入
層１４が形成される。
次に、第２図（ｂ）に示すように、第１のマスク層を除
去し、次いで、ゲート電極層例えば多結晶シリコン層を
全面に付着し、第２のマスク層１３に従いゲート電極１
５をパターニングする。
去し、次いで、ゲート電極層例えば多結晶シリコン層を
全面に付着し、第２のマスク層１３に従いゲート電極１
５をパターニングする。
次に第２図（Ｃ）に示すように、第２のマスク層１３を
除去した後、ゲート電極１５をマスクにＮ型不純物をイ
オン注入によシ導入し、ソース・ドレイン領域１７を自
己整合的に形成する。
除去した後、ゲート電極１５をマスクにＮ型不純物をイ
オン注入によシ導入し、ソース・ドレイン領域１７を自
己整合的に形成する。
上記工程で、第１及び第２のマスク層は活性領域に対し
てマスク合せが行なわれるため、上記第１及び第２のマ
スク層同志では２回分の目合せずれが生じ、第２図（ｄ
）に示すような活性領域が形成されることが多く発生ず
る。従って確実な製造を行うためには大きな目合せマー
ジンが必要でめり、パターン占有面積の縮小化は極めて
困難でちる。
てマスク合せが行なわれるため、上記第１及び第２のマ
スク層同志では２回分の目合せずれが生じ、第２図（ｄ
）に示すような活性領域が形成されることが多く発生ず
る。従って確実な製造を行うためには大きな目合せマー
ジンが必要でめり、パターン占有面積の縮小化は極めて
困難でちる。
又、近年はソース・ドレイ／の浅接合化か進み、チャネ
ル・ドープ部がよシ浅くなって来たため、チャネルドー
プ部に包合された上記ソース・ドレイン部の接合容量は
増加し高速動作にも極めて不利となっている。
ル・ドープ部がよシ浅くなって来たため、チャネルドー
プ部に包合された上記ソース・ドレイン部の接合容量は
増加し高速動作にも極めて不利となっている。
以上、説明したように、従来のＭＩＳ型素子の製造方法
では、パターン占有面積の縮小化は困難であり、更に接
合容量の増加により高速動作が困難であるという欠点が
あった。
では、パターン占有面積の縮小化は困難であり、更に接
合容量の増加により高速動作が困難であるという欠点が
あった。
（発明の目的）
本発明の目的は、上記欠点を除去し、パターン占有面積
の縮小化及び高速動作が可能なＭＩＳ型半導体装置の製
造方法を提供することにある。
の縮小化及び高速動作が可能なＭＩＳ型半導体装置の製
造方法を提供することにある。
（発明の構成）
本発明のＭＩＳ型半導体装置の製造方法は、基板表面に
不純物導入を行ってしきい値電圧を制御するＭＩＳ型半
導体装置の製造方法において、前記不純物導入をゲート
電極形成用マスキングパターンの一部又は全部を用いて
ゲート直下に自己整合的に行うことによシ構成される。
不純物導入を行ってしきい値電圧を制御するＭＩＳ型半
導体装置の製造方法において、前記不純物導入をゲート
電極形成用マスキングパターンの一部又は全部を用いて
ゲート直下に自己整合的に行うことによシ構成される。
（実施例）
以下、本発明の実施例について、図面を参照して説明す
る。
る。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めに工程順に示した断面図である。 −先ず、第１
図（ａ）に示すように、素子分離領域２８及びゲート絶
縁膜２６の形成されたＰ型半導体基板２１の表面に、例
えばホトレジストによシゲート電極形成用の第４のマス
クノー２２を形成する。
めに工程順に示した断面図である。 −先ず、第１
図（ａ）に示すように、素子分離領域２８及びゲート絶
縁膜２６の形成されたＰ型半導体基板２１の表面に、例
えばホトレジストによシゲート電極形成用の第４のマス
クノー２２を形成する。
次に、第１図（ｂ）に示すように、上記第１のマスク層
２２上に第２のマスク層２３を形成する。この第２のマ
スク層は不純物の導入を行わないゲート電極部分を石イ
９ものである。なお第１のマスクと第２のマスクは剥離
液の異るものを使用する。
２２上に第２のマスク層２３を形成する。この第２のマ
スク層は不純物の導入を行わないゲート電極部分を石イ
９ものである。なお第１のマスクと第２のマスクは剥離
液の異るものを使用する。
しかる後、上記第１のマスク層２２．第２のマスク層２
３をマスクとして所定のゲート部直下にイオン注入によ
シ、例えばホウ素などのＰ型不純物を導入し、不純物導
入領域２４を形成する。
３をマスクとして所定のゲート部直下にイオン注入によ
シ、例えばホウ素などのＰ型不純物を導入し、不純物導
入領域２４を形成する。
次に、第１図（ｅ）に示すように、第２のマスク層を除
去した後、ゲート電極材料、例えば多結晶シリコン２５
を全面に付着する。この際ゲート電極用材料２５はゲー
ト部ではゲート絶縁膜２６上に、他の部分では上記第１
のマスク層２２上に付着しており、リフトオフ法の適用
が可能な状態にある。
去した後、ゲート電極材料、例えば多結晶シリコン２５
を全面に付着する。この際ゲート電極用材料２５はゲー
ト部ではゲート絶縁膜２６上に、他の部分では上記第１
のマスク層２２上に付着しており、リフトオフ法の適用
が可能な状態にある。
次に、第１図（ｄ）に示すように、リフトオフ法により
、第１のマスク層を除去し、ゲート電極２５を残す。次
いで、ゲート成極２５をマスクとしてソース・ドレイン
領域２７を自己整合的にリン。
、第１のマスク層を除去し、ゲート電極２５を残す。次
いで、ゲート成極２５をマスクとしてソース・ドレイン
領域２７を自己整合的にリン。
ヒ素などのＮ頑不純物イオン注入により形成する。
以上説明したとおり、本実施例では、不純物導入部分に
関する位置決めの際に１回の目合せずれで済み、かつゲ
ート部分直下に自己整合的に不純物導入が可能であるた
め目合せマージンは小さくて済み、パターン占有面積の
縮小化に極めて有利である。又、上記不純物導入領域（
チャネル・ドープ領域）とソース・ドレイン領域は自己
整合的に分離（端部が接しているに過ぎない）されてい
るため、接合容量は著しく軽減され、高速動作が可能で
ある。
関する位置決めの際に１回の目合せずれで済み、かつゲ
ート部分直下に自己整合的に不純物導入が可能であるた
め目合せマージンは小さくて済み、パターン占有面積の
縮小化に極めて有利である。又、上記不純物導入領域（
チャネル・ドープ領域）とソース・ドレイン領域は自己
整合的に分離（端部が接しているに過ぎない）されてい
るため、接合容量は著しく軽減され、高速動作が可能で
ある。
なお、以上の説明においては不純物導入用のマスキング
が１回の場合について述べたが、導入条件の異なる部分
を含む半導体装置では不純物導入用のマスキングを複数
回行うがこの場合も同様に本発明を適用することが可能
である。
が１回の場合について述べたが、導入条件の異なる部分
を含む半導体装置では不純物導入用のマスキングを複数
回行うがこの場合も同様に本発明を適用することが可能
である。
（発明の効果）
以上説明したとお夛、本発明によるＭＩＳ型半導体装置
の製造方法では、しきい値電圧制御用の不純物導入部分
がゲート部分直下に自己整合的に形成されるため、目合
せマージンを小さく抑えることが可能になり、かつソー
ス・ドレイン部の接合容態が軽減された。従って高集積
・高速動作のＭＩＳ型半導体装置が容易に得られる。
の製造方法では、しきい値電圧制御用の不純物導入部分
がゲート部分直下に自己整合的に形成されるため、目合
せマージンを小さく抑えることが可能になり、かつソー
ス・ドレイン部の接合容態が軽減された。従って高集積
・高速動作のＭＩＳ型半導体装置が容易に得られる。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めに工程順に示した断面図、第２図（ａ）〜（ｄ）は従
来のＭＩＳ型半導体装置の製造方法を説明するため゛に
工程順に示した断面図である。 １．１．２１−・・・・・Ｐ型半導体基板、１２・・・
・・・チャネルドープ用マスクＪｔＬ１’３・・・・・
・ゲート電極形成用マスク層、１４．２４・・・・・・
チャネルｅドープ領域、１５．２５・・・・・・ゲート
電極（材料）、１６゜２６・・・・・・ゲート絶縁膜、
１７．２７・・・・・・ソース・ドレイン領域、１８．
２８・・・・・・素子間分離用絶縁膜、２２・・・・・
・ゲート電極形成用マスク層（第１のマスク＃ｊ）、２
２・・・・・・チャネル・ドープ用マスクツｆｉ（第２
のマスク）ｔｉ ）。 茎 ｌ 凹
めに工程順に示した断面図、第２図（ａ）〜（ｄ）は従
来のＭＩＳ型半導体装置の製造方法を説明するため゛に
工程順に示した断面図である。 １．１．２１−・・・・・Ｐ型半導体基板、１２・・・
・・・チャネルドープ用マスクＪｔＬ１’３・・・・・
・ゲート電極形成用マスク層、１４．２４・・・・・・
チャネルｅドープ領域、１５．２５・・・・・・ゲート
電極（材料）、１６゜２６・・・・・・ゲート絶縁膜、
１７．２７・・・・・・ソース・ドレイン領域、１８．
２８・・・・・・素子間分離用絶縁膜、２２・・・・・
・ゲート電極形成用マスク層（第１のマスク＃ｊ）、２
２・・・・・・チャネル・ドープ用マスクツｆｉ（第２
のマスク）ｔｉ ）。 茎 ｌ 凹
Claims (1)
- 基板表面に不純物導入を行ってしきい値電圧を制御する
ＭＩＳ型半導体装置の製造方法において、前記不純物導
入をゲート電極形成用マスキングパターンの一部又は全
部を用いてゲート直下に自己整合的に行うことを特徴と
するＭＩＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12679784A JPS616866A (ja) | 1984-06-20 | 1984-06-20 | Ｍｉｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12679784A JPS616866A (ja) | 1984-06-20 | 1984-06-20 | Ｍｉｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS616866A true JPS616866A (ja) | 1986-01-13 |
Family
ID=14944185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12679784A Pending JPS616866A (ja) | 1984-06-20 | 1984-06-20 | Ｍｉｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS616866A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012001945A1 (ja) | 2010-06-30 | 2012-01-05 | 日本曹達株式会社 | 新規共重合体 |
-
1984
- 1984-06-20 JP JP12679784A patent/JPS616866A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012001945A1 (ja) | 2010-06-30 | 2012-01-05 | 日本曹達株式会社 | 新規共重合体 |
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