JPH0311652A - 集積回路とその製造方法 - Google Patents
集積回路とその製造方法Info
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- JPH0311652A JPH0311652A JP14558589A JP14558589A JPH0311652A JP H0311652 A JPH0311652 A JP H0311652A JP 14558589 A JP14558589 A JP 14558589A JP 14558589 A JP14558589 A JP 14558589A JP H0311652 A JPH0311652 A JP H0311652A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路とその製造方法に関し、特に配
線が素子電極上、半導体基板上、および所望の箇所のみ
配線下に敷かれた絶縁膜上に接して設置されている構造
を有することを特徴とする集積回路とその製造方法に関
する。
線が素子電極上、半導体基板上、および所望の箇所のみ
配線下に敷かれた絶縁膜上に接して設置されている構造
を有することを特徴とする集積回路とその製造方法に関
する。
第２図は従来の電界効果トランジスタ（ＦｉｅＡｄ
Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、ＦＥＴと称す
）とその周辺部分の電極配線構造の概略を示す断面構造
図である。電界効果トランジスタ部分は例えばＭＥＳ
＜ＭＥｔａｌ！ ５ｅｒｎｉｃｏｄｕｃｔｏｒ）ＦＥ
Ｔ或いはＭＡＳ（Ｍｅｔａｊ２ｉｃ Ａｍｏｒｐｈ
ｏｕｓ ５ｉｌｉｃｏｎＧａ ｔ ｅ）ＦＥＴ或い
はｐ埋込み（Ｂｕｒｉｅｄｐ−ｆｌａｙｅｒ ：ＢＰ
−）ＳＡＩＮＴ （Ｓｅａｆ−Ａｌｉｇｎｅｄ
Ｉｍｐｌａｎｔａｔｉｏｎｆｏｒ ｎ” −ｆｌ
ａｙｅｒ ＴｅｃｈｎｏＡ。
Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、ＦＥＴと称す
）とその周辺部分の電極配線構造の概略を示す断面構造
図である。電界効果トランジスタ部分は例えばＭＥＳ
＜ＭＥｔａｌ！ ５ｅｒｎｉｃｏｄｕｃｔｏｒ）ＦＥ
Ｔ或いはＭＡＳ（Ｍｅｔａｊ２ｉｃ Ａｍｏｒｐｈ
ｏｕｓ ５ｉｌｉｃｏｎＧａ ｔ ｅ）ＦＥＴ或い
はｐ埋込み（Ｂｕｒｉｅｄｐ−ｆｌａｙｅｒ ：ＢＰ
−）ＳＡＩＮＴ （Ｓｅａｆ−Ａｌｉｇｎｅｄ
Ｉｍｐｌａｎｔａｔｉｏｎｆｏｒ ｎ” −ｆｌ
ａｙｅｒ ＴｅｃｈｎｏＡ。
ｇｙ）ＦＥＴと呼ばれる電界効果トランジスタであって
もよい。第２図はｐ埋込みＳＡ ＩＮＴＦＥＴの構造例
である。各部を簡単に説明する。■は半絶縁性半導体（
例えばＧａＡｓ）基板であり、３４は半絶縁性基板への
裏面アニール保護膜である。２０は空乏化したｐ形埋込
み層を示し、２１及び２２はそれぞれＳｔ”等を高濃度
にイオン注入して形成されたｎ層層であり、ＦＥＴのソ
ース及びドレイン領域となっている。２３はＳｉをイオ
ン注入（ｎ型イオンの注入）して形成されたｎ型活性層
領域であり、ＦＥＴの電流チャネル領域となっている。
もよい。第２図はｐ埋込みＳＡ ＩＮＴＦＥＴの構造例
である。各部を簡単に説明する。■は半絶縁性半導体（
例えばＧａＡｓ）基板であり、３４は半絶縁性基板への
裏面アニール保護膜である。２０は空乏化したｐ形埋込
み層を示し、２１及び２２はそれぞれＳｔ”等を高濃度
にイオン注入して形成されたｎ層層であり、ＦＥＴのソ
ース及びドレイン領域となっている。２３はＳｉをイオ
ン注入（ｎ型イオンの注入）して形成されたｎ型活性層
領域であり、ＦＥＴの電流チャネル領域となっている。
２８はＳｉＮ膜等の絶縁膜であり、２９はスパッタ法等
で形成されたＳ ｉ Ｏ２膜であり、２６及び２７はｎ
＋層上にソース・ドレインの窓開けをしてＡｕ Ｇ ｅ
／ Ｎ ＋等の合金化により形成されたソース及びド
レイン用オーミック電極層である。さらに３１はＳｉＯ
□膜とＳｉＮ膜等の選択性を利用してゲート部を窓開け
し、形成されたビームリード金属としてのＴ ｆ ／
Ｐ ｔ ／ Ａ ｕや或いはＷＡＧ、ＷＮ等のＣＶＤ、
反応性スパッタ膜、及びそれらの多層膜による耐熱性ゲ
ート電極材料等である。ゲートの抵抗を小さくするため
金属層３０を積層することもできる。さらに９及び１０
はそれぞれソース及びドレインオーミック電極層へのソ
ース及びドレイン用電極配線でありＴ ｉ ／ Ｐ ｔ
／ Ａｕ等により形成されている。さらに３２はＳｉ
Ｎ層等の絶縁層であり、６は層間絶縁膜である。尚、８
は上記ＦＥＴ部分の製造プロセスが終了した後のＴ ｉ
／ Ｐ ｔ ／ Ａ ｕ等による電極の周辺配線パタ
ーン部分を示しており、特に半絶縁性基板１に接した構
造となっている。このように、第２図に図示したＦＥＴ
及びその周辺部分の電極配線構造が従来の標準的なＧａ
ＡｓＭＥＳ（或いは５ＡＩＮＴ或いはＭＡＳ）ＦＥＴ及
びその周辺配線構造であった。
で形成されたＳ ｉ Ｏ２膜であり、２６及び２７はｎ
＋層上にソース・ドレインの窓開けをしてＡｕ Ｇ ｅ
／ Ｎ ＋等の合金化により形成されたソース及びド
レイン用オーミック電極層である。さらに３１はＳｉＯ
□膜とＳｉＮ膜等の選択性を利用してゲート部を窓開け
し、形成されたビームリード金属としてのＴ ｆ ／
Ｐ ｔ ／ Ａ ｕや或いはＷＡＧ、ＷＮ等のＣＶＤ、
反応性スパッタ膜、及びそれらの多層膜による耐熱性ゲ
ート電極材料等である。ゲートの抵抗を小さくするため
金属層３０を積層することもできる。さらに９及び１０
はそれぞれソース及びドレインオーミック電極層へのソ
ース及びドレイン用電極配線でありＴ ｉ ／ Ｐ ｔ
／ Ａｕ等により形成されている。さらに３２はＳｉ
Ｎ層等の絶縁層であり、６は層間絶縁膜である。尚、８
は上記ＦＥＴ部分の製造プロセスが終了した後のＴ ｉ
／ Ｐ ｔ ／ Ａ ｕ等による電極の周辺配線パタ
ーン部分を示しており、特に半絶縁性基板１に接した構
造となっている。このように、第２図に図示したＦＥＴ
及びその周辺部分の電極配線構造が従来の標準的なＧａ
ＡｓＭＥＳ（或いは５ＡＩＮＴ或いはＭＡＳ）ＦＥＴ及
びその周辺配線構造であった。
ここで簡単に第２図の従来構造によるＦＥＴの製造プロ
セスの一例を説明する。
セスの一例を説明する。
（ｉ）半絶縁性ＧａＡｓ基板１にフオトレジスＩ・をマ
スクとしてＢｅを選択イオン注入しＰ形埋込み層を形成
後、同様にＳｉを選択イオン注入（ｎ型層となるイオン
の注入）し、ｎチャネル層を形成する。
スクとしてＢｅを選択イオン注入しＰ形埋込み層を形成
後、同様にＳｉを選択イオン注入（ｎ型層となるイオン
の注入）し、ｎチャネル層を形成する。
（ｉｉ）ＳｉＮ膜で表面を覆った後、（レジスト）／Ｓ
ｉＯ□／レジストからなるＴ形多層レジストをリアクテ
ィブイオンエツチング（ＲＩ Ｅ）で加工形成する。こ
れをマスクにしてＳｉ＋を高濃度注入（ｎ”となるイオ
ンの注入）する。
ｉＯ□／レジストからなるＴ形多層レジストをリアクテ
ィブイオンエツチング（ＲＩ Ｅ）で加工形成する。こ
れをマスクにしてＳｉ＋を高濃度注入（ｎ”となるイオ
ンの注入）する。
（ｉｉｉ ）スパック法でＳｉＯ□を全面に堆積させた
後上記の多層レジストを用いてリフトオフを行い５ｉ０
２のゲート・反転パクンを形成する。
後上記の多層レジストを用いてリフトオフを行い５ｉ０
２のゲート・反転パクンを形成する。
ここでｎ層とｎ“層を同時に８００℃で熱処理して活性
化させる。
化させる。
（ｉｖ）ｎ”層上にソース・ドレインの窓開けをしてＡ
ｕ Ｑ ｅ ／ Ｎ ｉの合金化によるオーミック電
極を形成する。最後にＳｉＯ□膜とＳｉＮ膜の選択性を
利用してデー１〜部を窓開けし、Ｔ１／ Ｐ ｔ ／
Ａ ｕのゲート電極を形成して所望のＭＥＳＦＥＴが完
成する。
ｕ Ｑ ｅ ／ Ｎ ｉの合金化によるオーミック電
極を形成する。最後にＳｉＯ□膜とＳｉＮ膜の選択性を
利用してデー１〜部を窓開けし、Ｔ１／ Ｐ ｔ ／
Ａ ｕのゲート電極を形成して所望のＭＥＳＦＥＴが完
成する。
ここでゲート電極材料としてはＣＶＤ−Ｗ等の耐熱性材
料やａ−３ｉＧｅＢのような金属アモルファスシリコン
ゲートであってもよく、またこれらとの多層膜でもよい
。
料やａ−３ｉＧｅＢのような金属アモルファスシリコン
ゲートであってもよく、またこれらとの多層膜でもよい
。
Ｔ形しジストのサイドエッチがｎ゛層の注入端とゲート
接合端の間隔（ｎ” ・ゲート間隔）に相当するため
、ｎ゛層の横方開拡がり分だけゲートを離してｎ゛７層
との直接の重なりを防ぐ構造となっている。
接合端の間隔（ｎ” ・ゲート間隔）に相当するため
、ｎ゛層の横方開拡がり分だけゲートを離してｎ゛７層
との直接の重なりを防ぐ構造となっている。
以上の製造プロセスはＦＥＴ部分の製造プロセスの一例
であり、ａ−３ｉＧｅＢのような金属アモルファスシリ
コンゲートのゲート電極材料を用いるＭＡＳＦＥＴの場
合も同様である。また各種プロセス上の変更等は当然可
能である。
であり、ａ−３ｉＧｅＢのような金属アモルファスシリ
コンゲートのゲート電極材料を用いるＭＡＳＦＥＴの場
合も同様である。また各種プロセス上の変更等は当然可
能である。
第２図の従来構造図に示す通り、半導体基板１の所望の
位置に上記の電界効果トランジスタを形成したのち、絶
縁膜から成るリフトオフスペーサ膜６を付着し、続いて
フオＩ−リソグラフィの方法により配線のフォトレジス
トパターンを形成する。
位置に上記の電界効果トランジスタを形成したのち、絶
縁膜から成るリフトオフスペーサ膜６を付着し、続いて
フオＩ−リソグラフィの方法により配線のフォトレジス
トパターンを形成する。
このフォトレジストパターンをマスクとしてスペーサ膜
６のエツチングを行い、続いて配線８の蒸着とリフトオ
フを行う。この工程のうちスペーサ膜６のエツチングに
おいて半導体基板Ｉまでエツチングが進行すると第２図
に図示されるように、配線８は半導体基板１に直接的に
接触することとなる。半導体基板１までエツチングが進
行するかどうかは一層配線スペーサ膜６の付着時にその
下についていた膜６１．６２等の有無と材質及び厚さに
よる。
６のエツチングを行い、続いて配線８の蒸着とリフトオ
フを行う。この工程のうちスペーサ膜６のエツチングに
おいて半導体基板Ｉまでエツチングが進行すると第２図
に図示されるように、配線８は半導体基板１に直接的に
接触することとなる。半導体基板１までエツチングが進
行するかどうかは一層配線スペーサ膜６の付着時にその
下についていた膜６１．６２等の有無と材質及び厚さに
よる。
半導体基板に接触した配線８間では高抵抗基板１であっ
てもリーク電流が大きく、短絡が発生し易い。ＧａＡｓ
では基板１が半絶縁性であり比較的抵抗は高いものの、
電位差が大きい箇所では電界が集中しやすくなり、リー
ク電流が引金となって短絡することがある。この短絡を
防止するには配線８と半導体基板１を、より抵抗の高い
絶縁物で分離することが必要である。
てもリーク電流が大きく、短絡が発生し易い。ＧａＡｓ
では基板１が半絶縁性であり比較的抵抗は高いものの、
電位差が大きい箇所では電界が集中しやすくなり、リー
ク電流が引金となって短絡することがある。この短絡を
防止するには配線８と半導体基板１を、より抵抗の高い
絶縁物で分離することが必要である。
しかるに第２図に図示された従来の集積回路の断面構造
を実現する製造方法では配線パターン８の下地絶縁膜に
ついては特に注意を払っておらず、工程の途中に付随的
に形成される絶縁層６１或いは６２等の膜質、厚さ等に
よって第２図の如く電極配線８が半導体基板１と直接的
に接触することが生じ、リーク電流の増大、短絡等の誤
動作が生じやすいという問題があった。
を実現する製造方法では配線パターン８の下地絶縁膜に
ついては特に注意を払っておらず、工程の途中に付随的
に形成される絶縁層６１或いは６２等の膜質、厚さ等に
よって第２図の如く電極配線８が半導体基板１と直接的
に接触することが生じ、リーク電流の増大、短絡等の誤
動作が生じやすいという問題があった。
本発明はＧａＡｓ等の半導体集積回路及びその周゛辺配
線パターンの製造工程において所望の配線下に積極的に
絶縁膜を形成し配線パターンが半絶縁性半導体基板に直
接接触することによって生ずる配線間等の短絡を防止し
た集積回路とその製造方法を提供しようとするものであ
る。
線パターンの製造工程において所望の配線下に積極的に
絶縁膜を形成し配線パターンが半絶縁性半導体基板に直
接接触することによって生ずる配線間等の短絡を防止し
た集積回路とその製造方法を提供しようとするものであ
る。
本発明では所望の箇所の配線パターンの下地にのみ絶縁
膜を形成し、その上に配線パターンを形成する。絶縁膜
はパターン化されたものであり、電界効果トランジスタ
等のデバイスのソース又はドレイン等との電極接続を取
るところでは絶縁膜はパターニング除去されており、デ
バイスの外部よりデバイスに接続せんとする配線パター
ンは一旦半導体基板上に降りて、さらに電極上に接続形
成する。
膜を形成し、その上に配線パターンを形成する。絶縁膜
はパターン化されたものであり、電界効果トランジスタ
等のデバイスのソース又はドレイン等との電極接続を取
るところでは絶縁膜はパターニング除去されており、デ
バイスの外部よりデバイスに接続せんとする配線パター
ンは一旦半導体基板上に降りて、さらに電極上に接続形
成する。
第１図（ａ）〜（ｆ）は本発明による集積回路とその製
造方法の製造工程を図示している。ＭＥＳＦＥＴＭＡＳ
ＦＥＴ或いは図示された例としてのＢＰ−３ＡＩＮＴＦ
ＥＴ等の電界効果トランジスタ素子が完成した後の集積
回路実現のための周辺部分における配線パターンを含め
た集積回路とその製造方法のための製造工程を説明して
いる。
造方法の製造工程を図示している。ＭＥＳＦＥＴＭＡＳ
ＦＥＴ或いは図示された例としてのＢＰ−３ＡＩＮＴＦ
ＥＴ等の電界効果トランジスタ素子が完成した後の集積
回路実現のための周辺部分における配線パターンを含め
た集積回路とその製造方法のための製造工程を説明して
いる。
（ａ） まず第１図（ａ）について説明する。−例と
して前述したように、従来のＢＰ−３ＡＩＮＴＦＥ０ Ｔ等でソース及びドレインへのオーミック電極層２６及
び２７を形成し、かつ３１及び３０の多層膜によるデー
１〜電極層を形成し、ＳｉＮ膜等の絶縁層をパターニン
グした状態から説明する。第１図（ａ）に図示したよう
に第１のフ第１・レジスト２、中間層３及び第２のフォ
トレジスト４の順番に塗布した後、最上層のレジスト４
にパターンを形成する。
して前述したように、従来のＢＰ−３ＡＩＮＴＦＥ０ Ｔ等でソース及びドレインへのオーミック電極層２６及
び２７を形成し、かつ３１及び３０の多層膜によるデー
１〜電極層を形成し、ＳｉＮ膜等の絶縁層をパターニン
グした状態から説明する。第１図（ａ）に図示したよう
に第１のフ第１・レジスト２、中間層３及び第２のフォ
トレジスト４の順番に塗布した後、最上層のレジスト４
にパターンを形成する。
ｆｂｌ 次に第１図（ｂ）に図示されるように反応性
イオンエツチング（ＲＩ Ｅ）等によりパターニングさ
れたフォトレジスト４をマスクとして順次、中間層３、
下層のフォトレジスト２をエツチング除去する。
イオンエツチング（ＲＩ Ｅ）等によりパターニングさ
れたフォトレジスト４をマスクとして順次、中間層３、
下層のフォトレジスト２をエツチング除去する。
（Ｃ１次に第１図（Ｃ）に図示されるようにスパッタも
しくはＣＶＤなどの方法によりＳｉＯ□膜等の絶縁膜５
を全面に付着、堆積する。
しくはＣＶＤなどの方法によりＳｉＯ□膜等の絶縁膜５
を全面に付着、堆積する。
（ｄｌ 次に第１図（ｄｌに図示されるようにフォト
レジスト４及び２を溶解して絶縁膜５をリフトオフし、
除去する。この時に第１図（ｄｌに図示されるように配
線形成予定部分に絶縁膜の一部分５１が残存することに
なる。
レジスト４及び２を溶解して絶縁膜５をリフトオフし、
除去する。この時に第１図（ｄｌに図示されるように配
線形成予定部分に絶縁膜の一部分５１が残存することに
なる。
（ｅ）次に第１図（ｅｌに図示されるようにＳｉＮ膜等
による層間絶縁膜６を全面に堆積し、レジスト７を塗布
し、配線パターンのためのパターニングを行なう。
による層間絶縁膜６を全面に堆積し、レジスト７を塗布
し、配線パターンのためのパターニングを行なう。
（ｆ） 次に第１図（ｆｌに図示されるように上記の
パタニングされたレジスト７をマスクとしてＳｉＮ膜等
による層間絶縁膜６をエツチングした後、例えばＴ ｉ
／ Ｐ ｔ ／ Ａ ｕ等による配線金属（８９，１
０等の材料）を堆積し、さらにリフトオフを行なって配
線パターン８，９．１０等を形成する。
パタニングされたレジスト７をマスクとしてＳｉＮ膜等
による層間絶縁膜６をエツチングした後、例えばＴ ｉ
／ Ｐ ｔ ／ Ａ ｕ等による配線金属（８９，１
０等の材料）を堆積し、さらにリフトオフを行なって配
線パターン８，９．１０等を形成する。
以上が本発明による集積回路とその製造方法の一例であ
る。第１図（ａ＋〜（ｆｌにおいて説明したＦＥＴ部分
は従来のＭＥＳＦＥＴでもフモルファスシリコンゲ−１
〜を用いたＭＡＳＦＥＴ等でもよいことはもちろんであ
る。本発明により完成されたデバイスの模式的構造図と
しての第１図（ｒ）と従来方式によるデバイスの模式的
断面構造としての第２図を比較すると明らかなように、
本発明による構１ ２ 造では、配線パターン８が直接半導体基板１に接触しな
いように５ｉＯｚ膜５１．及び絶縁層６１６２上に形成
されている。また配線パターン１０も従来の構造ではオ
ーミック金属２７上で接続されたあとは半導体基板１上
に配置されて配線されていたのに対して第１図（ｆ）に
一部分が図示されているように、オーミック金属２７上
と接続した後、一部半導体基板１上におりている（この
部分は直接接触している）が、すぐに絶縁層６１．６２
及び５１上にパターン配置されて形成されている。
る。第１図（ａ＋〜（ｆｌにおいて説明したＦＥＴ部分
は従来のＭＥＳＦＥＴでもフモルファスシリコンゲ−１
〜を用いたＭＡＳＦＥＴ等でもよいことはもちろんであ
る。本発明により完成されたデバイスの模式的構造図と
しての第１図（ｒ）と従来方式によるデバイスの模式的
断面構造としての第２図を比較すると明らかなように、
本発明による構１ ２ 造では、配線パターン８が直接半導体基板１に接触しな
いように５ｉＯｚ膜５１．及び絶縁層６１６２上に形成
されている。また配線パターン１０も従来の構造ではオ
ーミック金属２７上で接続されたあとは半導体基板１上
に配置されて配線されていたのに対して第１図（ｆ）に
一部分が図示されているように、オーミック金属２７上
と接続した後、一部半導体基板１上におりている（この
部分は直接接触している）が、すぐに絶縁層６１．６２
及び５１上にパターン配置されて形成されている。
このように従来の集積回路の構造及びその製造プロセス
に対してマスクパターンを１枚追加してＣＶＤ或いはス
パッタによるＳｉ ｏｚ膜等の絶縁層を付加するだけで
第１図（ｆ）に図示されるような電気的に安定な、短絡
、リーク、電界集中等に対して強い信頼性の向上した集
積回路とその製造方法が提供されたわけである。
に対してマスクパターンを１枚追加してＣＶＤ或いはス
パッタによるＳｉ ｏｚ膜等の絶縁層を付加するだけで
第１図（ｆ）に図示されるような電気的に安定な、短絡
、リーク、電界集中等に対して強い信頼性の向上した集
積回路とその製造方法が提供されたわけである。
本発明により集積回路とその製造方法によってわずかマ
スクを１枚付加するだけで配線パターンの下に絶縁膜を
形成することによって、半導体基板を通した電界集中、
リーク電流に起因する短絡を防止することができ信頼性
の高い集積回路が提供されるわけである。
スクを１枚付加するだけで配線パターンの下に絶縁膜を
形成することによって、半導体基板を通した電界集中、
リーク電流に起因する短絡を防止することができ信頼性
の高い集積回路が提供されるわけである。
従来ＧａＡｓ等では半絶縁性基板を用いることが多いた
め、配線パターンを半導体基板に直接接触させてパター
ン配線することが多かったが、その時の配線間の短絡等
の問題点を本発明による集積回路とその製造方法によっ
て克服することができた。そして、実効チャネル長が１
μｍ以下、配線パターン幅も１μｍ以下となるような微
細パターンによって実現されるＧａＡｓ等によるＦＦ、
Ｔを基本スイッチング素子として構成する高密度集積回
路、特にＲＡＭの実現において極めて重要な技術を提供
するものであり、工業的価値の極めて高いものである。
め、配線パターンを半導体基板に直接接触させてパター
ン配線することが多かったが、その時の配線間の短絡等
の問題点を本発明による集積回路とその製造方法によっ
て克服することができた。そして、実効チャネル長が１
μｍ以下、配線パターン幅も１μｍ以下となるような微
細パターンによって実現されるＧａＡｓ等によるＦＦ、
Ｔを基本スイッチング素子として構成する高密度集積回
路、特にＲＡＭの実現において極めて重要な技術を提供
するものであり、工業的価値の極めて高いものである。
第１図（ａ）〜（ｆ）は本発明の集積回路とその製造力
３ ４ 法の製造工程を説明するだめの概略断面構造図であり、
本願発明による配線構造を得るための工程部分が工程順
に図示されている。第２図は従来方式による電界効果ト
ランジスタ（ＦＥＴ）による集積回路とその周辺電極配
線構造の概略断面構造図である。 １・・・半絶縁性半導体基板、２．４・・・フ第１・レ
ジスト、３・・・中間層、５・・・Ｓ ｉ Ｏｚ層、６
・・・ＳｉＮ膜等の層間絶縁膜、７・・・フォトレジス
トパターン、８．９．１０−・・電極配線パターン（Ｔ
ｉＰｔＡｕ等）、２０・・・ｐ形埋込み層、２１．２２
・・・ｎ“ソースもしくはドレイン領域、２３・・・ｎ
形チャネル層、２６．２７・・・オーミック金属層（ソ
ース又はドレイン用）、２８・・・ＳｉＮ膜、２９・・
・ＣＶＤＳｉＯ２膜等の絶縁膜、３０・・・ショットキ
ー接合となるゲート電極材料に接してその上部に多層に
積層された金属材料、３１・・・ショットキー接合とな
るゲート電極材料（ＣＶＤ−Ｗ等アモルファスＳｉゲー
ト等）、３２・・・絶縁膜、３４・・・裏面アニル保護
膜 ５
３ ４ 法の製造工程を説明するだめの概略断面構造図であり、
本願発明による配線構造を得るための工程部分が工程順
に図示されている。第２図は従来方式による電界効果ト
ランジスタ（ＦＥＴ）による集積回路とその周辺電極配
線構造の概略断面構造図である。 １・・・半絶縁性半導体基板、２．４・・・フ第１・レ
ジスト、３・・・中間層、５・・・Ｓ ｉ Ｏｚ層、６
・・・ＳｉＮ膜等の層間絶縁膜、７・・・フォトレジス
トパターン、８．９．１０−・・電極配線パターン（Ｔ
ｉＰｔＡｕ等）、２０・・・ｐ形埋込み層、２１．２２
・・・ｎ“ソースもしくはドレイン領域、２３・・・ｎ
形チャネル層、２６．２７・・・オーミック金属層（ソ
ース又はドレイン用）、２８・・・ＳｉＮ膜、２９・・
・ＣＶＤＳｉＯ２膜等の絶縁膜、３０・・・ショットキ
ー接合となるゲート電極材料に接してその上部に多層に
積層された金属材料、３１・・・ショットキー接合とな
るゲート電極材料（ＣＶＤ−Ｗ等アモルファスＳｉゲー
ト等）、３２・・・絶縁膜、３４・・・裏面アニル保護
膜 ５
Claims (1)
- 【特許請求の範囲】 １、半絶縁性基板上に横方向に形成された同一導電型の
ソース、ドレイン、及びチャネル領域と前記チャネル領
域に接して形成されたゲート電極と、前記ソースおよび
ドレイン領域へのオーミック金属とから成る電界効果ト
ランジスタとその周辺電極配線パターンとからなる集積
回路であつて、前記周辺電極配線パターンは電界効果ト
ランジスタ、前記半絶縁性基板上および所望の箇所のみ
配線下に敷かれた絶縁膜上に接して設置されている構造
を有することを特徴とする集積回路。 ２、半絶縁性基板上に横方向に形成された同一導電型の
ソース、ドレイン、及びチャネル領域と前記チャネル領
域に接して形成された多層ゲート電極と、前記ソース及
びドレイン領域へのオーミック金属層と、前記ドレイン
及びソース領域と前記ドレイン及びソース領域へのオー
ミック金属層と前記ゲート電極層間には多層膜による絶
縁層が介在された構造を有する電界効果トランジスタと
その周辺電極配線パターンとからなる集積回路であつて
、前記ソースもしくはドレイン用オーミック金属層への
配線パターンは、電界効果トランジスタ電極上、前記半
絶縁性基板上および所望の箇所のみ配線下に敷かれた絶
縁膜上に接して設置されている構造を有することを特徴
とする集積回路。 ３、（１）レジストあるいはレジストと無機物の積層か
らなる多層レジストを形成し、その最上層のレジストに
所望のパターンを形成する第１の工程と、 （２）最上層レジストのパターンをマスクとして多層レ
ジストにエッチング処理をなし、下層レジストに最上層
レジストのパターンを転写する第２の工程と、 （３）絶縁膜を堆積する第３の工程と、 （４）レジストを溶解して所望部分のみ絶縁膜を残す第
４の工程と、 （５）上記第４の工程で残された絶縁膜のパターンを含
む領域上に配線を形成する第５の工程との工程の結合に
よる前記（１）乃至（５）の工程の順序によつて形成さ
れることを特徴とする集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1145585A JP2678662B2 (ja) | 1989-06-08 | 1989-06-08 | 集積回路とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1145585A JP2678662B2 (ja) | 1989-06-08 | 1989-06-08 | 集積回路とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0311652A true JPH0311652A (ja) | 1991-01-18 |
| JP2678662B2 JP2678662B2 (ja) | 1997-11-17 |
Family
ID=15388494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1145585A Expired - Lifetime JP2678662B2 (ja) | 1989-06-08 | 1989-06-08 | 集積回路とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2678662B2 (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5833854A (ja) * | 1981-08-21 | 1983-02-28 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6062138A (ja) * | 1983-09-14 | 1985-04-10 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61112361A (ja) * | 1984-11-07 | 1986-05-30 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPS61222265A (ja) * | 1985-03-28 | 1986-10-02 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6359336U (ja) * | 1986-10-03 | 1988-04-20 | ||
| JPH01101670A (ja) * | 1987-10-15 | 1989-04-19 | Sumitomo Electric Ind Ltd | 電界効果トランジスタの製造方法 |
-
1989
- 1989-06-08 JP JP1145585A patent/JP2678662B2/ja not_active Expired - Lifetime
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5833854A (ja) * | 1981-08-21 | 1983-02-28 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6062138A (ja) * | 1983-09-14 | 1985-04-10 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61112361A (ja) * | 1984-11-07 | 1986-05-30 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPS61222265A (ja) * | 1985-03-28 | 1986-10-02 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6359336U (ja) * | 1986-10-03 | 1988-04-20 | ||
| JPH01101670A (ja) * | 1987-10-15 | 1989-04-19 | Sumitomo Electric Ind Ltd | 電界効果トランジスタの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2678662B2 (ja) | 1997-11-17 |
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