JPS61222265A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61222265A JPS61222265A JP6198285A JP6198285A JPS61222265A JP S61222265 A JPS61222265 A JP S61222265A JP 6198285 A JP6198285 A JP 6198285A JP 6198285 A JP6198285 A JP 6198285A JP S61222265 A JPS61222265 A JP S61222265A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- electrode
- etching
- thin film
- hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Weting (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特に。
例えばトランジスタ、ダイオード、抵抗、キャパシタ、
インダクタ、線路およびこれらを構成要素とするマイク
ロ波モノリシック集積回路装置（Ｍｉｃｒｏｗａｖｅ
Ｍｏｎｏｌｉｔｈｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃ１ｒ
ｃｕｉｔｓでＭＭＩＣと略称する）などにおいて貫通孔
（パイ７ホール）を用いて接地を行う半導体装置の製造
方法に関する。
インダクタ、線路およびこれらを構成要素とするマイク
ロ波モノリシック集積回路装置（Ｍｉｃｒｏｗａｖｅ
Ｍｏｎｏｌｉｔｈｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃ１ｒ
ｃｕｉｔｓでＭＭＩＣと略称する）などにおいて貫通孔
（パイ７ホール）を用いて接地を行う半導体装置の製造
方法に関する。
ＭＭＩＣは従来のマイクロ波集積回路装置（ＭＩＣ）と
比べ、トランジスタ、ダイオード、抵抗、キャパシタ、
インダクタ、伝送線路などの構成部品をモノリシックに
集積化できるため、小型化。
比べ、トランジスタ、ダイオード、抵抗、キャパシタ、
インダクタ、伝送線路などの構成部品をモノリシックに
集積化できるため、小型化。
軽量化に適するとともに量産性、信頼性に優れるなどの
長所があるので鋭意開発が進められている。
長所があるので鋭意開発が進められている。
特に、基体に半絶縁性砒化ガリウム（Ｓ、１．−ＧａＡ
ｓ）を用いるＧａＡｓ Ｍ Ｍ Ｉ Ｃは、ショットキ
障壁電界効果トランジスタ（ＭＥＳ ＦＥＴ）、ショ
ットキダイオードあるいは抵抗などの動作層、オーム性
接触用高キヤリア濃度領域の形成に面内均一性ならびに
、再現性および量産性に優れたイオン注入法を利用でき
るため、すでにマイクロ波帯低雑音増幅器、電力増幅器
などにおいて良好な性能が得られている。さらに、高周
波化、広帯域化を図るにはＭＥＳ ＦＥＴの高性能化
のみならず、接地インダクタンスの低減が鍵と考えられ
るが、基体に設けた貫通孔（バイアホール）を利用して
接地する方法が最も有効である。
ｓ）を用いるＧａＡｓ Ｍ Ｍ Ｉ Ｃは、ショットキ
障壁電界効果トランジスタ（ＭＥＳ ＦＥＴ）、ショ
ットキダイオードあるいは抵抗などの動作層、オーム性
接触用高キヤリア濃度領域の形成に面内均一性ならびに
、再現性および量産性に優れたイオン注入法を利用でき
るため、すでにマイクロ波帯低雑音増幅器、電力増幅器
などにおいて良好な性能が得られている。さらに、高周
波化、広帯域化を図るにはＭＥＳ ＦＥＴの高性能化
のみならず、接地インダクタンスの低減が鍵と考えられ
るが、基体に設けた貫通孔（バイアホール）を利用して
接地する方法が最も有効である。
以上、ＭＭＩＣの優秀性とバイアホールの必要性、有効
性につき説述したが、個別素子、例えば高周波電力トラ
ンジスタ等においてもバイアホールが必要かつ有効であ
ることはいうまでもない。
性につき説述したが、個別素子、例えば高周波電力トラ
ンジスタ等においてもバイアホールが必要かつ有効であ
ることはいうまでもない。
次に、ＧａＡｓ Ｍ Ｍ Ｉ ＣにおけるＭＥＳ Ｆ
ＥＴを例にとり、ＭＥＳＦＥＴ のソースの接地にバイ
アホールを利用する場合における従来の方法を説明する
。
ＥＴを例にとり、ＭＥＳＦＥＴ のソースの接地にバイ
アホールを利用する場合における従来の方法を説明する
。
第２図（ａ）−＝（ｅ）は従来の方法を工程順にＭＥＳ
ＦＥＴの素子の断面を示す。
ＦＥＴの素子の断面を示す。
まず、半絶縁性砒化ガリウム基体（Ｓ、１．−ＧａＡｇ
と略称）１００に′チャンネル領域となるｎ影領域１０
１、ソース領域１０２ｓ、ドレイン領域１０２ｄとなる
高電子濃度ｎ影領域（ｎ十領域）が設けられる。夫々の
領域にオーム性接触するソース電極１０３ｇ 、ドレイ
ン電極１０３ｄ （これらの電極は例えば白金／金ゲル
マニウム合金で構成される）と、ｎ影領域１０１にショ
ットキ接触するゲート電極１０３ｇ （例えばアルミニ
ウムで形成される）を設け、ＭＥＳ ＦＥＴ １０４を
形成する（第２図ａ）ｅ 次に、ソース電極１０３ｇ、ドレイン電極１０３ｄに接
続する例えば金／白金／チタニウムで構成される配線電
極１０５を形成し、さらに、 Ｓ、１．−ＧａＡｓ基体
１００を所定の厚さに調整しく第２図ｂ）、ついで、配
線電極１０５のバイアホール接続予定域１０５ａに対応
する領域以外のＧａＡｓ基体裏面（前記各領域、電極等
が設けられた主面の反対側主面）を例えばアルミニウム
のマスク層１０６で被覆したのち、前記配線電極のバイ
アホール接続予定域１０５ａに対応する部分に開孔１０
６ａを設ける（第２図ｃ）。
と略称）１００に′チャンネル領域となるｎ影領域１０
１、ソース領域１０２ｓ、ドレイン領域１０２ｄとなる
高電子濃度ｎ影領域（ｎ十領域）が設けられる。夫々の
領域にオーム性接触するソース電極１０３ｇ 、ドレイ
ン電極１０３ｄ （これらの電極は例えば白金／金ゲル
マニウム合金で構成される）と、ｎ影領域１０１にショ
ットキ接触するゲート電極１０３ｇ （例えばアルミニ
ウムで形成される）を設け、ＭＥＳ ＦＥＴ １０４を
形成する（第２図ａ）ｅ 次に、ソース電極１０３ｇ、ドレイン電極１０３ｄに接
続する例えば金／白金／チタニウムで構成される配線電
極１０５を形成し、さらに、 Ｓ、１．−ＧａＡｓ基体
１００を所定の厚さに調整しく第２図ｂ）、ついで、配
線電極１０５のバイアホール接続予定域１０５ａに対応
する領域以外のＧａＡｓ基体裏面（前記各領域、電極等
が設けられた主面の反対側主面）を例えばアルミニウム
のマスク層１０６で被覆したのち、前記配線電極のバイ
アホール接続予定域１０５ａに対応する部分に開孔１０
６ａを設ける（第２図ｃ）。
次いで、Ｓａｌ、−ＧａＡｓ基体１００に対しハロゲン
化炭素１例えば四塩化炭素（ｃｃｇ４） 、フロン−１
２Ｃｃｃａ、 Ｆ、 ）などを用いるリアクティブイオ
ンエツチング（Ｒ，１，Ｅ）等の異方性エッングにより
開孔１０６ａから配線電極の所望部１０５ａに達するバ
イアホール１０７を設ける（第２図ｄ）。
化炭素１例えば四塩化炭素（ｃｃｇ４） 、フロン−１
２Ｃｃｃａ、 Ｆ、 ）などを用いるリアクティブイオ
ンエツチング（Ｒ，１，Ｅ）等の異方性エッングにより
開孔１０６ａから配線電極の所望部１０５ａに達するバ
イアホール１０７を設ける（第２図ｄ）。
次に、上記マスク層１０６を除去したのちソース電極１
０３Ｓと接続する例えば金の裏面電極１０８をバイアホ
ール１０７の側面を含めて設け、バイアホール１０７を
介してソース接地されたＭＥＳ ＦＥＴ １１４を得る
（第２図ｅ）。
０３Ｓと接続する例えば金の裏面電極１０８をバイアホ
ール１０７の側面を含めて設け、バイアホール１０７を
介してソース接地されたＭＥＳ ＦＥＴ １１４を得る
（第２図ｅ）。
ところで、ＧａＡｓ基体のＲ，１，Ｅによるエツチング
速度またはＧａＡｓ基体の厚さが面内、または異なる基
体間でばらつく場合には、すべてのパイ７ホールを貫通
させるために充分なエツチング（オーバエツチング）を
施すので、先に貫通した孔を通して配線電極がエツチン
グされる。従って、配線電極のエツチングを避けるため
にＧａＡｓ基体のエツチング速度およびＧａＡｓ基体の
厚さとも極度に精密に製御しなければならないという制
約があった。
速度またはＧａＡｓ基体の厚さが面内、または異なる基
体間でばらつく場合には、すべてのパイ７ホールを貫通
させるために充分なエツチング（オーバエツチング）を
施すので、先に貫通した孔を通して配線電極がエツチン
グされる。従って、配線電極のエツチングを避けるため
にＧａＡｓ基体のエツチング速度およびＧａＡｓ基体の
厚さとも極度に精密に製御しなければならないという制
約があった。
本発明は上記の欠点を除去するもので、異方性エツチン
グを用いたバイアホール形成に際し、配線電極のエツチ
ングを回避できるとともに、基体のエツチング速度およ
び基体厚の面内あるいは基体間の均一性に対する制約を
緩和できるように改良された半導体装置の製造方法を提
供することを目的とする。
グを用いたバイアホール形成に際し、配線電極のエツチ
ングを回避できるとともに、基体のエツチング速度およ
び基体厚の面内あるいは基体間の均一性に対する制約を
緩和できるように改良された半導体装置の製造方法を提
供することを目的とする。
本発明にかかる半導体装置の製造方法は、半導体基体に
設けられた貫通孔によってこの基体の両主面の電極が電
気的に接続された判導体装置の製造にあたり、半導体基
体の一方の主面上の少くとも一部にこの基体よりも異方
性エツチングに対して著しくエツチング速度の遅い薄膜
■を形成する工程と、前記薄膜上を含む所望の位置に第
１の電極■を形成する工程と、前記第１の電極■に対応
する位置に開孔部（１０６ａ）を有するマスク層（１０
６）を基体の他方の主面に設ける工程と、前記開孔部（
１０６ａ）から基体（１００）に異方性エツチングを施
し貫通孔に）を設ける工程と、前記貫通孔から前記薄膜
■の一部を除去し第１の電極■を露出させる工程と、前
記貫通孔を介して前記第１の電極に接続する第２の電極
■を基体の他方主面に設ける工程を含むことを特徴とす
る。
設けられた貫通孔によってこの基体の両主面の電極が電
気的に接続された判導体装置の製造にあたり、半導体基
体の一方の主面上の少くとも一部にこの基体よりも異方
性エツチングに対して著しくエツチング速度の遅い薄膜
■を形成する工程と、前記薄膜上を含む所望の位置に第
１の電極■を形成する工程と、前記第１の電極■に対応
する位置に開孔部（１０６ａ）を有するマスク層（１０
６）を基体の他方の主面に設ける工程と、前記開孔部（
１０６ａ）から基体（１００）に異方性エツチングを施
し貫通孔に）を設ける工程と、前記貫通孔から前記薄膜
■の一部を除去し第１の電極■を露出させる工程と、前
記貫通孔を介して前記第１の電極に接続する第２の電極
■を基体の他方主面に設ける工程を含むことを特徴とす
る。
以下、本発明の一実施例を第１図を参照して説明する。
なお、説明において従来と変わらない部分には図中に従
来と同じ符号をつけて示し説明を省略する。
来と同じ符号をつけて示し説明を省略する。
まず、Ｓ、１．−ＧａＡｓ １００にチャンネル領域と
なるｎ影領域１０１、ソース領域１０２ｓ、ドレイン領
域１０２ｄとなる高濃度ｎ影領域（ｎ十領域）を設け、
夫々の領域にオーム性接触するソース電極１０３ｓ。
なるｎ影領域１０１、ソース領域１０２ｓ、ドレイン領
域１０２ｄとなる高濃度ｎ影領域（ｎ十領域）を設け、
夫々の領域にオーム性接触するソース電極１０３ｓ。
ドレイン電極１０３ｄと、ｎ影領域にショットキ接触す
るゲート電極１０３．を設け１ＭＥＳ ＦＥＴ １（棟
を形成する。ここで上記ソース電極、ドレイン電極はと
もに金・ゲルマニウム合金系金属で例えば、上層に白金
を重ねた白金／金・ゲルマニウム合金金属、ゲート電極
にはアルミニウムを夫々用いた（第１図ａ）。
るゲート電極１０３．を設け１ＭＥＳ ＦＥＴ １（棟
を形成する。ここで上記ソース電極、ドレイン電極はと
もに金・ゲルマニウム合金系金属で例えば、上層に白金
を重ねた白金／金・ゲルマニウム合金金属、ゲート電極
にはアルミニウムを夫々用いた（第１図ａ）。
次に、少くともバイアホール形成予定域１を含。
むＧａＡｓ基体１００上に、この基体に比べて異方性エ
ツチング、例えばリアクティブイオンエツチングＲ，１
，Ｅ、、に対し著るしくエツチング速度の遅い薄膜２、
例えば熱分解二酸化シリコン膜（ＣＶＤＳｉｎ、膜）を
被着する（第１図ｂ）。
ツチング、例えばリアクティブイオンエツチングＲ，１
，Ｅ、、に対し著るしくエツチング速度の遅い薄膜２、
例えば熱分解二酸化シリコン膜（ＣＶＤＳｉｎ、膜）を
被着する（第１図ｂ）。
次に、少くともソース電極ＬＯ３ｇと接続する配線電極
３を例えば金／白金／チタニウムで前記薄膜２上を含み
設ける（第１図ｃ）。
３を例えば金／白金／チタニウムで前記薄膜２上を含み
設ける（第１図ｃ）。
ついでＧａＡｓ基体１００を所定の厚さ、例えば５０〜
２００ｍに調整したのち、この基体の裏面を、前記バイ
アホール形成予定域１に対応する部分に開孔１０６ａを
有するマスク層１０６で被覆する。このマスク層は、例
えば０．５〜５ｐの厚さのアルミニウムで形成される（
第１図ｄ）。
２００ｍに調整したのち、この基体の裏面を、前記バイ
アホール形成予定域１に対応する部分に開孔１０６ａを
有するマスク層１０６で被覆する。このマスク層は、例
えば０．５〜５ｐの厚さのアルミニウムで形成される（
第１図ｄ）。
次に、ハロゲン化炭素ガス、例えば四塩化炭素（ＣＣら
）、フロン−１２（ＣＣｊｌ、Ｆ、）などを用いるＲｏ
ｌ、Ｅ等の異方性エツチングによってＧａＡｓ基体１０
０にエツチングを施し、パイ７ホール４を形成する。
）、フロン−１２（ＣＣｊｌ、Ｆ、）などを用いるＲｏ
ｌ、Ｅ等の異方性エツチングによってＧａＡｓ基体１０
０にエツチングを施し、パイ７ホール４を形成する。
このバイアホール４は基体上面の薄膜２が異方性エツチ
ングに対して顕著にエツチング速度の遅い。
ングに対して顕著にエツチング速度の遅い。
例えばＣＶＤ５ｉＯ，であるため、エツチングがオーバ
エツチングになっても電極配線３はエツチングされない
（第１図ｅ）。
エツチングになっても電極配線３はエツチングされない
（第１図ｅ）。
次に、マスク層１０６を除去し、さらに薄膜２がバイア
ホールに面する部分を除去する（第１図ｆ）。
ホールに面する部分を除去する（第１図ｆ）。
次に、裏面電極層５を例えば金を蒸着して形成する。こ
れにより、裏面電極層５はバイアホール４の側面を介し
て配線電極３に接続しソース電極１０３ｓが接地されて
ＭＥＳ ＦＥＴ １２４を得る（第１１！Ｉｇ）。
れにより、裏面電極層５はバイアホール４の側面を介し
て配線電極３に接続しソース電極１０３ｓが接地されて
ＭＥＳ ＦＥＴ １２４を得る（第１１！Ｉｇ）。
以上において、薄膜を設けたためバイアホール形成にお
いて配線電極に対するエツチングが防止され、 ＧａＡ
ｓ基体のエツチング速度およびＧａＡｓ基体の厚さのい
ずれも非常に精密に制御することを必要としなくなった
。
いて配線電極に対するエツチングが防止され、 ＧａＡ
ｓ基体のエツチング速度およびＧａＡｓ基体の厚さのい
ずれも非常に精密に制御することを必要としなくなった
。
また、上記実施例において、ＧａＡｓ ＭＭ Ｉ Ｃを
例示して説明したが、これに限るものでなく、例えばト
ランジスタ、ダイオード、抵抗、キャパシタ、インダク
タ、伝達線路などに適用してよく、半導体材料もＧａＡ
ｓに限るものでなく、例えばインジウムリン（ＩｎＰ）
、ガリウムアルミニウム砒素（ＧａＡｊｌＡｓ）、イン
ジウムガリウム砒素（ＩｎＧａＡｓ）等にも適用できる
。
例示して説明したが、これに限るものでなく、例えばト
ランジスタ、ダイオード、抵抗、キャパシタ、インダク
タ、伝達線路などに適用してよく、半導体材料もＧａＡ
ｓに限るものでなく、例えばインジウムリン（ＩｎＰ）
、ガリウムアルミニウム砒素（ＧａＡｊｌＡｓ）、イン
ジウムガリウム砒素（ＩｎＧａＡｓ）等にも適用できる
。
さらに、異方性エツチングとしてＲ，１，Ｅを繰り上げ
たが、イオンミリング、増速イオンエツチング等によっ
てもよい。
たが、イオンミリング、増速イオンエツチング等によっ
てもよい。
次に、異方向エツチングに対し著しくエツチング速度の
遅い薄膜としてＣＶＤ５ｉＯ，膜を用いたが、他の膜１
例えばプラズマＳｉｎ、膜、プラズマ窒化シリコン（Ｓ
ｉＮｘ）などを用いてもよく、その上、これらの膜をソ
ース電極、ドレイン電極、またはゲート電極形成の際に
リフトオフのスペーサとして兼用してもよいことは勿論
である。
遅い薄膜としてＣＶＤ５ｉＯ，膜を用いたが、他の膜１
例えばプラズマＳｉｎ、膜、プラズマ窒化シリコン（Ｓ
ｉＮｘ）などを用いてもよく、その上、これらの膜をソ
ース電極、ドレイン電極、またはゲート電極形成の際に
リフトオフのスペーサとして兼用してもよいことは勿論
である。
以上述べたように本発明によれば、バイアホールを接地
に用いる半導体装置の製造方法において、Ｒ，１，Ｅ等
の異方性エツチングによってバイアホールを形成する際
、バイアホール形成予定領域上にある電極、例えば配線
電極のエラチン夛が防止でき、エツチング速度および半
導体基体厚のばらつきを極度に少くする必要のない半導
体装置の製造方法を提供できる。
に用いる半導体装置の製造方法において、Ｒ，１，Ｅ等
の異方性エツチングによってバイアホールを形成する際
、バイアホール形成予定領域上にある電極、例えば配線
電極のエラチン夛が防止でき、エツチング速度および半
導体基体厚のばらつきを極度に少くする必要のない半導
体装置の製造方法を提供できる。
第１図（ａ）〜（ｇ）は本発明のＭＭＩＣを構成するＭ
ＥＳ ＦＥＴの製造方法を工程順に示すいずれも断面
図、第２図（ａ）〜（ｅ）は従来の素子の製造方法を工
程順に示すいずれも断面図である。 ２・・・薄膜 ３・・・配線電極（第１の電極） ４・・・バイアホール（ＧａＡｇ基板の貫通孔）５・・
・裏面電極層（第２の電極） ｉｏｏ・・・半絶縁性ＧａＡｓ基体 １０１・・・ｎ影領域（チャンネル領域）１０２ｇ、１
０２ｄ・・・ソース、ドレイン領域１０３ｇ、１０３ｄ
、１０３ｇ−ソース、ドレイン、ゲート電極１０６・・
・マスク層 １２４・・・ＭＥＳ ＦＥＴ
ＥＳ ＦＥＴの製造方法を工程順に示すいずれも断面
図、第２図（ａ）〜（ｅ）は従来の素子の製造方法を工
程順に示すいずれも断面図である。 ２・・・薄膜 ３・・・配線電極（第１の電極） ４・・・バイアホール（ＧａＡｇ基板の貫通孔）５・・
・裏面電極層（第２の電極） ｉｏｏ・・・半絶縁性ＧａＡｓ基体 １０１・・・ｎ影領域（チャンネル領域）１０２ｇ、１
０２ｄ・・・ソース、ドレイン領域１０３ｇ、１０３ｄ
、１０３ｇ−ソース、ドレイン、ゲート電極１０６・・
・マスク層 １２４・・・ＭＥＳ ＦＥＴ
Claims (1)
- 半導体基体に設けられた貫通孔によってこの基体の両主
面の電極が電気的に接続された半導体装置の製造にあた
り、半導体基体の一方の主面上の少なくとも一部にこの
基体よりも異方性エッチングに対して著しくエッチング
速度の遅い薄膜を形成する工程と、前記薄膜上を含む所
望の位置に第１の電極を形成する工程と、前記第１の電
極に対応する位置に開孔部を有するマスク層を基体の他
方の主面に設ける工程と、前記開孔部から基体に異方性
エッチングを施し貫通孔を設ける工程と、前記貫通孔か
ら前記薄膜の一部を除去し第１の電極を露出させる工程
と、前記貫通孔を介して前記第１の電極に接続する第２
の電極を基体の他方の主面に設ける工程を含むことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6198285A JPS61222265A (ja) | 1985-03-28 | 1985-03-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6198285A JPS61222265A (ja) | 1985-03-28 | 1985-03-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61222265A true JPS61222265A (ja) | 1986-10-02 |
Family
ID=13186896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6198285A Pending JPS61222265A (ja) | 1985-03-28 | 1985-03-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61222265A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0311652A (ja) * | 1989-06-08 | 1991-01-18 | Nippon Telegr & Teleph Corp <Ntt> | 集積回路とその製造方法 |
| JP2004006958A (ja) * | 2003-07-17 | 2004-01-08 | Sharp Corp | Ｍｉｍキャパシタ及び高周波集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS594174A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1985
- 1985-03-28 JP JP6198285A patent/JPS61222265A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS594174A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0311652A (ja) * | 1989-06-08 | 1991-01-18 | Nippon Telegr & Teleph Corp <Ntt> | 集積回路とその製造方法 |
| JP2004006958A (ja) * | 2003-07-17 | 2004-01-08 | Sharp Corp | Ｍｉｍキャパシタ及び高周波集積回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4472872A (en) | Method of fabricating a Schottky gate field effect transistor | |
| US5032541A (en) | Method of producing a semiconductor device including a Schottky gate | |
| JP2735718B2 (ja) | 化合物半導体装置及びその製造方法 | |
| JPH05326563A (ja) | 半導体装置 | |
| JPS61222265A (ja) | 半導体装置の製造方法 | |
| JPH0472381B2 (ja) | ||
| JPH0722310A (ja) | 半導体集積回路の製造方法 | |
| JPH07118482B2 (ja) | 半導体装置の製造方法 | |
| JPH079980B2 (ja) | 半導体装置の製造方法 | |
| JPS6155969A (ja) | 半導体装置およびその製造方法 | |
| JPS62211962A (ja) | 高周波半導体装置の製造方法 | |
| JP2790104B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPS59184572A (ja) | 半導体装置の製造方法 | |
| JPH01175772A (ja) | 非対称ゲート構造トランジスタの製造方法 | |
| JP3063296B2 (ja) | 電界効果トランジスタ | |
| JPH0684950A (ja) | 電界効果トランジスタの製造方法 | |
| JP3304595B2 (ja) | 半導体装置の製造方法 | |
| JPH0653246A (ja) | 電界効果トランジスタの製法 | |
| JPH0831844A (ja) | 半導体装置の製造方法 | |
| JPH03274736A (ja) | 電界効果型トランジスタおよびその製造方法 | |
| JPH04274332A (ja) | 半導体装置の製造方法 | |
| JPS61280673A (ja) | 化合物半導体装置の製造方法 | |
| JPS59114826A (ja) | 半導体装置の製造方法 | |
| JPH05175243A (ja) | 半導体装置の製造方法 | |
| JPS6292478A (ja) | 半導体装置の製造方法 |