TWI671908B - 半導體元件、電氣機器、雙向場效電晶體及安裝構造體 - Google Patents

半導體元件、電氣機器、雙向場效電晶體及安裝構造體 Download PDF

Info

Publication number
TWI671908B
TWI671908B TW104133139A TW104133139A TWI671908B TW I671908 B TWI671908 B TW I671908B TW 104133139 A TW104133139 A TW 104133139A TW 104133139 A TW104133139 A TW 104133139A TW I671908 B TWI671908 B TW I671908B
Authority
TW
Taiwan
Prior art keywords
layer
gan layer
electrode
log
undoped
Prior art date
Application number
TW104133139A
Other languages
English (en)
Other versions
TW201630187A (zh
Inventor
松本壯太
越後谷祥子
八木修一
中村文彥
河合弘治
Original Assignee
日商Ｐｏｗｄｅｃ股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商Ｐｏｗｄｅｃ股份有限公司 filed Critical 日商Ｐｏｗｄｅｃ股份有限公司
Publication of TW201630187A publication Critical patent/TW201630187A/zh
Application granted granted Critical
Publication of TWI671908B publication Critical patent/TWI671908B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0814—Diodes only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/098—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being PN junction gate field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1058—Channel region of field-effect devices of field-effect transistors with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/207—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

提供即使不在極化超接面區域的最表面設置p型GaN層仍能夠存在足夠濃度的二維電洞氣之半導體元件。
半導體元件係具有由依序積層之厚度a[nm](a為10nm以上、1000nm以下)的未摻雜GaN層11、AlxGa1-xN層12及未摻雜GaN層13構成的極化超接面區域。AlxGa1-xN層12的Al組成x及厚度t[nm]係滿足下式：t≧α(a)x β(a)
其中，α係以Log(α)=p0+p1log(a)+p2{log(a)}2表示(其中p0=7.3295、p1=-3.5599、p2=0.6912)，且β係以β=p'0+p'1log(a)+p'2{log(a)}2表示(其中，p'0=-3.6509、p'1=1.9445、p'2=-0.3793)。

Description

半導體元件、電氣機器、雙向場效電晶體及安裝構造體
本發明係有關半導體元件、電氣機器、雙向場效電晶體及安裝構造體，具體而言係有關使用氮化鎵(GaN)系半導體的半導體元件、使用該半導體元件的電氣機器、雙向場效電晶體、使用該雙向場效電晶體的電氣機器及含有該半導體元件或雙向場效電晶體的安裝構造體。
為了實現節能的社會，電氣能源(energy)的重要性日增，21世紀將更加受到電力左右。電氣/電子機器的關鍵元件(key device)乃係電晶體(transistor)和二極體(diode)等半導體元件。因此，該些半導體元件的節能性非常重要。目前，電力轉換元件是由矽(Si)半導體元件所擔任，但Si半導體元件的性能已幾乎提升到其物性極限，處於難以再更進一步節能化的狀況。
因此，改以碳化矽(Silicon Carbide；SiC)、氮化鎵(GaN)等寬帶隙(wide-gap)半導體取代Si來製作電力轉換元件的研究開發正如火如荼地進行中。在這其 中，GaN擁有在電力效率性及耐電壓性方面格外優於SiC的物性值，因此GaN系半導體元件的研究開發尤其熱門。
關於GaN系半導體元件，係開發有場效電晶體(FET)型的橫型、亦即構成為平行於基板形成移動通道(channel)之元件。例如為在由藍寶石(sapphire)、SiC等形成的基底(base)基板上積層厚度數μm的未摻雜(undoped)GaN層，於其上再積層厚度25nm至30nm程度的Al組成約25%程度的AlGaN層，利用在AlGaN/GaN異質接面(hetero-junction)產生的二維電子氣(two-dimensional electron gas；2DEG)之元件。該元件通常稱為HFET(hetero-junction FET；異質接面場效電晶體)。
上述的AlGaN/GaN HFET存在著需抑制電流坍塌(collapse)的技術課題。電流坍塌此一現象，係指相對於施加數V為止的低汲極(drain)電壓時的汲極電流值，施加高電壓後的汲極電流值減少的現象，此現象在實體電路中係指當開關(switching)的動作電壓變高，導通(On)時的汲極電流值便減少的現象。電流坍塌並非GaN系FET特有的現象，原本在橫型元件即係普遍發生的現象，因GaN系FET能夠在源極(source)-汲極間施加高電壓而變得顯著。
電流坍塌的發生原因說明如下。在FET中，施加高電壓於閘極(gate)-汲極間時，在閘極(gate)正下方或陽極(anode)正下方產生高電場區，電子移動至該高電場部分的表面或表面附近而被俘獲(trap)。就電子 的來源而言，有從閘極電極漂移(drift)至半導體表面者、有通道電子因高電場而移動至表面者等。由於前述電子的負電荷而被偏置(bias)為負電壓，故電子通道的電子濃度減少，通道電阻上升。
針對源於閘極漏洩(gate leak)的電子，藉由在表面施予以介電質覆膜進行的鈍化(passivation)使電子移動受到限制，而抑制電流坍塌。然而，僅靠介電質覆膜並無法充分抑制電流坍塌。
因此，著眼於電流坍塌的原因為閘極附近的高電場這點，開發了抑制電場強度、尤其是抑制峰值(peak)電場的技術。此技術稱為場板(Field Plate；FP)技術，乃係已經以Si系、GaAs系FET實用化的公知技術(參照例如下述之非專利文獻1)。然而，在該場板技術中，並無法於整個通道將電場予以平準化。此外，在作為功率元件(power device)的實用化的半導體元件中係施加600V以上的電壓，因此即便使用該場板技術還是無法做到根本性的解決。
另一方面，就將電場分布予以平準化而讓峰值電場不易產生以使耐壓提升的公知技術之一，有一種超接面(Super Junction)構造(參照例如下述之非專利文獻2)。超接面係藉由整個半導體的均一電場而能夠耐受施加電壓。超接面係使用於具有縱型及橫型構造的Si-MOS功率電晶體及Si功率二極體的漂移層。
此外，就不憑藉pn接面而產生與超接面相同的正電荷及負電荷之分布的方法而言，有一種稱為 極化接面的原理(參照例如下述之專利文獻1)。此外，亦有人提出利用極化追求高耐壓化的技術(參照例如下述之專利文獻2)。
然而，關於專利文獻1、2記載的極化接面，已發現其二維電洞濃度不足以進行高性能動作。其原因為造成二維電洞在異質接面生成的異質接面的負的極化電荷因表面缺陷和表面能階而獲得補償，使得能帶(band)下移，導致應該存在於AlGaN/GaN異質接面的二維電洞的濃度減少。
因此，有人提出利用極化超接面(Polarization Super Junction；PSJ)，能夠改善專利文獻1、2中記載的極化接面的問題之半導體元件(參照下述之專利文獻3及非專利文獻3)。典型而言，該半導體元件係具有依序積層有未摻雜GaN層、AlxGa1-xN層、未摻雜GaN層及摻雜Mg(鎂)的p型GaN層之構造的極化超接面區域，於非動作時，在AlxGa1-xN層與其上的未摻雜GaN層之間的異質接面附近的部分的未摻雜GaN層形成二維電洞氣(two-dimensional hole gas)，且在AlxGa1-xN層與其下的未摻雜GaN層之間的異質接面附近的部分的未摻雜GaN層形成二維電子氣。更具體言之，該半導體元件的改良方式為：在最表面的GaN層摻雜Mg形成p型GaN層，藉由Mg受體(acceptor)的負的固定電荷將表面附近的能帶上推，使在表面側的AlGaN/GaN異質接面產生足夠濃度的二維電洞氣。此外，有人發表了首個實質上利用極化超接面效果的電晶體(參照下述之非專利文獻4)。
先前技術文獻 專利文獻
專利文獻1 日本國特開2007-134607號公報
專利文獻2 日本國特開2009-117485號公報
專利文獻3 國際公開第2011/162243號
非專利文獻
非專利文獻1 東芝Review Vol.59 No.7(2004) p.35
非專利文獻2 IEEE ELECTRON DEVICE LETTERS, VOL.29, NO.10, OCTOBER 2008, p.1087
非專利文獻3 Applied Physics Express vol.3, (2012) 121004
非專利文獻4 Proceedings of the 23rd International Symposium on Power Semiconductor Devices & ICs May 23-26, 2011 San Diego. CA
利用上述極化超接面的GaN系半導體元件所使用的是與Si超接面方式相同的原理，因此從原理上來看係比習知所提出的場板方式更容易製得超耐壓元件。然而，依據本案的發明人等獨自進行的研究，最表面的p型GaN層的Mg受體的能階非常深，約170meV至180meV，電洞的捕獲/放出的時間常數大，故有帶給高速動作不良影響之懸念。此外，尤其在極化超接面場效電晶體中，極化超接面區域的p型GaN層的汲極電極 側之端與汲極電極間的距離通常為μm程度，非常靠近，因而有p型GaN層中的Mg受體與汲極電極間的耐壓低之懸念。
有鑒於此，本發明所欲解決的課題乃係提供即使沒有習知技術的極化超接面GaN系半導體元件中必須要有的最表面的p型GaN層，仍能夠存在有效濃度的二維電洞氣之高耐壓的半導體元件及雙向場效電晶體。
本發明所欲解決的另一課題乃係提供使用上述半導體元件或雙向場效電晶體的高性能的電氣機器。
本發明所欲解決的再一課題乃係提供含有上述半導體元件或雙向場效電晶體的安裝構造體。
為了解決上述課題，本發明之半導體元件，係具有由第1未摻雜GaN層、前述第1未摻雜GaN層上的AlxGa1-xN層及前述AlxGa1-xN層上的第2未摻雜GaN層構成的極化超接面區域；當設前述第2未摻雜GaN層的厚度為a[nm](其中，a為10nm以上、1000nm以下)時，前述AlxGa1-xN層的Al組成x及厚度t[nm]係滿足下式：t≧α(a)x β(a)
其中，α係以下式表示：Log(α)=p0+p1log(a)+p2{log(a)}2
(其中，p0=7.3295、p1=-3.5599、p2=0.6912)
且β係以下式表示：β=p'0+p'1log(a)+p'2{log(a)}2
(其中，p'0=-3.6509、p'1=1.9445、p'2=-0.3793)
在本半導體元件中，於非動作時，在未摻雜AlxGa1-xN層與第2未摻雜GaN層之間的異質接面附近的部分的第2未摻雜GaN層形成二維電洞氣，且在第1未摻雜GaN層與未摻雜AlxGa1-xN層之間的異質接面附近的部分的第1未摻雜GaN層形成二維電子氣。
本半導體元件係較佳為具有與極化超接面區域分離設置的p電極接觸區域。典型而言，該極化超接面區域及p電極接觸區域係具有第1未摻雜GaN層、AlxGa1-xN層及第2未摻雜GaN層作為共同層。此外，p電極接觸區域係復具有：第2未摻雜GaN層上之摻雜Mg的p型GaN層、以與p型GaN層接觸的方式設置且Mg摻雜濃度比該p型GaN層更高的p型GaN接觸層及與該p型GaN接觸層歐姆接觸的p電極。p型GaN接觸層係只要與p型GaN層接觸則其設置方法便無特別限定。例如，p型GaN接觸層係可積層於p型GaN層上，亦可埋設於p型GaN層等。關於後者的作法，例如在AlxGa1-xN層、第2未摻雜GaN層及p型GaN層設置深度至少達到AlxGa1-xN層的溝，在該溝的內部埋設p型GaN接觸層，使該p型GaN接觸層與二維電洞氣接合。
在本半導體元件中，典型而言，係在能夠進行GaN系半導體的C面成長的基底基板上依序成長第1未摻雜GaN層、AlxGa1-xN層及第2未摻雜GaN層，或者再進一步依序成長p型GaN層及p型GaN接觸層。
AlxGa1-xN層係可為未摻雜，亦可為摻雜施體(donor)(n型雜質)或受體(p型雜質)的n型或p型的AlxGa1-xN層，例如摻雜有Si的n型AlxGa1-xN層。
在本半導體元件中，視需要，亦可在第1未摻雜GaN層與AlxGa1-xN層之間、及/或在第2未摻雜GaN層與AlxGa1-xN層之間，設置無損極化超接面特性的中間層。例如，典型而言，可在第1未摻雜GaN層與AlxGa1-xN層之間、及/或在第2未摻雜GaN層與AlxGa1-xN層之間，設置未摻雜的AluGa1-uN層(0<u<1、u>x)，例如AlN層。藉由在第2未摻雜GaN層與AlxGa1-xN層之間設置AluGa1-uN層，能夠減少在第2未摻雜GaN層與AlxGa1-xN層之間的異質接面附近的部分的第2未摻雜GaN層形成的二維電洞氣往AlxGa1-xN層側滲透，從而能夠使電洞的遷移率顯著增加。此外，藉由在第1未摻雜GaN層與AlxGa1-xN層之間設置AluGa1-uN層，能夠減少在第1未摻雜GaN層與AlxGa1-xN層之間的異質接面附近的部分的第1未摻雜GaN層形成的二維電子氣往AlxGa1-xN層側滲透，從而能夠使電子的遷移率顯著增加。該AluGa1-uN層或AlN層的厚度一般而言以十分小為佳，例如1nm至2nm程度即足夠。
本半導體元件係能夠作為各種元件使用，典型而言，能夠作為場效電晶體(FET)和二極體等使用。
當半導體元件為場效電晶體時，場效電晶體係例如能夠構成如下述。亦即，AlxGa1-xN層上的第2 未摻雜GaN層係具有島狀的形狀，p型GaN層及p型GaN接觸層係設置成台(mesa)狀，在AlxGa1-xN層上隔著第2未摻雜GaN層設置源極電極及汲極電極，p電極構成閘極電極。此外，當半導體元件為二極體時，二極體係例如能夠構成如下述。亦即，AlxGa1-xN層上的第2未摻雜GaN層係具有島狀的形狀，p型GaN層及p型GaN接觸層係設置成台狀，在AlxGa1-xN層上隔著第2未摻雜GaN層設置陽極電極及陰極電極，陽極電極與p電極係彼此電性連接。此處，陽極電極係以與AlxGa1-xN層蕭特基接觸之方式(或形成蕭特基接面之方式)設置，陰極電極係以與AlxGa1-xN層歐姆接觸之方式設置。陽極電極係以與在第1未摻雜GaN層與AlxGa1-xN層之間的異質接面附近的部分的第1未摻雜GaN層形成的二維電子氣蕭特基接觸之方式設置。
此外，本發明之電氣機器，係具有至少一個半導體元件；前述半導體元件係具有由第1未摻雜GaN層、前述第1未摻雜GaN層上的AlxGa1-xN層及前述AlxGa1-xN層上的第2未摻雜GaN層構成的極化超接面區域；當設前述第2未摻雜GaN層的厚度為a[nm](其中，a為10nm以上、1000nm以下)時，前述AlxGa1-xN層的Al組成x及厚度t[nm]係滿足下式：t≧α(a)x β(a)
其中，α係以下式表示：Log(α)=p0+p1log(a)+p2{log(a)}2
(其中，p0=7.3295、p1=-3.5599、p2=0.6912)
且β係以下式表示：β=p'0+p'1log(a)+p'2{log(a)}2
(其中，p'0=-3.6509、p'1=1.9445、p'2=-0.3793)
此處，電氣機器係凡使用電力者全部包含在內，不問用途、功能、大小等，例如，電子機器、交通運輸工具、動力裝置、建設機械、工具機等。電子機器乃係機器人(robot)、電腦、遊戲機、車用裝置、家電製品(空調等)、工業製品、手機、行動(mobile)裝置、IT設備(伺服器等)、太陽能發電系統使用的電力調節器(power conditioner)、送電系統等。交通運輸工具乃係鐵路車輛、汽車(電動車等)、二輪車、飛行器、火箭、太空船等。
此外，本發明之雙向場效電晶體，係具有以彼此分離的方式設置的極化超接面區域與p電極接觸區域；前述極化超接面區域係由第1未摻雜GaN層、前述第1未摻雜GaN層上的AlxGa1-xN層及前述AlxGa1-xN層上的島狀的第2未摻雜GaN層構成；當設前述第2未摻雜GaN層的厚度為a[nm](其中，a為10nm以上、1000nm以下)時，前述AlxGa1-xN層的Al組成x及厚度t[nm]係滿足下式：t≧α(a)x β(a)
其中，α係以下式表示：Log(α)=p0+p1log(a)+p2{log(a)}2
(其中，p0=7.3295、p1=-3.5599、p2=0.6912)
且β係以下式表示：β=p'0+p'1log(a)+p'2{log(a)}2
(其中，p'0=-3.6509、p'1=1.9445、p'2=-0.3793)
前述極化超接面區域及前述p電極接觸區域係具有前述第1未摻雜GaN層、前述AlxGa1-xN層及前述第2未摻雜GaN層作為共同層；在前述AlxGa1-xN層上隔著前述第2未摻雜GaN層設置有構成源極電極或汲極電極的第1電極及第2電極；前述p電極接觸區域係具有：在前述第2未摻雜GaN層上且摻雜有Mg的第1p型GaN層；在前述第2未摻雜GaN層上且與前述第1p型GaN層分離設置且摻雜有Mg的第2p型GaN層；以與前述第1p型GaN層接觸的方式設置且Mg摻雜濃度比前述第1p型GaN層更高的第1p型GaN接觸層；以與前述第2p型GaN層接觸的方式設置且Mg摻雜濃度比前述第2p型GaN層更高的第2p型GaN接觸層；與前述第1p型GaN接觸層歐姆接觸且構成第1閘極電極的第1p電極；及與前述第2p型GaN接觸層歐姆接觸且構成第2閘極電極的第2p電極。
此外，本發明之電氣機器，係具有一個或複數個雙向開關； 至少一個前述雙向開關為雙向場效電晶體，該雙向場效電晶體係具有以彼此分離的方式設置的極化超接面區域與p電極接觸區域；前述極化超接面區域係由第1未摻雜GaN層、前述第1未摻雜GaN層上的AlxGa1-xN層及前述AlxGa1-xN層上的島狀的第2未摻雜GaN層構成；當設前述第2未摻雜GaN層的厚度為a[nm](其中，a為10nm以上、1000nm以下)時，前述AlxGa1-xN層的Al組成x及厚度t[nm]係滿足下式：t≧α(a)x β(a)
其中，α係以下式表示：Log(α)=p0+p1log(a)+p2{log(a)}2
(其中，p0=7.3295、p1=-3.5599、p2=0.6912)
且β係以下式表示：β=p'0+p'1log(a)+p'2{log(a)}2
(其中，p'0=-3.6509、p'1=1.9445、p'2=-0.3793)
前述極化超接面區域及前述p電極接觸區域係具有前述第1未摻雜GaN層、前述AlxGa1-xN層及前述第2未摻雜GaN層作為共同層；在前述AlxGa1-xN層上隔著前述第2未摻雜GaN層設置有構成源極電極或汲極電極的第1電極及第2電極；前述p電極接觸區域係具有：前述第2未摻雜GaN層上之摻雜有Mg的第1p型GaN層； 在前述第2未摻雜GaN層上且與前述第1p型GaN層分離設置且摻雜有Mg的第2p型GaN層；以與前述第1p型GaN層接觸的方式設置且Mg摻雜濃度比前述第1p型GaN層更高的第1p型GaN接觸層；以與前述第2p型GaN層接觸的方式設置且Mg摻雜濃度比前述第2p型GaN層更高的第2p型GaN接觸層；與前述第1p型GaN接觸層歐姆接觸且構成第1閘極電極的第1p電極；及與前述第2p型GaN接觸層歐姆接觸的構成第2閘極電極的第2p電極。
除已列舉者外，使用本雙向場效電晶體的電氣機器係亦包括矩陣轉換器、多階變頻器(multilevel inverter)等。
此外，本發明之安裝構造體，係具有：構成半導體元件的晶片；及以覆晶方式安裝有前述晶片的安裝基板；前述半導體元件係具有由第1未摻雜GaN層、前述第1未摻雜GaN層上的AlxGa1-xN層及前述AlxGa1-xN層上的第2未摻雜GaN層構成的極化超接面區域；當設前述第2未摻雜GaN層的厚度為a[nm](其中，a為10nm以上、1000nm以下)時，前述AlxGa1-xN層的Al組成x及厚度t[nm]係滿足下式：t≧α(a)x β(a)
其中，α係以下式表示：Log(α)=p0+p1log(a)+p2{log(a)}2
(其中，p0=7.3295、p1=-3.5599、p2=0.6912)
且β係以下式表示：β=p'0+p'1log(a)+p'2{log(a)}2
(其中，p'0=-3.6509、p'1=1.9445、p'2=-0.3793)
此外，本發明之安裝構造體，係具有：構成半導體元件的晶片；及以覆晶方式安裝有前述晶片的安裝基板；前述半導體元件為雙向場效電晶體，該雙向場效電晶體係具有以彼此分離的方式設置的極化超接面區域與p電極接觸區域；前述極化超接面區域係由第1未摻雜GaN層、前述第1未摻雜GaN層上的AlxGa1-xN層及前述AlxGa1-xN層上的島狀的第2未摻雜GaN層構成；當設前述第2未摻雜GaN層的厚度為a[nm](其中，a為10nm以上、1000nm以下)時，前述AlxGa1-xN層的Al組成x及厚度t[nm]係滿足下式：t≧α(a)x β(a)
其中，α係以下式表示：Log(α)=p0+p1log(a)+p2{log(a)}2
(其中，p0=7.3295、p1=-3.5599、p2=0.6912)
且β係以下式表示：β=p'0+p'1log(a)+p'2{log(a)}2
(其中，p'0=-3.6509、p'1=1.9445、p'2=-0.3793)
前述極化超接面區域及前述p電極接觸區域係具有前述第1未摻雜GaN層、前述AlxGa1-xN層及前述第2未摻雜GaN層作為共同層； 在前述AlxGa1-xN層上隔著前述第2未摻雜GaN層設置有構成源極電極或汲極電極的第1電極及第2電極；前述p電極接觸區域係具有：前述第2未摻雜GaN層上之摻雜有Mg的第1p型GaN層；在前述第2未摻雜GaN層上且與前述第1p型GaN層分離設置且摻雜有Mg的第2p型GaN層；以與前述第1p型GaN層接觸的方式設置且Mg摻雜濃度比前述第1p型GaN層更高的第1p型GaN接觸層；以與前述第2p型GaN層接觸的方式設置且Mg摻雜濃度比前述第2p型GaN層更高的第2p型GaN接觸層；與前述第1p型GaN接觸層歐姆接觸且構成第1閘極電極的第1p電極；及與前述第2p型GaN接觸層歐姆接觸且構成第2閘極電極的第2p電極。
在上述電氣機器、雙向場效電晶體及安裝構造體的各發明中，除非有違反其性質，不然上述半導體元件的發明的相關說明皆成立。就安裝構造體的安裝基板而言，係使用熱傳導良好的基板，可從習知的公知基板之中適當選擇。
依據本發明，儘管在極化超接面區域的最表面沒有設置p型GaN層，還是能夠於非動作時，使在AlxGa1-xN層與第2未摻雜GaN層之間的異質接面附近的部分的第2未摻雜GaN層產生的二維電洞氣的濃度(片 (sheet)濃度)達足夠的濃度，例如1×1012cm-2以上。此外，能夠使用本半導體元件或雙向場效電晶體實現高性能的電氣機器。此外，藉由將構成半導體元件或雙向場效電晶體的晶片以覆晶方式安裝於安裝基板而成的安裝構造體，即使是將半導體元件或雙向場效電晶體形成在絕緣基板上，仍能夠獲得優異的散熱性。
10‧‧‧C面藍寶石基板
11‧‧‧未摻雜GaN層
12‧‧‧AlxGa1-xN層
13‧‧‧未摻雜GaN層
14、14a、14b‧‧‧p型GaN層
15、15a、15b‧‧‧p+型GaN接觸層
16‧‧‧二維電洞氣
17‧‧‧二維電子氣
18‧‧‧源極電極
19‧‧‧汲極電極
20、20a、20b‧‧‧p電極
22‧‧‧陽極電極
23‧‧‧陰極電極
24a‧‧‧第1電極
24b‧‧‧第2電極
36‧‧‧晶片
第1圖係顯示本發明第1實施形態的極化超接面GaN系半導體元件的基本構造之剖面圖。
第2圖係顯示為了考察本發明第1實施形態的極化超接面GaN系半導體元件而進行的實驗中所使用的試樣的層構造之剖面圖。
第3圖係顯示使用第2圖所示層構造製作的極化超接面GaN系場效電晶體之剖面圖。
第4圖係顯示未摻雜GaN層13的剩餘厚度為60nm時的第3圖所示極化超接面GaN系場效電晶體的汲極電流-汲極電壓特性之概略示意圖。
第5圖係顯示未摻雜GaN層13的剩餘厚度為60nm時的第3圖所示極化超接面GaN系場效電晶體的汲極電流-閘極電壓特性之概略示意圖。
第6圖係顯示未摻雜GaN層13的剩餘厚度為60nm時的第3圖所示極化超接面GaN系場效電晶體的關斷(off)時的汲極漏洩(drain leak)特性之概略示意圖。
第7圖係顯示為了考察第3圖所示極化超接面GaN系場效電晶體而進行的實驗中所製作的霍爾(Hall)量測試樣之俯視圖。
第8圖A至C係沿第7圖所示霍爾量測試樣的A-A’線、B-B’線及C-C’線之剖面圖。
第9圖係根據沿第3圖的A-A’線的一維模型(model)進行模擬(simulation)所得到的極化超接面區域的能帶(energy band)圖。
第10圖係顯示藉由模擬得到的極化超接面區域的2DHG濃度及2DEG濃度的分布(profile)之概略示意圖。
第11圖係顯示對應未摻雜GaN層13的剩餘厚度之2DHG濃度的計算值及實測值之概略示意圖。
第12圖係顯示未摻雜GaN層13的剩餘厚度為10nm時的2DEG濃度的計算結果之概略示意表。
第13圖係顯示未摻雜GaN層13的剩餘厚度為10nm時的2DHG濃度的計算結果之概略示意表。
第14圖係顯示未摻雜GaN層13的剩餘厚度為50nm時的2DEG濃度的計算結果之概略示意表。
第15圖係顯示未摻雜GaN層13的剩餘厚度為50nm時的2DHG濃度的計算結果之概略示意表。
第16圖係顯示未摻雜GaN層13的剩餘厚度為100nm時的2DEG濃度的計算結果之概略示意表。
第17圖係顯示未摻雜GaN層13的剩餘厚度為100nm時的2DHG濃度的計算結果之概略示意表。
第18圖係顯示未摻雜GaN層13的剩餘厚度為1000nm時的2DEG濃度的計算結果之概略示意表。
第19圖係顯示未摻雜GaN層13的剩餘厚度為1000nm時的2DHG濃度的計算結果之概略示意表。
第20圖係顯示改變未摻雜GaN層13的剩餘厚度時的AlxGa1-xN層的Al組成x與厚度t之關係之概略示意圖。
第21圖係顯示Log(a)與Log(α)或β之關係之概略示意圖。
第22圖係顯示改變未摻雜GaN層13的剩餘厚度時的AlxGa1-xN層的Al組成x與厚度t之關係之概略示意圖。
第23圖A及B係顯示使用本發明第1實施形態的極化超接面GaN系半導體元件之極化超接面GaN系二極體之剖面圖。
第24圖係顯示本發明第2實施形態的極化超接面GaN系雙向場效電晶體之剖面圖。
第25圖係顯示使用本發明第2實施形態的極化超接面GaN系雙向場效電晶體作為矩陣轉換器(matrix converter)的雙向開關之三相交流感應電動機的電源電路之電路圖。
第26圖係顯示本發明第3實施形態的安裝構造體之剖面圖。
第27圖係顯示本發明第3實施形態的安裝構造體的全體樣貌的一例之立體圖。
第28圖係顯示本發明第4實施形態的安裝構造體之剖面圖。
第29圖係顯示構成本發明第4實施形態的安裝構造體的晶片的一例之立體圖。
第30圖係用於說明以覆晶方式將第29圖所示晶片安裝至基座(submount)基板上的方法之剖面圖。
第31圖係顯示將以第30圖所示方法製作的安裝構造體裝設在帕耳帖(peltier)元件進行連續通電實驗的結果之概略示意圖。
第32圖係顯示使用在具有第3圖所示構造的極化超接面GaN系場效電晶體連接300Ω的電阻作為負載之電路，來量測極化超接面GaN系電晶體的開關特性的結果之概略示意圖。
第33圖A至E係顯示使用運用本發明的常開(normally-on)型場效電晶體之疊接(cascode)電路及變形疊接電路之概略示意圖。
以下，針對發明實施形態(以下，稱為實施形態)進行說明。
<1.第1實施形態>
針對第1實施形態的極化超接面GaN系半導體元件進行說明。於第1圖顯示本極化超接面GaN系半導體元件的基本構造。
如第1圖所示，在本極化超接面GaN系半導體元件中，GaN系半導體係採C面成長，例如在C面 藍寶石基板等基底基板(未圖示)上依序積層有未摻雜GaN層11、AlxGa1-xN層12及未摻雜GaN層13。本極化超接面GaN系半導體元件係具有以彼此分離的方式設置的極化超接面區域(本質極化超接面區域)與p電極接觸區域。極化超接面區域係由未摻雜GaN層11、AlxGa1-xN層12及未摻雜GaN層13構成。如上述，在極化超接面區域中，在未摻雜GaN層13上並未設置習知技術中必須要有的p型GaN層，此點大異於習知技術的極化超接面GaN系半導體元件。另一方面，在p電極接觸區域中，在未摻雜GaN層13上進一步積層有摻雜Mg的p型GaN層14，並以與該p型GaN層14接觸的方式設置Mg摻雜濃度比該p型GaN層14更高的p型GaN接觸層(以下，稱為「p+型GaN接觸層」)。在該p+型GaN接觸層有p電極(未圖示)電性連接。在第1圖中係顯示在p型GaN層14上積層有p+型GaN接觸層15作為一例。
在本極化超接面GaN系半導體元件中，於非動作時，藉由壓電(piezo)極化及自發極化，在靠近基底基板的未摻雜GaN層11與AlxGa1-xN層12之間的異質接面附近的部分的AlxGa1-xN層12感應生成正的固定電荷，此外，在基底基板相對側的AlxGa1-xN層12與未摻雜GaN層13之間的異質接面附近的部分的AlxGa1-xN層12感應生成負的固定電荷。因此，在本極化超接面GaN系半導體元件中，於非動作時，在AlxGa1-xN層12與未摻雜GaN層13之間的異質接面附近的部分的未摻 雜GaN層13形成有二維電洞氣(2DHG)16，且在未摻雜GaN層11與AlxGa1-xN層12之間的異質接面附近的部分的未摻雜GaN層11形成有二維電子氣(2DEG)17。
在本極化超接面GaN系半導體元件中，當設未摻雜GaN層13的厚度為a[nm](其中，a為10nm以上、1000nm以下)時，構成極化超接面區域的AlxGa1-xN層12的Al組成x及厚度t[nm]係以滿足下式的方式選擇。
t≧α(a)x β(a)
其中，α係以下式表示：Log(α)=p0+p1log(a)+p2{log(a)}2
(其中，p0=7.3295、p1=-3.5599、p2=0.6912)
且β係以下式表示：β=p'0+p'1log(a)+p'2{log(a)}2
(其中，p'0=-3.6509、p'1=1.9445、p'2=-0.3793)
說明如上述般選擇構成極化超接面區域的AlxGa1-xN層12的Al組成x及厚度t[nm]之依據。
[實驗]
為了進行考察，以如下方法製得極化超接面GaN系場效電晶體。
首先，形成如第2圖所示的層構造。如第2圖所示，在(0001)面亦即C面藍寶石基板10上，以習知的公知MOCVD(金屬有機氣相化學沉積)法，使用TMG(Trimethyl Grallium；三甲基鎵)作為Ga原料、使用TMA(Trimethyl Alumium；三甲基鋁)作為Al原料、使用 NH3(ammonia；氨氣)作為氮原料、使用N2氣體(gas)及H2氣體作為載體氣體(carrier gas)，積層厚度30nm的低溫成長(530℃)GaN緩衝(buffer)層(未圖示)後，令成長溫度上升至1100℃，依序成長厚度1μm的未摻雜GaN層11、厚度47nm且x=0.25的AlxGa1-xN層12、厚度80nm的未摻雜GaN層13、Mg濃度為5.0×1019cm-3且厚度50nm的Mg摻雜的p型GaN層14及Mg濃度為2.0×1020cm-3且厚度3nm的Mg摻雜的p+型GaN接觸層15。
使用該第2圖所示的層構造，製得第3圖所示的極化超接面GaN系場效電晶體。亦即，首先，在p+型GaN接觸層15上，以標準的微影(photolithography)技術，形成對應p電極接觸區域的預定形狀的阻劑圖案(resist pattern)(未圖示)後，以該阻劑圖案作為遮罩(mask)，依序蝕刻(etching)p+型GaN接觸層15、p型GaN層14及未摻雜GaN層13，在未摻雜GaN層13的厚度方向中途的深度停止蝕刻。如此，形成由未摻雜GaN層13的上層部、p型GaN層14及p+型GaN接觸層15構成的閘極台部。接著，將蝕刻用的阻劑圖案去除後，於整個基板面形成SiO2膜。接著，在該SiO2膜上，以標準的微影技術，形成對應p電極接觸區域及極化超接面區域的預定形狀的阻劑圖案(未圖示)後，以該阻劑圖案作為遮罩，蝕刻SiO2膜。如此，形成為僅p電極接觸區域及極化超接面區域的表面被SiO2膜覆蓋的狀態。接著，將蝕刻用的阻劑圖案去除後，以該SiO2膜作為遮罩，蝕刻未摻雜GaN層13，使AlxGa1-xN層12部分露出。 接著，在如上述而圖案成形(patterning)的未摻雜GaN層13兩側露出的AlxGa1-xN層12上，以歐姆接觸於該AlxGa1-xN層12的狀態形成源極電極18及汲極電極19。具體而言，首先，形成預定形狀的Ti/Al/Ni/Au積層膜作為源極電極18及汲極電極19用的金屬膜，然後施行750℃、5分鐘左右的退火(anneal)處理，使Ti/Al/Ni/Au積層膜歐姆接觸於AlxGa1-xN層12。接著，在p+型GaN接觸層15上形成作為閘極電極的p電極20。具體而言，首先，在p+型GaN接觸層15上形成預定形狀的Ni/Au積層膜作為p電極20用的金屬膜，然後在氮氣中施行300℃左右的退火處理。雖然省略了圖示，但之後係於整個基板面形成SiO2膜作為保護膜。藉由以上步驟，製得極化超接面GaN系場效電晶體。在第3圖中，位於閘極台部的汲極電極19側之側面與未摻雜GaN層13的汲極電極19側之側面之間的未摻雜GaN層11、AlxGa1-xN層12及未摻雜GaN層13構成極化超接面區域，其長度Lpsj為15μm。
於第4圖至第6圖顯示將第3圖所示狀態的未摻雜GaN層13的厚度(以用於形成閘極台部的蝕刻之前的未摻雜GaN層13的厚度為基準時的蝕刻後的未摻雜GaN層13的剩餘厚度)形成為60nm時的本極化超接面GaN系場效電晶體的靜態特性的量測結果。此處，第4圖為順向汲極電流(Id)-汲極電壓(Vd)特性、第5圖為汲極電流(Id)-閘極電壓(Vg)特性(轉移特性)、第6圖為令Vg=-10V關斷(off)狀態時的Id-Vd特性。關於順向特性， 在Vg=+2V時，飽和電流值Idmax為~120mA/mm。閘極臨限電壓Vth為約-5.0V。依據第6圖，Vd~1100V時，關斷狀態的汲極電流Id的值為10-7A/mm數級。本電晶體的上述優異耐壓特性係因有極化超接面(PSJ)效應產生而得，如後述，係緣於高濃度的有效濃度的二維電洞氣(2DHG)形成在AlxGa1-xN層12與未摻雜GaN層13之間的異質接面附近的部分的未摻雜GaN層13。於後將會說明即使不在最表面設置p型GaN層，換言之，即使不在未摻雜GaN層13上設置p型GaN層，仍能夠獲得高濃度的2DHG。
利用二次離子質譜分析(SIMS)量測Mg的深度分布。依據量測結果，確認了在p型GaN層下20nm，換言之，在p型GaN層14與未摻雜GaN層13的接面往下20nm之深度的未摻雜GaN層13中，Mg濃度為1.0×1016cm-3以下，接近SIMS檢測極限。此結果指出在p型GaN層下20nm無Mg存在。
為了量測二維電洞氣(2DHG)及二維電子氣(2DEG)的濃度(以下，以cm-2為單位的濃度係指片濃度，以cm-3為單位的濃度係指體積濃度)，利用製作電晶體的製程，製得第7圖及第8圖A至C所示的霍爾(Hall)元件。此處，第7圖係該霍爾元件的俯視圖，第8圖A至C分別係沿第7圖的A-A’線、B-B’線及C-C’線的剖面圖。形成有未摻雜GaN層13的極化超接面區域與AlxGa1-xN層12的電極區域。2DHG濃度之量測係使用在未摻雜GaN層13之四個角落的p+型GaN接觸層15 上形成的四個p電極20。2DEG濃度之量測係使用在AlxGa1-xN層12之四個角落上形成的四個電極21。
量測結果顯示於下表1。試樣No.1係未摻雜GaN層13的剩餘厚度為60nm，試樣No.2係未摻雜GaN層13的剩餘厚度為40nm，試樣No.3係未摻雜GaN層13的剩餘厚度為5nm。依據表1，可知在試樣No.1及試樣No.2中，因極化超接面(PSJ)效應，在AlxGa1-xN層12與未摻雜GaN層13之間的異質接面附近的部分的未摻雜GaN層13感應生成、蓄積2DHG，在AlxGa1-xN層12與未摻雜GaN層11之間的異質接面附近的部分的未摻雜GaN層11感應生成、蓄積2DEG。在試樣No.3中，對應電洞的霍爾電壓沒有產生，無法量測。
試樣No.2的2DHG濃度比試樣No.1的2DHG濃度小，這說明了2DHG濃度係取決於未摻雜GaN層13的厚度。此係緣於未摻雜GaN層13的表面釘紮(pinning)效應及施體型能階(電子放出型)或電洞俘獲能階的存在。在極化超接面元件中，該2DHG的存在係不可或缺，因此調查該2DHG的生成量與AlxGa1-xN層12 及未摻雜GaN層13的構成之關係，且有必要定量地調查該關係。
[模型計算與實測2DHG濃度之比較]
為了導出由未摻雜GaN層13/AlxGa1-xN層12/未摻雜GaN層11構成的極化超接面區域的層構成與2DHG濃度之關係，進行了能帶計算。亦即，針對沿第3圖所示極化超接面區域的A-A’線的一維模型進行了計算。模擬軟體(simulation soft)使用的是Silvaco公司的ATLAS。於第9圖顯示經計算所得的未摻雜GaN層13(厚度60nm)/AlxGa1-xN層12(x=0.25、厚度47nm)/未摻雜GaN層11的平衡狀態的能帶圖，於第10圖顯示2DHG及2DEG的濃度分布。因在未摻雜GaN層11與AlxGa1-xN層12之間的異質接面附近的部分的AlxGa1-xN層12感應生成的正的固定電荷(極化電荷)及在AlxGa1-xN層12與未摻雜GaN層13之間的異質接面附近的部分的AlxGa1-xN層12感應生成的負的固定電荷(極化電荷)而分別發生能帶彎曲，在AlxGa1-xN層12與未摻雜GaN層13之間的異質接面附近的部分的未摻雜GaN層13感應生成2DHG，在AlxGa1-xN層12與未摻雜GaN層11之間的異質接面附近的部分的未摻雜GaN層11感應生成2DEG。2DHG濃度的峰值濃度為1×1020cm-3，2DEG濃度的峰值濃度為6×1019cm-3，且皆隨著遠離異質接面呈指數函數性減少。2DEG濃度在未摻雜GaN層11深處為1×1015cm-3且為一定值，此乃是為了計算上的方便而將未摻雜GaN層11的未摻雜程度設定為1×1015cm-3，這樣的設定對於接下來的討論並不會特別造成問題。
載子(carrier)濃度的深度方向的積分值代表片載子濃度。於第11圖顯示作為片載子濃度的2DEG濃度。第11圖的橫軸取的是未摻雜GaN層13的厚度，縱軸取的是2DHG濃度。於第11圖描繪(plot)出試樣No.1及試樣No.2的2DHG濃度。
由第11圖可知，模擬結果(能帶計算的計算值)係高度重現了實測值，模擬所使用的模型物性參數(parameter)(詳細內容未揭示)係在探索實用性的極化超接面構造的目的上滿足了必要條件。
依據第11圖，在模擬中，當未摻雜GaN層13的厚度為7nm時，2DHG濃度計算出為1×1012cm-2程度。在該區域中，對於未摻雜GaN層13的厚度之減少，2DHG濃度係急劇減少，在5nm時為0.6×1012cm-2。與之對應的試樣的實測無法進行。原因在於即使試樣的2DHG濃度為上述的0.6×1012cm-2，當假設電洞遷移率為3cm2/Vs程度，則片電阻值便成為1/neμ=1/(0.6×1012×1.6×10-19×3)~3.5MΩ/□，此乃係難以進行霍爾量測的值。此處，n為片濃度，e為電子電荷的絕對值，μ為電洞遷移率。無法進行實測的另一原因在於，以蝕刻形成閘極台部時所產生的蝕刻損傷可能達未摻雜GaN層13與AlxGa1-xN層12的異質接面而導致2DEG濃度更加減少。這表示在實際製作元件時，未摻雜GaN層13的剩餘厚度存在極值，5nm並不夠。此外，就算假設沒有表面損傷的效應，考量製作元件時的蝕刻的精度等，未摻雜GaN層13的剩餘厚度還是受到限制，實用上應必須為10nm以上。
此外，就2DHG濃度而言，1×1011cm-2雖然從原理上來看也可作為極化超接面元件而動作，但2DHG濃度太過低時，會擔心有在一般的HEMT元件中所觀察到的閘極端產生峰值電場的問題。為了作為極化超接面元件有效地顯現效果，2DHG濃度必須為1×1012cm-2以上，較佳為必須有2×1012cm-2以上。此外，未摻雜GaN層13的厚度係以厚者較佳，愈厚則2DHG濃度愈大，但太過厚會使得元件製作變得困難。因此，未摻雜GaN層13的厚度較佳為1000nm以下。
[計算調查由未摻雜GaN層13/AlxGa1-xN層12/未摻雜GaN層11構成的極化超接面構造的AlxGa1-xN層12的Al組成x及厚度t與2DHG濃度之關係]
以未摻雜GaN層13的厚度a作為參數，取a=10nm、50nm、100nm、1000nm，計算改變AlxGa1-xN層12的Al組成x及厚度t時的2DEG濃度及2DHG濃度。此處，x係在0.05至0.5(5%至50%)的範圍內每次變化0.05，t係在5nm至10nm的範圍內每次變化1nm及在10nm至100nm的範圍內每次變化5nm，計算x的各值與t的各值組合而成的矩陣(matrix)。
於第12圖及第13圖顯示未摻雜GaN層13的厚度a為10nm時，對於AlxGa1-xN層12的Al組成x及厚度t(nm)，2DEG濃度及2DHG濃度的計算值之表。另外，雖無需贅言，在第12圖中，例如「1.53E+11」係指1.53×1011(在第13圖及後續的第14圖至第19圖中亦同)。此外，於第14圖及第15圖顯示未摻雜GaN層13 的厚度a為50nm時，同上的2DEG濃度及2DHG濃度的計算值之表。此外，於第16圖及第17圖顯示未摻雜GaN層13的厚度a為100nm時，同上的2DEG濃度及2DHG濃度的計算值之表。此外，於第18圖及第19圖顯示未摻雜GaN層13的厚度a為1000nm時，同上的2DEG濃度及2DHG濃度的計算值之表。
調查第13圖、第15圖、第17圖及第19圖所示2DHG濃度的分布狀況後，可知x愈大和t愈大，2DHG濃度愈增加。其中，將1.00×1012cm-2之濃度的情況下的x及t的值抽出。其中，在第13圖、第15圖、第17圖及第19圖中，以粗線將2DHG濃度接近1.00×1012cm-2的格子框起標示。因表中格子的值並非準確為1.00×1012cm-2，因此從該格前後的值取出按比例分配的x及t的值。
第20圖乃係以如上述方式從第13圖、第15圖、第17圖及第19圖中抽出表示2DHG濃度=1×1012cm-2之值的點(x,t)，描繪於(x,t)座標平面而成。第20圖中的各點的右側(或上側)的區域為2DHG濃度≧1×1012cm-2的範圍。由第20圖能夠理解到，當未摻雜GaN層13的厚度a小時，獲得1×1012cm-2以上的2DHG濃度所需的AlxGa1-xN層12的Al組成x及厚度t大。可知當未摻雜GaN層13的厚度a大到100nm以上，2DHG濃度的變化便趨向飽和。此現象之解釋為，即便未摻雜GaN層13的厚度a增加，未摻雜GaN層13與AlxGa1-xN層12的異質接面附近的能帶形狀也不會變化之故。
求取表現第20圖所示未摻雜GaN層13的厚度a的各個系列的座標值(x,t)的近似式。該近似式係代表當2DHG濃度為1×1012cm-2時的近似曲線。以下式(1)表示該近似式。
t=α(a)x β(a) (1)
此處，α及β為未摻雜GaN層13的厚度a的函數。
如此一來，第20圖中以虛線表示的曲線便擬合(fit)，此時式(1)的參數α及β的值係如下表2所示。
於第21圖顯示相對於未摻雜GaN層13的厚度a[nm]描繪該表2所示α、β而得的曲線。在第21圖中，縱軸取的是log(α或β，橫軸取的是未摻雜GaN層13的厚度a的log(a)。
就對該值進行近似的函數而言，採用二次多項式。
Y=p0+p1X+p2X2 (2)
其中，Y=Log(α)或β，X=log(a)。亦即，Log(α)=p0+p1log(a)+p2{log(a)}2 (3)
β=p'0+p'1log(a)+p'2{log(a)}2 (4)
其中，在式(4)中係改用p'0、p'1、p'2取代p0、p1、p2。
於下表3顯示以上述的多項式擬合而得之係數。
依據上述討論，可獲得如下的結論。亦即，藉由(p0,p1,p2)及(p'0,p'1,p'2)，對於未摻雜GaN層13的10nm以上、1000nm以內範圍的任意之厚度a，以式(3)及式(4)得到α、β，因此，藉由式(1)，得到對於AlxGa1-xN層12的Al組成x，當2DHG濃度=1×1012cm-2時的AlxGa1-xN層12的厚度t。
亦即，當2DHG濃度為1×1012cm-2以上時的AlxGa1-xN層12的Al組成x及厚度t的條件為在未摻雜GaN層13的厚度a為10nm以上、1000nm以下的範圍中，t≧α(a)x β(a) (5)
其中，α係以式(3)給定，其係數表示如下：p0=7.3295、p1=-3.5599、p2=0.6912 (6)
且β係以式(4)表示，其係數表示如下：p'0=-3.6509、p'1=1.9445、p'2=-0.3793 (7)
驗證本結論的妥切性。第22圖係使用擬合的近似式(1)、導出其係數α、β的多項式(3)、(4)及其係數(6)、(7)計算而得的曲線，係對於未摻雜GaN層13的厚度a分別為10nm、50nm、100nm、1000nm，2DHG濃度為1×1012cm-2的計算結果，亦即x,t的等濃度線。 另一方面，第22圖中的●記號(代表Sim10、Sim50、Sim100、Sim1000)乃係與量測值一致之藉由能帶計算所獲得的結果。依據第22圖，近似式係與能帶計算值極為一致，顯示出近似式及係數的妥切性。
本極化超接面GaN系半導體元件係不僅適用於如第3圖所示的場效電晶體，亦能夠適用於二極體。於第23圖A顯示極化超接面GaN系二極體的一例。如第23圖A所示，本極化超接面GaN系二極體係具有與第3圖所示極化超接面GaN系場效電晶體大致相同的構造，但改設置陽極電極22取代源極電極18，改設置陰極電極23取代汲極電極19，並將陽極電極22與p電極20彼此電性連接。此處，陽極電極22係以與AlxGa1-xN層12蕭特基接觸之方式設置，陰極電極23係以與AlxGa1-xN層12歐姆接觸之方式設置。陽極電極22係例如藉由Ni/Au二層膜形成，陰極電極23係例如藉由Ti/Al/Au三層膜形成。本極化超接面GaN系二極體的其他事項係與第3圖所示極化超接面GaN系場效電晶體相同。於第23圖B顯示極化超接面GaN系二極體的其他例。如第23圖B所示，在本極化超接面GaN系二極體中，未摻雜GaN層11及AlxGa1-xN層12的一端部係以蝕刻而去除至未摻雜GaN層11的厚度方向中途的深度而形成段差部，以接觸該段差部的底面及側面並延伸於AlxGa1-xN層12上之方式設置有陽極電極22。此時，陽極電極22係與在AlxGa1-xN層12與未摻雜GaN層11之間的異質接面附近的部分的未摻雜GaN層11形成的 2DEG 17蕭特基接觸。該陽極電極22與2DEG 17的蕭特基接面的蕭特基障壁的高度係比第23圖A所示極化超接面GaN系二極體的陽極電極22與AlxGa1-xN層12的蕭特基接面的蕭特基障壁的高度小。本極化超接面GaN系二極體的其他事項係與第23圖A所示極化超接面GaN系二極體相同。
依據本第1實施形態，即使不設置在專利文獻3及非專利文獻3所提出的習知技術的極化超接面GaN系半導體元件中必須要有的p型GaN層，仍能夠實現能夠獲得足夠濃度的2DHG 16之極化超接面GaN系半導體元件。除此之外，能夠輕易打破使用極化超接面的半導體元件的高耐壓化與高速化之間的權衡(trade off)關係，能夠實現在高耐壓化的同時，消除開關時的電流坍塌之發生，且能夠進行高速動作之低損失的極化超接面GaN系半導體元件。
<2.第2實施形態>
針對第2實施形態的極化超接面GaN系雙向場效電晶體進行說明。
第24圖係顯示本極化超接面GaN系雙向場效電晶體。如第24圖所示，在本極化超接面GaN系雙向場效電晶體中，係同第3圖所示的極化超接面GaN系場效電晶體，在C面藍寶石基板10上依序積層有未摻雜GaN層11、AlxGa1-xN層12及未摻雜GaN層13。未摻雜GaN層13係具有島狀的形狀。在未摻雜GaN層13的兩端部上，由p型GaN層14a及其上的p+型GaN接 觸層15a構成的台部、與由p型GaN層14b及其上的p+型GaN接觸層15b構成的台部係以彼此分離的方式設置。在AlxGa1-xN層12上，構成源極電極或汲極電極的第1電極24a及第2電極24b隔著未摻雜GaN層13以彼此分離的方式設置。在p+型GaN接觸層15a上設置有作為閘極電極使用的p電極20a，在p+型GaN接觸層15b上設置有作為閘極電極使用的p電極20b。第1電極24a、第2電極24b、p型GaN層14a、14b、p+型GaN接觸層15a、15b及p電極20a、20b係相關於未摻雜GaN層13左右對稱地形成。
本極化超接面GaN系雙向場效電晶體係藉由施加至作為閘極電極使用的p電極20a、20b的信號電壓(開關信號)，而能夠對輸入的交流電壓，將順逆兩方向的電壓予以導通/關斷(On/Off)。此時，第1電極24a及第2電極24b係相應於輸入的交流電壓的極性而作為源極電極或汲極電極作用。
本極化超接面GaN系雙向場效電晶體係適合作為矩陣轉換器的雙向開關使用。於第25圖顯示一例。第25圖係顯示使用矩陣轉換器C的三相交流感應電動機M的電源電路。如第25圖所示，關於矩陣轉換器C，雙向開關S係以形成矩陣狀之方式設置在橫向的配線W1、W2、W3與縱向的配線W4、W5、W6的各交叉部，將在各交叉部交叉的橫向的配線與縱向的配線予以連接。在配線W1、W2、W3，三相交流電源P各相的電壓經由輸入濾波器(filter)F而輸入。配線W4、W5、W6係 連接至三相交流感應電動機M。就雙向開關S而言，使用第24圖所示的極化超接面GaN系雙向場效電晶體。
在第25圖所示的電源電路中，係藉由高速導通/關斷矩陣轉換器C的雙向開關S，將輸入至配線W1、W2、W3的三相交流各相的電壓直接藉由脈波寬度調變(Pulse Width Modulation；PWM)切成條狀，將藉此而得的任意之電壓及頻率的交流電壓輸出至配線W4、W5、W6，而驅動三相交流感應電動機M。
本極化超接面GaN系雙向場效電晶體係亦適合作為多階變頻器的雙向開關使用。多階變頻器係例如在電力轉換系統的電力轉換效率之提升上具有效果(參照例如富士時報Vol.83 No.6 2010,pp.362-365)。
依據本第2實施形態的極化超接面GaN系雙向場效電晶體，相較於未構成為雙向的極化超接面GaN系場效電晶體，例如第3圖所示的極化超接面GaN系場效電晶體，能夠縮短開關信號輸入至閘極電極時的上升時間，從而能夠謀求高速動作化。因此，藉由將本極化超接面GaN系雙向場效電晶體用於第25圖所示矩陣轉換器C的雙向開關S，能夠更高速地切換雙向開關S，從而能夠謀求矩陣轉換器C的高速動作化。藉此，能夠實現高性能的矩陣轉換器C，藉由使用該矩陣轉換器C而能夠實現高性能的交流電源電路。同樣地，能夠實現高性能的多階變頻器，藉由使用該多階變頻器而能夠實現高效率的電力轉換系統。
<3.第3實施形態>
在第3實施形態中，係針對以覆晶方式，將構成第1或第2實施形態的極化超接面GaN系場效電晶體或極化超接面GaN系雙向場效電晶體之晶片，安裝至安裝基板上而成的安裝構造體進行說明。
在覆晶技術中，當以晶片的散熱為目的時，必須在接近晶片發熱部的區域與基座基板接合。在橫型高電流場效電晶體中，閘極電極、源極電極及汲極電極通常皆採用梳齒型構造(interdigital structure)，較佳為令基座基板直接熱接觸於該梳齒的歐姆電極、亦即源極電極及汲極電極。因此，第3實施形態的安裝構造體係構成如第26圖所示。亦即，如第26圖所示，例如在Si基板上例如中介厚度為100nm的AlN層、厚度為1.5μm的AlGaN緩衝層等依序積層未摻雜GaN層11、AlxGa1-xN層12、未摻雜GaN層13、p型GaN層14及p+型GaN接觸層15而形成如第3圖所示的極化超接面GaN系場效電晶體後，以公知的方法去除Si基板，在露出的面形成絕緣層31。絕緣層31係例如只要為聚醯亞胺(polyimide)等有機系材料、SOG(Spin On Glass；旋塗式玻璃)等無機玻璃系材料的話，便能夠以旋轉塗布(spin coat)法等進行塗布來形成。當是在藍寶石基板上形成極化超接面GaN系場效電晶體時，較佳為將藍寶石基板的厚度薄化處理至100μm程度。此時係不同於使用Si基板的情形，不需要去除基板來形成絕緣層31，藍寶石基板本身即相當於絕緣層31。源極電極18及汲極電極19係 以鍍覆法形成為高度為數μm至10μm程度的金屬柱(pillar)狀。另一方面，製備在基座基板32上形成有圖案成形為與源極電極18及汲極電極19概略相同大小(size)的金屬層33、34且其上形成有焊料層35(或焊球)的基座基板32，令該基座基板32的焊料層35以對位於源極電極18及汲極電極19之狀態接觸。就基座基板32而言，例如能夠使用Si基板、SiC基板、鑽石基板、BeO基板、CuW基板、CuMo基板、Cu基板、AlN基板等，當是使用絕緣體基板以外的基板時，在形成金屬層33、34之側的主面較佳為形成熱導傳性優異的AlN膜等絕緣膜。接著，在此狀態下加熱，藉此，使焊料層35熔化而使源極電極18及汲極電極19與金屬層33、34熔接。於該熔接時，源極電極18及汲極電極19與金屬層33、34會因熔化的焊料的表面張力而彼此自對位，因此對位精度非必要。能夠使用市售的晶粒安裝(die mount)裝置。另外，歐姆電極寬度、亦即源極電極18及汲極電極19的寬度係須有能夠利用一般的晶粒安裝技術對基座基板32上的金屬層33、34的圖案進行對位之程度的寬度，一般而言只要為20μm以上便足夠。在本安裝構造體中，動作時從極化超接面場效電晶體發出的熱係經由源極電極18及汲極電極19與金屬層33、34而迅速地傳導至基座基板32，最終從基座基板32散熱至外部。另外，亦可構成為僅將源極電極18及汲極電極19其中一者(例如，僅汲極電極19)中介金屬層33或金屬層34連接至基座基板32，此時亦同樣能夠最終從基座基板32有效地散熱。
於第27圖顯示構成極化超接面GaN系場效電晶體的晶片36與基座基板32的全體樣貌的一例。基座基板32上的金屬層33、34係分別形成為梳齒狀，該些金屬層33、34係分別與在晶片36上以彼此分離之圖案形成的指(finger)狀的源極電極18及汲極電極19連接。在晶片36外側的部分的金屬層33、34係形成有打線接合(wire bonding)用的大面積的引線電極墊(pad)部。此外，在拉出至晶片36外側的p電極20的一端部形成有打線接合用的寬幅的引線電極墊部。此時，因不需要在晶片36設置引線電極墊，所以能夠省下打線接合區域的面積，從而能夠相應程度地將晶片36小型化，更甚而能夠謀求極化超接面GaN系場效電晶體製造成本(cost)的降低。
如上所述，依據本第3實施形態，能夠藉由第1實施形態的極化超接面GaN系場效電晶體與覆晶技術之組合而實現新式的安裝構造體。依據本安裝構造體，能夠獲得下述優點。亦即，由於構成極化超接面GaN系場效電晶體的晶片36以覆晶方式安裝於基座基板32上，因而能夠將動作時晶片36發出的熱迅速地逸散至基座基板32，從而能夠從該基座基板32有效率地散熱至外部。因此，能夠抑制晶片36的溫度上升。此外，極化超接面GaN系場效電晶體的施加電壓的限制消失，能夠實現600V以上的超高耐壓GaN系場效電晶體。此外，就使用於結晶成長的基底基板而言，藍寶石基板和Si基板等皆能夠使用。此外，不需在晶片36設置元件側的引 線墊電極區域，能夠使晶片大小縮小至本質區域的大小。如上述，依據本第3實施形態，能夠令作為橫型高電流元件的極化超接面GaN系場效電晶體產生至今從未有的全新價值，這是使用習知場板技術的GaN系HFET絕對無法實現的。
<4.第4實施形態>
在第4實施形態中，係同第3實施形態，針對以覆晶方式，將構成第1或第2實施形態的極化超接面GaN系場效電晶體或極化超接面GaN系雙向場效電晶體之晶片，安裝至安裝基板上而成的安裝構造體進行說明。
第4實施形態的安裝構造體係構成如第28圖所示。亦即，在本安裝構造體中，構成極化超接面GaN系場效電晶體的晶片36係具有如第28圖所示的構造。該晶片36乃係在C面藍寶石基板37上中介低溫成長GaN緩衝層(未圖示)依序積層未摻雜GaN層11、AlxGa1-xN層12、未摻雜GaN層13、p型GaN層14及p+型GaN接觸層15後，形成如第3圖所示的極化超接面GaN系場效電晶體，再將C面藍寶石基板37的厚度薄化處理至100μm程度而成的晶片。此外，不同於第3實施形態的安裝構造體，金屬層38係藉由鍍覆法等而以直接連接至複數個指狀的源極電極18的上表面之狀態形成為空橋(air bridge)配線狀。金屬層38係例如由Au構成。另一方面，同樣複數個指狀的汲極電極19的一端部係延伸至金屬層38外側的區域，有另一金屬層(未圖 示)係藉由鍍覆法等而以直接連接至該一端部的上表面之狀態形成為空橋配線狀。此外，同樣複數個指狀的p電極20的一端部亦延伸至金屬層38外側的區域，再有另一金屬層(未圖示)係藉由鍍覆法等而以直接連接於該一端部的上表面之狀態形成為空橋配線狀。該些金屬層亦例如由Au構成。
於第29圖顯示以上述方式製作的晶片36的一例。如第29圖所示，連接至源極電極18的金屬層38係具有大致正方形的形狀。此外，連接至汲極電極19的細條狀的金屬層39係平行於該正方形狀的金屬層38的一邊形成。此外，連接至p電極20的長方形狀的金屬層40係形成在該金屬層38的另一邊的一端附近。在第29圖中，係圖示GaN系半導體層41代表未摻雜GaN層11、AlxGa1-xN層12、未摻雜GaN層13、p型GaN層14及p+型GaN接觸層15全體，圖示電極層42代表源極電極18、汲極電極19及p電極20全體。
說明將第29圖所示晶片36安裝至基座基板32的方法的一例。如第30圖所示，在本例中，就基座基板32而言，係使用在Cu基板32a上形成SiN膜等絕緣膜32b，再於其上形成與極化超接面GaN系場效電晶體的源極電極18、汲極電極19及p電極20連接用的電極32c、32d、32e而成的基板。接著，令在第29圖所示晶片36的金屬層38、39、40上分別形成有焊料層35的晶片36，以該些焊料層35分別對位於基座基板32的電極32c、32d、32e之狀態接觸。在此狀態下加熱，藉 此，使焊料層35熔化而使金屬層38、39、40與電極32c、32d、32e分別熔接。
使用以上述方式將構成極化超接面GaN系場效電晶體的晶片36以覆晶方式安裝至基座基板32上而成的安裝構造體，進行了極化超接面GaN系場效電晶體的連續通電實驗。關於實驗，係將該安裝構造體以其基座基板32的Cu基板32a側落在帕耳帖元件上之方式裝設，在藉由該帕耳帖元件將極化超接面GaN系場效電晶體的溫度設定為15℃的狀態下，極化超接面GaN系場效電晶體的汲極電壓Vd施加0.65V，在源極電極18及汲極電極19間連續通電8A的初始汲極電流Id。初始輸入功率為8×0.65=5.1W。於第31圖顯示此時的極化超接面GaN系場效電晶體的汲極電流Id及溫度的時間性變化的量測結果。如第31圖所示，汲極電流Id係在連續通電開始後有數十秒的時間持續下降，之後穩定在約6.6A。此時的電流下降率約18%。相對於此，極化超接面GaN系場效電晶體的溫度在最初的數十秒係伴隨時間經過急速上升，之後溫度的上升逐漸減緩，約310秒後達到35℃。此外，本極化超接面GaN系場效電晶體的耐壓超過1100V，導通電阻Ron約85mΩ。為了進行比較，使用市售的超接面功率MOS電晶體(額定電壓650V、Ron=62mΩ)進行了相同的實驗，結果為初始輸入功率=4W(初始汲極電流=8A、汲極電壓Vd=0.5V)，而溫度上升至36℃，汲極電流Id的電流下降率為23%。從上述結果可知，總體來看，本極化超接面GaN系場效電晶體係具有優於該市售超接面功率MOS電晶體的特性。
依據本第4實施形態，除了能夠獲得與第3實施形態相同的優點，還能夠獲得下述優點。亦即，在本安裝構造體中，複數個源極電極18彼此藉由金屬層38連接，複數個汲極電極19彼此藉由金屬層39連接，複數個p電極20彼此藉由金屬層40連接，該些金屬層38、39、40與基座基板32的電極32c、32d、32e分別經熔接而連接，因此不需要打線接合，能夠謀求低成本化及可靠度之提升。此外，本安裝構造體係不需如第3實施形態的安裝構造體般在基座基板32上的金屬層33、34、35設置打線接合用的寬幅的引線電極墊部，因此能夠謀求基座基板32面積的大幅縮小，從而能夠謀求更進一步的低成本化。
此處，針對製作具有在第1實施形態中說明的第3圖所示構造之極化超接面GaN系場效電晶體後，使用在該極化超接面GaN系電晶體連接300Ω的電阻作為負載的電路來量測極化超接面GaN系電晶體的開關特性之結果進行說明。於第32圖顯示量測結果。如第32圖所示，儘管為600V的大電壓的汲極電壓(Vdd)，上升、下降還是皆極為陡峭，從下降到下個上升為止的時間短至0.95μsec(相當於頻率為約1MHz)，獲得了極為良好的開關特性。此優異的開關特性是迄今怎麼樣都獲得不了的。
以上，針對本發明的實施形態具體進行了說明，但本發明並不受上述的實施形態所限定，當能夠以本發明的技術思想為基礎進行各種變形。
例如，上述實施形態中所舉之數值、構造、形狀、材料等終究不過是舉例，可視需要而使用不同於上述的數值、構造、形狀、材料等。
例如，亦可在第3圖所示的極化超接面GaN系場效電晶體中，令未摻雜GaN層13以其端面延伸至與汲極電極19接觸之方式形成。如此，使未摻雜GaN層13作為AlxGa1-xN層12的表面保護膜(罩(cap)層)發揮功能，藉此，能夠謀求AlxGa1-xN層12的表面安定性之提升，更甚而能夠謀求極化超接面GaN系場效電晶體的特性之提升。同樣目的，亦可在第23圖A所示的極化超接面GaN系二極體中，令未摻雜GaN層13以其端面延伸至與陽極電極22接觸之方式形成。此外，同樣目的，亦可在第24圖所示的極化超接面GaN系雙向場效電晶體中，令未摻雜GaN層13以其端面延伸至與第1電極24a及第2電極24b接觸之方式形成。視需要，亦可在第3圖所示的極化超接面GaN系場效電晶體、第23圖A及B所示的極化超接面GaN系二極體以及第24圖所示的極化超接面GaN系雙向場效電晶體中，以AlxGa1-xN層12的露出表面全體被未摻雜GaN層13覆蓋之方式形成。
此外，第1實施形態的極化超接面GaN系半導體元件之中的常開(normally-on)型的場效電晶體係藉由與價格低廉的低耐壓Si電晶體配裝成公知的疊接電路而能夠常閉(normally-off)型化。第33圖A係顯示使用本常開型場效電晶體T1與低耐壓常閉型SiMOS電晶 體T2組成的疊接電路。第33圖B係顯示使用本常開型場效電晶體T1與低耐壓常閉型SiMOS電晶體T2組成的變形疊接電路。第33圖C係顯示使用本常開型場效電晶體T1、低耐壓常閉型SiMOS電晶體T2、蕭特基二極體D與電阻器R組成的變形疊接電路。第33圖D係顯示使用本常開型場效電晶體T1、低耐壓常閉型SiMOS電晶體T2、電容器C與電阻器R組成的變形疊接電路。第33圖E係顯示使用本常開型場效電晶體T1、低耐壓常閉型SiMOS電晶體T2、電容器C與電阻器R1、R2組成的變形疊接電路。在第33圖A所示的疊接電路中，高耐壓側的常開型場效電晶體T1的導通時的閘極電壓(Vgs)為0V，在本常開型場效電晶體T1中，在施加正的閘極電壓方面具有功效。因此，在使用如第33圖B至E所示的變形疊接電路方面具有功效。此外，如上述使用疊接電路或變形疊接電路並且將閘極驅動器(gate driver)配置於單一封裝件(package)內亦能夠藉由習知的公知技術實現。

Claims (9)

  1. 一種半導體元件，係具有由第1未摻雜GaN層、前述第1未摻雜GaN層上的AlxGa1-xN層及前述AlxGa1-xN層上的第2未摻雜GaN層構成的極化超接面區域；當設前述第2未摻雜GaN層的厚度為a[nm](其中，a為10nm以上、1000nm以下)時，前述AlxGa1-xN層的Al組成x及厚度t[nm]係滿足下式：t≧α(a)x β(a)其中，α係以下式表示：Log(α)=p0+p1log(a)+p2{log(a)}2(其中，p0=7.3295、p1=-3.5599、p2=0.6912)且β係以下式表示：β=p'0+p'1log(a)+p'2{log(a)}2(其中，p'0=-3.6509、p'1=1.9445、p'2=-0.3793)。
  2. 如請求項1之半導體元件，其中具有與前述極化超接面區域分離設置的p電極接觸區域；前述極化超接面區域及前述p電極接觸區域係具有前述第1未摻雜GaN層、前述AlxGa1-xN層及前述第2未摻雜GaN層作為共同層；前述p電極接觸區域係復具有：前述第2未摻雜GaN層上之摻雜有Mg的p型GaN層、以與前述p型GaN層接觸的方式設置且Mg摻雜濃度比前述p型GaN層更高的p型GaN接觸層及與前述p型GaN接觸層歐姆接觸的p電極。
  3. 如請求項2之半導體元件，其中前述半導體元件為場效電晶體，前述AlxGa1-xN層上的前述第2未摻雜GaN層係具有島狀的形狀，前述p型GaN層及前述p型GaN接觸層係設置成台狀，在前述AlxGa1-xN層上隔著前述第2未摻雜GaN層設置源極電極及汲極電極，前述p電極構成閘極電極。
  4. 如請求項2之半導體元件，其中前述半導體元件為二極體，前述AlxGa1-xN層上的前述第2未摻雜GaN層係具有島狀的形狀，前述p型GaN層及前述p型GaN接觸層係設置成台狀，在前述AlxGa1-xN層上隔著前述第2未摻雜GaN層設置陽極電極及陰極電極，前述陽極電極與前述p電極係彼此電性連接。
  5. 一種電氣機器，係具有至少一個半導體元件；前述半導體元件係具有由第1未摻雜GaN層、前述第1未摻雜GaN層上的AlxGa1-xN層及前述AlxGa1-xN層上的第2未摻雜GaN層構成的極化超接面區域；當設前述第2未摻雜GaN層的厚度為a[nm](其中，a為10nm以上、1000nm以下)時，前述AlxGa1-xN層的Al組成x及厚度t[nm]係滿足下式：t≧α(a)x β(a)其中，α係以下式表示：Log(α)=p0+p1log(a)+p2{log(a)}2(其中，p0=7.3295、p1=-3.5599、p2=0.6912)且β係以下式表示：β=p'0+p'1log(a)+p'2{log(a)}2(其中，p'0=-3.6509、p'1=1.9445、p'2=-0.3793)。
  6. 一種雙向場效電晶體，係具有以彼此分離的方式設置的極化超接面區域與p電極接觸區域；前述極化超接面區域係由第1未摻雜GaN層、前述第1未摻雜GaN層上的AlxGa1-xN層及前述AlxGa1-xN層上的島狀的第2未摻雜GaN層構成；當設前述第2未摻雜GaN層的厚度為a[nm](其中，a為10nm以上、1000nm以下)時，前述AlxGa1-xN層的Al組成x及厚度t[nm]係滿足下式：t≧α(a)x β(a)其中，α係以下式表示：Log(α)=p0+p1log(a)+p2{log(a)}2(其中，p0=7.3295、p1=-3.5599、p2=0.6912)且β係以下式表示：β=p'0+p'1log(a)+p'2{log(a)}2(其中，p'0=-3.6509、p'1=1.9445、p'2=-0.3793)前述極化超接面區域及前述p電極接觸區域係具有前述第1未摻雜GaN層、前述AlxGa1-xN層及前述第2未摻雜GaN層作為共同層；在前述AlxGa1-xN層上隔著前述第2未摻雜GaN層設置有構成源極電極或汲極電極的第1電極及第2電極；前述p電極接觸區域係具有：前述第2未摻雜GaN層上之摻雜有Mg的第1p型GaN層；第2p型GaN層，在前述第2未摻雜GaN層上且與前述第1p型GaN層分離設置且摻雜有Mg；第1p型GaN接觸層，以與前述第1p型GaN層接觸的方式設置且Mg摻雜濃度比前述第1p型GaN層更高；第2p型GaN接觸層，以與前述第2p型GaN層接觸的方式設置且Mg摻雜濃度比前述第2p型GaN層更高；第1p電極，與前述第1p型GaN接觸層歐姆接觸且構成第1閘極電極；及第2p電極，與前述第2p型GaN接觸層歐姆接觸且構成第2閘極電極。
  7. 一種電氣機器，係具有一個或複數個雙向開關；至少一個前述雙向開關為雙向場效電晶體，該雙向場效電晶體係具有以彼此分離的方式設置的極化超接面區域與p電極接觸區域；前述極化超接面區域係由第1未摻雜GaN層、前述第1未摻雜GaN層上的AlxGa1-xN層及前述AlxGa1-xN層上的島狀的第2未摻雜GaN層構成；當設前述第2未摻雜GaN層的厚度為a[nm](其中，a為10nm以上、1000nm以下)時，前述AlxGa1-xN層的Al組成x及厚度t[nm]係滿足下式：t≧α(a)x β(a)其中，α係以下式表示：Log(α)=p0+p1log(a)+p2{log(a)}2(其中，p0=7.3295、p1=-3.5599、p2=0.6912)且β係以下式表示：β=p'0+p'1log(a)+p'2{log(a)}2(其中，p'0=-3.6509、p'1=1.9445、p'2=-0.3793)前述極化超接面區域及前述p電極接觸區域係具有前述第1未摻雜GaN層、前述AlxGa1-xN層及前述第2未摻雜GaN層作為共同層；在前述AlxGa1-xN層上隔著前述第2未摻雜GaN層設置有構成源極電極或汲極電極的第1電極及第2電極；前述p電極接觸區域係具有：前述第2未摻雜GaN層上之摻雜有Mg的第1p型GaN層；第2p型GaN層，在前述第2未摻雜GaN層上且與前述第1p型GaN層分離設置且摻雜有Mg；第1p型GaN接觸層，以與前述第1p型GaN層接觸的方式設置且Mg摻雜濃度比前述第1p型GaN層更高；第2p型GaN接觸層，以與前述第2p型GaN層接觸的方式設置且Mg摻雜濃度比前述第2p型GaN層更高；第1p電極，與前述第1p型GaN接觸層歐姆接觸且構成第1閘極電極；及第2p電極，與前述第2p型GaN接觸層歐姆接觸且構成第2閘極電極。
  8. 一種安裝構造體，係具有：構成半導體元件的晶片；及以覆晶方式安裝有前述晶片的安裝基板；前述半導體元件係具有由第1未摻雜GaN層、前述第1未摻雜GaN層上的AlxGa1-xN層及前述AlxGa1-xN層上的第2未摻雜GaN層構成的極化超接面區域；當設前述第2未摻雜GaN層的厚度為a[nm](其中，a為10nm以上、1000nm以下)時，前述AlxGa1-xN層的Al組成x及厚度t[nm]係滿足下式：t≧α(a)x β(a)其中，α係以下式表示：Log(α)=p0+p1log(a)+p2{log(a)}2(其中，p0=7.3295、p1=-3.5599、p2=0.6912)且β係以下式表示：β=p'0+p'1log(a)+p'2{log(a)}2(其中，p'0=-3.6509、p'1=1.9445、p'2=-0.3793)。
  9. 一種安裝構造體，係具有：構成半導體元件的晶片；及以覆晶方式安裝有前述晶片的安裝基板；前述半導體元件為雙向場效電晶體，該雙向場效電晶體係具有以彼此分離的方式設置的極化超接面區域與p電極接觸區域；前述極化超接面區域係由第1未摻雜GaN層、前述第1未摻雜GaN層上的AlxGa1-xN層及前述AlxGa1-xN層上的島狀的第2未摻雜GaN層構成；當設前述第2未摻雜GaN層的厚度為a[nm](其中，a為10nm以上、1000nm以下)時，前述AlxGa1-xN層的Al組成x及厚度t[nm]係滿足下式：t≧α(a)x β(a)其中，α係以下式表示：Log(α)=p0+p1log(a)+p2{log(a)}2(其中，p0=7.3295、p1=-3.5599、p2=0.6912)且β係以下式表示：β=p'0+p'1log(a)+p'2{log(a)}2(其中，p'0=-3.6509、p'1=1.9445、p'2=-0.3793)前述極化超接面區域及前述p電極接觸區域係具有前述第1未摻雜GaN層、前述AlxGa1-xN層及前述第2未摻雜GaN層作為共同層；在前述AlxGa1-xN層上隔著前述第2未摻雜GaN層設置有構成源極電極或汲極電極的第1電極及第2電極；前述p電極接觸區域係具有：前述第2未摻雜GaN層上之摻雜有Mg的第1p型GaN層；第2p型GaN層，在前述第2未摻雜GaN層上且與前述第1p型GaN層分離設置且摻雜有Mg；第1p型GaN接觸層，以與前述第1p型GaN層接觸的方式設置且Mg摻雜濃度比前述第1p型GaN層更高；第2p型GaN接觸層，以與前述第2p型GaN層接觸的方式設置且Mg摻雜濃度比前述第2p型GaN層更高；第1p電極，與前述第1p型GaN接觸層歐姆接觸且構成第1閘極電極；及第2p電極，與前述第2p型GaN接觸層歐姆接觸且構成第2閘極電極。
TW104133139A 2015-02-03 2015-10-08 半導體元件、電氣機器、雙向場效電晶體及安裝構造體 TWI671908B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2015018985 2015-02-03
JP2015-018985 2015-02-03
JP2015-021026 2015-02-05
JP2015021026A JP5828435B1 (ja) 2015-02-03 2015-02-05 半導体素子、電気機器、双方向電界効果トランジスタおよび実装構造体

Publications (2)

Publication Number Publication Date
TW201630187A TW201630187A (zh) 2016-08-16
TWI671908B true TWI671908B (zh) 2019-09-11

Family

ID=54784310

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104133139A TWI671908B (zh) 2015-02-03 2015-10-08 半導體元件、電氣機器、雙向場效電晶體及安裝構造體

Country Status (4)

Country Link
US (1) US20170263710A1 (zh)
JP (1) JP5828435B1 (zh)
TW (1) TWI671908B (zh)
WO (1) WO2016125354A1 (zh)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6614116B2 (ja) 2016-05-24 2019-12-04 株式会社デンソー 半導体装置
WO2017203849A1 (ja) * 2016-05-24 2017-11-30 株式会社デンソー 半導体装置
JP6304700B2 (ja) * 2016-09-26 2018-04-04 株式会社パウデック 半導体パッケージ、モジュールおよび電気機器
WO2018056426A1 (ja) * 2016-09-26 2018-03-29 株式会社パウデック 半導体パッケージ、モジュールおよび電気機器
JP2020017551A (ja) * 2016-11-15 2020-01-30 株式会社桑田 蓄電モジュールおよび蓄電モジュール急速充電システム
JP6708866B1 (ja) * 2019-05-31 2020-06-10 新電元工業株式会社 分極超接合ＧａＮ系電界効果トランジスタおよび電気機器
JP7535259B2 (ja) 2020-03-31 2024-08-16 豊田合成株式会社 半導体素子および装置
WO2021200565A1 (ja) * 2020-03-31 2021-10-07 豊田合成株式会社 半導体素子および装置
WO2021200566A1 (ja) * 2020-03-31 2021-10-07 豊田合成株式会社 半導体素子および装置
TWI775121B (zh) * 2020-07-27 2022-08-21 世界先進積體電路股份有限公司 高電子遷移率電晶體
US11316040B2 (en) 2020-09-14 2022-04-26 Vanguard International Semiconductor Corporation High electron mobility transistor
TWI784335B (zh) * 2020-10-30 2022-11-21 台灣奈米碳素股份有限公司 三維半導體二極體裝置的製造方法
US20220199816A1 (en) * 2020-12-23 2022-06-23 Intel Corporation pGaN ENHANCEMENT MODE HEMTs WITH DOPANT DIFFUSION SPACER
JP2022119335A (ja) * 2021-02-04 2022-08-17 豊田合成株式会社 半導体素子および装置
US12057824B2 (en) 2021-06-29 2024-08-06 Navitas Semiconductor Limited Circuits and methods for controlling a voltage of a semiconductor substrate
CN113594243A (zh) * 2021-07-21 2021-11-02 电子科技大学 一种渐变极化掺杂的增强型GaN纵向场效应晶体管
CN113972270A (zh) * 2021-09-10 2022-01-25 华为技术有限公司 场效应管、其制备方法及电子电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011082331A (ja) * 2009-10-07 2011-04-21 National Institute Of Advanced Industrial Science & Technology 半導体素子
JP2011181934A (ja) * 2010-03-02 2011-09-15 Samsung Electronics Co Ltd デュアル・デプレションを示す高電子移動度トランジスタ及びその製造方法
JP2014078565A (ja) * 2012-10-09 2014-05-01 Advanced Power Device Research Association 半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US153707A (en) * 1874-08-04 Improvement in the processes of treating sponge for upholstering purposes
US104508A (en) * 1870-06-21 Improvement in seed-strippers
DE60103070T2 (de) * 2000-09-07 2004-11-25 The Boc Group Plc, Windlesham Verfahren und vorrichtung zur gewinnung von schwefel aus schwefelwasserstoff enthaltenden gasströmen
JP4705412B2 (ja) * 2005-06-06 2011-06-22 パナソニック株式会社 電界効果トランジスタ及びその製造方法
JP5182835B2 (ja) * 2005-11-14 2013-04-17 独立行政法人産業技術総合研究所 リサーフ構造を用いた窒化物半導体ヘテロ接合トランジスタ
US7915643B2 (en) * 2007-09-17 2011-03-29 Transphorm Inc. Enhancement mode gallium nitride power devices
KR101821642B1 (ko) * 2010-06-24 2018-01-24 더 유니버시티 오브 셰필드 반도체 소자
GB2482308A (en) * 2010-07-28 2012-02-01 Univ Sheffield Super junction silicon devices
ES2598229T3 (es) * 2011-06-29 2017-01-26 Ebm-Papst Mulfingen Gmbh & Co. Kg Ventilador axial con cuerpo de orientación de flujo
JP6189235B2 (ja) * 2014-03-14 2017-08-30 株式会社東芝 半導体装置
JP5669119B1 (ja) * 2014-04-18 2015-02-12 株式会社パウデック 半導体素子、電気機器、双方向電界効果トランジスタおよび実装構造体

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011082331A (ja) * 2009-10-07 2011-04-21 National Institute Of Advanced Industrial Science & Technology 半導体素子
JP2011181934A (ja) * 2010-03-02 2011-09-15 Samsung Electronics Co Ltd デュアル・デプレションを示す高電子移動度トランジスタ及びその製造方法
JP2014078565A (ja) * 2012-10-09 2014-05-01 Advanced Power Device Research Association 半導体装置

Also Published As

Publication number Publication date
TW201630187A (zh) 2016-08-16
US20170263710A1 (en) 2017-09-14
JP2016146369A (ja) 2016-08-12
WO2016125354A1 (ja) 2016-08-11
JP5828435B1 (ja) 2015-12-09

Similar Documents

Publication Publication Date Title
TWI671908B (zh) 半導體元件、電氣機器、雙向場效電晶體及安裝構造體
TWI636567B (zh) 半導體元件、電氣機器、雙向場效電晶體及安裝構造體
Hikita et al. AlGaN/GaN power HFET on silicon substrate with source-via grounding (SVG) structure
Uemoto et al. Gate injection transistor (GIT)—A normally-off AlGaN/GaN power transistor using conductivity modulation
US8933461B2 (en) III-nitride enhancement mode transistors with tunable and high gate-source voltage rating
KR101562879B1 (ko) 반도체 장치
US9281388B2 (en) Composite semiconductor device with a SOI substrate having an integrated diode
US11056584B2 (en) Semiconductor device
US20100207164A1 (en) Field effect transistor
US20140225162A1 (en) Integrated Half-Bridge Circuit with Low Side and High Side Composite Switches
TWI706566B (zh) 一種高功率半導體元件
Chowdhury Gallium nitride based power switches for next generation of power conversion
US9059027B2 (en) Semiconductor device
Liu et al. Breakthroughs for 650-V GaN power devices: Stable high-temperature operations and avalanche capability
KR20150064603A (ko) 반도체 소자 및 그 제조방법
Chowdhury GaN-on-GaN power device design and fabrication
US20050179096A1 (en) Complimentary nitride transistors vertical and common drain
JP5721782B2 (ja) 半導体装置
US9153683B2 (en) Semiconductor device
Otsuka et al. GaN power electron devices
US11728419B2 (en) High electron mobility transistor
Meneghini et al. GaN-based lateral and vertical devices
Tack et al. An industrial 650V GaN DHEMT cascode technology
Ren et al. Experimental characterization of the fully integrated Si-GaN cascoded FET
KR102241012B1 (ko) 다이오드 내장형 반도체 소자