JPS6240778A - 相補型半導体装置 - Google Patents
相補型半導体装置Info
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- JPS6240778A JPS6240778A JP17944985A JP17944985A JPS6240778A JP S6240778 A JPS6240778 A JP S6240778A JP 17944985 A JP17944985 A JP 17944985A JP 17944985 A JP17944985 A JP 17944985A JP S6240778 A JPS6240778 A JP S6240778A
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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- H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、相補型半導体装置に於いて、２次元電子ガス
層及び２次元正孔ガス層を同一のｉ型化合物半導体キャ
リヤ走行層に生成させるようにしたことに依り、所要半
導体層数を減少させることが可能となったものである。
層及び２次元正孔ガス層を同一のｉ型化合物半導体キャ
リヤ走行層に生成させるようにしたことに依り、所要半
導体層数を減少させることが可能となったものである。
本発明は、ペテロ界面に生成される２次元キャリヤ・ガ
ス層をチャネルとして利用する電界効果型トランジスタ
（以下、ヘテロ接合電界効果型トランジスタとする）か
らなる相補型半導体装置の改良に関する。
ス層をチャネルとして利用する電界効果型トランジスタ
（以下、ヘテロ接合電界効果型トランジスタとする）か
らなる相補型半導体装置の改良に関する。
前記の如きヘテロ接合電界効果型トランジスタを用いた
集積回路としては、現在、ＤＣＦＬ （ｄｉｒｅｃｔ
ｃｏｕｐｌｅｄ ＦＥＴ ｌｏｇｉＣ）回路が多
用されている。
集積回路としては、現在、ＤＣＦＬ （ｄｉｒｅｃｔ
ｃｏｕｐｌｅｄ ＦＥＴ ｌｏｇｉＣ）回路が多
用されている。
然しなから、スーパー・コンピュータなどへの適用を考
えた場合、ＤＣＦＬ回路では消費電力が大きく、高密度
実装が不可能であり、また、その集積度も、発熱の面か
ら制限を受ける。
えた場合、ＤＣＦＬ回路では消費電力が大きく、高密度
実装が不可能であり、また、その集積度も、発熱の面か
ら制限を受ける。
ところで、現在、消費電力が少ない点では相補型半導体
装置に勝るものはなく、従って、前記のヨウなスーパー
・コンピュータを構成する場合には相補型半導体装置を
用いることが好ましいとされている。
装置に勝るものはなく、従って、前記のヨウなスーパー
・コンピュータを構成する場合には相補型半導体装置を
用いることが好ましいとされている。
さて、そのような相補型半導体装置をヘテロ接合電界効
果型トランジスタを用いて構成するとした場合、云うま
でもないことではあるが、ｎチャネル型トランジスタと
ｐチャネル型トランジスタとを同一基板上に作り込むこ
とが必要であり、そして、一方のトランジスタを形成す
るのには、最低限、キャリヤ供給層とキャリヤ走行層の
二つの半導体層が必要であり、単純にｎチャネル型とｐ
チャネル型を重ねると、エピタキシャル成長層は少なく
とも四層、実際には五層を必要とする。
果型トランジスタを用いて構成するとした場合、云うま
でもないことではあるが、ｎチャネル型トランジスタと
ｐチャネル型トランジスタとを同一基板上に作り込むこ
とが必要であり、そして、一方のトランジスタを形成す
るのには、最低限、キャリヤ供給層とキャリヤ走行層の
二つの半導体層が必要であり、単純にｎチャネル型とｐ
チャネル型を重ねると、エピタキシャル成長層は少なく
とも四層、実際には五層を必要とする。
第３図は従来技術に依って作成した相補型半導体装置の
要部切断側面図である。
要部切断側面図である。
図に於いて、１は半絶縁性Ｇ ａ Ａ ｓ基板、２はｉ
型ＧａＡｓキャリヤ走行層、３はｐ型Ａｊ２ＧａＡｓキ
ャリヤ供給層、４はｉ型Ａｊ２ＧａＡｓバッファ層、５
はｉ型ＧａＡｓキャリヤ走行層、６はｎ型Ａｊ！ＧａＡ
ｓキャリヤ供給層、７はｎチャネル型・トランジスタの
ソース電極、８はｎチャネル型トランジスタのドレイン
電極、９及び１０はｎチャネル型トランジスタの合金化
領域、１１はｎチャネル型トランジスタのゲート電極、
１２はｐチャネル型トランジスタのソース電極、１３は
ｐチャネル型トランジスタのドレイン電極、１４及び１
５はｐチャネル型トランジスタの合金化領域、１６はｐ
チャネル型トランジスタのゲート電極、１７は２次元正
孔ガス層、１８は２次元電子ガス層、１９は絶縁分離溝
、ＱＮはｎチャネル型トランジスタ、ＱＰはｐチャネル
型トランジスタをそれぞれ示している。
型ＧａＡｓキャリヤ走行層、３はｐ型Ａｊ２ＧａＡｓキ
ャリヤ供給層、４はｉ型Ａｊ２ＧａＡｓバッファ層、５
はｉ型ＧａＡｓキャリヤ走行層、６はｎ型Ａｊ！ＧａＡ
ｓキャリヤ供給層、７はｎチャネル型・トランジスタの
ソース電極、８はｎチャネル型トランジスタのドレイン
電極、９及び１０はｎチャネル型トランジスタの合金化
領域、１１はｎチャネル型トランジスタのゲート電極、
１２はｐチャネル型トランジスタのソース電極、１３は
ｐチャネル型トランジスタのドレイン電極、１４及び１
５はｐチャネル型トランジスタの合金化領域、１６はｐ
チャネル型トランジスタのゲート電極、１７は２次元正
孔ガス層、１８は２次元電子ガス層、１９は絶縁分離溝
、ＱＮはｎチャネル型トランジスタ、ＱＰはｐチャネル
型トランジスタをそれぞれ示している。
この半導体装置に於ける諸部分のデータを例示すると次
の通りである。
の通りである。
（１）ｉ型ＧａＡｓキャリヤ走行層２について厚さ：２
０００〜３０００ （人〕 （２）ｐ型Ａｊ２ＧａＡｓキャリヤ供給層３について厚
さ：ＳＯＯ（人〕 不純物：ベリリウム（Ｂｅ） 不純物濃度： ｌ Ｘ Ｉ ＱｌＢ（ａｍ−”）＜３）
ｉ型Ａｊ！ＧａＡｓバッファ層４について厚さ：５００
（人〕 ）（４）ｉ型ＧａＡ
ｓキャリヤ走行層５について厚さ：１０００（人〕 （５）ｎ型ＡｌＧａＡｓキャリヤ供給層６について厚さ
：５００（人〕 不純物：シリコン（Ｓｔ） 不純物濃度： ｌ Ｘ Ｉ Ｑ” （ｃｍ−”）（６
） ソース電極７及びドレイン電極８について材料二
金（Ａｕ）−ゲルマニウム（Ｇｅ）／Ａｕ厚さ：２５０
（人）／４０００（人〕 （７）合金化領域９及びｌＯについて 熱処理温度：４５０（’Ｃ） 熱処理時間：１ 〔分〕 （８） ゲート電極１１について 材料ニアルミニウム（Ａｊり 厚さ：４０００ （人〕 （９） ソース電極１２及びドレイン電極１３につい
て 材料：Ａｕ／亜鉛（Ｚｎ）／Ａｕ 厚さ：１ｏｏｃ人）／１００（人）／４０００〔人〕 ＤＩ 合金化領域１４及び１５について熱処理温度：
４５０（”Ｃ） 熱処理時間：１ 〔分〕 ｏｎ ゲート電極１６について 材料＝Ａｌ 厚さ：４０００ （人〕 〔発明が解決しようとする問題点〕 図からも判るように、この相補型半導体装置では、エピ
タキシャル成長させた半導体層として五層を必要として
いる。尚、ｉ型Ａ７！ＧａＡｓバッファ層４はｐ型ＡＡ
ＧａＡｓキャリヤ供給層３とｉ型ＧａＡｓキャリヤ走行
層５との間を分離する作用をしている。
０００〜３０００ （人〕 （２）ｐ型Ａｊ２ＧａＡｓキャリヤ供給層３について厚
さ：ＳＯＯ（人〕 不純物：ベリリウム（Ｂｅ） 不純物濃度： ｌ Ｘ Ｉ ＱｌＢ（ａｍ−”）＜３）
ｉ型Ａｊ！ＧａＡｓバッファ層４について厚さ：５００
（人〕 ）（４）ｉ型ＧａＡ
ｓキャリヤ走行層５について厚さ：１０００（人〕 （５）ｎ型ＡｌＧａＡｓキャリヤ供給層６について厚さ
：５００（人〕 不純物：シリコン（Ｓｔ） 不純物濃度： ｌ Ｘ Ｉ Ｑ” （ｃｍ−”）（６
） ソース電極７及びドレイン電極８について材料二
金（Ａｕ）−ゲルマニウム（Ｇｅ）／Ａｕ厚さ：２５０
（人）／４０００（人〕 （７）合金化領域９及びｌＯについて 熱処理温度：４５０（’Ｃ） 熱処理時間：１ 〔分〕 （８） ゲート電極１１について 材料ニアルミニウム（Ａｊり 厚さ：４０００ （人〕 （９） ソース電極１２及びドレイン電極１３につい
て 材料：Ａｕ／亜鉛（Ｚｎ）／Ａｕ 厚さ：１ｏｏｃ人）／１００（人）／４０００〔人〕 ＤＩ 合金化領域１４及び１５について熱処理温度：
４５０（”Ｃ） 熱処理時間：１ 〔分〕 ｏｎ ゲート電極１６について 材料＝Ａｌ 厚さ：４０００ （人〕 〔発明が解決しようとする問題点〕 図からも判るように、この相補型半導体装置では、エピ
タキシャル成長させた半導体層として五層を必要として
いる。尚、ｉ型Ａ７！ＧａＡｓバッファ層４はｐ型ＡＡ
ＧａＡｓキャリヤ供給層３とｉ型ＧａＡｓキャリヤ走行
層５との間を分離する作用をしている。
このように半導体層が多層になると、半導体装置のあら
ゆる製造段階で歩留りが低下すること、また、製造に要
する時間も長くなることも当然である。
ゆる製造段階で歩留りが低下すること、また、製造に要
する時間も長くなることも当然である。
本発明は、ヘテロ接合電界効果型トランジスタを用いた
相補型半導体装置を構成する半導体層の数を減じ、製造
を容易に且つ製造歩留りを向上しようとするものである
。
相補型半導体装置を構成する半導体層の数を減じ、製造
を容易に且つ製造歩留りを向上しようとするものである
。
本発明の相補型半導体装置では、一方の面に２次元電子
ガス層（例えば２次元電子ガス層２６）が生成され且つ
他方の面に２次元正孔ガス層（例えば２次元正孔ガス層
２５）が生成され得るｉ型化合物半導体キャリヤ走行層
（例えばｉ型ＧａＡｓキャリヤ走行層２３）と、該キャ
リヤ走行層に於けるエネルギ・バンド・ギヤツブに比較
して広いそれを有し且つ前記一方の面に電子を供給する
ｎ型化合物半導体キャリヤ供給層（例えばｎ型ＡｌＧａ
Ａｓキャリヤ供給層２４）及び該キャリヤ走行層に於け
るエネルギ・バンド・ギャップに比較して広いそれを有
し且つ前記他方の面に正孔を供給するｐ型化合物半導体
キャリヤ供給層（例えばｐ型Ａ７！ＧａＡｓキャリヤ供
給層２２）と、前記２次元電子ガス層にオーミック・コ
ンタクトするソース電極（例えばソース電極２８）及び
ドレイン電極（例えばドレイン電極２９）と、前記２次
元正孔ガス層にオーミック・コンタクトするソース電極
（例えばソース電極３３）及びドレイン電極（例えばド
レイン電極３４）とを備えてなる構成を採っている。
ガス層（例えば２次元電子ガス層２６）が生成され且つ
他方の面に２次元正孔ガス層（例えば２次元正孔ガス層
２５）が生成され得るｉ型化合物半導体キャリヤ走行層
（例えばｉ型ＧａＡｓキャリヤ走行層２３）と、該キャ
リヤ走行層に於けるエネルギ・バンド・ギヤツブに比較
して広いそれを有し且つ前記一方の面に電子を供給する
ｎ型化合物半導体キャリヤ供給層（例えばｎ型ＡｌＧａ
Ａｓキャリヤ供給層２４）及び該キャリヤ走行層に於け
るエネルギ・バンド・ギャップに比較して広いそれを有
し且つ前記他方の面に正孔を供給するｐ型化合物半導体
キャリヤ供給層（例えばｐ型Ａ７！ＧａＡｓキャリヤ供
給層２２）と、前記２次元電子ガス層にオーミック・コ
ンタクトするソース電極（例えばソース電極２８）及び
ドレイン電極（例えばドレイン電極２９）と、前記２次
元正孔ガス層にオーミック・コンタクトするソース電極
（例えばソース電極３３）及びドレイン電極（例えばド
レイン電極３４）とを備えてなる構成を採っている。
前記構成に依ると、２次元電子ガス層と２次元正孔ガス
層とが一つのｉ型化合物半導体キャリヤ走行層に生成さ
れるようになっていて、ｎチャネル型トランジスタとｎ
チャネル型トランジスタとで該キャリヤ走行層を共用し
ている。従って、ｎチャネル型及びｎチャネル型それぞ
れのトランジスタに別個のキャリヤ走行層を形成する必
要はなくなり、製造歩留りが向上するばかりでなく、製
造時間も短縮される。
層とが一つのｉ型化合物半導体キャリヤ走行層に生成さ
れるようになっていて、ｎチャネル型トランジスタとｎ
チャネル型トランジスタとで該キャリヤ走行層を共用し
ている。従って、ｎチャネル型及びｎチャネル型それぞ
れのトランジスタに別個のキャリヤ走行層を形成する必
要はなくなり、製造歩留りが向上するばかりでなく、製
造時間も短縮される。
第１図は本発明一実施例に用いる各半導体層を説明する
為の要部切断側面図である。
為の要部切断側面図である。
図に於いて、２１は半絶縁性ＧａＡｓ基板、２２はｐ型
ＡＩＧａＡＳキャリヤ供給層、２３はｉ型ＧａＡｓキャ
リヤ走行層、２４はｎ型、６／１ＧａＡｓキャリヤ供給
層、２５は２次元正孔ガス層、２６は２次元電子ガス層
をそれぞれ示している。
ＡＩＧａＡＳキャリヤ供給層、２３はｉ型ＧａＡｓキャ
リヤ走行層、２４はｎ型、６／１ＧａＡｓキャリヤ供給
層、２５は２次元正孔ガス層、２６は２次元電子ガス層
をそれぞれ示している。
図示の各半導体層に於ける諸データを例示すると次の通
りである。
りである。
（１） ｐ型ＡＪＧａＡｓキャリヤ供給層２２につい
て 厚さ：５００（人〕 不純物：Ｂｅ 不純物濃度： Ｉ Ｘ １０１ｅ（ｅｌｍ−’）（２）
ｉ型ＧａＡｓキャリヤ走行層２３について厚さ：２００
０ （人〕 （３）ｎ型ＡＩＧａＡＳキャリヤ供給層２４について 厚さ：５００（人〕 不純物：Ｓｉ 不純物濃度：ｔｘｔｏ＋θ （ｃｉｉ−’）図示例から
判るように、本発明に於いては、ｉ型ＧａＡｓキャリヤ
走行層２３に２次元電子ガス層２５及び２次元正孔ガス
層２６が生成されるようになっていて、ｎチャネル型ト
ランジスタ及びｎチャネル型トランジスタで共用するよ
うになっている。従って、半絶縁性ＧａＡｓ基板２１上
に成長させる半導体層は僅か三層である。
て 厚さ：５００（人〕 不純物：Ｂｅ 不純物濃度： Ｉ Ｘ １０１ｅ（ｅｌｍ−’）（２）
ｉ型ＧａＡｓキャリヤ走行層２３について厚さ：２００
０ （人〕 （３）ｎ型ＡＩＧａＡＳキャリヤ供給層２４について 厚さ：５００（人〕 不純物：Ｓｉ 不純物濃度：ｔｘｔｏ＋θ （ｃｉｉ−’）図示例から
判るように、本発明に於いては、ｉ型ＧａＡｓキャリヤ
走行層２３に２次元電子ガス層２５及び２次元正孔ガス
層２６が生成されるようになっていて、ｎチャネル型ト
ランジスタ及びｎチャネル型トランジスタで共用するよ
うになっている。従って、半絶縁性ＧａＡｓ基板２１上
に成長させる半導体層は僅か三層である。
第２図は第１図に見られるウェハを用いて作成した相補
型半導体装置の要部切断側面図を表し、第１図に於いて
用いた記号と同記号は同部分を示すか或いは同じ意味を
持つものとする。
型半導体装置の要部切断側面図を表し、第１図に於いて
用いた記号と同記号は同部分を示すか或いは同じ意味を
持つものとする。
図に於いて、２８はｎチャネル型トランジスタのソース
電極、２９はｎチャネル型トランジスタのドレイン電極
、３０及び３１はｎチャネル型トランジスタの合金化領
域、３２はｎチャネル型トランジスタのゲート電極、３
３はｎチャネル型トランジスタのソース電極、３４はｎ
チャネル型トランジスタのドレイン電極、３５及び３６
はｐチャネル型トランジスタの合金化領域、３７はｐチ
ャネル型トランジスタのゲート電極、３８は絶縁分離溝
、ＱＮはｎチャネル型トランジスタ、ＱＰはｐチャネル
型トランジスタをそれぞれ示している。
電極、２９はｎチャネル型トランジスタのドレイン電極
、３０及び３１はｎチャネル型トランジスタの合金化領
域、３２はｎチャネル型トランジスタのゲート電極、３
３はｎチャネル型トランジスタのソース電極、３４はｎ
チャネル型トランジスタのドレイン電極、３５及び３６
はｐチャネル型トランジスタの合金化領域、３７はｐチ
ャネル型トランジスタのゲート電極、３８は絶縁分離溝
、ＱＮはｎチャネル型トランジスタ、ＱＰはｐチャネル
型トランジスタをそれぞれ示している。
本実施例に於ける各部分の諸データを例示すると次の通
りである。
りである。
（１１ソースＮＦｉ ２８ ＆びドレイン電極２９につ
いて 材料： Ａ ｕ−Ｇ ｅ ／ Ａ ｕ 厚さ：２５０ 〔人）／４０００（人〕（２）合金化領
域３０及び３１について熱処理温度：４５０（”Ｃ） 熱処理時間：１ 〔分〕 （３）ゲート電極３２について 材料：、ｌ！ 厚さ：４０００ 〔人〕 （４） ソース電極３３及びドレイン電極３４につい
て 材料： Ａ ｕ ／ Ｚ ｎ ／ 、６． ｕ厚さ：１
００（人〕 ・１００ 〔人） ／４０００〔人〕 （５）合金化領域３５及び３６について熱処理温度：４
５０（”Ｃ） 熱処理時間＝１ 〔分〕 （６）ゲート電極３７について ゲート電極３２と同じ 図示の相補型半導体装置を製造する場合の概略を以下に
説明するが、それには何等の特殊技術も必要としない。
いて 材料： Ａ ｕ−Ｇ ｅ ／ Ａ ｕ 厚さ：２５０ 〔人）／４０００（人〕（２）合金化領
域３０及び３１について熱処理温度：４５０（”Ｃ） 熱処理時間：１ 〔分〕 （３）ゲート電極３２について 材料：、ｌ！ 厚さ：４０００ 〔人〕 （４） ソース電極３３及びドレイン電極３４につい
て 材料： Ａ ｕ ／ Ｚ ｎ ／ 、６． ｕ厚さ：１
００（人〕 ・１００ 〔人） ／４０００〔人〕 （５）合金化領域３５及び３６について熱処理温度：４
５０（”Ｃ） 熱処理時間＝１ 〔分〕 （６）ゲート電極３７について ゲート電極３２と同じ 図示の相補型半導体装置を製造する場合の概略を以下に
説明するが、それには何等の特殊技術も必要としない。
例えば分子線エピタキシャル成長（ｍｏｌｅ’ｃｕｌａ
ｒ ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）法を適用
することに依り、第１図に関して説明したように、基板
２１上にキャリヤ供給層２２、キャリヤ走行層２３、キ
ャリヤ供給層２４を成長させる。次に、通常のフォト・
リソグラフィ技術を適用してメサ・エツチングで素子間
分離を行う。
ｒ ｂｅａｍ ｅｐｉｔａｘｙ：ＭＢＥ）法を適用
することに依り、第１図に関して説明したように、基板
２１上にキャリヤ供給層２２、キャリヤ走行層２３、キ
ャリヤ供給層２４を成長させる。次に、通常のフォト・
リソグラフィ技術を適用してメサ・エツチングで素子間
分離を行う。
次に、例えばウェット・エツチング法を適用することに
依り、ｐチャネル型トランジスタＱＰの部分に在るｎ型
ＡβＧａＡｓキャリヤ供給層２４及び要すればｉ型Ｇａ
Ａｓキャリヤ走行層２３の一部を除去する。
依り、ｐチャネル型トランジスタＱＰの部分に在るｎ型
ＡβＧａＡｓキャリヤ供給層２４及び要すればｉ型Ｇａ
Ａｓキャリヤ走行層２３の一部を除去する。
次に、ｎチャネル型トランジスタＱＮに於けるソース電
極２８及びドレイン電極２９を形成してからｐチャネル
型トランジスタＱＰに於けるソース電極３３及びドレイ
ン電極３４を形成する。尚、この順序は逆でも良い。
極２８及びドレイン電極２９を形成してからｐチャネル
型トランジスタＱＰに於けるソース電極３３及びドレイ
ン電極３４を形成する。尚、この順序は逆でも良い。
次に、ｎチャネル型トランジスタＱＮ及びｐチャネル型
トランジスタＱＰのゲート電極３２及び３７を形成して
完成する。
トランジスタＱＰのゲート電極３２及び３７を形成して
完成する。
このようにして製造された相補型半導体装置に於いては
、低消費電力であることは勿論のこと、ｎチャネル型ト
ランジスタ及びｐチャネル型トランジスタがへテロ接合
電界効果型トランジスタであることの利点である高速性
も備えていることは云うまでもない。
、低消費電力であることは勿論のこと、ｎチャネル型ト
ランジスタ及びｐチャネル型トランジスタがへテロ接合
電界効果型トランジスタであることの利点である高速性
も備えていることは云うまでもない。
尚、前記実施例において、ｎ及びｐの導電型を逆にする
こと、或いは、Ｇ ａ Ａ ｓ ／ Ａ Ｉ Ｇ ａ
Ａ ｓ系以外の系の化合物半導体を用いること等は任意
である。
こと、或いは、Ｇ ａ Ａ ｓ ／ Ａ Ｉ Ｇ ａ
Ａ ｓ系以外の系の化合物半導体を用いること等は任意
である。
本発明の相補型半導体装置に於いては、一方の面に２次
元電子ガス層が生成され且つ他方の面に２次元正孔ガス
層が生成され得るｉ型化合物半導体キャリヤ走行層と、
該ｉ型化合物半導体キャリヤ走行層に於けるエネルギ・
バンド・ギャップに比較して広いそれを有し且つ前記一
方の面に電子を供給するｎ型化合物半導体キャリヤ供給
層及び該ｉ型化合物半導体キャリヤ走行層に於けるエネ
ルギ・バンド・ギャップに比較して広いそれを有し且つ
前記他方の面に正孔を供給するｐ型化合物半導体キャリ
ヤ供給層と、前記２次元電子ガス層にオーミック・コン
タクトするソース電極及びドレイン電極と、前記２次元
正孔ガス層にオーミック・コンタクトするソース電極及
びドレイン電極とを備えた構成になっている。
元電子ガス層が生成され且つ他方の面に２次元正孔ガス
層が生成され得るｉ型化合物半導体キャリヤ走行層と、
該ｉ型化合物半導体キャリヤ走行層に於けるエネルギ・
バンド・ギャップに比較して広いそれを有し且つ前記一
方の面に電子を供給するｎ型化合物半導体キャリヤ供給
層及び該ｉ型化合物半導体キャリヤ走行層に於けるエネ
ルギ・バンド・ギャップに比較して広いそれを有し且つ
前記他方の面に正孔を供給するｐ型化合物半導体キャリ
ヤ供給層と、前記２次元電子ガス層にオーミック・コン
タクトするソース電極及びドレイン電極と、前記２次元
正孔ガス層にオーミック・コンタクトするソース電極及
びドレイン電極とを備えた構成になっている。
このような構成にすると、前記ｉ型化合物半導体キャリ
ヤ走行層はｎチャネル型トランジスタとｐチャネル型ト
ランジスタの両方に共用することができ、従来のように
、ｎチャネル型及びｐチャネル型の各トランジスタそれ
ぞれに専用のキャリヤ走行層を形成する必要はなくなり
、従って、所要の半導体層数は少なくなり、半導体層の
成長段階では勿論のこと、各加工段階に於いても製造歩
留りが向上し、また、製造時間が短縮されるものである
。
ヤ走行層はｎチャネル型トランジスタとｐチャネル型ト
ランジスタの両方に共用することができ、従来のように
、ｎチャネル型及びｐチャネル型の各トランジスタそれ
ぞれに専用のキャリヤ走行層を形成する必要はなくなり
、従って、所要の半導体層数は少なくなり、半導体層の
成長段階では勿論のこと、各加工段階に於いても製造歩
留りが向上し、また、製造時間が短縮されるものである
。
第１図は本発明一実施例に用いる各半導体層を説明する
為の要部切断側面図、第２図は本発明一実施例の要部切
断側面図、第３図は従来例の要部切断側面図をそれぞれ
表している。 第１図及び第２図に於いて、２１は半絶縁性ＧａＡｓ基
板、２２ｐ型ＡｌＧａＡｓキャリヤ供給層、２３はｉ型
ＧａＡｓキャリヤ走行層、２４はｎ型ＡｌＧａＡｓキャ
リヤ供給層、２５は２次元正孔ガス層、２６は２次元電
子ガス層、２８はソース電極、２９はドレイン電極、３
０及び３１は合金化領域、３２はゲート電極、３３はソ
ース電極、３４はドレイン電極、３５及び３６は合金化
領域、３７はゲート電極、ＱＮはｎチャネル型トランジ
スタ、ＱＰはｐチャネル型トランジスタをそれぞれ示し
ている。
為の要部切断側面図、第２図は本発明一実施例の要部切
断側面図、第３図は従来例の要部切断側面図をそれぞれ
表している。 第１図及び第２図に於いて、２１は半絶縁性ＧａＡｓ基
板、２２ｐ型ＡｌＧａＡｓキャリヤ供給層、２３はｉ型
ＧａＡｓキャリヤ走行層、２４はｎ型ＡｌＧａＡｓキャ
リヤ供給層、２５は２次元正孔ガス層、２６は２次元電
子ガス層、２８はソース電極、２９はドレイン電極、３
０及び３１は合金化領域、３２はゲート電極、３３はソ
ース電極、３４はドレイン電極、３５及び３６は合金化
領域、３７はゲート電極、ＱＮはｎチャネル型トランジ
スタ、ＱＰはｐチャネル型トランジスタをそれぞれ示し
ている。
Claims (1)
- 【特許請求の範囲】 一方の面に２次元電子ガス層が生成され且つ他方の面に
２次元正孔ガス層が生成され得るｉ型化合物半導体キャ
リヤ走行層と、 該ｉ型化合物半導体キャリヤ走行層に於けるエネルギ・
バンド・ギャップに比較して広いそれを有し且つ前記一
方の面に電子を供給するｎ型化合物半導体キャリヤ供給
層及び該ｉ型化合物半導体キャリヤ走行層に於けるエネ
ルギ・バンド・ギャップに比較して広いそれを有し且つ
前記他方の面に正孔を供給するｐ型化合物半導体キャリ
ヤ供給層と、 前記２次元電子ガス層にオーミック・コンタクトするソ
ース電極及びドレイン電極と、 前記２次元正孔ガス層にオーミック・コンタクトするソ
ース電極及びドレイン電極と を備えてなることを特徴とする相補型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17944985A JPS6240778A (ja) | 1985-08-16 | 1985-08-16 | 相補型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17944985A JPS6240778A (ja) | 1985-08-16 | 1985-08-16 | 相補型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6240778A true JPS6240778A (ja) | 1987-02-21 |
Family
ID=16066049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17944985A Pending JPS6240778A (ja) | 1985-08-16 | 1985-08-16 | 相補型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6240778A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2619250A1 (fr) * | 1987-08-05 | 1989-02-10 | Thomson Hybrides Microondes | Transistor hyperfrequence a double heterojonction |
| JPH0194676A (ja) * | 1987-10-06 | 1989-04-13 | Nec Corp | 半導体装置及びその製造方法 |
| JPH01253970A (ja) * | 1988-04-04 | 1989-10-11 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタ |
| JPH0622876A (ja) * | 1993-03-09 | 1994-02-01 | Suiken:Kk | 浴槽装置 |
| US5401999A (en) * | 1991-03-28 | 1995-03-28 | Texas Instruments Incorporated | Circuit integrating heterojunction bipolar transistors with pin diodes |
| JPH08206666A (ja) * | 1995-01-31 | 1996-08-13 | Koichi Sano | ミネラル水の生成装置及びミネラル水の生成方法、並びに殺菌液の希釈化装置 |
| US8785976B2 (en) | 2010-06-24 | 2014-07-22 | The University Of Sheffield | Polarization super-junction low-loss gallium nitride semiconductor device |
| WO2016080961A1 (en) * | 2014-11-18 | 2016-05-26 | Intel Corporation | Cmos circuits using n-channel and p-channel gallium nitride transistors |
| US10243069B2 (en) | 2014-10-30 | 2019-03-26 | Intel Corporation | Gallium nitride transistor having a source/drain structure including a single-crystal portion abutting a 2D electron gas |
| US10930500B2 (en) | 2014-09-18 | 2021-02-23 | Intel Corporation | Wurtzite heteroepitaxial structures with inclined sidewall facets for defect propagation control in silicon CMOS-compatible semiconductor devices |
| US11233053B2 (en) | 2017-09-29 | 2022-01-25 | Intel Corporation | Group III-nitride (III-N) devices with reduced contact resistance and their methods of fabrication |
-
1985
- 1985-08-16 JP JP17944985A patent/JPS6240778A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4974038A (en) * | 1987-08-05 | 1990-11-27 | Thomson Hybrides Et Microondes | Microwave transistor with double heterojunction |
| FR2619250A1 (fr) * | 1987-08-05 | 1989-02-10 | Thomson Hybrides Microondes | Transistor hyperfrequence a double heterojonction |
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| WO2016080961A1 (en) * | 2014-11-18 | 2016-05-26 | Intel Corporation | Cmos circuits using n-channel and p-channel gallium nitride transistors |
| TWI673829B (zh) * | 2014-11-18 | 2019-10-01 | 美商英特爾股份有限公司 | 使用ｎ通道和ｐ通道氮化鎵電晶體的互補式金氧半導體電路 |
| US10573647B2 (en) | 2014-11-18 | 2020-02-25 | Intel Corporation | CMOS circuits using n-channel and p-channel gallium nitride transistors |
| EP3221886A4 (en) * | 2014-11-18 | 2018-07-11 | Intel Corporation | Cmos circuits using n-channel and p-channel gallium nitride transistors |
| US11233053B2 (en) | 2017-09-29 | 2022-01-25 | Intel Corporation | Group III-nitride (III-N) devices with reduced contact resistance and their methods of fabrication |
| US11728346B2 (en) | 2017-09-29 | 2023-08-15 | Intel Corporation | Group III-nitride (III-N) devices with reduced contact resistance and their methods of fabrication |
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