JPH02295136A - 高速半導体装置 - Google Patents

高速半導体装置

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JPH02295136A
JPH02295136A JP1115135A JP11513589A JPH02295136A JP H02295136 A JPH02295136 A JP H02295136A JP 1115135 A JP1115135 A JP 1115135A JP 11513589 A JP11513589 A JP 11513589A JP H02295136 A JPH02295136 A JP H02295136A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 選択ドープ・ペテロ構造をもつ高速半導体装置の改良に
関し、 ＩｎＰ基板に格子整合するＩｎＧ，ａＡｓチャネル層を
用い、特性良好で、且つ、集積化も可能な高速半導体装
置を構成することが可能であるようにすることを目的と
し、 ＩｎＰ基板上に順に積層され且つそのＩｎＰに格子整合
するｉ型ＩｎＧａＡｓチャネル層及び同じ（　ＩｎＰに
格子整合する一導電型ＧａＡｓＳｂキャリヤ供給層と、
該一導電型ＧａＡｓＳｂキャリヤ供給層上に形成された
ゲート電極と、該一導電型ＧａＡｓＳｂキャリヤ供給層
上に該ゲート電極を挟み且つ対向して形成されたソース
電極並びにドレイン電極とを備えてなるよう構成する．
〔産業上の利用分野〕 本発明は、選択ドープ・ヘテロ構造をもつ高速半導体装
置の改良に関する。
一般に、この種の高速半導体装置に於けるヘテロ構造は
Ａ　Ｉ　Ｇ　ａ　Ａ　ｓ　／　Ｇ　ａ　Ａ　ｓ系を用い
て生成されることが多い． 勿論、この場合、ＧａＡｓ層がチャネル層としての役割
を果たすのであるが、ＧａＡｓ中でのキ中リャ移動度が
小さい為、特性向上が制限されているので、この点を改
善しなければならない。
〔従来の技術〕
前記種類の高速半導体装置として高電子移動度トランジ
スタ（ｈｉｇｈ　　ｅｌｅｃｔｒｏｎ　　ｍｏｂｉｌｉ
ｔｙ　　ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）が知られて
いて、その｝ＩＥＭＴに於けるキャリヤ移動度を向上さ
せる為には、ＩｎＰからなる基板を用い、それに格子整
合し且つＧａＡｓに比較してキャリヤ移動度が高いとさ
れている化合物半導体を用いてペテロ接合を構成するこ
とが考えられている．即ち、チャネル層として、ＩｎＰ
に格子整合するｉ型ＩｎＧａ八Ｓを用いること、そして
、従来、キャリヤ供給層の構成材料として用いられてき
たＡＩＧａＡｓが、そこに含まれＤＸセンタに起因する
キャリヤの充放電に依って特性が不安定であり、それを
回避する意味もあって、ＧａＡｓに格子整合するｌ　ｎ
Ｇａ　Ｐを用いることが行われている． 〔発明が解決しようとする課題〕 前記したように、ｌｎＰからなる基板に格子整合するＩ
ｎＧａＡｓチャネル層に対するキャリヤ供給層としては
、ＡＪ！　１　ｎＡｓ或いは１ｎＰが知られている。
然しながら、Ａ１１ｎＡｓにはＤＸセンタが含まれ、そ
して、ＩｎＰはショットキ接合を生成させることが困難
であることが知られ、しかも、何にもまして大きな欠点
は、１ｎＰに格子整合するＩｎＧａＡｓ，或いは、Ａｊ
！ＩｎＡｓやＩｎＰがＣＣＩｔＦｔ系エッチング・ガス
を用いた選択的ドライ・エッチング法ではエッチングす
ることができないことから、そのような技術では、半導
体集積回路装置の基本であるエンハンスメント／デプレ
ッション（ｅｎｈａｎｃｅｍｅｎｔ／ｄｅｐＩｅｔｉｏ
ｎ：Ｅ／Ｄ）型ＨＥＭＴを製造できないことである。
本発明は、ＩｎＰからなる基板に格子整合するＩｎＧａ
Ａｓチャネル層を用い、特性良好で、且つ、集積化も可
能な高速半導体装置を構成することが可能であるように
する。
〔課題を解決するための手段〕
第１図及び第２図は本発明の原理を説明する為の半導体
層構成を表す要部切断側面図であり、第１図は通常のＨ
ＥＭＴを形成するのに好適な半導体層構成を、また、第
２図はＥ／Ｄ構成のＨＥＭＴを形成するのに好適な半導
体層構成をそれぞれ表すものである． 各図に於いて、ｌは半絶縁性１ｎＰ基板、２はｉ型［ｎ
ＧａＡｓチャネル層、 ３及び３′はｎ型ＧａＡｓＳｂキャリヤ供給層、４はｎ
型Ａｌｌ　１　ｎＡｓエッチング停止層５はｎ型ＧａＡ
ｓＳｂキャリヤ供給層 をそれぞれ示している．尚、エッチング停止層４として
は、ＡＪ！　１　ｎＡｓの外にＩｎＰ或いは］ｎＧａＡ
ｓを用いることができる． 図示された各半導体層に関する諸データを例示すると次
の通りである． （ａ）　　チャネル層２について 厚さ：６０００　　（人〕 （ｂｌ　　キャリヤ供給層３について 厚さ：３００　　（人〕 不純物濃度：　１．　　５　Ｘ　１　０”　（ｃｆｆｉ
−”）（Ｃ）　　キャリヤ供給層３′について厚さ：２
００　　Ｃ人〕 不純物１度：　１．　　５　Ｘ　１　０”　（ａｍ−’
）（ｄ）　　エッチング停止層４について厚さ：２０　
〔人〕 不純物濃度：　１．　　５　Ｘ　１　０”　（ｃｍ−３
）（ｅ）キャリヤ供給層５について 厚さ：１００（人〕 不純物濃度：　１．　　５　Ｘ　１　０”　（ｃｍ−’
）このような半導体層構成を用いた場合、チャネル層２
に用いたＩ　ｎＧａＡｓは基板１の材料であるＩｎＰと
格子整合し、そして、キャリヤ供給層３．３’，５に用
いたＧａＡｓＳｂもＩｎＰと格子整合し、更に、エソチ
ング・ガスをＣＣβｔＦ２とする選択的ドライ・エッチ
ングに対するエッチング停止層４の材料であるＩｎＰは
勿論のこと、ＡＩＩｎＡｓ或いはＩｎＧａＡｓも基板ｌ
の材料であるＩｎＰと格子整合する。
前記したところから、本発明の高速半導体装置では、Ｉ
ｎＰ基板（例えば半絶縁性１ｎＰ基板ｌ）の上に順に積
層され且つＩｎＰに格子整合するｉ型Ｉ　ｎＧａＡｓチ
ャネル層（例えばｉ型１　ｎＧａＡｓチャネル層２）及
び同じくｒｎＰに格子整合する一導電型ＧａＡｓＳｂキ
ャリヤ供給層（例えば一導電型ＧａＡｓＳｂキャリヤ供
給層３）と、該一導電型ＧａＡｓＳｂキャリヤ供給層上
に形成されたゲート電極と、該一導電型ＧａＡｓＳｂキ
ャリヤ供給層上に該ゲート電極を挟み且つ対向して形成
されたソース電極並びにドレイン電極とを備えるか、或
いは、ＩｎＰ基板上に順に積層され且つそのＩｎＰに格
子整合するｉ型ＩｎＧａＡｓチャネル層及び同じ（Ｉｎ
Ｐに格子整合する第一の一導電型ＧａＡｓＳｂキャリヤ
供給層（例えばｎ型ＧａＡｓＳｂキャリヤ供給層３′）
及びＩｎＰ或いはＩｎＰに格子整合するＩｎＧａＡｓ或
いはＩｎＰに格子整合するＡｊ！ＩｎＡｓからなるエッ
チング停止層（例えばエッチング停止層４）並びに第二
の一導電型ＧａＡｓＳｂキャリヤ供給層（例えばｎ型Ｇ
ａＡｓＳｂキャリヤ供給Ｎ５）と、該第二の一導電型Ｇ
ａＡｓＳｂキャリヤ供給層上に形成されたＤ型トランジ
スタのゲート電極（例えばゲート電極９）及び前記１ｎ
Ｐ或いはＩｎＰに格子整合するＩｎＧａＡｓ或いはＩｎ
Ｐに格子整合するＡｊ！ＩｎＡｓからなるエッチング停
止層上或いは第一の一導電型ＧａＡｓＳｂキャリヤ供給
層上に形成されたＥ型トランジスタのゲート電極（例え
ばゲート電極１２）と、該第二の一導電型ＧａＡｓＳｂ
キャリヤ供給層上にそれぞ．れ対応するゲート電極を間
において且つ対向して形成されたデプレッション型トラ
ンジスタのソース電極（例えばソース電極７）並びにド
レイン電極（例えばドレイン電極８）とエンハンスメン
ト型トランジスタのソース電極（例えばソース電極１０
）及びドレイン電極（例えばドレイン電極１１）とを備
える。
〔作用〕
前記手段を採ることに依り、ＩｎＰに格子整合するＩｎ
ＧａＡｓをチャネル層として用いる特性良好な高速半導
体装置を容易に実現することができ、そして、ＩｎＰ或
いは１ｎＰに格子整合するＩ　ｎＧａＡｓ或いはＡＩ　
Ｉ　ｎＡｓからなるエッチング停止層をＧａＡｓＳｂキ
ャリヤ供給層と組み合わせることでＥ／Ｄ型の高速半導
体装置も容易に製造することができる。
〔実施例〕
第３図は本発明一実施例の要部切断側面図を表している
。尚、本実施例はＥ／Ｄ型ＨＥＭＴの場合を挙げてあり
、第１図及び第２図に於いて用いた記号と同記号は同部
分を示すか或いは同じ意味を持つものとする。
図に於いて、６は素子間分離領域、７はＤ型トランジス
タ部分のソース電極、８はＤ型トランジスタ部分のドレ
イン電極、９はデブレッション型トランジスタ部分のゲ
ート電極、１０はエンハンスメント型トランジスタ部分
のソース電極、１ｌはエンハンスメント型トランジスタ
部分ドレイン電極、１２はエンハンスメント型トランジ
スタ部分のゲート電極をそれぞれ示している。
第４図乃至第１１図及び第１３図は第３図に見られる実
施例を製造する場合について解説する為の工程要所に於
けるＥ／Ｄ型ＨＥＭＴの要部切断側面図、第１２図はＣ
ＣＩｌｔ　ｔ”ｚプラズマ中でのＧａＡｓＳｂとＡｌ１
ｎＡｓとのエッチング速度を説明する為の線図を表し、
以下、これ等の図を参照しつつ説明する。尚、第１図乃
至第３図に於いて用いた記号と同記号は同部分を示すか
或いは同じ意味を持つものとする。
第４図参照 ＋４》−１ 有機金属化学気相堆積（ｍｅｔａｌｏｒｇａｎｉｃ　　
ｃｈｅｍｉｃａｌ　　ｖａｐｏｒ　　ｄｅｐｏｓｉｔｉ
ｏｎ：ＭＯＣＶＤ）法を適用することに依り、半絶縁性
１ｎＰ基仮１上にｉ型１　ｎＧａＡｓチャネル層２、 ｎ型ＧａＡｓＳｂキャリヤ供給層３′ ｎ型Ａｎ！ＩｎＡｓエッチング停止層４、ｎ型ＧａＡｓ
Ｓｂキャリヤ供給層５ をそれぞれ成長させる。
（ａ）　　チャネル層２を成長させるには、トリメチル
ガリウム（ＴＭＧ：　　（ＣＨ３）３　　Ｇａ）、トリ
メチルインジウム（ＴＭＩ　：　　（ＣＨ３）３Ｉｎ）
、アルシン（ＡＳＨ３）を用いる。
（ｂ）　　キャリヤ供給層３′及び５を成長させるには
、ＴＭＧ，ＡｓＨ３、トリメチルアンチモン（ＴＭＳ　
ｂ　：　　（ＣＨ　３）　　３　Ｓ　ｂ）を用い、そし
て、ドーパントとしてモノシラン（Ｓｉ■｛４）を用い
る。
（Ｃ）　　エッチング停止層４を成長させるには、トリ
メチルアルミニウム（ＴＭＡ：　　（ＣＨ３）３Ａｊ！
）　、ＴＭＩＳＡｓＨ３を用い、また、ドーパントとし
てＳｉＨ４を用いる。
（４》−２ イオン注入法を適用することに依り、選択的に酸素イオ
ンの打ち込みを行って素子間分離領域６を形成する。
通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセスを適用することに依り、ソース電極形成予定部分
並びにドレイン電極形成予定部分に開口１３Ａを有する
フォト・レジスト膜１３をキャリヤ供給層５上に形成す
る。
第５図参照 真空蒸着法を適用することに依り、厚さが例えば５００
〔人〕程度であるＡｕＧｅ膜と厚さが例えば３０００　
（人〕程度であるＡｕ膜とを積層形成する。
第６図参照 ＋６）−１ 例えばアセトン中に浸漬するなどして、フォト・レジス
ト膜ｌ３を剥離する。
この工程を経ることに依って、ＡｕＧｅ膜及びＡｕ膜は
、所謂、リフト・オフ法でバターニングされ、ソース電
極７、ドレイン電極８、ソース電極１０、ドレイン電極
１１が形成される。
（６ｉ２ 窒素雰囲気中で温度例えば４５０（’Ｃ）程度、時間例
えば５〔分〕程度の合金化熱処理を行う。
第７図参照 ＴＶ）−１ 通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセスを通用することに依り、ゲート電極形成予定部分
に開口１４Ａを有するフォト・レジスト膜１４をキャリ
ヤ供給層５上に形成する。
第８図参照 真空蒸着法を適用することに依り、厚さが例えば３００
０　（人〕程度であるＡ１膜を形成する． 第９図参照 （９ｉ１ 例えばアセトン中に浸漬するなどして、フォト・レジス
ト膜１４を剥離する。
この工程を経ることに依って、Ａｆ膜は、所謂、リフト
・オフ法でパターニングされ、Ｄ型ＨＥＭＴのゲート電
極９が形成される。
第１０図参照 ＱＱＩ−１ 通常のフォト・リソグラフィ技術に於けるレジスト・プ
ロセスを通用することに依り、ゲート電極形成予定部分
に開口１５Ａを有するフォト・レジスト膜１５をキャリ
ヤ供給層５上に形成する。
第１１図及び第１２図参照 ０υ−１ エソチング・ガスをｃｃ７！，Ｆ！　とするプラズマ・
エソチング法を通用することに依り、ｎ型ＧａＡｓＳｂ
キャリヤ供給層５の選択的工，チングを行って、表面か
らｎ型Ａｊ！　Ｉ　ｎＡｓエソチング停止層４の表面に
達する開口５Ａを形成する。この場合、ｃｃｚｚ　Ｆ２
プラズマに曝す時間は約５〔秒〕程度で良い。
第１２図はｃｃｘｚ　Ｆ２を用いて生成されたプラズマ
にＧａＡｓＳｂ及びＡｊｌ！ＩｎＡｓを曝した場合のエ
ッチング速度を比較して表す線図であり、縦軸に時間〔
分〕を、また、横軸にエッチング深さ〔人〕をそれぞれ
採ってある。
図から明らかなように、ＧａＡｓＳｂのエッチング速度
が３０００　Ｃ人／分〕であるのに対し、ＡＩ！ｌｎＡ
ｓのそれは２０　〔人／分〕であって著しく小さい。
第１３図参照 Ｑ３１−１ 真空蒸着法を適用することに依り、厚さが例えば３００
０　（人〕程度であるＡβ膜を形成する。
第３図参照 （３ｉ１ 例えばアセトン中に浸漬するなどして、フォト・レジス
ト膜１５を剥離する。
この工程を経ることに依って、Ａｌ膜は、所謂、リフト
・オフ法でバターニングされ、Ｅ型Ｈ　Ｅ　Ｍ　Ｔのゲ
ート電極１２が形成される。
〔発明の効果〕
本発明に依る半導体装置に於いては、ｉ型ＩｎＧａＡｓ
チャネル層並びに一導電型ＧａＡｓＳｂキャリヤ供給層
を備えるか、或いは、その一導電型ＧａＡｓＳｂキャリ
ヤ供給層内にＩｎＰ或いはＩｎＧａＡｓ或いはＡＡ’ｌ
ｎＡｓからなるエッチング停止層を介在させる。
前記手段を採ることに依り、ＩｎＰに格子整合するＩｎ
ＧａＡｓをチャネル層として用いる特性良好な高速半導
体装置を容易に実現することができ、そして、ＩｎＰ或
いはＩｎＰに格子整合するＩ　ｎ　Ｇ　ａ　Ａ　ｓ或い
はＡ＃ＩｎＡｓからなるエソチング停止層をＧａＡｓＳ
ｂキャリヤ供給層と組み合わせることでＥ／Ｄ型の高速
半導体装置も容易に実現することができる。
【図面の簡単な説明】
第１図及び第２図は本発明の原理を説明する為の半導体
層構成を表す要部切断側面図、第３図は本発明一実施例
の要部切断側面図、第４図乃至第１１図及び第１３図は
第３図に見られる実施例を製造する場合について説明す
る為の工程要所に於けるＥ／Ｄ型Ｈ　Ｅ　Ｍ　Ｔの要部
切断側面図、第１２図はＣＣｌｔ　Ｆ２プラズマ中での
ＧａＡｓＳｂとＡ＃ＩｎＡｓとのエノチング速度を説明
する為の線図をそれぞれ示している。 図に於いて、 ■は半絶縁性１ｎＰ基板、 ２はｉ型ＩｎＧａＡｓチャネル層、 ３及び３′はｎ型ＧａＡｓＳｂキャリヤ供給層、４はｎ
型ＡｆｆｌｎＡｓエッチング停止層５はｎ型ＧａＡｓＳ
ｂキャリヤ供給層 ６は素子間分離領域、７はＤ型トランジスタ部分のソー
ス電極、８はＤ型トランジスタ部分のトレイン電極、９
はデプレソション型トランジスタ部分のゲート電極、１
０はエンハンスメント型トランジスタ部分のソース電極
、１１はエンハンスメント型トランジスタ部分ドレイン
電極、１２はエンハンスメント型トランジスタ部分のゲ
ート電極をそれぞれ示している。 特許出願人　　　冨士通株式会社 代理人弁理士　　柏　谷　昭　司

Claims (2)

    【特許請求の範囲】
  1. （１）ＩｎＰ基板上に順に積層され且つそのＩｎＰに格
    子整合するｉ型ＩｎＧａＡｓチャネル層並びに同じくＩ
    ｎＰに格子整合する一導電型ＧａＡｓＳｂキャリヤ供給
    層と、 該一導電型ＧａＡｓＳｂキャリヤ供給層上に形成された
    ゲート電極と、 該一導電型ＧａＡｓＳｂキャリヤ供給層上に該ゲート電
    極を挟み且つ対向して形成されたソース電極並びにドレ
    イン電極と を備えてなることを特徴とする高速半導体装置。
  2. （２）ＩｎＰ基板上に順に積層され且つそのＩｎＰに格
    子整合するｉ型ＩｎＧａＡｓチャネル層及び同じくＩｎ
    Ｐに格子整合する第一の一導電型ＧａＡｓＳｂキャリヤ
    供給層及びＩｎＰ或いはＩｎＰに格子整合するＩｎＧａ
    Ａｓ或いはＩｎＰに格子整合するＡｌＩｎＡｓからなる
    エッチング停止層及び第二の一導電型ＧａＡｓＳｂキャ
    リヤ供給層と、 該第二の一導電型ＧａＡｓＳｂキャリヤ供給層上に形成
    されたＤ型トランジスタのゲート電極及び前記ＩｎＰ或
    いはＩｎＰに格子整合するＩｎＧａＡｓ或いはＩｎＰに
    格子整合するＡｌＩｎＡｓからなるエッチング停止層上
    或いは第一の一導電型ＧａＡｓＳｂキャリヤ供給層上に
    形成されたＥ型トランジスタのゲート電極と、該第二の
    一導電型ＧａＡｓＳｂキャリヤ供給層上にそれぞれ対応
    するゲート電極を間において且つ対向して形成されたデ
    プレッション型トランジスタのソース電極並びにドレイ
    ン電極とエンハンスメント型トランジスタのソース電極
    及びドレイン電極と を備えてなることを特徴とする高速半導体装置。
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