TWI673829B - 使用ｎ通道和ｐ通道氮化鎵電晶體的互補式金氧半導體電路 - Google Patents
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Abstract
可使用p通道氮化鎵電晶體及n通道氮化鎵電晶體形成互補式金氧半導體(CMOS)電路，其中，p通道氮化鎵電晶體及n通道氮化鎵電晶體係形成於單一層狀結構上，該層狀結構包含沉積於第一氮化鎵層上之極化層，及沉積於極化層上之第二氮化鎵層。於相同層結構上具有n通道氮化鎵電晶體及p通道氮化鎵電晶體二者，可致能電路之「所有氮化鎵電晶體」實施，包括跨越低供應電壓至高供應電壓之邏輯、數位、及類比電路。
Description
本描述之實施例大體上關於微電子裝置領域，更特定地，關於使用n通道及p通道氮化鎵電晶體二者形成CMOS(互補式金氧半導體)電路及結構。
微電子產業持續努力生產更快及更小之微電子封裝，用於各式電子產品，包括但不侷限於電腦伺服器產品及可攜式產品，諸如膝上型電腦/輕省筆電、電子平板、智慧手機、數位相機等。達到該些目標之一路徑為製造系統晶片(SoC)裝置，其中，電子系統之所有組件於單一晶片上製造。在該等SoC裝置中，電力管理積體電路(PMIC)及射頻積體電路(RFIC)為關鍵功能區塊，在決定電力效率及該等SoC裝置之外型方面與邏輯及記憶體積體電路一樣重要。因此，對SoC裝置而言，刻正努力縮小PMIC及RFIC以及邏輯及記憶體積體電路之尺寸及/或改進其效率。
100‧‧‧氮化鎵電路
200、330‧‧‧CMOS氮化鎵電路結構
202‧‧‧第一氮化鎵層
204‧‧‧極化層
206‧‧‧第二氮化鎵層
210‧‧‧層狀結構
212‧‧‧2D電子氣
214‧‧‧突然異質接面介面
216‧‧‧2D電洞氣
218‧‧‧介面
220‧‧‧部分
222‧‧‧硬遮罩
224‧‧‧部分
226‧‧‧中間表面
228‧‧‧第二硬遮罩
230‧‧‧n通道氮化鎵電晶體
232、252‧‧‧源極/汲極結構
234、254‧‧‧閘極區
236、256、304‧‧‧閘極介電
238、258、306‧‧‧閘極電極
242、264‧‧‧敷覆金屬
244‧‧‧第三硬遮罩
250‧‧‧p通道氮化鎵電晶體
262‧‧‧p摻雜氮化鎵層
266‧‧‧凹部
272‧‧‧層際介電層
274‧‧‧n通道源極/汲極接點
276‧‧‧p通道源極/汲極接點
282‧‧‧n通道電晶體閘極接點
284‧‧‧p通道電晶體閘極接點
286‧‧‧導電跡線
290‧‧‧應變材料層
300‧‧‧CMOS氮化鎵電路結構
302‧‧‧共同閘極
310‧‧‧堆疊
312‧‧‧底填介電
400‧‧‧程序
402、404、406、408‧‧‧方塊
500‧‧‧運算裝置
502‧‧‧電路板
504‧‧‧處理器
506‧‧‧通訊晶片
506A‧‧‧第一通訊晶片
506B‧‧‧第二通訊晶片
Lg‧‧‧閘極長度
W‧‧‧寬度
在說明書之最後部分特別指出本揭露之技術主題及明確主張。從下列描述及申請項，結合附圖，本揭露之上述及其他特徵將變得更完全明顯。理解的是附圖僅描繪依據本揭露之若干實施例，因此不應視為侷限其範圍。經由使用附圖，將以額外特異性及細節描述揭露，使得更加易於確定本揭露之優點，其中：圖1為如本技藝中已知之氮化鎵電路之示意。
圖2為依據本描述之實施例之氮化鎵電路之示意。
圖3-9為依據本描述之一實施例之製造氮化鎵電路結構之側截面視圖。
圖10為依據本描述之另一實施例之氮化鎵電路結構之側截面視圖。
圖11及12為依據本描述之仍另一實施例之氮化鎵電路結構之側截面視圖。
圖13為依據本描述之進一步實施例之氮化鎵電路結構之側截面視圖。
圖14為依據本描述之另一實施例之氮化鎵電路結構之側截面視圖。
圖15為依據本描述之實施例之氮化鎵電路結構之製造程序流程圖。
圖16描繪依據本描述之一實施之運算裝置。
在下列詳細描述中，參照附圖，其藉由描繪顯示特定實施例，其中可實現所主張之技術主題。充分詳細地描述該些實施例使得熟悉本技藝之人士可實現技術主題。將理解的是，儘管各式實施例不同，但不一定互斥。例如，文中所描述之特定部件、結構、或特性結合一實施例，可於其他實施例內實施而未偏離主張之技術主題的精神及範圍。本說明書內提及「一實施例」或「實施例」表示結合實施例描述之特定部件、結構、或特性係包括於本描述內所包含之至少一實施中。因此，使用「一實施例」或「在實施例中」用語不一定指相同實施例。此外，將理解的是每一揭露之實施例內之個別元件的位置或配置可修改而未偏離主張之技術主題的精神及範圍。因此，下列詳細描述未採限制之意義，且技術主題之範圍僅由申請項連同申請項之等效論述的完整範圍所定義及適當解譯。在圖中，遍及數圖之相似代號係指相同或類似元件或功能性，且其中所描繪之元件不一定相互成比例，而是個別元件可放大或縮小以便更易於理解本描述上下文中之元件。
文中使用之「之上」、「至」、「之間」及「上」用詞可指一層鄉對於其他層之相對位置。另一層「之上」或「上」的一層，或一層附著「至」另一層可與其他層直接接觸，或可具有一或更多中介層。層「之間」
的一層可與多層直接接觸，或可具有一或更多中介層。
本描述之實施例關於使用p通道氮化鎵電晶體及n通道氮化鎵電晶體形成之CMOS電路，其中，p通道氮化鎵電晶體及n通道氮化鎵電晶體二者係形成於單一層狀結構上，包含沉積於第一氮化鎵層上之極化層及沉積於極化層上之第二氮化鎵層。在相同層結構上具有n通道氮化鎵電晶體及p通道氮化鎵電晶體二者可致能電路之「所有氮化鎵電晶體」實施，包括跨越低供應電壓至高供應電壓之邏輯、數位、及類比電路。
當相較於矽之帶隙(約1.1eV)時，氮化鎵具有相對寬帶隙(例如約3.4eV)。因此，當相較於類似尺寸之矽基電晶體時，氮化鎵電晶體在遭受崩潰之前可耐受大電場，諸如施加電壓、汲極電壓等。此亦使氮化鎵電晶體以與相當矽基電晶體之相同供應電壓操作時，可具有更小物理尺寸。
氮化鎵具有高電子移動性(例如約1000cm2/Vs)，因為n通道氮化鎵電晶體採用2D電子氣做為其運輸通道，使其成為形成n通道氮化鎵電晶體之極佳材料。氮化鎵具有較其電子移動性弱之數量級(例如約100cm2/Vs)的電洞移動性(零應變)。然而，因為p通道氮化鎵電晶體採用2D電洞氣做為其運輸通道，其仍為形成p通道氮化鎵電晶體之良好材料，由於其電洞移動性仍可比未應變之矽電洞移動性。
如圖1中所示，諸如邏輯或控制電路之氮化鎵電路100通常使用耗盡模式n通道氮化鎵電晶體結合增強模式n通道氮化鎵電晶體實施。然而，在該等電路中穩態洩漏可為高，因耗盡模式n通道氮化鎵電晶體做為電阻器，如熟悉本技藝之人士將理解的。本描述之實施例之CMOS氮化鎵電路結構200可包含圖1之耗盡模式n通道氮化鎵電晶體以p通道氮化鎵電晶體替代，如圖2中所示。
圖3-9描繪依據本描述之一實施例之氮化鎵電路結構的製造方法。如圖3中所示，層狀結構210可經形成而具沉積於第一氮化鎵層202上之極化層204，及沉積於極化層204上之第二氮化鎵層206，且極化層204包含氮化鋁鎵、氮化鋁銦、氮化鋁銦鎵、氮化鋁等材料。如熟悉本技藝之人士將理解，因經由自發及壓電極化之第一氮化鎵層202及極化層204間之突然異質接面介面214的形成，極化層204可具有三元晶體結構，其於第一氮化鎵層202中形成2D電子氣212(通常配賦負「-」號)。以類似方式，極化層204上第二氮化鎵層206之沉積於貼近第二氮化鎵層206及極化層204間之介面218之第二氮化鎵層206內形成2D電洞氣216(通常配賦正「+」號)。因2D電子氣212之形成將極化層204偏移正(標注為「σ+」)接近第一氮化鎵層202，2D電洞氣216形成，藉以將極化層204偏移負(標注為「σ-」)接近第二氮化鎵層206。可藉由該機構形成每cm2之約2E13的極高電荷密度，未使用雜質摻雜劑，其允許保持高移動性，如熟悉本技藝之人士將理解。極化層204亦可做為2D電子氣
212及2D電洞氣216間之電絕緣，其係藉由傳導及價鍵偏移二者，以及內建極化場而達成，如熟悉本技藝之人士將理解。
如圖4中所示，描繪以沉積於第一氮化鎵層202上之極化層204及沉積於極化層204上之第二氮化鎵層206形成層狀結構210，且極化層204為氮化銦鎵等材料。當極化層204為氮化銦鎵等材料時，於極化層204中形成2D電子氣212，如熟悉本技藝之人士將理解。以類似方式，極化層204上沉積之第二氮化鎵層206於極化層204內形成2D電洞氣216。而且，極化層204亦可做為2D電子氣212及2D電洞氣216間之電絕緣，在極化層204為氮化銦鎵等材料之實施例中，其僅藉由內建極化場達成。此外，儘管從圖3中所示之本實施例中，2D電子氣212及2D電洞氣216係形成於不同位置，卻達成相同結果及機構。因而，為求簡潔明瞭，圖5-9將描繪圖3之2D電子氣212及2D電洞氣216位置。
如圖5中所示，指定用於p通道氮化鎵電晶體之後續形成之層狀結構210的部分220可以硬遮罩222圖案化，諸如氮化矽。如圖6中所示，諸如藉由蝕刻可移除指定用於n通道氮化鎵電路結構之後續形成之未遮罩的部分224中的第二氮化鎵層206，並可諸如藉由蝕刻移除一部分極化層204，以形成極化層中間表面226，使得從平面觀點，極化層中間表面226係在第一氮化鎵層202及極化層204間之突然異質接面介面214與第二氮化鎵層
206及極化層204間之剩餘介面218之間。在一實施例中，中間表面226與第一氮化鎵層202及極化層204間之突然異質接面介面214之間的厚度T可小於約20nm。
如圖7中所描繪，在第二硬遮罩228於指定用於p通道氮化鎵電路結構之後續形成的部分220上之後，可於部分224中形成n通道氮化鎵電晶體230。n通道氮化鎵電晶體230可包含相對源極/汲極結構232(其一為源極結構及其他為汲極結構)具定義於其間之閘極區234。閘極介電236可形成於閘極區234中，及閘極電極238可形成於閘極介電236上，使得閘極介電236與閘極電極238電隔離。在一實施例中，n通道氮化鎵電晶體230為增強模式電晶體。因而，如同所示，可移除一部分極化層204以破壞2D電子氣212，使得其不延伸通過n通道氮化鎵電晶體230之閘極長度Lg以達成增強模式作業。
在一實施例中，可藉由於極化層中間表面上圖案化硬遮罩(未顯示)，諸如氮化矽、氧化矽等，形成源極/汲極結構232，並藉由任何已知技術，諸如蝕刻，形成凹部(未顯示)以延伸通過極化層204及進入第一氮化鎵層202。在一實施例中，可以氯基化學中之電漿蝕刻形成凹部(未顯示)。藉由從第一氮化鎵層202之磊晶再生長，可於凹部(未顯示)中形成源極/汲極結構232，諸如包含N+氮化銦鎵、N+氮化鎵、N+氮化銦、及其任何級配組合。在一實施例中，再生長程序可包含磊晶晶體生
長技術，諸如金屬有機化學氣相沉積(MOCVD)或分子束磊晶(MBE)。在源極/汲極結構232形成之後，可於源極/汲極結構232上形成敷覆金屬242。
可從任何熟知閘極介電材料形成閘極介電236，包括但不侷限於二氧化矽(SiO2)、氧氮化矽(SiOxNy)、氮化矽(Si3N4)、及高k介電材料，諸如氧化鉿、氧化鉿矽、氧化鑭、鋁酸鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鉭矽、氧化鈦、鈦酸鍶鋇、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、氧化鉛鈧鉭、及鈮酸鉛鋅。可藉由熟知技術形成閘極介電236，諸如化學氣相沉積(「CVD」)、物理氣相沉積(「PVD」)、及原子層沉積(「ALD」)。可以任何適當閘極電極材料形成閘極電極238。在本揭露之實施例中，可從以下材料形成閘極電極238，包括但不侷限於多晶矽、鎢、釕、鈀、鉑、鈷、鎳、鉿、鋯、鈦、鉭、鋁、碳化鈦、碳化鋯、碳化鉭、碳化鉿、碳化鋁、其他金屬碳化物、金屬氮化物、及金屬氧化物。可藉由熟知技術形成閘極電極238，諸如藉由敷層沉積閘極電極材料，接著以熟知微影及蝕刻技術圖案化閘極電極材料，如熟悉本技藝之人士將理解。
如圖8中所描繪，在第二硬遮罩228(詳圖5)移除及第三硬遮罩244於n通道氮化鎵電晶體230之上圖案化之後，p通道氮化鎵電晶體250可形成於部分220中。p通道氮化鎵電晶體250可包含相對源極/汲極結構252(一者為源極結構及另一者為汲極結構)具定義
於其間之閘極區254，且p摻雜氮化鎵層262可選地形成於閘極區254之上，以改進存取電阻，如熟悉本技藝之人士將理解。閘極介電256可形成於閘極區254中，及閘極電極258可形成於閘極介電256上，使得閘極介電256與閘極電極258電隔離。在一實施例中，p通道氮化鎵電晶體250為增強模式電晶體。因而，如同所示，可移除一部分p摻雜氮化鎵層262(若存在)，並可於第二氮化鎵層206中形成凹部266，使得閘極介電256可至少部分嵌入第二氮化鎵層206中。如熟悉本技藝之人士將理解，形成凹部266及嵌入閘極介電256可破壞一部分2D電洞氣216，使得其無法延伸通過p通道氮化鎵電晶體250之閘極長度Lg而達成增強模式作業。此外，至少部分嵌入閘極介電256可使閘極介電256及閘極電極258更接近2D電洞氣216以致能薄等效閘極介電厚度用於更大驅動及靜電控制，如熟悉本技藝之人士將理解。
在一實施例中，可藉由在極化層中間表面上圖案化諸如氮化矽、氧化矽等硬遮罩(未顯示)而形成源極/汲極結構252，並可藉由諸如蝕刻之任何已知技術而形成凹部(未顯示)延伸進入第二氮化鎵層206。在一實施例中，可以電漿蝕刻於氯基化學中形成凹部(未顯示)。源極/汲極結構252諸如包含P+氮化銦鎵、P+氮化鎵、P+氮化銦、及其任何級配組合，可藉由從第二氮化鎵層206之磊晶再生長而於凹部(未顯示)中形成。在一實施例中，再生長程序可包含磊晶生長技術，諸如金屬有
機化學氣相沉積(MOCVD)或分子束磊晶(MBE)。用於p通道氮化鎵電晶體250之源極/汲極結構252的再生長可誘發單軸壓縮應力，可改進電洞移動性及改進接觸電阻。在源極/汲極結構252形成之後，敷覆金屬264可形成於源極/汲極結構252上。
可從任何熟知閘極介電材料形成閘極介電256，包括但不侷限於二氧化矽(SiO2)、氧氮化矽(SiOxNy)、氮化矽(Si3N4)、及高k介電材料，諸如氧化鉿、氧化鉿矽、氧化鑭、鋁酸鑭、氧化鋯、氧化鋯矽、氧化鉭、氧化鉭矽、氧化鈦、鈦酸鍶鋇、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、氧化鉛鈧鉭、及鈮酸鉛鋅。可由熟知技術形成閘極介電256，諸如化學氣相沉積(「CVD」)、物理氣相沉積(「PVD」)、及原子層沉積(「ALD」)。閘極電極258可由任何適當閘極電極材料形成。在本揭露之實施例中，閘極電極258可從下列材料形成，包括但不侷限於多晶矽、鎢、釕、鈀、鉑、鈷、鎳、鉿、鋯、鈦、鉭、鋁、碳化鈦、碳化鋯、碳化鉭、碳化鉿、碳化鋁、其他金屬碳化物、金屬氮化物、及金屬氧化物。可藉由熟知技術形成閘極電極258，諸如藉由敷層沉積閘極電極材料，及接著以熟知微影及蝕刻技術圖案化閘極電極材料，如熟悉本技藝之人士將理解。
如圖9中所示，可移除第三硬遮罩244(詳圖8)，並可於n通道氮化鎵電晶體230及p通道氮化鎵電晶體250之上沉積至少一層際介電層272。可形成n通道
源極/汲極接點274穿越層際介電層272，以接觸n通道氮化鎵電晶體源極/汲極結構232之敷覆金屬242，並可形成p通道源極/汲極接點276穿越層際介電層272，以接觸p通道氮化鎵電晶體源極/汲極結構252之金屬化264。可形成n通道電晶體閘極接點282穿越層際介電層272，以接觸閘極介電236，並可形成p通道電晶體閘極接點284穿越層際介電層272，以接觸閘極介電256。如圖9中進一步顯示，可形成導電跡線286以適當地連接n通道氮化鎵電晶體230及p通道氮化鎵電晶體250之組件，如熟悉本技藝之人士將理解，藉以形成CMOS氮化鎵電路結構200。用於形成層際介電層272、n通道源極/汲極接點274、p通道源極/汲極接點276、n通道電晶體閘極接點282、p通道電晶體閘極接點284、及導電跡線286之材料及程序為熟悉本技藝之人士所熟知，為求簡潔明瞭，文中將不描述或描繪。
如熟悉本技藝之人士將理解，為最小化互連損失，及達成較小覆蓋面積，以及本技藝中已知之其他規模優勢，n通道氮化鎵電晶體230及p通道氮化鎵電晶體250將相互接近。在一實施例中，n通道氮化鎵電晶體230及p通道氮化鎵電晶體250可分離單一閘極間距；例如小於約100nm。
理解的是，n通道氮化鎵電晶體230及p通道氮化鎵電晶體250之組件不需分別製造，而是可從事遮罩、未遮罩、再遮罩之步驟，以同時形成n通道氮化鎵電
晶體230及p通道氮化鎵電晶體250之組件，包括但不侷限於閘極介電236/256、閘極電極238/258等，取決於處理需求，諸如溫度。
如圖10中所示，在本描述之另一實施例中，第一氮化鎵層202可形成於具有小於第一氮化鎵層202之晶格結構的應變材料層290上，其可誘發雙軸壓縮應變以改進2D電洞氣216之移動性。應變材料層290可包括但不侷限於氮化鋁、氮化鋁銦、氮化鋁鎵等。
在本描述之另一實施例中，如圖11中所示，p通道氮化鎵電晶體250可堆疊於n通道氮化鎵電晶體230之頂部，使得可共用共同閘極302，以形成堆疊CMOS氮化鎵電路結構300。堆疊CMOS氮化鎵電路結構300可具有較圖3-10中所示CMOS氮化鎵電路結構200實施例更緊之規模整合。如圖12中所示，其係沿圖11之線12-12的截面圖，共同閘極302可包含圍繞包含第一氮化鎵層202、第二氮化鎵層206、及其間極化層204之至少一堆疊310的閘極介電304，以及圍繞閘極介電304之閘極電極306。底填介電312可為電隔離而配置於共同閘極302之下。在一實施例中，耗盡2D電子氣212(詳圖11)及2D電洞氣216(詳圖11)之效率可藉由減少堆疊310之寬度W至小於約20nm而獲改善。因而，如同所示，可製造一個以上之堆疊310用於每一CMOS氮化鎵電路結構300，以達成其效率作業。用於形成圖11及12中所描繪之CMOS氮化鎵電路結構300之材料及程序為熟悉
本技藝之人士所熟知，為求簡潔明瞭，文中將不描述或描繪。
在另一實施例中，圖3之層狀結構210可倒裝，並顛倒n通道氮化鎵電晶體組件及p通道氮化鎵電晶體組件之製造，以形成圖13之CMOS氮化鎵電路結構320或圖14之CMOS氮化鎵電路結構330。
如熟悉本技藝之人士將理解，本描述之實施例可不僅關於所有系統晶片產品，諸如將需直流電池高壓切換電晶體者，諸如用於DC至DC轉換，但亦可應用於控制及驅動電路之製造，以及邏輯週邊裝置，例如微處理器、靜態隨機存取記憶體、及通訊處理器。
圖15為依據本描述之實施例之製造CMOS電路結構之程序400的流程圖。如方塊402中所述，可藉由於第一氮化鎵層上沉積極化層，及於極化層上沉積第二氮化鎵層，而形成層結構。可移除第一氮化鎵層及第二氮化鎵層之一者的一部分及一部分極化層，以形成極化層中間表面，如方塊404中所述。如方塊406中所述，可於極化中間表面上形成p通道電晶體及n通道電晶體之一者。p通道電晶體及n通道電晶體之另一者可於第一氮化鎵層及第二氮化鎵層之一者的剩餘部分上形成，如方塊408中所述。
圖16描繪依據本描述之一實施之運算裝置500。運算裝置500容納電路板502。電路板502可包括若干組件，包括但不侷限於處理器504及至少一通訊晶片
506A、506B。處理器504物理及電耦接至電路板502。在若干實施中，至少一通訊晶片506A、506B亦物理及電耦接至電路板502。在進一步實施中，通訊晶片506A、506B為處理器504之一部分。
依據其應用，運算裝置500可包括其他組件，可或不可物理及電耦接至電路板502。該些其他組件包括但不侷限於揮發性記憶體(例如DRAM)、非揮發性記憶體(例如ROM)、快閃記憶體、圖形處理器、數位信號處理器、加密處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、揚聲器、相機、及大量儲存裝置(諸如硬碟機、光碟(CD)、數位影音光碟(DVD)等)。
通訊晶片506A、506B致能無線通訊用於將資料轉移至及自運算裝置500。「無線」用詞及其衍生可用以描述電路、裝置、系統、方法、技術、通訊通道等，可經由使用調變電磁輻射將資料傳遞至非固態媒體。用詞並非暗示相關裝置不包含任何線路，儘管在若干實施例中不包含任何線路。通訊晶片506可實施任何數量無線標準或協定，包括但不侷限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其
衍生以及任何其他配賦予3G、4G、5G、及更先進者之無線協定。運算裝置500可包括複數通訊晶片506A、506B。例如第一通訊晶片506A可專用於短距離無線通訊，諸如Wi-Fi及藍牙，第二通訊晶片506B可專用於長距離無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他。
運算裝置500之處理器504可包括從p通道氮化鎵電晶體及n通道氮化鎵電晶體形成之CMOS電路，如以上所描述。「處理器」用詞可指處理來自暫存器及/或記憶體之電子資料，將電子資料轉換為可儲存於暫存器及/或記憶體中之其他電子資料的任何裝置或部分裝置。此外，通訊晶片506A、506B可包括從p通道氮化鎵電晶體及n通道氮化鎵電晶體形成之CMOS電路。
在各式實施中，運算裝置500可為膝上型電腦、輕省筆電、筆記型電腦、超筆電、智慧手機、平板電腦、個人數位助理(PDA)、超行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。在進一步實施中，運算裝置500可為處理資料之任何其他電子裝置。
理解的是本描述之技術主題不一定侷限於圖1-16中所描繪之特定應用。如熟悉本技藝之人士所將理解，技術主題可施加於其他微電子裝置及組件應用，以及任何其他適當電晶體應用。
下列範例關於進一步實施例，其中，範例1為CMOS電路結構，包含層狀結構，包括由極化層分離之第一氮化鎵層及第二氮化鎵層，其中，層狀結構包括極化層中間表面；貼近極化層中間表面形成之p通道電晶體及n通道電晶體之一者；以及p通道電晶體及n通道電晶體之另一者，形成於第一氮化鎵層及第二氮化鎵層之一者之上。
在範例2中，範例1之技術主題可選地包括p通道電晶體，其係增強模式電晶體。
在範例3中，範例1及2任一者之技術主題可選地包括n通道電晶體，其係增強模式電晶體。
在範例4中，範例1至3任一者之技術主題可選地包括極化層，係選自由氮化鋁鎵、氮化鋁銦、氮化銦鎵、氮化鋁、及氮化鋁銦鎵組成之群組。
在範例5中，範例1至4任一者之技術主題可選地包括應變材料層，其中，第一氮化鎵層毗鄰應變材料層。
在範例6中，範例5之技術主題可選地包括應變材料層，係選自由氮化鋁、氮化鋁銦、氮化鋁鎵、及氮化鋁銦鎵組成之群組。
在範例7中，範例1至6任一者之技術主題可選地包括層狀結構，包括貼近極化層之第一氮化鎵層內之2D電子氣，及第二氮化鎵層內之2D電洞氣；且其中，n通道電晶體係貼近極化層中間表面形成，及p通道
電晶體係貼近第二氮化鎵層形成。
在範例8中，範例7之技術主題可選地包括第二氮化鎵層中之凹部，破壞一部分2D電洞氣。
在範例9中，範例1至6任一者之技術主題可選地包括層狀結構，包括貼近極化層之第一氮化鎵層內之2D電子氣，及第二氮化鎵層內之2D電洞氣；且其中，p通道電晶體係貼近極化層中間表面形成，及n通道電晶體係貼近第一氮化鎵層形成。
在範例10中，範例9之技術主題可選地包括第一氮化鎵層中之凹部，破壞一部分2D電子氣。
下列範例關於進一步實施例，其中，範例11為一種CMOS電路結構之製造方法，包含形成層狀結構，包含於第一氮化鎵層上沉積極化層，及於極化層上沉積第二氮化鎵層；移除第一氮化鎵層及第二氮化鎵層之一者之一部分及一部分極化層，以形成極化層中間表面；於極化層中間表面上形成p通道電晶體及n通道電晶體之一者；以及於第一氮化鎵層及第二氮化鎵層之一者之剩餘部分上，形成p通道電晶體及n通道電晶體之另一者。
在範例12中，範例11之技術主題可選地包括形成p通道電晶體包含形成p通道增強模式電晶體。
在範例13中，範例11至12任一者之技術主題可選地包括形成n通道電晶體包含形成n通道增強模式電晶體。
在範例14中，範例11至13任一者之技術主
題可選地包括沉積極化層包含沉積選自由氮化鋁鎵、氮化鋁銦、氮化銦鎵、氮化鋁、及氮化鋁銦鎵組成之群組的材料。
在範例15中，範例11至14任一者之技術主題可選地包括於應變材料層上沉積第一氮化鎵層。
在範例16中，範例15之技術主題可選地包括應變材料層，係選自由氮化鋁、氮化鋁銦、氮化鋁鎵、及氮化鋁銦鎵組成之群組。
在範例17中，範例11至16任一者之技術主題可選地包括形成層狀結構包括於貼近極化層之第一氮化鎵層內形成2D電子氣，及於第二氮化鎵層內形成2D電洞氣；且其中，n通道電晶體係貼近極化層中間表面形成，及p通道電晶體係貼近第二氮化鎵層形成。
在範例18中，範例17之技術主題可選地包括於第二氮化鎵層中形成凹部，破壞一部分2D電洞氣。
在範例19中，範例11至16任一者之技術主題可選地包括形成層狀結構，包括於貼近極化層之第一氮化鎵層內形成2D電子氣，及於第二氮化鎵層內形成2D電洞氣；且其中，p通道電晶體係貼近極化層中間表面形成，及n通道電晶體係貼近第一氮化鎵層形成。
在範例20中，範例19之技術主題可選地包括於第一氮化鎵層中形成凹部，破壞一部分2D電子氣。
下列範例關於進一步實施例，其中，範例21為一種電子系統，包含電路板；以及微電子裝置，附著至電路板，其中，微電子裝置包括至少一CMOS電路結構，CMOS電路結構包含層狀結構，包括由極化層分離之第一氮化鎵層及第二氮化鎵層，其中，層狀結構包括極化層中間表面；貼近極化層中間表面形成之p通道電晶體及n通道電晶體之一者；以及p通道電晶體及n通道電晶體之另一者，形成於第一氮化鎵層及第二氮化鎵層之一者之上。
在範例22中，範例21之技術主題可選地包括層狀結構，包括貼近極化層之第一氮化鎵層內之2D電子氣，及第二氮化鎵層內之2D電洞氣；且其中，n通道電晶體係貼近極化層中間表面形成，及p通道電晶體係貼近第二氮化鎵層形成。
在範例23中，範例22之技術主題可選地包括第二氮化鎵層中之凹部，破壞一部分2D電洞氣。
在範例24中，範例21之技術主題可選地包括層狀結構，包括貼近極化層之第一氮化鎵層內之2D電子氣，及第二氮化鎵層內之2D電洞氣；且其中，p通道電晶體係貼近極化層中間表面形成，及n通道電晶體係貼近第一氮化鎵層形成。
在範例25中，範例24之技術主題可選地包括第一氮化鎵層中之凹部，破壞一部分2D電子氣。
因而，已詳細描述本描述之實施例，理解的是由申請項定義之本描述並不侷限於以上描述中提出的特定細節，因為存在其許多顯著變化而未偏離其精神或範圍。
Claims (25)
- 一種互補式金氧半導體(CMOS)電路結構，包含：層狀結構，包括由極化層分離之第一氮化鎵層及第二氮化鎵層，其中，該層狀結構包括極化層中間表面；貼近該極化層中間表面形成之p通道電晶體及n通道電晶體之一者；該p通道電晶體及該n通道電晶體之另一者，形成於該第一氮化鎵層及該第二氮化鎵層之一者之上；以及p摻雜氮化鎵層，形成於該p通道電晶體的閘極電極與源極/汲極結構之間。
- 如申請專利範圍第1項之CMOS電路結構，其中，該p通道電晶體為增強模式電晶體。
- 如申請專利範圍第1項之CMOS電路結構，其中，該n通道電晶體為增強模式電晶體。
- 如申請專利範圍第1項之CMOS電路結構，其中，該極化層係選自由氮化鋁鎵、氮化鋁銦、氮化銦鎵、氮化鋁、及氮化鋁銦鎵組成之群組。
- 如申請專利範圍第1項之CMOS電路結構，進一步包括應變材料層，其中，該第一氮化鎵層毗鄰該應變材料層。
- 如申請專利範圍第5項之CMOS電路結構，其中，該應變材料層係選自由氮化鋁、氮化鋁銦、氮化鋁鎵、及氮化鋁銦鎵組成之群組。
- 如申請專利範圍第1項之CMOS電路結構，其中，該層狀結構包括貼近該極化層之該第一氮化鎵層內之2D電子氣，及該第二氮化鎵層內之2D電洞氣；且其中，該n通道電晶體係貼近該極化層中間表面形成，及該p通道電晶體係貼近該第二氮化鎵層形成。
- 如申請專利範圍第7項之CMOS電路結構，進一步包括該第二氮化鎵層中之凹部，破壞一部分該2D電洞氣。
- 如申請專利範圍第1項之CMOS電路結構，其中，該層狀結構包括貼近該極化層之該第一氮化鎵層內之2D電子氣，及該第二氮化鎵層內之2D電洞氣；且其中，該p通道電晶體係貼近該極化層中間表面形成，及該n通道電晶體係貼近該第一氮化鎵層形成。
- 如申請專利範圍第9項之CMOS電路結構，進一步包括該第一氮化鎵層中之凹部，破壞一部分該2D電子氣。
- 一種CMOS電路結構之製造方法，包含：形成層狀結構，包含於第一氮化鎵層上沉積極化層，及於該極化層上沉積第二氮化鎵層；移除該第一氮化鎵層及該第二氮化鎵層之一者之一部分及一部分該極化層，以形成極化層中間表面；於該極化層中間表面上形成p通道電晶體及n通道電晶體之一者；於該第一氮化鎵層及該第二氮化鎵層之一者之剩餘部 分上，形成該p通道電晶體及該n通道電晶體之另一者；以及於該p通道電晶體的閘極電極與源極/汲極結構之間形成p摻雜氮化鎵層。
- 如申請專利範圍第11項之方法，其中，形成該p通道電晶體包含形成p通道增強模式電晶體。
- 如申請專利範圍第11項之方法，其中，形成該n通道電晶體包含形成n通道增強模式電晶體。
- 如申請專利範圍第11項之方法，其中，沉積該極化層包含沉積選自由氮化鋁鎵、氮化鋁銦、氮化銦鎵、氮化鋁、及氮化鋁銦鎵組成之群組的材料。
- 如申請專利範圍第11項之方法，進一步包含於應變材料層上沉積該第一氮化鎵層。
- 如申請專利範圍第15項之方法，其中，該應變材料層係選自由氮化鋁、氮化鋁銦、氮化鋁鎵、及氮化鋁銦鎵組成之群組。
- 如申請專利範圍第11項之方法，其中，形成該層狀結構包括於貼近該極化層之該第一氮化鎵層內形成2D電子氣，及於該第二氮化鎵層內形成2D電洞氣；且其中，該n通道電晶體係貼近該極化層中間表面形成，及該p通道電晶體係貼近該第二氮化鎵層形成。
- 如申請專利範圍第17項之方法，進一步包括於該第二氮化鎵層中形成凹部，破壞一部分該2D電洞氣。
- 如申請專利範圍第11項之方法，其中，形成該層 狀結構包括於貼近該極化層之該第一氮化鎵層內形成2D電子氣，及於該第二氮化鎵層內形成2D電洞氣；且其中，該p通道電晶體係貼近該極化層中間表面形成，及該n通道電晶體係貼近該第一氮化鎵層形成。
- 如申請專利範圍第19項之方法，進一步包括於該第一氮化鎵層中形成凹部，破壞一部分該2D電子氣。
- 一種電子系統，包含：電路板；以及微電子裝置，附著至該電路板，其中，該微電子裝置包括至少一CMOS電路結構，該CMOS電路結構包含：層狀結構，包括由極化層分離之第一氮化鎵層及第二氮化鎵層，其中，該層狀結構包括極化層中間表面；貼近該極化層中間表面形成之p通道電晶體及n通道電晶體之一者；該p通道電晶體及該n通道電晶體之另一者，形成於該第一氮化鎵層及該第二氮化鎵層之一者之上；以及p摻雜氮化鎵層，形成於該p通道電晶體的閘極電極與源極/汲極結構之間。
- 如申請專利範圍第21項之電子系統，其中，該層狀結構包括貼近該極化層之該第一氮化鎵層內之2D電子氣，及該第二氮化鎵層內之2D電洞氣；且其中，該n通道電晶體係貼近該極化層中間表面形成，及該p通道電晶體係貼近該第二氮化鎵層形成。
- 如申請專利範圍第22項之電子系統，進一步包括 該第二氮化鎵層中之凹部，破壞一部分該2D電洞氣。
- 如申請專利範圍第21項之電子系統，其中，該層狀結構包括貼近該極化層之該第一氮化鎵層內之2D電子氣，及該第二氮化鎵層內之2D電洞氣；且其中，該p通道電晶體係貼近該極化層中間表面形成，及該n通道電晶體係貼近該第一氮化鎵層形成。
- 如申請專利範圍第24項之電子系統，進一步包括該第一氮化鎵層中之凹部，破壞一部分該2D電子氣。
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