KR20170084044A - n-채널 및 p-채널 갈륨 질화물 트랜지스터들을 사용하는 CMOS 회로들 - Google Patents

n-채널 및 p-채널 갈륨 질화물 트랜지스터들을 사용하는 CMOS 회로들 Download PDF

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Abstract

CMOS 회로들은 p-채널 갈륨 질화물 트랜지스터들 및 n-채널 갈륨 질화물 트랜지스터들을 사용하여 형성될 수 있으며, p-채널 갈륨 질화물 트랜지스터들과 n-채널 갈륨 질화물 트랜지스터들은 둘 다 제1 갈륨 질화물층 상에 퇴적된 분극층, 및 분극층 상에 퇴적된 제2 갈륨 질화물층을 포함하는 단일의 층형 구조체 상에 형성된다. 동일한 층형 구조체 상에 n-채널 갈륨 질화물 트랜지스터들과 p-채널 갈륨 질화물 트랜지스터들을 둘 다 가지면, 낮은 공급 전압들부터 높은 공급 전압들까지 걸쳐 있는 로직, 디지털 및 아날로그 회로들을 포함하는 회로들의 "모든 갈륨 질화물 트랜지스터" 구현들을 가능하게 할 수 있다.

Description

n-채널 및 p-채널 갈륨 질화물 트랜지스터들을 사용하는 CMOS 회로들{CMOS CIRCUITS USING N-CHANNEL AND P-CHANNEL GALLIUM NITRIDE TRANSISTORS}
본 명세서의 실시예들은 일반적으로 마이크로 전자 디바이스들의 분야에 관한 것으로, 보다 상세하게는 n-채널 및 p-채널 갈륨 질화물 트랜지스터들 모두를 사용하는 CMOS(Complementary Metal Oxide Semiconductor) 회로들 및 구조체들을 형성하는 것에 관한 것이다.
마이크로 일렉트로닉스 산업은 랩탑/넷북 컴퓨터들, 전자 태블릿들, 스마트 폰들, 디지털 카메라들 등과 같은 컴퓨터 서버 제품들 및 휴대용 제품들을 포함하되, 이에 국한되지 않는 다양한 전자 제품들에 사용되는 보다 빠르고 보다 작은 마이크로 전자 패키지들을 생산하기 위해 끊임없이 노력하고 있다. 이러한 목표들을 달성하기 위한 한 가지 방법은 전자 시스템의 모든 컴포넌트들이 단일 칩 상에서 제조되는 시스템-온-칩(System-on-Chip : SoC) 디바이스들의 제작이다. 이러한 SoC 디바이스들에서, 전력 관리 집적 회로들(PMIC) 및 무선 주파수 집적 회로들(RFIC)은 중요한 기능 블록들이며, 이러한 SoC 디바이스들의 전력 효율성 및 폼 팩터를 결정할 때 로직 및 메모리 집적 회로들만큼 중요하다. 따라서, SoC 디바이스들을 위한 로직 및 메모리 집적 회로들뿐 아니라 PMIC들 및 RFIC들의 사이즈를 축소시키고/거나 이들의 효율성을 향상시키기 위한 노력이 계속 진행 중이다.
본 개시내용의 대상은 특히 명세서의 결론 부분에서 지시되고 명백하게 청구된다. 본 개시내용의 전술한 특징 및 다른 특징들은 첨부된 도면과 관련하여 취해진 다음의 설명 및 첨부된 청구 범위로부터 더욱 명백해질 것이다. 첨부된 도면들은 본 개시내용에 따른 몇몇 실시예들만을 도시하고 있으며, 따라서 그 범위를 제한하는 것으로 간주되어서는 안된다는 것이 이해될 것이다. 첨부된 도면들의 사용을 통해 추가적인 특이성 및 세부 사항을 갖는 본 개시내용이 설명될 것이므로, 본 개시내용의 장점들이 보다 용이하게 확인될 수 있다.
도 1은 본 기술분야에 공지된 바와 같이 갈륨 질화물 회로의 개략도이다.
도 2는 본 명세서의 실시예에 따른 갈륨 질화물 회로의 개략도이다.
도 3 내지 도 9는 본 명세서의 일 실시예에 따른 갈륨 질화물 회로 구조체의 제조의 측면 단면도들이다.
도 10은 본 명세서의 다른 실시예에 따른 갈륨 질화물 회로 구조체의 측면 단면도이다.
도 11 및 도 12는 본 명세서의 또 다른 실시예에 따른 갈륨 질화물 회로 구조체의 측면 단면도들이다.
도 13은 본 명세서의 추가적인 실시예에 따른 갈륨 질화물 회로 구조체의 측면 단면도이다.
도 14는 본 명세서의 다른 실시예에 따른 갈륨 질화물 회로 구조체의 측면 단면도이다.
도 15는 본 명세서의 실시예에 따른 갈륨 질화물 회로 구조체를 제조하는 프로세스의 흐름도이다.
도 16은 본 명세서의 일 구현에 따른 컴퓨팅 디바이스를 도시한다.
다음의 상세한 설명에서, 청구되는 대상이 실시될 수 있는 특정 실시예들을 예시로서 나타내는 첨부 도면들이 참조된다. 이러한 실시예들은 본 기술분야의 통상의 기술자가 대상을 실시할 수 있게 하도록 충분히 상세하게 설명된다. 다양한 실시예들은 상이하지만, 반드시 상호 배타적인 것은 아니라는 것을 이해해야 한다. 예를 들어, 일 실시예와 관련하여 여기에 설명된 특정 특징, 구조 또는 특성은 청구되는 대상의 사상 및 범위를 벗어나지 않고 다른 실시예들 내에서 구현될 수 있다. 본 명세서 내에서 "일 실시예" 또는 "실시예"에 대한 참조들은 실시예와 관련하여 설명된 특정 특징, 구조 또는 특성이 본 명세서 내에 포함되는 적어도 하나의 구현에 포함됨을 의미한다. 그러므로, "일 실시예" 또는 "실시예에서"라는 문구의 사용은 반드시 동일한 실시예를 지칭하지는 않는다. 또한, 각각의 개시된 실시예 내의 개별 요소들의 위치 또는 배열은 청구되는 대상의 정신 및 범위를 벗어나지 않고 수정될 수 있음을 이해해야 한다. 따라서, 다음의 상세한 설명은 제한적인 의미로 해석되어서는 안되며, 대상의 범위는 첨부되는 청구 범위에 의해서만 정의되고, 첨부되는 청구 범위에 부여되는 등가물들의 전체 범위와 함께, 적절히 해석된다. 도면들에서, 유사한 도면 부호들은 여러 도면들 전체에 걸쳐 동일하거나 유사한 요소들 또는 기능을 나타내며, 그 안에 도시된 요소들은 반드시 서로 배율이 같지는 않고, 본 명세서의 문맥에서 요소들을 보다 쉽게 이해하기 위하여 오히려 개별 요소들이 확대되거나 축소될 수 있다.
본 명세서에서 사용되는 용어 "~ 위에", "~에" "~ 사이에" 및 "~ 상에"는 다른 층들에 대한 하나의 층의 상대적인 위치를 나타낼 수 있다. 다른 층 "위에" 또는 "상에" 있거나 또는 다른 층"에" 결합된 하나의 층은 다른 층과 직접 접촉할 수도 있고 하나 이상의 중간층들을 가질 수 있다. 층들 "사이의" 하나의 층은 층들과 직접 접촉할 수도 있고 하나 이상의 중간층들을 가질 수 있다.
본 명세서의 실시예들은 p-채널 갈륨 질화물 트랜지스터들 및 n-채널 갈륨 질화물 트랜지스터들을 사용하여 형성되는 CMOS 회로들에 관한 것으로서, p-채널 갈륨 질화물 트랜지스터들과 n-채널 갈륨 질화물 트랜지스터들은 둘 다 제1 갈륨 질화물층 상에 퇴적된 분극층(polarization layer) 및 분극층 상에 퇴적된 제2 갈륨 질화물층을 포함하는 단일의 층형 구조체 상에 형성된다. 동일한 층형 구조체 상에 n-채널 갈륨 질화물 트랜지스터들과 p-채널 갈륨 질화물 트랜지스터들을 둘 다 가지면, 낮은 공급 전압들부터 높은 공급 전압들까지 걸쳐 있는 로직, 디지털 및 아날로그 회로들을 포함하는 회로들의 "모든 갈륨 질화물 트랜지스터(all gallium nitride transistor)" 구현들을 가능하게 할 수 있다.
갈륨 질화물은 실리콘의 밴드 갭(약 1.1eV)과 비교할 때, 비교적 넓은 밴드 갭(예를 들어, 약 3.4eV)을 갖는다. 그러므로, 갈륨 질화물 트랜지스터들은 유사한 치수들의 실리콘 기반 트랜지스터와 비교할 때, 고장이 일어나기 전에, 인가된 전압들, 드레인 전압 등과 같은 큰 전기장들을 견딜 수 있다. 이것은 또한 비슷한 실리콘 기반 트랜지스터에 대해 동일한 공급 전압에서 동작할 때 갈륨 질화물 트랜지스터들을 보다 더 작은 물리적 치수들로 스케일링할 수 있게 한다.
갈륨 질화물은 높은 전자 이동도(예를 들어, 약 1000㎠/Vs)를 갖는데, n-채널 갈륨 질화물 트랜지스터가 2D 전자 가스를 그것의 수송 채널로서 사용함에 따라, 이는 갈륨 질화물을 n-채널 갈륨 질화물 트랜지스터를 형성하는 데 매우 좋은 재료가 되게 한다. 갈륨 질화물은 그것의 전자 이동도보다 10배 약한(예를 들어, 약 100㎠/Vs) 정공 이동도(제로 변형(zero strain))를 갖는다. 그러나, 이는 p-채널 갈륨 질화물 트랜지스터가 2D 정공 가스를 그것의 수송 채널로서 사용함에 따라, 정공 이동도가 변형되지 않은 실리콘 정공 이동도와 여전히 유사하기 때문에, p-채널 갈륨 질화물 트랜지스터의 형성을 위한 여전히 우수한 재료이다.
도 1에 도시된 바와 같이, 로직 또는 제어 회로와 같은 갈륨 질화물 회로(100)는 인핸스먼트 모드(enhancement mode) n-채널 갈륨 질화물 트랜지스터와 함께 공핍 모드 n-채널 갈륨 질화물 트랜지스터를 사용하여 흔히 구현된다. 그러나, 본 기술분야의 통상의 기술자에게 이해되는 바와 같이, 저항기로서 작용하는 공핍 모드 n-채널 질화물 트랜지스터로 인해 그러한 회로들에서 정상 상태 누설이 높을 수 있다. 본 명세서의 실시예들의 CMOS 갈륨 질화물 회로(200)는 도 2에 도시된 바와 같이 도 1의 공핍 모드 n-채널 갈륨 질화물 트랜지스터가 p-채널 갈륨 질화물 트랜지스터로 대체되는 것을 포함할 수 있다.
도 3 내지 도 9는 본 명세서의 일 실시예에 따른 갈륨 질화물 회로 구조체를 제조하는 방법을 도시한다. 도 3에 도시된 바와 같이, 층형 구조체(210)는 제1 갈륨 질화물층(202) 상에 퇴적된 분극층(204) 및 분극층(204) 상에 퇴적된 제2 갈륨 질화물층(206)으로 형성될 수 있으며, 분극층(204)은 알루미늄 갈륨 질화물, 알루미늄 인듐 질화물, 알루미늄 인듐 갈륨 질화물, 알루미늄 질화물 등의 재료들을 포함한다. 본 기술분야의 통상의 기술자에게 이해되는 바와 같이, 분극층(204)은 자발 및 압전 분극(spontaneous and piezoelectric polarization)을 통한 제1 갈륨 질화물층(202)과 분극층(204) 사이에서의 급격한 헤테로-접합 계면(214)의 형성으로 인해, 제1 갈륨 질화물층(202)에서 2D 전자 가스(212)(일반적으로 네거티브의 "-" 기호들로 표시)를 형성하는 3원계 결정 구조를 가질 수 있다. 유사한 방식으로, 분극층(204) 상에 제2 갈륨 질화물층(206)을 퇴적하면 제2 갈륨 질화물층(206)과 분극층(204) 사이의 계면(218)에 근접한 제2 갈륨 질화물층(206) 내에 2D 정공 가스(216)(일반적으로, 포지티브의 "+" 기호들로 표시)를 형성한다. 제1 갈륨 질화물층(202) 근처에서 분극층(204)을 포지티브로 시프트시키는("σ+"로 표시) 2D 전자 가스(212)의 형성으로 인해 2D 정공 가스(216)가 형성되어, 제2 갈륨 질화물층(206) 근처에서 분극층(204)을 네거티브로 시프트시킨다("σ-"로 표시). 불순물 도펀트들을 사용하지 않고, 약 2E13/㎠ 정도까지의 매우 높은 전하 밀도들이 이러한 메커니즘들에 의해 형성될 수 있고, 이는 본 기술분야의 통상의 기술자에게 이해되는 바와 같이, 높은 이동도들이 보존되는 것을 허용한다. 또한, 본 기술분야의 통상의 기술자에게 이해되는 바와 같이, 분극층(204)은 2D 전자 가스(212)와 2D 정공 가스(216) 사이에서 전기 절연체로서 작용할 수 있으며, 이는 전도 및 원자가 결합들 오프셋들뿐만 아니라, 고유한(built-in) 분극 필드 모두에 의해 달성된다.
도 4에 도시된 바와 같이, 제1 갈륨 질화물층(202) 상에 퇴적된 분극층(204) 및 분극층(204) 상에 퇴적된 제2 갈륨 질화물층(206)으로 형성되는 층형 구조체(210)가 도시되었으며, 분극층(204)은 인듐 갈륨 질화물 및 유사한 재료들이다. 분극층(204)이 인듐 갈륨 질화물 및 유사한 재료들인 경우, 본 기술분야의 통상의 기술자에게 이해되는 바와 같이, 2D 전자 가스(212)가 분극층(204)에 형성된다. 마찬가지로, 분극층(204) 상에 제2 갈륨 질화물층(206)을 퇴적하면 분극층 (204) 내에 2D 정공 가스(216)를 형성한다. 다시 말하지만, 분극층(204)은 또한 2D 전자 가스(212)와 2D 정공 가스(216) 사이에서 전기 절연체로서 작용할 수 있으며, 분극층(204)이 인듐 갈륨 질화물 및 이와 유사한 재료들인 실시예에서, 고유한 분극 필드만으로 달성된다. 또한, 본 실시예에서는 2D 전자 가스(212)와 2D 정공 가스(216)가 도 3에 도시된 것과 상이한 위치들에서 형성되지만, 동일한 결과들 및 메커니즘들이 달성된다. 따라서, 간략화 및 간결화를 위해, 도 5 내지 도 9는 도 3의 2D 전자 가스(212) 및 2D 정공 가스(216) 위치들을 도시할 것이다.
도 5에 도시된 바와 같이, p-채널 갈륨 질화물 트랜지스터의 후속 형성을 위해 지정된 층형 구조체(210)의 부분(220)은 실리콘 질화물과 같은 하드 마스크(222)로 패터닝될 수 있다. 도 6에 도시된 바와 같이, n-채널 갈륨 질화물 회로 구조체의 후속 형성을 위해 지정된 마스크되지 않은 부분(224) 내의 제2 갈륨 질화물층(206)은 에칭에 의하는 것과 같이 제거될 수 있고, 분극층(204)의 일부가 에칭에 의하는 것과 같이 제거되어, 분극층 중간면(226)을 형성할 수 있어서, 평면적 관점에서 볼 때, 분극층 중간면(226)이 제1 갈륨 질화물층(202)과 분극층(204) 사이의 계면(214)과 제2 갈륨 질화물층(206)과 분극층(204) 사이의 나머지 계면(218) 사이에 있게 된다. 일 실시예에서, 중간면(226)과, 제1 갈륨 질화물층(202)과 분극층(204) 사이의 계면(214) 사이의 두께(T)는 약 20㎚보다 작을 수 있다.
도 7에 도시된 바와 같이, p-채널 갈륨 질화물 회로 구조체의 후속 형성을 위해 지정된 부분(220) 상에 제2 하드 마스크(228)가 패터닝된 후에, n-채널 갈륨 질화물 트랜지스터(230)가 부분(224)에 형성될 수 있다. n-채널 갈륨 질화물 트랜지스터(230)는 대향하는 소스/드레인 구조체들(232)(하나는 소스 구조체이고 다른 것은 드레인 구조체임)과 그 사이에 정의된 게이트 영역(234)을 포함할 수 있다. 게이트 유전체(236)가 게이트 영역(234)에 형성될 수 있고, 게이트 유전체(236)가 게이트 전극(238)을 전기적으로 분리시키도록 게이트 전극(238)이 게이트 유전체(236) 상에 형성될 수 있다. 일 실시예에서, n-채널 갈륨 질화물 트랜지스터(230)는 인핸스먼트 모드 트랜지스터이다. 따라서, 도시된 바와 같이, 인핸스먼트 모드 동작을 달성하기 위해, 2D 전자 가스(212)가 n-채널 갈륨 질화물 트랜지스터(230)의 게이트 길이(Lg)를 연장하지 않도록, 분극층(204)의 일부를 제거하여 2D 전자 가스(212)를 방해(disrupt)할 수 있다.
일 실시예에서, 소스/드레인 구조체들(232)은 실리콘 질화물, 실리콘 산화물 등과 같은 하드 마스크(도시 생략)를 분극층 중간면 상에 패터닝하여 형성함으로써 형성될 수 있으며, 리세스들(도시 생략)이 에칭과 같은 임의의 공지된 기술에 의해 분극층(204)을 통해 제1 갈륨 질화물층(202)으로 연장되도록 형성될 수 있다. 일 실시예에서, 리세스들(도시 생략)은 염소계 화학에서 플라즈마 에칭으로 형성될 수 있다. 제1 갈륨 질화물층(202)으로부터의 에피택셜 재성장에 의해, N+ 인듐 갈륨 질화물, N+ 갈륨 질화물, N+ 인듐 질화물 및 이들의 임의의 등급화된 조합을 포함하는 것과 같은 소스/드레인 구조체들(232)이 리세스들(도시 생략)에 형성될 수 있다. 일 실시예에서, 재성장 프로세스는 금속 유기 화학 기상 퇴적(MOCVD) 또는 분자 빔 에피택시(MBE)와 같은 에피택셜 결정 성장 기술들을 포함 할 수 있다. 소스/드레인 구조체들(232)의 형성 후에, 금속 배선들(metallizations)(242)이 소스/드레인 구조체들(232) 상에 형성될 수 있다.
게이트 유전체(236)는 실리콘 이산화물(SiO2), 실리콘 산질화물(SiOxNy), 실리콘 질화물(Si3N4), 및 하프늄 산화물, 하프늄 실리콘 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 탄탈륨 실리콘 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물 및 납 아연 니오브산염과 같은 고-k 유전체 재료들을 포함하되, 이에 제한되지 않는 임의의 널리 공지된 게이트 유전체 재료로 형성될 수 있다. 게이트 유전체(236)는 화학 기상 퇴적("CVD"), 물리적 기상 퇴적("PVD") 및 원자층 퇴적("ALD")과 같은 널리 공지된 기술들에 의해 형성될 수 있다. 게이트 전극(238)은 임의의 적합한 게이트 전극 재료로 형성될 수 있다. 본 개시내용의 실시예에서, 게이트 전극(238)은 폴리 실리콘, 텅스텐, 루테늄, 팔라듐, 백금, 코발트, 니켈, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 티타늄 탄화물, 지르코늄 탄화물, 탄탈륨 탄화물, 하프늄 탄화물, 알루미늄 탄화물, 다른 금속 탄화물들, 금속 질화물들 및 금속 산화물들을 포함하되, 이에 제한되지 않는 재료들로 형성될 수 있다. 본 기술분야의 통상의 기술자에게 이해되는 바와 같이, 게이트 전극(238)은 게이트 전극 재료를 블랭킷 퇴적한 후, 널리 공지된 포토리소그래피 및 에칭 기술들로 게이트 전극 재료를 패터닝하는 것에 의하는 것과 같이 널리 공지된 기술들에 의해 형성될 수 있다.
도 8에 도시된 바와 같이, 제2 하드 마스크(228)(도 5 참조)가 제거되고 제3 하드 마스크(244)가 n-채널 갈륨 질화물 트랜지스터(230) 위에 패터닝된 후, p-채널 갈륨 질화물 트랜지스터(250)가 부분(226)에 형성될 수 있다. 본 기술분야의 통상의 기술자에게 이해되는 바와 같이, p-채널 갈륨 질화물 트랜지스터(250)는 그 사이에 게이트 영역(254)이 정의된 대향하는 소스/드레인 구조체들(252)(하나는 소스 구조체이고 다른 것은 드레인 구조체임)을 포함할 수 있고, p-도핑된 갈륨 질화물층(262)은 임의적으로 게이트 영역(254) 위에 형성되어, 액세스 저항을 향상시킬 수 있다. 게이트 유전체(256)는 게이트 영역(254)에 형성될 수 있고, 게이트 전극(258)은 게이트 유전체(256)가 게이트 전극(258)을 전기적으로 분리시키도록 게이트 유전체(256) 상에 형성될 수 있다. 일 실시예에서, p-채널 갈륨 질화물 트랜지스터(250)는 인핸스먼트 모드 트랜지스터이다. 따라서, 도시된 바와 같이, p-도핑된 갈륨 질화물층(262)의 일부가 (존재한다면) 제거될 수 있고, 리세스(266)가 제2 갈륨 질화물층(206)에 형성될 수 있어, 게이트 유전체(256)가 제2 갈륨 질화물층(206)에 적어도 부분적으로 임베드(embed)될 수 있다. 본 기술분야의 통상의 기술자에게 이해되는 바와 같이, 인핸스먼트 모드 동작을 달성하기 위해 2D 정공 가스(216)가 p-채널 갈륨 질화물 트랜지스터(250)의 게이트 길이(Lg)를 연장하지 않도록, 리세스(266)의 형성 및 게이트 유전체(256)의 임베드는 2D 정공 가스(216)의 일부를 방해할 수 있다. 또한, 본 기술분야의 통상의 기술자에 의해 이해되는 바와 같이, 게이트 유전체(256)를 적어도 부분적으로 임베드하는 것은 게이트 유전체(256) 및 게이트 전극(258)을 2D 정공 가스(216)에 더 가깝게 위치시켜, 보다 큰 구동 및 정전식 제어를 위한 얇은 등가의 게이트 유전체 두께를 가능하게 할 수 있다.
일 실시예에서, 소스/드레인 구조체들(252)은 실리콘 질화물, 실리콘 산화물 등과 같은 하드 마스크(도시 생략)를 분극층 중간면 상에 패터닝하여 형성함으로써 형성될 수 있으며, 리세스들(도시 생략)이 에칭과 같은 임의의 공지된 기술에 의해 제2 갈륨 질화물층(206) 내로 연장되도록 형성될 수 있다. 일 실시예에서, 리 세스들(도시 생략)은 염소계 화학에서 플라즈마 에칭으로 형성될 수 있다. P+ 인듐 갈륨 질화물, P+ 갈륨 질화물, P+ 인듐 질화물 및 이들의 임의의 등급화된 조합을 포함하는 것과 같은 소스/드레인 구조체들(252)은 제2 갈륨 질화물층(206)으로부터의 에피택셜 재성장에 의해 리세스들(도시 생략)에 형성될 수 있다. 일 실시예에서, 재성장 프로세스는 금속 유기 화학 기상 퇴적(MOCVD) 또는 분자 빔 에피택시(MBE)와 같은 에피택셜 결정 성장 기술들을 포함할 수 있다. p-채널 갈륨 질화물 트랜지스터(250)에 대한 소스/드레인 구조체들(252)의 재성장은 정공 이동도를 향상시키고 접촉 저항을 향상시킬 수 있는 일축 압축 변형(uniaxial compressive strain)을 유도할 수 있다. 소스/드레인 구조체들(252)의 형성 후에, 금속 배선들(264)이 소스/드레인 구조체들(252) 상에 형성될 수 있다.
게이트 유전체(256)는 실리콘 이산화물(SiO2), 실리콘 산질화물(SiOxNy), 실리콘 질화물(Si3N4), 및 하프늄 산화물, 하프늄 실리콘 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 탄탈륨 실리콘 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물 및 납 아연 니오브산염과 같은 고-k 유전체 재료들을 포함하되, 이에 제한되지 않는 임의의 널리 공지된 게이트 유전체 재료로 형성될 수 있다. 게이트 유전체(256)는 화학 기상 퇴적("CVD"), 물리적 기상 퇴적("PVD") 및 원자층 퇴적("ALD")과 같은 널리 공지된 기술들에 의해 형성될 수 있다. 게이트 전극(258)은 임의의 적합한 게이트 전극 재료로 형성될 수 있다. 본 개시내용의 실시예에서, 게이트 전극(258)은 폴리 실리콘, 텅스텐, 루테늄, 팔라듐, 백금, 코발트, 니켈, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 티타늄 탄화물, 지르코늄 탄화물, 탄탈륨 탄화물, 하프늄 탄화물, 알루미늄 탄화물, 다른 금속 탄화물들, 금속 질화물들 및 금속 산화물들을 포함하되, 이에 제한되지 않는 재료들로 형성될 수 있다. 본 기술분야의 통상의 기술자에게 이해되는 바와 같이, 게이트 전극(258)은 게이트 전극 재료를 블랭킷 퇴적한 후, 널리 공지된 포토리소그래피 및 에칭 기술들로 게이트 전극 재료를 패터닝하는 것에 의하는 것과 같이 널리 공지된 기술들에 의해 형성될 수 있다.
도 9에 도시된 바와 같이, 제3 하드 마스크(244)(도 8 참조)는 제거될 수 있고, 적어도 하나의 층간 유전체층(interlayer dielectric layer)(272)이 n-채널 갈륨 질화물 트랜지스터(230) 및 p-채널 갈륨 질화물 트랜지스터(250) 위에 퇴적될 수 있다. n-채널 소스/드레인 콘택들(274)이 n-채널 갈륨 질화물 트랜지스터 소스/드레인 구조체들(232)의 금속 배선들(242)과 접촉하도록 층간 유전체층(272)을 통해 형성될 수 있고, p-채널 소스/드레인 콘택들(276)이 p-채널 갈륨 질화물 트랜지스터 소스/드레인 구조체들(252)의 금속 배선들(264)과 접촉하도록 층간 유전체층(272)을 통해 형성될 수 있다. n-채널 트랜지스터 게이트 콘택(282)이 게이트 전극(236)과 접촉하도록 층간 유전체층(272)을 통해 형성될 수 있고, p-채널 트랜지스터 게이트 콘택(284)이 게이트 전극(256)과 접촉하도록 층간 유전체층(272)을 통해 형성될 수 있다. 도 9에 추가로 도시된 바와 같이, 본 기술분야의 통상의 기술자에게 이해되는 바와 같이, 도전성 트레이스들(286)이 n-채널 갈륨 질화물 트랜지스터(230) 및 p-채널 갈륨 질화물 트랜지스터(250)의 컴포넌트들을 적절히 접속시키도록 형성될 수 있으며, 이에 의해 CMOS 갈륨 질화물 회로 구조체(200)를 형성할 수 있다. 층간 유전체층(272), n-채널 소스/드레인 콘택들(274), p-채널 소스/드레인 콘택들(276), n-채널 트랜지스터 게이트 콘택(282), p-채널 트랜지스터 게이트 콘택(284) 및 도전성 트레이스들(286)을 형성하는 데에 사용되는 재료들 및 프로세스들은 본 기술분야의 통상의 기술자에게 널리 공지되어 있으며, 간략화 및 간결화를 위해 본 명세서에서 설명 또는 예시하지 않는다.
본 기술분야의 통상의 기술자에게 이해되는 바와 같이, 상호 접속 손실들을 최소화하고, 더 작은 풋 프린트 및 본 기술분야에서 공지된 다른 스케일링 이점들을 달성하기 위해, n-채널 갈륨 질화물 트랜지스터(230) 및 p-채널 갈륨 질화물 트랜지스터(250)는 서로 근접하게 있어야 한다. 일 실시예에서, n-채널 갈륨 질화물 트랜지스터(230) 및 p-채널 갈륨 질화물 트랜지스터(250)는 단일 게이트 피치, 예를 들어, 약 100㎚ 미만만큼 분리될 수 있다.
n-채널 갈륨 질화물 트랜지스터(230) 및 p-채널 갈륨 질화물 트랜지스터(250)의 컴포넌트들은 개별적으로 제조될 필요는 없으며, 오히려 마스킹, 마스킹 제거(unmasking) 및 재마스킹(re-masking)의 단계들이 온도와 같은 프로세스 요구사항들에 따라, 게이트 유전체들(236/256), 게이트 전극들(238/258) 등을 포함하는(이것으로 제한되지 않음) n-채널 갈륨 질화물 트랜지스터(230)와 p-채널 갈륨 질화물 트랜지스터(250) 둘 다에 대한 컴포넌트들을 동시에 형성하도록 착수될 수 있다는 것이 이해될 것이다.
도 10에 도시된 바와 같이, 본 명세서의 다른 실시예에서, 제1 갈륨 질화물층(202)은 제1 갈륨 질화물층(202)의 격자 구조보다 작은 격자 구조를 갖는 변형 재료층(290) 상에 형성될 수 있으며, 이는 2D 정공 가스(216) 이동도의 이동도를 향상시키기 위해 양방향 압축 변형(biaxial compressive strain)을 유도할 수 있다. 변형 재료층(290)은 알루미늄 질화물, 알루미늄 인듐 질화물, 알루미늄 갈륨 질화물 등을 포함할 수 있지만, 이에 제한되지 않는다.
본 명세서의 다른 실시예에서, 도 11에 도시된 바와 같이, p-채널 갈륨 질화물 트랜지스터(250)는 n-채널 갈륨 질화물 트랜지스터(230)의 상부에 적층될 수 있어, 공통 게이트(302)가 공유되어 적층형 CMOS 갈륨 질화물 회로 구조체(300)를 형성할 수 있다. 적층형 CMOS 갈륨 질화물 회로 구조체(300)는 도 3 내지 도 10에 도시된 CMOS 갈륨 질화물 회로 구조체(200) 실시예들보다 더 치밀한 스케일 집적을 가질 수 있다. 도 11의 선 12-12를 따른 단면도인 도 12에 도시된 바와 같이, 공통 게이트(302)는 제1 갈륨 질화물층(202), 제2 갈륨 질화물층(206) 및 이들 사이의 분극층(204)을 포함하는 적어도 하나의 스택(310)을 둘러싸는 게이트 유전체(304), 및 게이트 유전체(304)를 둘러싸는 게이트 전극(306)을 포함할 수 있다. 언더 필(under-fill) 유전체(312)는 그의 전기적 분리를 위해 공통 게이트(302) 아래에 배치될 수 있다. 일 실시예에서, 스택(310)의 폭(W)을 약 20㎚ 미만으로 감소시킴으로써, 2D 전자 가스(212)(도 11 참조) 및 2D 정공 가스(216)(도 11 참조)의 공핍 효율을 향상시킬 수 있다. 따라서, 도시된 바와 같이, 2 이상의 스택(310)이 각각의 CMOS 갈륨 질화물 회로 구조체(300)에 대해 제조되어, 그 효율적인 동작을 달성할 수 있다. 도 11 및 도 12에 도시된 CMOS 갈륨 질화물 회로 구조체(300)를 형성하는 데 사용되는 재료들 및 프로세스들은 본 기술분야의 통상의 기술자에게 널리 공지되어 있으며, 간략화 및 간결함을 위해 여기에서는 설명 또는 예시하지 않을 것이다.
다른 실시예에서, 도 3의 층형 구조체(210)가 플립되어, 도 13의 CMOS 갈륨 질화물 회로 구조체(320) 또는 도 14의 CMOS 갈륨 질화물 회로 구조체(330)를 형성하도록 n-채널 갈륨 질화물 트랜지스터 컴포넌트들 및 p-채널 갈륨 질화물 트랜지스터 컴포넌트들의 제조가 반전될 수 있다.
본 기술분야의 통상의 기술자에게 이해되는 바와 같이, 본 명세서의 실시예들은 DC-DC 변환과 같은 직접 배터리 고전압 스위칭 트랜지스터들을 필요로 하는 것과 같은 모든 시스템-온-칩 제품들에 관련될 수 있고, 또한 제어 및 구동 회로들뿐만 아니라, 로직 주변 기기들, 예를 들어, 마이크로프로세서들, 정적 랜덤 액세스 메모리 및 통신 프로세서들의 제조에도 적용될 수 있다.
도 15는 본 명세서의 실시예에 따른 CMOS 회로 구조체를 제조하는 프로세스(400)의 흐름도이다. 블록(402)에서 설명된 바와 같이, 제1 갈륨 질화물층 상에 분극층을 퇴적하고, 분극층 상에 제2 갈륨 질화물층을 퇴적함으로써 층형 구조체가 형성될 수 있다. 블록(404)에서 설명된 바와 같이, 제1 갈륨 질화물층 및 제2 갈륨 질화물층 중 하나의 갈륨 질화물층의 일부 및 분극층의 일부가 제거되어 분극층 중간면을 형성할 수 있다. 블록(406)에서 설명된 바와 같이, 분극층 중간면 상에 p-채널 트랜지스터 및 n-채널 트랜지스터 중 하나의 트랜지스터가 형성될 수 있다. 블록(408)에서 설명된 바와 같이, p-채널 트랜지스터 및 n-채널 트랜지스터 중 다른 하나의 트랜지스터는 제1 갈륨 질화물층 및 제2 갈륨 질화물층 중 하나의 갈륨 질화물층의 나머지 부분 상에 형성될 수 있다.
도 16은 본 명세서의 일 구현에 따른 컴퓨팅 디바이스(500)를 도시한다. 컴퓨팅 디바이스(500)는 보드(502)를 하우징한다. 보드(502)는 프로세서(504) 및 적어도 하나의 통신 칩(506A, 506B)을 포함하되, 이에 제한되지 않는 다수의 컴포넌트들을 포함할 수 있다. 프로세서(504)는 보드(502)에 물리적으로 및 전기적으로 연결된다. 일부 구현들에서, 적어도 하나의 통신 칩(506A, 506B)은 또한 보드(502)에 물리적으로 및 전기적으로 연결된다. 추가의 구현들에서, 통신 칩(506A, 506B)은 프로세서(504)의 일부이다.
그 응용들에 따라, 컴퓨팅 디바이스(500)는 보드(502)에 물리적으로 및 전기적으로 연결될 수도 그렇지 않을 수도 있는 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트들은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치 스크린 디스플레이, 터치 스크린 컨트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 포지셔닝 시스템(GPS) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라 및 (하드 디스크 드라이브, 콤팩트 디스크(CD), 디지털 버서타일 디스크(DVD) 등과 같은) 대용량 스토리지 디바이스를 포함하지만, 이에 제한되지 않는다.
통신 칩(506A, 506B)은 컴퓨팅 디바이스(500)로/로부터 데이터를 전송하기 위한 무선 통신들을 가능하게 한다. 용어 "무선" 및 그 파생어들은 비고체 매체를 통한 변조 전자기 복사의 사용을 통해 데이터를 전달할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 기술하는 데 사용될 수 있다. 이 용어는 일부 실시예들에서는 그렇지 않을 수도 있지만, 연관된 디바이스들이 임의의 와이어들을 포함하지 않는다는 것을 의미하지는 않는다. 통신 칩(206)은 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, 롱텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물뿐만 아니라, 3G, 4G, 5G 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜들을 포함하되, 이에 제한되지 않는 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(500)는 복수의 통신 칩들(306A, 306B)을 포함할 수 있다. 예를 들어, 제1 통신 칩(506A)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신들에 전용될 수 있고, 제2 통신 칩(506B)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 및 기타 등등의 장거리 무선 통신들에 전용될 수 있다.
컴퓨팅 디바이스(500)의 프로세서(504)는 전술한 바와 같이, p-채널 갈륨 질화물 트랜지스터들 및 n-채널 갈륨 질화물 트랜지스터들로 형성되는 CMOS 회로들을 포함할 수 있다. 용어 "프로세서"는 레지스터들 및/또는 메모리로부터 전자 데이터를 처리하여, 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다. 또한, 통신 칩(506A, 506B)은 p-채널 갈륨 질화물 트랜지스터들 및 n-채널 갈륨 질화물 트랜지스터들로 형성되는 CMOS 회로들을 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(500)는 랩탑, 넷북, 노트북, 울트라 북, 스마트 폰, 태블릿, 개인용 휴대정보 단말기(PDA), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 컴퓨팅 디바이스(300)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
본 명세서의 대상은 반드시 도 1 내지 도 16에 도시된 특정 응용들에 한정되지는 않는다는 것이 이해될 것이다. 본 기술분야의 통상의 기술자에게 이해되는 바와 같이, 대상은 다른 마이크로 전자 디바이스 및 어셈블리 응용들뿐만 아니라 임의의 다른 적절한 트랜지스터 응용들에도 적용될 수 있다.
이하의 예들은 추가적인 실시예들에 관한 것으로서, 예 1은 분극층에 의해 분리된 제1 갈륨 질화물층 및 제2 갈륨 질화물층을 포함하는 층형 구조체 - 층형 구조체는 분극층 중간면을 포함함 -; 분극층 중간면에 근접하여 형성되는 p-채널 트랜지스터 및 n-채널 트랜지스터 중 하나의 트랜지스터; 및 제1 갈륨 질화물층 및 제2 갈륨 질화물층 중 하나의 갈륨 질화물층 상에 형성되는 p-채널 트랜지스터 및 n-채널 트랜지스터 중 다른 하나의 트랜지스터를 포함하는 CMOS 회로 구조체이다.
예 2에서, 예 1의 대상은 p-채널 트랜지스터가 인핸스먼트 모드 트랜지스터인 것을 임의로 포함할 수 있다.
예 3에서, 예들 1 및 2 중 임의의 것의 대상은 n-채널 트랜지스터가 인핸스먼트 모드 트랜지스터인 것을 임의로 포함할 수 있다.
예 4에서, 예들 1 내지 3 중 임의의 것의 대상은 분극층이 알루미늄 갈륨 질화물, 알루미늄 인듐 질화물, 인듐 갈륨 질화물, 알루미늄 질화물 및 알루미늄 갈륨 질화물로 이루어지는 그룹으로부터 선택되는 것을 임의로 포함할 수 있다.
예 5에서, 예들 1-4 중 임의의 것의 대상은 변형 재료층을 임의로 포함할 수 있고, 제1 갈륨 질화물층은 변형 재료층과 인접한다.
예 6에서, 예 5의 대상은 변형 재료층이 알루미늄 질화물, 알루미늄 인듐 질화물, 알루미늄 갈륨 질화물 및 알루미늄 인듐 갈륨 질화물로 이루어지는 그룹으로부터 선택되는 것을 임의로 포함할 수 있다.
예 7에서, 예 1-6 중 임의의 것의 대상은 층형 구조체가 분극층에 근접한 제1 갈륨 질화물층 내에 2D 전자 가스 및 제2 갈륨 질화물층 내에 2D 정공 가스를 포함하고, n-채널 트랜지스터는 분극층 중간면에 근접하여 형성되고, p-채널 트랜지스터는 제2 갈륨 질화물층에 근접하여 형성되는 것을 임의로 포함할 수 있다.
예 8에서, 예 7의 대상은 2D 정공 가스의 일부를 방해하는 리세스를 제2 갈륨 질화물층 내에 임의로 포함할 수 있다.
예 9에서, 예들 1-6 중 임의의 것의 대상은 층형 구조체가 분극층에 근접한 제1 갈륨 질화물층 내에 2D 전자 가스 및 제2 갈륨 질화물층 내에 2D 정공 가스를 포함하고, p-채널 트랜지스터는 분극층 중간면에 근접하여 형성되고, n-채널 트랜지스터는 제1 갈륨 질화물층에 근접하여 형성되는 것을 임의로 포함할 수 있다.
예 10에서, 예 9의 대상은 2D 전자 가스의 일부를 방해하는 리세스를 제1 갈륨 질화물층 내에 임의로 포함할 수 있다.
이하의 예들은 추가적인 실시예들에 관한 것으로서, 예 11은 제1 갈륨 질화물층 상에 분극층을 퇴적하는 단계, 및 분극층 상에 제2 갈륨 질화물층을 퇴적하는 단계를 포함하는 층형 구조체를 형성하는 단계; 제1 갈륨 질화물층 및 제2 갈륨 질화물층 중 하나의 갈륨 질화물층의 일부 및 분극층의 일부를 제거하여 분극층 중간면을 형성하는 단계; 분극층 중간면 상에 p-채널 트랜지스터 및 n-채널 트랜지스터 중 하나의 트랜지스터를 형성하는 단계; 및 제1 갈륨 질화물층 및 제2 갈륨 질화물층 중 하나의 갈륨 질화물층의 나머지 부분 상에 p-채널 트랜지스터 및 n-채널 트랜지스터 중 다른 하나의 트랜지스터를 형성하는 단계를 포함하는 CMOS 회로 구조체를 제조하는 방법이다.
예 12에서, 예 11의 대상은 p-채널 트랜지스터를 형성하는 단계가 p-채널 인핸스먼트 모드 트랜지스터를 형성하는 단계를 포함하는 것을 임의로 포함할 수 있다.
예 13에서, 예들 11-12 중 임의의 것의 대상은 n-채널 트랜지스터를 형성하는 단계가 n-채널 인핸스먼트 모드 트랜지스터를 형성하는 단계를 포함하는 것을 임의로 포함할 수 있다.
예 14에서, 예들 11 내지 13 중 임의의 것의 대상은 분극층을 퇴적하는 단계가 알루미늄 갈륨 질화물, 알루미늄 인듐 질화물, 인듐 갈륨 질화물, 알루미늄 질화물 및 알루미늄 인듐 갈륨 질화물로 이루어지는 그룹으로부터 선택된 재료를 퇴적하는 단계를 포함하는 것을 임의로 포함할 수 있다.
예 15에서, 예들 11-14 중 임의의 것의 대상은 제1 갈륨 질화물층을 변형 재료층 상에 퇴적하는 단계를 임의로 포함할 수 있다.
예 16에서, 예 15의 대상은 변형 재료층이 알루미늄 질화물, 알루미늄 인듐 질화물, 알루미늄 갈륨 질화물 및 알루미늄 인듐 갈륨 질화물로 이루어지는 그룹으로부터 선택되는 것을 임의로 포함할 수 있다.
예 17에서, 예 11-16 중 임의의 것의 대상은 층형 구조체를 형성하는 단계가 분극층에 근접한 제1 갈륨 질화물층 내에 2D 전자 가스를 형성하는 단계, 및 제2 갈륨 질화물층 내에 2D 정공 가스를 형성하는 단계를 포함하고, n-채널 트랜지스터는 분극층 중간면에 근접하여 형성되고, p-채널 트랜지스터는 제2 갈륨 질화물층에 근접하여 형성되는 것을 임의로 포함할 수 있다.
예 18에서, 예 17의 대상은 2D 정공 가스의 일부를 방해하는 리세스를 제2 갈륨 질화물층 내에 형성하는 단계를 임의로 포함할 수 있다.
예 19에서, 예 11-16의 대상은 층형 구조체를 형성하는 단계가 분극층에 근접한 제1 갈륨 질화물층 내에 2D 전자 가스를 형성하는 단계, 및 제2 갈륨 질화물층 내에 2D 정공 가스를 형성하는 단계를 포함하고, p-채널 트랜지스터는 분극층 중간면에 근접하여 형성되고, n-채널 트랜지스터는 제1 갈륨 질화물층에 근접하여 형성되는 것을 임의로 포함할 수 있다.
예 20에서, 예 19의 대상은 2D 전자 가스의 일부를 방해하는 리세스를 제1 갈륨 질화물층 내에 형성하는 단계를 임의로 포함할 수 있다.
이하의 예들은 추가적인 실시예들에 관한 것으로서, 예 21은 보드; 및 보드에 부착된 마이크로 전자 디바이스를 포함하고, 마이크로 전자 디바이스는 적어도 하나의 CMOS 회로 구조체를 포함하고, CMOS 회로 구조체는, 분극층에 의해 분리된 제1 갈륨 질화물층 및 제2 갈륨 질화물층을 포함하는 층형 구조체 - 층형 구조체는 분극층 중간면을 포함함 -; 분극층 중간면에 근접하여 형성되는 p-채널 트랜지스터 및 n-채널 트랜지스터 중 하나의 트랜지스터; 및 제1 갈륨 질화물층 및 제2 갈륨 질화물층 중 하나의 갈륨 질화물층 상에 형성되는 p-채널 트랜지스터 및 n-채널 트랜지스터 중 다른 하나의 트랜지스터를 포함하는 전자 시스템이다.
예 22에서, 예 21의 대상은 층형 구조체가 분극층에 근접한 제1 갈륨 질화물층 내에 2D 전자 가스 및 제2 갈륨 질화물층 내에 2D 정공 가스를 포함하고, n-채널 트랜지스터는 분극층 중간면에 근접하여 형성되고, p-채널 트랜지스터는 제2 갈륨 질화물층에 근접하여 형성되는 것을 임의로 포함할 수 있다.
예 23에서, 예 22의 대상은 2D 정공 가스의 일부를 방해하는 리세스를 제2 갈륨 질화물층 내에 임의로 포함할 수 있다.
예 24에서, 예 21의 대상은 층형 구조체가 분극층에 근접한 제1 갈륨 질화물층 내에 2D 전자 가스 및 제2 갈륨 질화물층 내에 2D 정공 가스를 포함하고, p-채널 트랜지스터는 분극층 중간면에 근접하여 형성되고, n-채널 트랜지스터는 제1 갈륨 질화물층에 근접하여 형성되는 것을 임의로 포함할 수 있다.
예 25에서, 예 24의 대상은 2D 전자 가스의 일부를 방해하는 리세스를 제1 갈륨 질화물층 내에 임의로 포함할 수 있다.
따라서, 본 명세서의 상세한 실시예들에서 상술한 바와 같이, 첨부된 청구 범위에 의해 정의되는 본 명세서는, 그 많은 명백한 변형 예들이 본 발명의 사상 또는 범주를 벗어나지 않고 가능하기 때문에, 상기 명세서에 기재된 특정 세부 사항들에 의해 제한되지 않는다는 것이 이해될 것이다.

Claims (25)

  1. CMOS 회로 구조체로서,
    분극층(polarization layer)에 의해 분리된 제1 갈륨 질화물층 및 제2 갈륨 질화물층을 포함하는 층형 구조체(layered structure) - 상기 층형 구조체는 분극층 중간면(polarization layer intermediate surface)을 포함함 -;
    상기 분극층 중간면에 근접하여 형성되는 p-채널 트랜지스터 및 n-채널 트랜지스터 중 하나의 트랜지스터; 및
    상기 제1 갈륨 질화물층 및 상기 제2 갈륨 질화물층 중 하나의 갈륨 질화물층 상에 형성되는 상기 p-채널 트랜지스터 및 n-채널 트랜지스터 중 다른 하나의 트랜지스터
    를 포함하는 CMOS 회로 구조체.
  2. 제1항에 있어서, 상기 p-채널 트랜지스터는 인핸스먼트 모드 트랜지스터(enhancement mode transistor)인 CMOS 회로 구조체.
  3. 제1항 또는 제2항에 있어서, 상기 n-채널 트랜지스터는 인핸스먼트 모드 트랜지스터인 CMOS 회로 구조체.
  4. 제1항에 있어서, 상기 분극층은 알루미늄 갈륨 질화물, 알루미늄 인듐 질화물, 인듐 갈륨 질화물, 알루미늄 질화물 및 알루미늄 인듐 갈륨 질화물로 이루어지는 그룹으로부터 선택되는 CMOS 회로 구조체.
  5. 제1항에 있어서, 변형 재료층(strain material layer)을 추가로 포함하고, 상기 제1 갈륨 질화물층은 상기 변형 재료층과 인접하는 CMOS 회로 구조체.
  6. 제5항에 있어서, 상기 변형 재료층은 알루미늄 질화물, 알루미늄 인듐 질화물, 알루미늄 갈륨 질화물 및 알루미늄 인듐 갈륨 질화물로 이루어지는 그룹으로부터 선택되는 CMOS 회로 구조체.
  7. 제1항에 있어서, 상기 층형 구조체는 상기 분극층에 근접한 상기 제1 갈륨 질화물층 내에 2D 전자 가스 및 상기 제2 갈륨 질화물층 내에 2D 정공 가스를 포함하고, 상기 n-채널 트랜지스터는 상기 분극층 중간면에 근접하여 형성되고, 상기 p-채널 트랜지스터는 상기 제2 갈륨 질화물층에 근접하여 형성되는 CMOS 회로 구조체.
  8. 제7항에 있어서, 상기 2D 정공 가스의 일부를 방해하는(disrupting) 리세스를 상기 제2 갈륨 질화물층 내에 추가로 포함하는 CMOS 회로 구조체.
  9. 제1항에 있어서, 상기 층형 구조체는 상기 분극층에 근접한 상기 제1 갈륨 질화물층 내에 2D 전자 가스 및 상기 제2 갈륨 질화물층 내에 2D 정공 가스를 포함하고, 상기 p-채널 트랜지스터는 상기 분극층 중간면에 근접하여 형성되고, 상기 n-채널 트랜지스터는 상기 제1 갈륨 질화물층에 근접하여 형성되는 CMOS 회로 구조체.
  10. 제9항에 있어서, 상기 2D 전자 가스의 일부를 방해하는 리세스를 상기 제1 갈륨 질화물층 내에 추가로 포함하는 CMOS 회로 구조체.
  11. CMOS 회로 구조체를 제조하는 방법으로서,
    제1 갈륨 질화물층 상에 분극층을 퇴적하는 단계 및 상기 분극층 상에 제2 갈륨 질화물층을 퇴적하는 단계를 포함하는, 층형 구조체를 형성하는 단계;
    상기 제1 갈륨 질화물층 및 상기 제2 갈륨 질화물층 중 하나의 갈륨 질화물층의 일부 및 상기 분극층의 일부를 제거하여 분극층 중간면을 형성하는 단계;
    상기 분극층 중간면 상에 p-채널 트랜지스터 및 n-채널 트랜지스터 중 하나의 트랜지스터를 형성하는 단계; 및
    상기 제1 갈륨 질화물층 및 상기 제2 갈륨 질화물층 중 하나의 갈륨 질화물층의 나머지 부분 상에 상기 p-채널 트랜지스터 및 상기 n-채널 트랜지스터 중 다른 하나의 트랜지스터를 형성하는 단계
    를 포함하는 방법.
  12. 제11항에 있어서, 상기 p-채널 트랜지스터를 형성하는 단계는 p-채널 인핸스먼트 모드 트랜지스터를 형성하는 단계를 포함하는 방법.
  13. 제11항 또는 제12항에 있어서, 상기 n-채널 트랜지스터를 형성하는 단계는 n-채널 인핸스먼트 모드 트랜지스터를 형성하는 단계를 포함하는 방법.
  14. 제11항에 있어서, 상기 분극층을 퇴적하는 단계는 알루미늄 갈륨 질화물, 알루미늄 인듐 질화물, 인듐 갈륨 질화물, 알루미늄 질화물 및 알루미늄 인듐 갈륨 질화물로 이루어지는 그룹으로부터 선택된 재료를 퇴적하는 단계를 포함하는 방법.
  15. 제11항에 있어서, 상기 제1 갈륨 질화물층을 변형 재료층 상에 퇴적하는 단계를 추가로 포함하는 방법.
  16. 제15항에 있어서, 상기 변형 재료층은 알루미늄 질화물, 알루미늄 인듐 질화물, 알루미늄 갈륨 질화물 및 알루미늄 인듐 갈륨 질화물로 이루어지는 그룹으로부터 선택되는 방법.
  17. 제11항에 있어서, 상기 층형 구조체를 형성하는 단계는 상기 분극층에 근접한 상기 제1 갈륨 질화물층 내에 2D 전자 가스를 형성하는 단계, 및 상기 제2 갈륨 질화물층 내에 2D 정공 가스를 형성하는 단계를 포함하고, 상기 n-채널 트랜지스터는 상기 분극층 중간면에 근접하여 형성되고, 상기 p-채널 트랜지스터는 상기 제2 갈륨 질화물층에 근접하여 형성되는 방법.
  18. 제17항에 있어서, 상기 2D 정공 가스의 일부를 방해하는 리세스를 상기 제2 갈륨 질화물층 내에 형성하는 단계를 추가로 포함하는 방법.
  19. 제11항에 있어서, 상기 층형 구조체를 형성하는 단계는 상기 분극층에 근접한 상기 제1 갈륨 질화물층 내에 2D 전자 가스를 형성하는 단계, 및 상기 제2 갈륨 질화물층 내에 2D 정공 가스를 형성하는 단계를 포함하고, 상기 p-채널 트랜지스터는 상기 분극층 중간면에 근접하여 형성되고, 상기 n-채널 트랜지스터는 상기 제1 갈륨 질화물층에 근접하여 형성되는 방법.
  20. 제19항에 있어서, 상기 2D 전자 가스의 일부를 방해하는 리세스를 상기 제1 갈륨 질화물층 내에 형성하는 단계를 추가로 포함하는 방법.
  21. 전자 시스템으로서,
    보드; 및
    상기 보드에 부착된 마이크로 전자 디바이스
    를 포함하고,
    상기 마이크로 전자 디바이스는 적어도 하나의 CMOS 회로 구조체를 포함하고, 상기 CMOS 회로 구조체는,
    분극층에 의해 분리된 제1 갈륨 질화물층 및 제2 갈륨 질화물층을 포함하는 층형 구조체 - 상기 층형 구조체는 분극층 중간면을 포함함 -;
    상기 분극층 중간면에 근접하여 형성되는 p-채널 트랜지스터 및 n-채널 트랜지스터 중 하나의 트랜지스터; 및
    상기 제1 갈륨 질화물층 및 상기 제2 갈륨 질화물층 중 하나의 갈륨 질화물층 상에 형성되는 상기 p-채널 트랜지스터 및 n-채널 트랜지스터 중 다른 하나의 트랜지스터
    를 포함하는 전자 시스템.
  22. 제21항에 있어서, 상기 층형 구조체는 상기 분극층에 근접한 상기 제1 갈륨 질화물층 내에 2D 전자 가스 및 상기 제2 갈륨 질화물층 내에 2D 정공 가스를 포함하고, 상기 n-채널 트랜지스터는 상기 분극층 중간면에 근접하여 형성되고, 상기 p-채널 트랜지스터는 상기 제2 갈륨 질화물층에 근접하여 형성되는 전자 시스템.
  23. 제22항에 있어서, 상기 2D 정공 가스의 일부를 방해하는 리세스를 상기 제2 갈륨 질화물층 내에 추가로 포함하는 전자 시스템.
  24. 제21항에 있어서, 상기 층형 구조체는 상기 분극층에 근접한 상기 제1 갈륨 질화물층 내에 2D 전자 가스 및 상기 제2 갈륨 질화물층 내에 2D 정공 가스를 포함하고, 상기 p-채널 트랜지스터는 상기 분극층 중간면에 근접하여 형성되고, 상기 n-채널 트랜지스터는 상기 제1 갈륨 질화물층에 근접하여 형성되는 전자 시스템.
  25. 제24항에 있어서, 상기 2D 전자 가스의 일부를 방해하는 리세스를 상기 제1 갈륨 질화물층 내에 추가로 포함하는 전자 시스템.
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