KR20120098666A - 반도체 기판 및 반도체 기판의 제조 방법 - Google Patents

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Abstract

본 발명은, 베이스 기판에 얼라이먼트 마크를 형성하는 단계와, 얼라이먼트 마크를 형성하는 단계 후에 베이스 기판 상의 얼라이먼트 마크를 포함하는 영역에 결정 성장을 저해하는 저해층을 형성하는 단계와, 얼라이먼트 마크의 위치를 기준으로 하는 개구를 형성하여야 할 위치를 나타내는 정보에 기초하여, 저해층에서의 얼라이먼트 마크가 설치되어 있지 않은 영역에 베이스 기판을 노출시키는 개구를 형성하는 단계와, 개구 내에 반도체 결정을 성장시키는 단계를 구비하는 반도체 기판의 제조 방법을 제공한다.

Description

반도체 기판 및 반도체 기판의 제조 방법{SEMICONDUCTOR SUBSTRATE AND METHOD FOR MANUFACTURING SEMICONDUCTOR SUBSTRATE}
본 발명은, 반도체 기판 및 반도체 기판의 제조 방법에 관한 것이다.
Si 기판 상에 형성된 AlN 완충층 상에 GaN을 선택 성장시키는 기술이 알려져 있다(예를 들면, 비특허문헌 1 참조). 또한, 반도체 기판에 형성된 얼라이먼트 마크(alignment marks)를 사용하여 반도체 결정을 성장시키는 기술도 알려져 있다(예를 들면, 특허문헌 1 참조).
일본 특허 공개 (평)10-64781호 공보
S.Haffouz, et.al., Journal of crystal growth, 311(2009), 2087-2090
포토리소그래피법을 이용한 전자 디바이스나 광 디바이스의 제조 공정에서는, 우선 기능 결정을 베이스 기판 전체면에 형성한다. 이어서, 베이스 기판에 미리 설치된 노치 또는 오리엔테이션 플랫(orientation flat)을 기계적인 가이드로서, 해당 기능 결정에 얼라이먼트 마크를 형성한다. 그 후, 형성한 얼라이먼트 마크를 기준으로 하여, 전극, 배선 금속 등의 기능 부재를 기능 결정 상에 위치 정렬하여 형성한다. 이와 같이 하여, 기능 결정을 포함하는 전자 디바이스나 광 디바이스가 형성된다.
그러나, 노치 또는 오리엔테이션 플랫을 기계적인 가이드로서 사용하여 베이스 기판의 전체면이 아닌 부분적으로 기능 결정을 형성하고, 그 후 얼라이먼트 마크를 형성하는 경우에는 이하의 문제가 발생한다. 노치 또는 오리엔테이션 플랫을 기계적인 가이드로서 사용하는 경우에는 위치 정렬의 정밀도가 낮기 때문에, 베이스 기판에 대하여 부분적으로 기능 결정을 정밀도 양호하게 위치 정렬하여 형성할 수 없으며, 베이스 기판에 대하여 베이스 기판 상에 또는 기능 결정 상에 얼라이먼트 마크를 정밀도 양호하게 위치 정렬하여 형성할 수 없다. 따라서, 얼라이먼트 마크에 대하여 위치 정렬하여 형성된 기능 부재도 기능 결정에 대하여 정밀도 양호하게 위치 정렬할 수 없다. 이 문제는 기능 결정의 크기가 작아질수록 현저해진다.
따라서, 얼라이먼트 마크의 형성 후, 얼라이먼트 마크의 위치와 기능 결정의 위치의 어긋남의 크기를 측정하고, 이 측정값에 기초하여 위치 수정한 포토리소그래피가 행해진다. 이 방법에 의해, 기능 결정 상에 전극 및 금속 배선 등의 기능 부재를 높은 위치 정밀도로 배치할 수 있다. 그러나, 이 방법은 공정수의 증가에 의한 생산성의 저하와 단가 상승을 초래한다. 특히, 최근의 반도체 공정에서는, 수많은 반도체 웨이퍼를 수십초 정도의 택트 타임(하나의 작업 시간에 요하는 시간)에 따라 자동적으로 연속 처리하기 때문에, 기판 1매마다 위치의 수정값을 계측하고, 그에 따라 기능 부재를 형성하는 위치를 수정하는 공정은 현저한 생산성의 저하와 단가 상승으로 이어진다.
또한, 반도체 기판 상에 반도체 결정을 성장시키면, 얼라이먼트 마크 내에도 반도체 결정이 성장함으로써 얼라이먼트 마크의 경계선(엣지)을 화상 인식하기 어려워진다. 그 결과, 얼라이먼트 마크를 높은 정밀도로 검출하는 것이 곤란해지기 때문에, 반도체 결정 상에 전극, 금속 배선 등의 기능 부재를 배치하는 경우에는, 얼라이먼트 마크 내의 반도체 결정을 제거할 필요가 있었다. 얼라이먼트 마크 내의 반도체 결정을 제거하지 않는 경우에는, 얼라이먼트 마크를 새롭게 형성할 필요가 있었다.
상기 과제를 해결하기 위해 본 발명의 제1 양태에 있어서는, 베이스 기판에 얼라이먼트 마크를 형성하는 단계와, 얼라이먼트 마크를 형성하는 단계 후에 베이스 기판 상의 얼라이먼트 마크를 포함하는 영역에 결정 성장을 저해하는 저해층을 형성하는 단계와, 얼라이먼트 마크의 위치를 기준으로 하는 개구를 형성하여야 할 위치를 나타내는 정보에 기초하여, 저해층에서의 얼라이먼트 마크가 설치되어 있지 않은 영역에 베이스 기판을 노출시키는 개구를 형성하는 단계와, 개구 내에 반도체 결정을 성장시키는 단계를 구비하는 반도체 기판의 제조 방법을 제공한다. 해당 제조 방법은 얼라이먼트 마크의 위치를 기준으로 하여, 반도체 결정 상에 전극 및 금속 배선 중 적어도 1개를 형성하는 단계를 더 구비할 수도 있다.
개구를 형성하는 단계에서는, 얼라이먼트 마크가 설치되어 있지 않은 영역에 복수의 개구를 형성할 수도 있다. 개구를 형성하는 단계에서는, 얼라이먼트 마크의 위치를 기준으로 하는 복수의 개구를 형성하여야 할 위치를 나타내는 정보에 기초하여 복수의 개구를 형성할 수도 있다.
반도체 결정을 성장시키는 단계에서는, 예를 들면 복수의 개구 각각에 반도체 결정을 성장시킨다. 해당 제조 방법은 얼라이먼트 마크의 위치를 기준으로 하여, 복수의 개구 내의 각각의 반도체 결정의 상측에 전극 및 금속 배선 중 적어도 1개를 포함하는 기능 부재를 형성하는 기능 부재 형성 단계를 더 구비할 수도 있다. 기능 부재 형성 단계에서는, 예를 들면 얼라이먼트 마크의 위치를 기준으로 하는 리소그래피에 의해 기능 부재를 형성한다.
해당 제조 방법에서 사용하는 베이스 기판은, 예를 들면 표면이 실리콘 결정인 기판, 표면이 게르마늄 결정인 기판 또는 3-5족 화합물 반도체 기판이다. 반도체 결정을 성장시키는 단계에서는, 예를 들면 3-5족 화합물 반도체 결정 또는 2-6족 화합물 반도체 결정을 성장시킨다. 반도체 결정을 성장시키는 단계는, Cx1Siy1Gez1Sn1-x1-y1-z1(0≤x1<1, 0≤y1≤1, 0≤z1≤1이면서 0<x1+y1+z1≤1)의 조성을 갖는 제1 반도체 결정을 성장시키는 단계와, 제1 반도체 결정 상에 제2 반도체 결정을 성장시키는 단계를 가질 수도 있다. 해당 제조 방법으로 형성되는 저해층은, 예를 들면 산화규소, 질화규소, 산질화규소 또는 산화알루미늄 중 어느 하나를 갖는다.
얼라이먼트 마크를 형성하는 단계에서는, 예를 들면 베이스 기판을 에칭함으로써 얼라이먼트 마크를 베이스 기판에 형성한다. 얼라이먼트 마크를 형성하는 단계에서는, 탄탈, 니오븀, 니켈, 텅스텐 및 티탄으로 이루어지는 군으로부터 선택되는 적어도 1종의 금속을 베이스 기판에 형성함으로써 얼라이먼트 마크를 베이스 기판에 형성할 수도 있다.
본 발명의 제2 양태에 있어서는, 얼라이먼트 마크가 형성된 베이스 기판과, 베이스 기판 상의 얼라이먼트 마크가 형성된 영역 이외의 영역에 설치된, 베이스 기판을 노출시키는 개구를 가지며 결정 성장을 저해하는 제1 저해층과, 얼라이먼트 마크 상에 설치되며 결정 성장을 저해하는 제2 저해층과, 개구 내에서 결정 성장한 반도체 결정을 구비하는 반도체 기판을 제공한다. 제1 저해층은 복수의 개구를 갖고, 반도체 기판은 복수의 개구 각각에서 결정 성장한 반도체 결정을 구비할 수도 있다.
예를 들면, 얼라이먼트 마크의 위치에서의 베이스 기판의 두께와, 얼라이먼트 마크의 위치 이외의 베이스 기판의 영역에서의 베이스 기판의 두께가 상이하고, 베이스 기판의 제1 저해층과 접하는 면과 반대의 면인 이면으로부터 제1 저해층의 베이스 기판에 가까운 면과 반대인 면까지의 거리는, 해당 이면으로부터 제2 저해층의 베이스 기판에 가까운 면과 반대인 면까지의 거리와 상이하다. 얼라이먼트 마크의 위치에서의 베이스 기판의 두께는, 얼라이먼트 마크의 위치 이외의 베이스 기판의 영역에서의 베이스 기판의 두께보다 작고, 베이스 기판의 제1 저해층과 접하는 면과 반대의 면인 이면으로부터 제1 저해층의 베이스 기판에 가까운 면과 반대인 면까지의 거리는, 해당 이면으로부터 제2 저해층의 베이스 기판에 가까운 면과 반대인 면까지의 거리보다 클 수도 있다.
얼라이먼트 마크의 위치에서의 베이스 기판의 두께는, 얼라이먼트 마크의 위치 이외의 베이스 기판의 영역에서의 베이스 기판의 두께보다 크고, 베이스 기판의 제1 저해층과 접하는 면과 반대의 면인 이면으로부터 제1 저해층의 베이스 기판에 가까운 면과 반대인 면까지의 거리는, 해당 이면으로부터 제2 저해층의 베이스 기판에 가까운 면과 반대인 면까지의 거리보다 작을 수도 있다.
또한, 상기한 발명의 개요는, 본 발명의 필요한 특징을 모두 열거한 것은 아니다. 또한, 이들 특징군의 서브 컴비네이션도 발명이 될 수 있다.
[도 1a] 본 실시 형태에 관한 반도체 기판 (100)의 단면도이다.
[도 1b] 반도체 기판 (100)의 평면도이다.
[도 2] 본 실시 형태에 관한 반도체 기판 (200)의 단면도이다.
[도 3] 다른 실시 형태에 관한 반도체 기판 (300)의 단면도이다.
[도 4] 다른 실시 형태에 관한 반도체 기판 (400)의 단면도이다.
[도 5] 다른 실시 형태에 관한 반도체 기판 (500)의 평면도이다.
[도 6a] 반도체 기판 (200)의 제조 방법을 나타낸다.
[도 6b] 반도체 기판 (200)의 제조 방법을 나타낸다.
[도 6c] 반도체 기판 (200)의 제조 방법을 나타낸다.
[도 7] 제조한 반도체 기판 (700)의 단면도이다.
[도 8] 반도체 기판 (700)에 형성한 얼라이먼트 마크 (720)의 형상을 나타낸다.
[도 9] 제조한 반도체 기판 (900)의 단면도이다.
이하, 발명의 실시 형태를 통하여 본 발명을 설명하지만, 이하의 실시 형태는 특허청구범위에 관한 발명을 한정하는 것은 아니다. 또한, 실시 형태 중에서 설명되어 있는 특징의 조합 모두가 발명의 해결 수단에 필수적인 것으로는 한정되지 않는다.
도 1a는, 본 실시 형태에 관한 반도체 기판 (100)의 단면도이다. 도 1b는, 반도체 기판 (100)의 평면도이다. 도 1a는, 도 1b에서의 A-A선에서의 단면도이다.
반도체 기판 (100)은 베이스 기판 (110), 저해층 (130), 저해층 (132) 및 반도체 결정 (150)을 구비한다. 베이스 기판 (110)에는 얼라이먼트 마크 (120)이 형성되어 있다. 얼라이먼트 마크 (120)은, 예를 들면 베이스 기판 (110)의 일부의 영역을 에칭함으로써 형성되어 있다.
베이스 기판 (110)은 표면이 실리콘 결정인 기판, 표면이 게르마늄 결정인 기판 또는 3-5족 화합물 반도체 기판이다. 여기서, 표면이 실리콘 결정인 기판이란, 기판의 표면이 실리콘 결정으로 구성되는 영역을 기판이 갖는 것을 의미한다. 표면이 실리콘 결정인 기판으로서, 예를 들면 기판 전체가 실리콘 결정인 Si 기판(Si 웨이퍼), SOI(silicon-on-insulator) 기판을 들 수 있다.
표면이 게르마늄 결정인 기판이란, 기판의 표면이 게르마늄 결정으로 구성되는 영역을 기판이 갖는 것을 의미한다. 표면이 게르마늄 결정인 기판으로서, 예를 들면 기판 전체가 게르마늄 결정인 Ge 기판(Ge 웨이퍼), GOI(germanium-on-insulator) 기판을 들 수 있다. 3-5족 화합물 반도체 기판이란, 3-5족 화합물 반도체를 포함하는 기판이다. 3-5족 화합물 반도체 기판으로서, GaAs 기판을 들 수 있다.
베이스 기판 (110)의 표면이 실리콘 결정인 경우에는, 베이스 기판 (110)의 면 중 저해층 (130)과 접하는 측의 주면은 예를 들면 (100)면, (110)면, (111)면, (100)면과 등가인 면, (110)면과 등가인 면 또는 (111)면과 등가인 면이다. 또한, 베이스 기판 (110)의 주면은 상기한 결정학적 면방위로부터 약간 기울어져 있을 수도 있다. 즉, 베이스 기판 (110)은 오프각을 가질 수도 있다.
저해층 (130)은, 베이스 기판 (110) 상의 얼라이먼트 마크 (120)이 형성된 영역 이외의 영역에 설치되어 있다. 저해층 (130)은 베이스 기판 (110)을 노출시키는 개구 (140)을 갖는다. 개구 (140)은, 예를 들면 저해층 (130)의 일부의 영역을 에칭함으로써 형성된다. 저해층 (130)은 반도체 결정 (150)의 결정 성장을 저해한다. 예를 들면, 도 1a에 도시한 바와 같이 반도체 결정 (150)은 개구 (140) 내에서 결정 성장하고, 저해층 (130)의 면상에서는 결정 성장하지 않는다.
저해층 (132)는 얼라이먼트 마크 (120) 상에 설치되며, 결정 성장을 저해한다. 저해층 (132)의 면상에서도, 반도체 결정 (150)이 결정 성장하지 않는다.
일례로서, 저해층 (130) 및 저해층 (132)는 산화규소, 질화규소, 산질화규소 또는 산화알루미늄을 갖는다. 저해층 (130) 및 저해층 (132)는 산화규소, 질화규소, 산질화규소 또는 산화알루미늄 중 어느 하나를 적층하여 형성되어 있을 수도 있다. 저해층 (132)는 투명한 것이 바람직하다. 저해층 (132)가 투명한 경우에는, 반도체 기판 (100)의 상측으로부터 광을 조사한 경우 조사한 광이 저해층 (132)를 투과하여 얼라이먼트 마크 (120)의 바닥면에 도달하기 때문에, 얼라이먼트 마크 (120)을 높은 정밀도로 검출할 수 있다.
반도체 결정 (150)은, 예를 들면 3-5족 화합물 반도체 또는 2-6족 화합물 반도체이다. 3-5족 화합물 반도체층은, 예를 들면 3족 원소로서 Al, Ga, In 중 적어도 1개를 포함하고, 5족 원소로서 N, P, As, Sb 중 적어도 1개를 포함한다. 반도체 결정 (150)은, 예를 들면 GaN이다. 반도체 결정 (150)은, 예를 들면 LED, 바이폴라 트랜지스터 또는 전계 효과 트랜지스터에서의 전자 및 정공이 이동하는 영역의 반도체 결정으로서 사용된다.
반도체 결정 (150)은 베이스 기판 (110)에 격자 정합 또는 의사(擬) 격자 정합하는 것이 바람직하다. 여기서, 의사 격자 정합이란, 서로 접하는 2개의 반도체층 각각에서의 격자 상수의 차가 작기 때문에 완전한 격자 정합은 아니지만, 격자 부정합에 의한 결함의 발생이 현저하지 않은 범위에서 거의 격자 정합하여, 서로 접하는 2개의 반도체층을 적층할 수 있는 상태를 말한다. 예를 들면, Si층 및 GaN층이 적층되어 있는 상태는 Si층 및 GaN층이 의사 격자 정합되어 있는 상태이다.
얼라이먼트 마크 (120)의 위치에서의 베이스 기판 (110)의 두께와, 얼라이먼트 마크 (120)의 위치 이외의 베이스 기판 (110)의 영역에서의 베이스 기판 (110)의 두께는 상이하다. 얼라이먼트 마크 (120)의 위치에서의 베이스 기판 (110)의 두께와, 얼라이먼트 마크 (120)의 위치 이외의 베이스 기판 (110)의 영역에서의 베이스 기판 (110)의 두께가 상이함으로써, 광학 현미경을 사용한 화상 인식 장치에 의해 얼라이먼트 마크의 위치를 검출할 수 있다. 일례로서, 베이스 기판 (110)의 상측으로부터 광을 조사한 경우에 발생하는 반사광에 기초하여, 얼라이먼트 마크 (120)의 위치를 검출할 수 있다. 구체적으로는, 얼라이먼트 마크 (120) 또는 얼라이먼트 마크 (120) 이외의 영역에 광을 조사한 경우의 반사광의 양과, 얼라이먼트 마크 (120)의 경계 상에 광을 조사한 경우의 반사광의 양의 차에 기초하여, 얼라이먼트 마크 (120)의 경계선을 검출할 수 있다.
베이스 기판 (110)의 저해층 (130)과 접하는 면과 반대의 면인 이면으로부터 저해층 (130)의 베이스 기판 (110)에 가까운 면과 반대인 면까지의 거리는, 베이스 기판 (110)의 이면으로부터 저해층 (132)의 베이스 기판 (110)에 가까운 면과 반대인 면까지의 거리와 상이하다. 얼라이먼트 마크 (120) 내에 저해층 (132)가 형성되어 있는 경우에도, 저해층 (130)의 표면의 높이와 저해층 (132)의 표면의 높이가 상이하고, 얼라이먼트 마크 (120)의 경계선이 남기 때문에, 베이스 기판 (110)의 상측으로부터 광을 조사함으로써 얼라이먼트 마크 (120)의 위치를 검출할 수 있다.
도 1a에 도시한 바와 같이, 얼라이먼트 마크 (120)이 베이스 기판 (110)의 일부의 영역을 에칭함으로써 형성되어 있는 경우에는, 얼라이먼트 마크 (120)의 위치에서의 베이스 기판 (110)의 두께는, 얼라이먼트 마크 (120)의 위치 이외의 베이스 기판 (110)의 영역에서의 베이스 기판 (110)의 두께보다 작다. 또한, 베이스 기판 (110)의 저해층 (130)과 접하는 면과 반대의 면인 이면으로부터 저해층 (130)의 베이스 기판 (110)에 가까운 면과 반대인 면까지의 거리는, 베이스 기판 (110)의 이면으로부터 저해층 (132)의 베이스 기판 (110)에 가까운 면과 반대인 면까지의 거리보다 크다.
얼라이먼트 마크 (120)은 임의의 형상을 가질 수도 있다. 도 1b에 도시한 바와 같이, 얼라이먼트 마크 (120)은 예를 들면 십자형이다. 적어도 1개의 얼라이먼트 마크 (120)의 중심점과, 개구 (140)의 중심점을 연결하는 직선은, 예를 들면 개구 (140)이 노출시키는 베이스 기판 (110)의 면에서의 변과 평행 또는 수직이다. 또한, 얼라이먼트 마크 (120)을 베이스 기판 (110)의 주면에 투영한 경우의 얼라이먼트 마크 (120)의 윤곽선을 구성하는 각각의 선분(線分)은, 예를 들면 개구 (140)이 노출되는 베이스 기판 (110)의 면에서의 변과 평행 또는 수직이다.
도 2는, 본 실시 형태에 관한 반도체 기판 (200)의 단면도이다. 반도체 기판 (200)은, 반도체 결정 (150)과 베이스 기판 (110) 사이에 완충층 (152)를 갖는다는 점에서 도 1a에 도시한 반도체 기판 (100)과 상이하다. 개구 (140)은 완충층 (152)를 노출시킨다. 완충층 (152)의 격자 상수는 베이스 기판 (110)의 격자 상수와 반도체 결정 (150)의 격자 상수 사이의 크기이다. 완충층 (152)는, 예를 들면 3-5족 화합물 반도체 또는 4족 반도체이다. 완충층 (152)는 3족 질화물 반도체일 수도 있다.
예를 들면, 베이스 기판 (110)의 표면이 Si이고, 반도체 결정 (150)이 3-5족 화합물 반도체 결정 또는 2-6족 화합물 반도체 결정인 경우, 완충층 (152)는 Cx1Siy1Gez1Sn1-x1-y1-z1(0≤x1<1, 0≤y1≤1, 0≤z1≤1이면서 0<x1+y1+z1≤1)의 조성을 갖는다. 완충층 (152)는 반도체 결정 (150)과 베이스 기판 (110) 사이의 격자 상수의 차에 기인하여 반도체 결정 (150)에 결함이 발생하는 것을 방지한다. 구체적으로 완충층 (152)는 베이스 기판 (110)과 완충층 (152) 사이의 결함의 발생을 감소시킬 수 있으며, 완충층 (152)와 반도체 결정 (150) 사이의 결함의 발생도 감소시킬 수 있다. 완충층 (152)는 베이스 기판 (110) 및 반도체 결정 (150)의 열팽창 계수의 차에 기인하는 베이스 기판 (110)의 휘어짐을 완화할 수도 있다.
도 3은, 다른 실시 형태에 관한 반도체 기판 (300)의 단면도이다. 도 3에 도시하는 얼라이먼트 마크 (122)는 베이스 기판 (110)의 일부의 영역에 금속을 증착함으로써 형성되어 있다는 점에서 도 1a에 도시한 반도체 기판 (100)에서의 얼라이먼트 마크 (120)과 상이하다. 해당 금속은, 예를 들면 탄탈, 니오븀, 니켈, 텅스텐 및 티탄으로 이루어지는 군으로부터 선택되는 적어도 1종의 금속이다.
도 3에 있어서는, 얼라이먼트 마크 (122)의 위치에서의 베이스 기판 (110)의 두께는, 얼라이먼트 마크 (122)의 위치 이외의 베이스 기판 (110)의 영역에서의 베이스 기판 (110)의 두께보다 크다. 또한, 베이스 기판 (110)의 저해층 (130)과 접하는 면과 반대의 면인 이면으로부터 저해층 (130)의 베이스 기판 (110)에 가까운 면과 반대인 면까지의 거리는, 베이스 기판 (110)의 이면으로부터 저해층 (132)의 베이스 기판 (110)에 가까운 면과 반대인 면까지의 거리보다 작다. 도 3에 도시한 바와 같이 얼라이먼트 마크 (122)가 금속의 증착에 의해 형성되어 있는 경우에도, 베이스 기판 (110)의 상측으로부터 광을 조사함으로써 얼라이먼트 마크 (122)의 위치를 검출할 수 있다.
도 4는, 다른 실시 형태에 관한 반도체 기판 (400)의 단면도이다. 도 4에 도시하는 반도체 기판 (400)은 베이스 기판 (110)과 저해층 (130) 사이에 완충층 (160)이 형성되어 있다는 점에서 도 1a에 도시한 반도체 기판 (100)과 상이하다. 반도체 기판 (400)이 완충층 (160)을 가짐으로써, 베이스 기판 (110)과 반도체 결정 (150) 사이의 격자 상수의 차에 기인하여 발생하는 결정 결함의 수가 감소된다. 베이스 기판 (110)의 표면이 실리콘이고, 반도체 결정 (150)이 질화갈륨인 경우, 완충층 (160)은 예를 들면 질화알루미늄이다.
도 5는, 다른 실시 형태에 관한 반도체 기판 (500)의 평면도이다. 반도체 기판 (500)에서 저해층 (130)은 복수의 개구 (140-n), 개구 (142-n) 및 개구 (144-n)(n은 1 이상 4 이하의 정수)을 갖는다. 반도체 기판 (500)은 복수의 개구 (140) 각각에서 결정 성장한 반도체 결정 (150)을 갖는다.
일례로서, 복수의 개구 (140-n), 개구 (142-n) 및 개구 (144-n)은 격자형으로 배치되어 있다. 즉, 개구 (140-1), 개구 (140-2), 개구 (140-3) 및 개구 (140-4)는 서로 제1 간격으로 제1 방향으로 일직선으로 배치되어 있다. 마찬가지로, 개구 (142-1), 개구 (142-2), 개구 (142-3) 및 개구 (142-4)는 서로 제1 간격으로 제1 방향으로 일직선으로 배치되어 있다. 개구 (144-1), 개구 (144-2), 개구 (144-3) 및 개구 (144-4)는 서로 제1 간격으로 제1 방향으로 일직선으로 배치되어 있다.
또한, 개구 (140-1), 개구 (142-1) 및 개구 (144-1)은 서로 제2 간격으로 상기한 제1 방향과 수직인 제2 방향으로 일직선으로 배치되어 있다. 마찬가지로, 개구 (140-2), 개구 (142-2) 및 개구 (144-2)는 서로 제2 간격으로 제2 방향으로 일직선으로 배치되어 있다. 개구 (140-3), 개구 (142-3) 및 개구 (144-3)은 서로 제2 간격으로 제2 방향으로 일직선으로 배치되어 있다. 제1 간격과 제2 간격은 동일할 수도 있다.
반도체 기판 (500)은 복수의 얼라이먼트 마크 (120) 및 복수의 얼라이먼트 마크 (124)를 갖는다. 예를 들면, 반도체 기판 (500)은, 제1 방향으로 일직선으로 배치되어 있는 얼라이먼트 마크 (120-1), 얼라이먼트 마크 (120-2), 얼라이먼트 마크 (120-3) 및 얼라이먼트 마크 (120-4)와, 제2 방향으로 일직선으로 배치되어 있는 얼라이먼트 마크 (124-1), 얼라이먼트 마크 (124-2) 및 얼라이먼트 마크 (124-3)을 갖는다. 복수의 얼라이먼트 마크 (120) 및 복수의 얼라이먼트 마크 (124) 각각에는 저해층 (132)가 설치되어 있다.
일례로서, 반도체 기판 (500)은 개구 (140)의 수에 따른 수의 얼라이먼트 마크 (120)을 갖는다. 반도체 기판 (500)은 제1 방향에서 일직선으로 배치되어 있는 복수의 개구군 각각에 대응하여 1개의 얼라이먼트 마크 (124)를 가질 수도 있다. 반도체 기판 (500)은 제2 방향에서 일직선으로 배치되어 있는 복수의 개구군의 각각에 대응하여 1개의 얼라이먼트 마크 (120)을 가질 수도 있다.
예를 들면, 얼라이먼트 마크 (120-1)의 중심점은 개구 (140-1), 개구 (142-1) 및 개구 (144-1)의 중심점을 연결하는 직선 상에 배치되어 있다. 얼라이먼트 마크 (124-1)의 중심점은 개구 (140-1), 개구 (140-2), 개구 (140-3) 및 개구 (140-4)의 중심점을 연결하는 직선 상에 배치되어 있다. 얼라이먼트 마크 (120) 또는 얼라이먼트 마크 (124)가 이와 같이 배치됨으로써, 반도체 기판 (500)이 복수의 개구를 갖는 경우의 위치 정렬 정밀도가 향상된다.
반도체 기판 (500)은 제1 방향에서 일직선으로 배치되어 있는 복수의 개구군 중, 임의의 복수의 개구군마다 1개의 얼라이먼트 마크 (124)를 가질 수도 있다. 마찬가지로, 반도체 기판 (500)은 제2 방향에서 일직선으로 배치되어 있는 복수의 개구군 중, 임의의 복수의 개구군마다 1개의 얼라이먼트 마크 (120)을 가질 수도 있다.
도 6a, 도 6b 및 도 6c는, 반도체 기판 (200)의 제조 방법을 나타낸다. S601에 있어서, 베이스 기판 (110)에 감광성 수지 (610)을 도포한다. 이어서, 베이스 기판 (110)에서의 얼라이먼트 마크 (120)을 형성하는 위치에, 예를 들면 포토리소그래피법에 의해 개구 (612)를 형성한다.
S602에 있어서는, 개구 (612)를 형성한 감광성 수지 (610)을 마스크로서 베이스 기판 (110)을 드라이 에칭함으로써, 복수의 얼라이먼트 마크 (120)을 형성한다. 레이저광을 베이스 기판 (110)에 조사함으로써 얼라이먼트 마크 (120)을 형성할 수도 있다.
S602에 있어서는, 금속을 베이스 기판 (110)에 형성함으로써 도 3에 도시한 얼라이먼트 마크 (122)를 형성할 수도 있다. 해당 금속은, 그 후의 결정 성장시의 온도 또는 공정 온도에 대하여 내성이 있는 것이 바람직하다. 해당 금속으로서, 탄탈, 니오븀, 니켈, 텅스텐 및 티탄으로 이루어지는 군으로부터 선택되는 적어도 1종의 금속을 들 수 있다. 구체적으로는, 노출된 베이스 기판 (110)의 표면에 해당 금속을 증착하고, 미리 설계한 형상으로 가공하여 얻어진 금속 증착막을 얼라이먼트 마크 (122)로서 사용할 수 있다.
이어서, S603에 있어서, 베이스 기판 (110) 상의 얼라이먼트 마크 (120)을 포함하는 영역에 결정 성장을 저해하는 저해층 (130) 및 저해층 (132)를 형성한다. 저해층 (130) 및 저해층 (132)는, 예를 들면 CVD(Chemical Vapor Deposition; 화학 기상 증착)법, 증착법 또는 스퍼터법을 이용하여 형성할 수 있다.
이어서, 도 6b에 도시하는 S604에 있어서, 저해층 (130)에 감광성 수지 (620)을 형성한다. 감광성 수지 (620)이 광을 투과하는 경우에는, 저해층 (132)의 상측에 감광성 수지 (620)을 형성할 수도 있다. 감광성 수지 (620)의 형성 공정에서는, 예를 들면 회전 도포법에 의해 웨트 감광성 수지를 저해층 (130)에 도포한다. 저해층 (130)에 드라이 감광성 수지를 첩부함으로써 감광성 수지 (620)을 형성할 수도 있다.
S605에 있어서, 예를 들면 포토리소그래피법에 의해 베이스 기판 (110)에서의 얼라이먼트 마크 (120)이 설치되어 있지 않은 영역 상의 감광성 수지 (620)에 개구 (622)를 형성한다. 이어서, S606에 있어서, 감광성 수지 (620)을 마스크로서 사용하여 저해층 (130)을 에칭함으로써, 얼라이먼트 마크 (120)이 설치되어 있지 않은 영역에 개구 (140)을 형성한다. 개구 (140)은, 예를 들면 약액을 사용한 웨트 에칭 또는 가스 플라즈마를 사용한 드라이 에칭을 이용하여 형성할 수 있다. S607에서 감광성 수지 (620)을 제거한다.
개구 (140)의 바닥면에는 베이스 기판 (110)이 노출된다. 개구 (140)의 바닥 면적은 0.01 mm2 이하이고, 바람직하게는 1600 ㎛2 이하이고, 보다 바람직하게는 900 ㎛2 이하이다. 개구 (140)이 상기한 바닥 면적을 갖는 경우에는, 개구 (140) 내에서 결정 성장하는 반도체 결정 (150)에 발생하는 결함을 감소시킬 수 있다.
S605에 있어서는, 얼라이먼트 마크 (120)의 위치를 기준으로 하는 개구 (140)을 형성하여야 할 위치를 나타내는 정보에 기초하여 개구 (622)가 형성된다. 구체적으로는, 감광성 수지 (620)의 상측에 포토리소그래피법으로 이용하는 마스크 (630)을 배치한다. 마스크 (630)에는 얼라이먼트 마크 (120)에 대응하는 기준 마크 (632) 및 개구 (140)에 대응하는 개구 (634)가 형성되어 있다.
마스크 (630)에 형성되어 있는 기준 마크 (632)의 위치를 얼라이먼트 마크 (120)의 위치에 정렬한 상태에서, 마스크 (630)의 상측으로부터 자외광을 조사하여 마스크 (630)에 형성되어 있는 개구 (622)의 패턴을 감광성 수지 (620)에 전사한다. 이어서, 현상 공정 및 세정 공정을 거쳐서 감광성 수지 (620)에 개구 (622)를 형성할 수 있다.
기준 마크 (632)의 위치와 얼라이먼트 마크 (120)의 위치를 정렬하는 공정에서는, 자외광을 조사하면서 베이스 기판 (110)의 상측을 주사하여 검출한 반사광량의 변화량에 기초하여 화상 인식함으로써 얼라이먼트 마크 (120)의 위치를 검출한다. 검출한 얼라이먼트 마크 (120)의 위치와, 마스크 (630)에 형성된 기준 마크 (632)의 위치가 일치하도록 마스크 (630)의 위치를 제어함으로써, 기준 마크 (632)의 위치를 얼라이먼트 마크 (120)의 위치에 정렬할 수 있다.
마스크 (630)의 위치를 제어하는 경우에는, 복수의 기준 마크 (632)가 형성된 마스크 (630)을 사용하는 것이 바람직하다. 복수의 얼라이먼트 마크 (120)과 복수의 기준 마크 (632)의 위치를 정렬함으로써, 개구 (140)을 형성하는 위치의 정밀도를 향상시킬 수 있다.
저해층 (130)에 복수의 개구 (140)을 형성하는 경우에는, 얼라이먼트 마크 (120)의 위치를 기준으로 하는 복수의 개구 (140)을 형성하여야 할 위치를 나타내는 정보에 기초하여 복수의 개구 (140)을 형성한다. 구체적으로는, 마스크 (630)은 복수의 개구 (140)에 대응하는 위치에 형성된 복수의 개구 (634)를 갖는다. 마스크 (630)의 상측으로부터 자외광을 조사함으로써, 감광성 수지 (620)에 복수의 개구 (140)에 대응하는 복수의 개구 (622)를 형성할 수 있다.
이어서, 도 6c에 도시하는 S608에서 완충층 (152)를 결정 성장시킨다. 또한, 완충층 (152) 상에 반도체 결정 (150)을 결정 성장시킨다. S608에 있어서는, 에피택셜 성장법에 의해 개구 (140) 내에 완충층 (152) 및 반도체 결정 (150)을 결정 성장시키는 것이 바람직하다. 에피택셜 성장법으로서, 유기 금속 기상 성장법(MOCVD법; Metal Organic Chemical Vapor Deposition), 분자선 에피택시법(MBE법; Molecular Beam Epitaxy)을 들 수 있다. 저해층 (130)이 복수의 개구 (140)을 갖는 경우에는, 완충층 (152) 및 반도체 결정 (150)은 각각의 개구 (140) 내에서 결정 성장한다.
반도체 결정 (150)은, 예를 들면 3-5족 화합물 반도체 결정 또는 2-6족 화합물 반도체 결정이다. 완충층 (152)는, 예를 들면 Cx1Siy1Gez1Sn1 -x1- y1 -z1(0≤x1<1, 0≤y1≤1, 0≤z1≤1이면서 0<x1+y1+z1≤1)의 조성을 갖는다.
완충층 (152) 및 반도체 결정 (150)은 저해층 (132) 상에서는 결정 성장하지 않는다. 따라서, 완충층 (152) 및 반도체 결정 (150)이 개구 (140)에서 결정 성장하는 동안에도, 얼라이먼트 마크 (120) 내에 반도체 결정이 성장하지 않는다. 그 결과, 개구 (140) 내에 완충층 (152) 및 반도체 결정 (150)을 결정 성장시킨 후에도 얼라이먼트 마크 (120)을 위치 정렬에 사용할 수 있다.
구체적으로는, S609 내지 S611에 도시한 바와 같이, 얼라이먼트 마크 (120)을 기준으로 하여 반도체 결정 (150)에 전극 (660) 및 전극 (662)를 형성할 수 있다. 얼라이먼트 마크 (120)을 기준으로 하여, 반도체 결정 (150) 상에 금속 배선을 형성할 수도 있다. 베이스 기판 (110) 상에 복수의 반도체 결정 (150)이 형성되어 있는 경우에는, 각각의 반도체 결정 (150)에 전극 (660), 전극 (662) 및 금속 배선 중 적어도 1개를 포함하는 기능 부재를 형성할 수도 있다. 얼라이먼트 마크 (120)을 기준으로 하여, 웰 또는 소자 분리 영역을 형성할 수도 있다.
S609에 있어서는, 저해층 (130), 저해층 (132) 및 반도체 결정 (150)을 덮 도록 감광성 수지 (640)을 도포한다. 이어서, S610에서 얼라이먼트 마크 (120)의 위치를 기준으로서, 전극 (660) 및 전극 (662)를 형성하는 위치에서 감광성 수지 (640)에 개구 (650) 및 개구 (652)를 형성한다. 개구 (650) 및 개구 (652)는 개구 (622)의 형성에서 이용한 방법과 동일한 리소그래피법을 이용하여 형성할 수도 있다. 이어서, S611에서 개구 (650) 및 개구 (652)에 전극 (660) 및 전극 (662)를 형성한다.
[실시예]
(실시예 1)
도 7은, 제조한 반도체 기판 (700)의 단면도이다. 도 8은, 반도체 기판 (700)에 형성한 얼라이먼트 마크 (720)의 형상을 나타낸다. 반도체 기판 (700)에 있어서는, 실리콘 기판 (710)에 설치된 저해층 (730)에 형성된 개구 내에 GaN 완충층 (750), GaN 결정 (752) 및 Al0 .2Ga0 .8N 결정 (754)를 형성하였다.
MOCVD법을 이용하여, 내부 온도 900 ℃의 반응로 중에서 Si 기판의 면방위 (111) 오프 각도 0°의 주면 상에 AlN 완충층 (760)을 100 nm의 두께로 형성하였다. 이어서, 얻어진 기판을 반응로로부터 취출하였다. AlN 완충층 (760) 상에 감광성 수지를 도포하였다. 포토리소그래피법에 의해 AlN 완충층 (760)을 노출시키는 십자형의 개구를 형성하였다. 해당 개구는 도 8에 도시한 바와 같이 긴 변이 30 ㎛, 짧은 변이 5 ㎛인 2개의 직사각형을 각각의 직사각형의 중심에서 서로 직교하도록 중첩시킨 형상을 갖는다.
이어서, 얻어진 기판을 반응성 이온 에칭 장치 챔버에 옮기고, SF6 가스 플라즈마에 의해 개구에 노출된 AlN 완충층 (760)을 Si 기판의 5 ㎛의 깊이에 달할 때까지 드라이 에칭함으로써 얼라이먼트 마크 (720)을 형성하였다. 이어서, 개구 이외에 부착된 감광성 수지를 아세톤에 의해 용해 제거하였다.
이어서, CVD법에 의해 저해층 (730)이 되는 산화규소를 기판 전체면에 50 nm의 두께로 퇴적하였다. 얼라이먼트 마크 (720)에도 저해층 (732)가 형성되었다. 원료 가스로서 실란과 산소를 사용하였다. 기판 온도는 600 ℃로 하였다.
저해층 (730) 상에 한 변이 20 ㎛인 정사각형의 개구를 갖는 감광성 수지 패턴을 스테퍼 노광법에 의해 형성하였다. 이때, 먼저 형성한 얼라이먼트 마크 (720)에 대하여 위치 결정을 행하여 노광하였다. 기판을 5 ％의 HF 수용액에 침지하고, 감광성 수지 개구에 노출된 산화규소를 에칭에 의해 제거하여 AlN 완충층 (760)을 노출시켰다.
그 후, 감광성 수지를 제거하고, 저해층 (730)에 형성된 개구 중에 노출된 AlN 완충층 (760) 상에 GaN 완충층 (750)(두께 100 nm)을 MOCVD법에 의해 성장 온도 900 ℃, 성장로 내압력 30 KPa로 성장시켰다. 이어서, 기능 결정인 GaN 결정 (752)(두께 2000 nm), 이어서 Al0 .2Ga0 .8N 결정 (754)(두께 30 nm)를 MOCVD법에 의해 성장 온도 1060 ℃, 성장로 내압력 12 MPa로 에피택셜 성장시켰다. 원료 가스로서는 트리메틸알루미늄, 트리메틸갈륨, 암모니아를 사용하였다. 이어서, 얻어진 기판을 MOCVD 반응로로부터 취출하고, 스테퍼 노광 장치에 설치하였다.
기판에 형성한 얼라이먼트 마크 (720)에 대하여 위치 정렬을 행하면서, 오믹 전극의 형상을 갖는 감광성 수지 개구를 스테퍼 노광법에 의해 얻어진 기판에 형성하였다. 이 기판 상에 Ti를 150 nm의 두께로, 이어서 Al을 1500 nm의 두께로 증착하고, 리프트 오프법에 의해 전극 형상을 갖는 Ti/Al 금속의 적층 구조를 형성하였다. 이어서, 기판을 800 ℃에서 30초간 어닐링함으로써 오믹 전극을 형성하였다.
이어서, 얼라이먼트 마크 (720)에 대하여 위치 정렬을 행하면서, 게이트 전극의 형상을 갖는 감광성 수지 개구를 스테퍼 노광법에 의해 형성하였다. 이 기판 상에 Ni를 100 nm의 두께로, 이어서 Au를 2000 nm의 두께로 증착하고, 리프트 오프법에 의해 전극 형상을 갖는 Ni/Au 금속의 적층 구조를 형성하였다. 이와 같이 하여 게이트 전극을 형성하였다.
이상의 절차에 따라 Si 기판 상에 얼라이먼트 마크 (720)을 갖고, 얼라이먼트 마크 (720)과 반도체 결정 및 기능 부재의 상대 위치가 정밀도 양호하게 규정된 반도체 기판을 제작할 수 있었다. 반도체 결정을 결정 성장시킨 후, 기능 부재의 형성에 사용하는 얼라이먼트 마크 (720)을 새롭게 형성할 필요가 없어지기 때문에, 생산성을 향상시킬 수 있다.
(실시예 2)
도 9는, 제조한 반도체 기판 (900)의 단면도이다. 반도체 기판 (900)에 있어서는, GaAs 기판 (910)에 설치된 저해층 (930)에 형성된 개구 내에 GaAs 완충층 (950), Al0 .2Ga0 .8As 결정 (952), In0 .15Ga0 .85As 결정 (954), Al0 .2Ga0 .8As 결정 (956), n-GaAs 결정 (958)을 형성하였다.
GaAs 기판 (910)의 면방위 (001) 오프 각도 2°의 주면 상에 감광성 수지를 도포하였다. 포토리소그래피법에 의해 GaAs 기판 (910)이 노출되는 십자형의 개구를 형성하였다. 이어서, 얻어진 기판을 반응성 이온 에칭 장치 챔버에 옮기고, SF6 가스 플라즈마에 의해 개구에 노출된 GaAs 기판 (910)을 5 ㎛의 깊이에 달할 때까지 드라이 에칭함으로써 얼라이먼트 마크 (920)을 형성하였다. 이어서, 감광성 수지를 아세톤에 의해 용해 제거하였다.
CVD법에 의해, 얼라이먼트 마크 (920)을 포함하는 기판 전체면에 저해층 (930)인 산화규소를 50 nm의 두께로 퇴적하였다. 얼라이먼트 마크 (920)에는 저해층 (932)가 형성되었다. 원료 가스로서 실란과 산소를 사용하였다. 기판 온도는 600 ℃로 하였다.
산화규소 상에 한 변이 20 ㎛인 정사각형의 개구를 갖는 감광성 수지 패턴을 스테퍼 노광법에 의해 형성하였다. 이때, 먼저 형성한 얼라이먼트 마크 (920)에 대하여 위치 결정을 행하여 노광하였다. 기판을 5 ％의 HF 수용액에 침지하고, 감광성 수지 개구에 노출된 산화규소를 에칭에 의해 제거하여 GaAs 기판 (910)을 노출시켰다. 그 후, 감광성 수지를 제거하고, 산화규소 개구 중에 노출된 GaAs 기판 (910) 상에 MOCVD법에 의해 성장 온도 600 ℃, 성장로 내압력 10 KPa의 환경하에 GaAs 완충층 (950)(두께 100 nm)을 성장시켰다.
이어서, MOCVD법을 이용하여, 기능 결정인 Al0 .2Ga0 .8As 결정 (952)(두께 2000 nm), 이어서 In0 .15Ga0 .85As 결정 (954)(두께 20 nm), Al0 .2Ga0 .8As 결정 (956)(두께 200 nm), n-GaAs 결정 (958)(두께 20 nm)을 성장 온도 600 ℃, 성장로 내압력 10 KPa로 에피택셜 성장시켰다. 원료 가스로서는 트리메틸알루미늄, 트리메틸갈륨, 트리메틸인듐, 아루신을 사용하였다. n형 도핑 원료로서는 실란을 사용하였다.
이들 반도체 결정 성장 과정에서는, 얼라이먼트 마크 (920)은 산화규소의 저해층 (932)에 덮여 있기 때문에 얼라이먼트 마크 (920) 상에는 반도체 결정이 성장되지 않았다. 따라서, 얼라이먼트 마크 (920)에 결정이 부착됨에 따른 얼라이먼트 마크 (920)의 변형이 발생하지 않는다. 그 결과, 이후에 나타내는 전극 등의 기능 부재 포토리소그래피에 의해 형성하는 공정에서, 해당 얼라이먼트 마크 (920)을 사용하여 높은 위치 정렬 정밀도로 기능 부재를 형성할 수 있다.
얻어진 기판을 MOCVD 반응로로부터 취출하고, 스테퍼 노광 장치에 설치하였다. 상기 얼라이먼트 마크 (920)에 대하여 위치 정렬을 행하면서, 전극을 형성하는 위치에 대응하는 위치에 개구를 갖는 감광성 수지를 스테퍼 노광법에 의해 형성하였다. 이어서, 개구부의 산화규소 HF 수용액에 의해 용해 제거하였다. 이어서, 감광성 수지를 아세톤으로 용해 제거하였다.
얼라이먼트 마크 (920)을 기준으로 하여 위치 정렬을 행하면서, 오믹 전극 형상에 대응하는 형상의 개구를 갖는 감광성 수지를 스테퍼 노광법에 의해 형성하였다. 이 기판 상에 Ti를 150 nm의 두께로, 이어서 Al을 1500 nm의 두께로 증착하고, 리프트 오프법에 의해 전극 형상을 갖는 Ti/Al 금속의 적층 구조를 형성하였다. 이어서, 기판을 800 ℃에서 30초간 어닐링함으로써 오믹 전극을 형성하였다.
이어서, 형성한 얼라이먼트 마크 (920)을 기준으로 하여 위치 정렬을 행하면서, 게이트 전극의 형상을 갖는 감광성 수지 개구를 스테퍼 노광법에 의해 형성하였다. 이 기판 상에 Ni를 100 nm의 두께로, 이어서 Au를 2000 nm의 두께로 증착하고, 리프트 오프법에 의해 전극 형상을 갖는 Ni/Au 금속의 적층 구조를 형성하였다. 이와 같이 하여 게이트 전극을 형성하였다. 이상과 같이 하여, GaAs계 전계 효과 트랜지스터를 형성하였다.
이상의 절차에 따라 GaAs 기판 (910) 상에 얼라이먼트 마크 (920)을 갖고, 얼라이먼트 마크 (920)과 반도체 결정 및 전극 등의 기능 부재의 상대 위치가 정밀도 양호하게 규정된 반도체 기판을 제작할 수 있었다. 반도체 결정을 결정 성장시킨 후, 기능 부재의 형성에 사용하는 얼라이먼트 마크를 새롭게 형성할 필요가 없어지기 때문에 생산성을 향상시킬 수 있다.
이상, 본 발명을 실시 형태를 이용하여 설명하였지만, 본 발명의 기술적 범위는 상기 실시 형태에 기재된 범위로는 한정되지 않는다. 상기 실시 형태에 다양한 변경 또는 개량을 가할 수 있다는 것은 당업자에 분명하다. 이러한 변경 또는 개량을 가한 형태도 본 발명의 기술적 범위에 포함될 수 있다는 것이 특허청구범위의 기재로부터 분명하다.
특허청구범위, 명세서 및 도면 중에서 나타낸 방법에서의 동작, 절차 등의 각 처리의 실행 순서는, 특별히 「보다 전에」, 「앞서서」 등으로 명시하지 않았으며, 전처리의 출력을 후처리에서 이용하는 것이 아닌 한, 임의의 순서로 실현할 수 있다는 것에 유의하여야 한다. 특허청구범위, 명세서 및 도면 중의 동작 플로우에 대하여 편의상 「우선,」, 「이어서,」 등을 이용하여 설명했다고 해도, 이 순서로 실시하는 것이 필수인 것을 의미하는 것은 아니다.
100: 반도체 기판, 110: 베이스 기판, 120: 얼라이먼트 마크, 122: 얼라이먼트 마크, 124: 얼라이먼트 마크, 130: 저해층, 132: 저해층, 140: 개구, 150: 반도체 결정, 152: 완충층, 160: 완충층, 200: 반도체 기판, 300: 반도체 기판, 400: 반도체 기판, 500: 반도체 기판, 610: 감광성 수지, 612: 개구, 620: 감광성 수지, 622: 개구, 630: 마스크, 632: 기준 마크, 634: 개구, 640: 감광성 수지, 650: 개구, 652: 개구, 660: 전극, 662: 전극, 700: 반도체 기판, 710: 실리콘 기판, 720: 얼라이먼트 마크, 730: 저해층, 732: 저해층, 750: GaN 완충층, 752: GaN 결정, 754: Al0 .2Ga0 .8N 결정, 760: AlN 완충층, 900: 반도체 기판, 910: GaAs 기판, 920: 얼라이먼트 마크, 930: 저해층, 932: 저해층, 950: GaAs 완충층, 952: Al0 .2Ga0 .8As 결정, 954: In0 .15Ga0 .85As 결정, 956: Al0 .2Ga0 .8As 결정, 958: n-GaAs 결정

Claims (18)

  1. 베이스 기판에 얼라이먼트 마크를 형성하는 단계와,
    상기 얼라이먼트 마크를 형성하는 단계 후에 상기 베이스 기판 상의 상기 얼라이먼트 마크를 포함하는 영역에 결정 성장을 저해하는 저해층을 형성하는 단계와,
    상기 얼라이먼트 마크의 위치를 기준으로 하는 개구를 형성하여야 할 위치를 나타내는 정보에 기초하여, 상기 저해층에서의 상기 얼라이먼트 마크가 설치되어 있지 않은 영역에 상기 베이스 기판을 노출시키는 상기 개구를 형성하는 단계와,
    상기 개구 내에 반도체 결정을 성장시키는 단계
    를 구비하는 반도체 기판의 제조 방법.
  2. 제1항에 있어서, 상기 얼라이먼트 마크의 위치를 기준으로 하여, 상기 반도체 결정 상에 전극 및 금속 배선 중 적어도 1개를 형성하는 단계를 더 구비하는 반도체 기판의 제조 방법.
  3. 제1항에 있어서, 상기 개구를 형성하는 단계에서는, 상기 얼라이먼트 마크가 설치되어 있지 않은 영역에 복수의 상기 개구를 형성하는 반도체 기판의 제조 방법.
  4. 제3항에 있어서, 상기 개구를 형성하는 단계에서는, 상기 얼라이먼트 마크의 위치를 기준으로 하는 상기 복수의 개구를 형성하여야 할 위치를 나타내는 정보에 기초하여 상기 복수의 개구를 형성하는 반도체 기판의 제조 방법.
  5. 제3항에 있어서, 상기 반도체 결정을 성장시키는 단계에서는, 상기 복수의 개구 각각에 상기 반도체 결정을 성장시키는 반도체 기판의 제조 방법.
  6. 제5항에 있어서, 상기 얼라이먼트 마크의 위치를 기준으로 하여, 상기 복수의 개구 내의 각각의 상기 반도체 결정의 상측에 전극 및 금속 배선 중 적어도 1개를 포함하는 기능 부재를 형성하는 기능 부재 형성 단계를 더 구비하는 반도체 기판의 제조 방법.
  7. 제6항에 있어서, 상기 기능 부재 형성 단계에서는, 상기 얼라이먼트 마크의 위치를 기준으로 하는 리소그래피에 의해 상기 기능 부재를 형성하는 반도체 기판의 제조 방법.
  8. 제1항에 있어서, 상기 베이스 기판이, 표면이 실리콘 결정인 기판, 표면이 게르마늄 결정인 기판 또는 3-5족 화합물 반도체 기판인 반도체 기판의 제조 방법.
  9. 제1항에 있어서, 상기 반도체 결정을 성장시키는 단계에서, 3-5족 화합물 반도체 결정 또는 2-6족 화합물 반도체 결정을 성장시키는 반도체 기판의 제조 방법.
  10. 제1항에 있어서, 상기 반도체 결정을 성장시키는 단계는,
    Cx1Siy1Gez1Sn1 -x1- y1 -z1(0≤x1<1, 0≤y1≤1, 0≤z1≤1이면서 0<x1+y1+z1≤1)의 조성을 갖는 제1 반도체 결정을 성장시키는 단계와,
    상기 제1 반도체 결정 상에 제2 반도체 결정을 성장시키는 단계를 갖는 반도체 기판의 제조 방법.
  11. 제1항에 있어서, 상기 저해층이 산화규소, 질화규소, 산질화규소 또는 산화알루미늄 중 어느 하나를 갖는 반도체 기판의 제조 방법.
  12. 제1항에 있어서, 상기 얼라이먼트 마크를 형성하는 단계에서는, 상기 베이스 기판을 에칭함으로써 상기 얼라이먼트 마크를 상기 베이스 기판에 형성하는 반도체 기판의 제조 방법.
  13. 제1항에 있어서, 상기 얼라이먼트 마크를 형성하는 단계에서는, 탄탈, 니오븀, 니켈, 텅스텐 및 티탄으로 이루어지는 군으로부터 선택되는 적어도 1종의 금속을 상기 베이스 기판에 형성함으로써 상기 얼라이먼트 마크를 상기 베이스 기판에 형성하는 반도체 기판의 제조 방법.
  14. 얼라이먼트 마크가 형성된 베이스 기판과,
    상기 베이스 기판 상의 상기 얼라이먼트 마크가 형성된 영역 이외의 영역에 설치된, 상기 베이스 기판을 노출시키는 개구를 가지며 결정 성장을 저해하는 제1 저해층과,
    상기 얼라이먼트 마크 상에 설치되며 결정 성장을 저해하는 제2 저해층과,
    상기 개구 내에서 결정 성장한 반도체 결정
    을 구비하는 반도체 기판.
  15. 제14항에 있어서, 상기 제1 저해층은 복수의 상기 개구를 갖고,
    상기 반도체 기판은 상기 복수의 개구 각각에서 결정 성장한 상기 반도체 결정을 구비하는 반도체 기판.
  16. 제14항에 있어서, 상기 얼라이먼트 마크의 위치에서의 상기 베이스 기판의 두께와, 상기 얼라이먼트 마크의 위치 이외의 상기 베이스 기판의 영역에서의 상기베이스 기판의 두께가 상이하고,
    상기 베이스 기판의 상기 제1 저해층과 접하는 면과 반대의 면인 이면으로부터 상기 제1 저해층의 상기 베이스 기판에 가까운 면과 반대인 면까지의 거리는, 상기 이면으로부터 상기 제2 저해층의 상기 베이스 기판에 가까운 면과 반대인 면까지의 거리와 상이한 반도체 기판.
  17. 제16항에 있어서, 상기 얼라이먼트 마크의 위치에서의 상기 베이스 기판의 두께는, 상기 얼라이먼트 마크의 위치 이외의 상기 베이스 기판의 영역에서의 상기베이스 기판의 두께보다 작고,
    상기 베이스 기판의 상기 제1 저해층과 접하는 면과 반대의 면인 이면으로부터 상기 제1 저해층의 상기 베이스 기판에 가까운 면과 반대인 면까지의 거리는, 상기 이면으로부터 상기 제2 저해층의 상기 베이스 기판에 가까운 면과 반대인 면까지의 거리보다 큰 반도체 기판.
  18. 제16항에 있어서, 상기 얼라이먼트 마크의 위치에서의 상기 베이스 기판의 두께는, 상기 얼라이먼트 마크의 위치 이외의 상기 베이스 기판의 영역에서의 상기 베이스 기판의 두께보다 크고,
    상기 베이스 기판의 상기 제1 저해층과 접하는 면과 반대의 면인 이면으로부터 상기 제1 저해층의 상기 베이스 기판에 가까운 면과 반대인 면까지의 거리는, 상기 이면으로부터 상기 제2 저해층의 상기 베이스 기판에 가까운 면과 반대의 면까지의 거리보다 작은 반도체 기판.
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