KR100250628B1 - 초고주파용 전계효과 트랜지스터 회로의 게이트단자 파형 왜곡 제어회로 - Google Patents

초고주파용 전계효과 트랜지스터 회로의 게이트단자 파형 왜곡 제어회로 Download PDF

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Abstract

초고주파 증폭기나 발진기 등 비선형 동작을 하는 회로에서, 전계효과 트랜지스터의 게이트 정전용량에 따른 임피던스의 비선형성에 의하여 발생하는 파형의 왜곡을 제어하는 회로이다. 초고주파 FET 회로의 게이트 정전용량의 비선형성에 의한 효율의 저하를 제어하기 위하여 종래에 썼던 커패시터 등의 선형소자를 비선형소자인 다이오드로 대체하여, FET의 게이트단자에서의 파형 왜곡을 제어함으로써 초고주파 회로의 전력 변환 효율을 높일 수 있다.

Description

초고주파용 전계효과 트랜지스터 회로의 게이트단자 파형 왜곡 제어회로
본 발명은 초고주파 증폭기나 발진기 등 비선형 동작을 하는 회로에서, 전계효과 트랜지스터(HEMT를 포함함, 이하, FET라함)의 게이트 정전용량에 따른 임피던스의 비선형성에 의하여 발생하는 파형의 왜곡을 제어하는 회로에 관한 것이다.
제1도는 FET의 게이트 정전용량의 초고주파 특성을 나타내는 특성도이다. 게이트 정전용량이란 FET의 채널영역과 게이트층 사이에 존재하는 정전용량을 말한다. 제1도에서, 게이트 정전용량은 문턱전압(Vt) 이상에서는 C0의 값을 갖고,Vp(≒Vt) 이하에서는 채널영역에 자유 반송자(캐리어)가 사라지면서 급격히 정전용량이 감소하여 기생 정전용량(C1)만이남게 되는 특성을 갖는다. 여기서, C1값은 보통 C0의 대략 1/10 정도이다.
상기 게이트 정전용량 특성이 FET 회로에 미치는 영향을, FET를 이용하는 초고주파 전력증폭기를 예로 들어 구체적으로설명하기로 한다. 제2도는 상기 게이트 정전용량 특성을 갖는 FET를 이용한 초고주파 전력증폭기 회로를 개략적으로 나타내는 회로도이고, 제3도는 제2도의 FET의 게이트단자에서의 신호파형을 나타내는 파형도이다.
이 회로는 B급, AB급 또는 F급으로 동작하는데, 이때의 게이트 바이어스 전압은 제1도에 나타낸 Vp 근방에서 결정된다.제2도를 볼 때, 이 전력증폭기의 입력부로는 정현파 신호(Vin)가 입력되지만 FET의 게이트단자에는 Vg(t)와 같이 찌그러진 파형이 나타남을 알 수 있다. 이 왜곡 파형을 제3도에 상세하게 나타낸다. 제3도의 파형Vg(t)는 게이트 바이어스전압(Vp)과 게이트 입력신호가 합성된 파형을 나타낸다.
제3도를 보면, 이 게이트 신호파형 Vg(t)는 Vp보다 낮은 전압(2)에서는 시간에 따라 전압이 급하게 변하여 스파이크를 형성하고, Vp보다 높은 전압(1)에서는 완만한 변화를 보인다. 만약 게이트단자(G)에 Vp로 바이어스된 정현파가 왜곡없이인가된다면, 이 정현파의 한주기 내에서 180°에 상당하는 시간동안 Vp 이상의 전압이 게이트단자에 인가될 것이지만, 제3 도의 파형에서도 180°에 상당하는 시간(3)보다 더 오래 Vp 이상의 전압이 게이트단자에 인가된다. 이는, 입력정합부(제2도 참조)는 선형적이어서 임피던스 크기가 신호크기에 관계없이 일정한 반면, 게이트단자의 임피던스는 제1도에 나타낸 것과 같이 전압에 따라 정전용량이 변화하기 때문에 나타나는 현상이다. 이러한 파형의 찌그러짐 정도는 제1도에 나타낸 C0와 C1의 비에 직접 관계되는데, 그 비가 클수록 찌그러짐이 심하고, 비가 1에 가까울수록 정현파에 가까운 왜곡되지 않은 파형이 나타난다. 위에서 언급한 것과같이, FET의 게이트에 찌그러짐이 없는 정현파가 입력된다면 한 주기의 180°만큼의 기간동안 FET가 켜질 것이지만, 실제로는 제3도와 같이 찌그러진 파형이 게이트에 인가되기 때문에 FET는 180°이상의 시간동안 켜 있게 된다.
이 때문에 직류 드레인(D) 전류가 과도하게 흘러 증폭기 전체의 효율이 저하된다[참조: Paul M. White, IEEE MITs,pp.277-280(1994); Masahiro Maeda, IEEE MTTs, pp. 579-582(1995)]. 시뮬레이션에 따르면, 제3도와 같은 왜곡된 파형으로 게이트 구동되는 증폭기는 같은 출력을 내기 위해 정현파로 구동되는 경우보다 30% 정도의 추가 직류전력을 소모해야 하는데, 이는 곧 30% 정도의 효율감소를 의미한다. 따라서 파형의 찌그러짐을 방지하거나 제어할 수 있다면 효율의 저하를 막을 수 있을 것이다. 찌그러짐이 제1도에 나타낸 게이트 정전용량의 비선형성, 구체적으로 Vp 이상과 이하에서의 정전용량의 비에 의존하므로, 그 비를 제어할 수 있다면 찌그러짐을 제어할 수 있다는 것은 자명하다.
이러한 시도의 하나로서, 제2도의 X에서 바라본 게이트 정전용량이 Vp 이상과 이하에서 그 비가 1에 가깝도록 하여 정현파가 찌그러지지 않도록 해주는 방법이 있다. 이 방법은 제4(a)도와 같이 FET의 게이트단자와 소스(S)단자 사이에 병렬 커패시터(shunt capacitor)Cs를 부가함으로써 구현된다[참조: Paul M. White, IEEE MTTs, pp. 277-280(1994)]. 이 회로는, 제4(b)도에 나타낸 바와 같이 FET 입력단의 정전용량을 모든 전압에서 Cs만큼 증가시켜 게이트 정전용량의 비선형성을 보상하는 원리에 의한 것이다. 그러나 이 회로에서는, 게이트 정전용량을 Cs 증가시킨 만큼 FET 입력단의 어드미턴스가 증가하기 때문에, 증폭기 입력의 임피던스 정합을 어렵게 하는 문제가 있다.
다른 방안으로서, FET의 게이트단자와 소스단자 사이에 LC직렬 회로를 부가하는 회로도 제안되었다. 이 회로는, 제3도와 같은 파형 왜곡은 주파수 영역에서 볼 때 제2고조파 성분이 증가함으로써 초래된 것인데 이 고조파는 주로 게이트정전용량의 비선형성 때문에 발생한다는 사실에 근거하는 것으로서, 제2고조파의 주파수에서 공진하는 LC직렬 회로를 게이트단자와 소스단자 사이에 설치함으로써 제2고조파 성분을 억제하여 파형의 찌그러짐을 억제하는 것이다. 그러나, 이방법은 FET에 인가되는 신호의 주파수에 따라 인덕턴스와 커패시턴스가 변해야 하기 때문에, 좁은 주파수 대역의 회로에만 사용해야 하는 단점이 있다.
이상에서 설명한 바와 같이, 종래의 기술에 따른 FET 게이트단자 파형 왜곡 제어회로는 커패시터 등의 선형소자를 이용하기 때문에, 회로의 동작주파수 범위가 한정되고 입력 임피던스 정합이 어려운 단점이 있다.
이에, 본 발명자들은 종래의 기술이 갖고 있는 단점을 해결하기 위하여 예의 연구·노력한 결과, 초고주파 FET 회로의 게이트 정전용량의 비선형성에 의한 효율의 저하를 제어하기 위하여 종래에 썼던 커패시터 등의 선형소자를 비선형소자인 다이오드로 대체하면, 회로의 사용주파수에 상관없고 입력 임피던스 정합이 용이해진다는 점에 착안하여, 초고주파 FET회로의 게이트단자 파형 왜곡 제어회를 설계하였다. 이로써, 게이트 정전용량의 비선형성을 완전히 제거할 수 있고, 특히, 집적회로에 집적된 FET의 게이트 정전용량을 집적회로 외부에서 제어할 수 있음을 확인하고, 본 발명을 완성하였다.
결국, 본 발명의 목적은 초고주파 회로의 전력 변환 효율을 높이기 위하여 FET 게이트단자에서의 파형 왜곡을 다이오드로써 제어하는 회로를 제공하는 것이다.
제1도는 전계효과 트랜지스터의 게이트전압에 따른 게이트 정전용량의 특성을 나타낸다.
제2도는 전계효과 트랜지스터를 이용한 초고주파 전력증폭기의 개략적인 회로도이다.
제3도는 제2도의 전력증폭기의 트랜지스터 게이트단자에서 파형이 왜곡됨을 나타낸다.
제4(a)도는 트랜지스터 게이트단자에 병렬 커패시터를 부가하는 종래 기술의 파형 왜곡 방지회로를 나타낸다.
제4(b)도는 제4(a)도의 회로에 의해 트랜지스터의 게이트 정전용량 특성의 비선형성이 감소됨을 나타낸다.
제5도는 본 발명에 따른, 다이오드를 이용한 파형 왜곡 제어회로를 나타낸다.
제6도는 제5도의 회로에 의해 비선형성이 제거된 게이트 정전용량 특성을 나타낸다.
제7도는 제5도의 회로에 부가한 다이오드의 접합 면적을 변화시킬 때의 게이트 정전용량 특성의 변화를 나타낸다.
제8(a)도와 제8(b)도는 본 발명의 다른 실시예로서, 집적회로에 집적된 트랜지스터의 게이트 정전용량을 집적회로 밖에서 제어하는 회로를 나타낸다.
제9도는 제8도 회로의 외부전압에 따른 게이트 정전용량 특성의 변화를 나타낸다.
* 도면의 주요부분에 대한 부호의 설명
C0 : 문턱전압 이상에서의 게이트 정전용량
C1 : 문턱전압 이하에서의 게이트 정전용량
Vg : 게이트 바이어스 전압
Vg(t) : 교류성분을 포함한 게이트 전압
Q1, Q1' : 전계효과 트랜지스터(FET)
D : FET의 드레인 단자 G : FET의 게이트 단자
S : FET의 소스 단자 Cs : 병렬 커패시터
D1, D1' : 다이오드 Cb, Cb' : 바이어스 커패시터
VR1, VR1' : 가변저항기 Rb : 블로킹 저항
제5도는 본 발명에 따른, 초고주파용 FET 회로의 게이트단자 파형 왜곡 제어회를 나타내는 회로도이고, 제6도는 이회로에 비선형성이 제거된 게이트 정전용량 특성을 나타내는 그림이고, 제7도는 이 회로에 부가한 다이오드의 접합 면적을 변화시킬 때의 게이트 정전용량 특성의 변화를 나타내는 그림이다.
제5도를 보면, 본 발명에 따른 초고주파용 FET 회로의 게이트단자 파형 왜곡 제어회로는, 게이트단자에 다이오드(D1)의음극(cathode)이 연결되어 있다. 실제로, 이 다이오드(D1)는 개별(descrete) FET로 구성되는 회로에 별도로 PCB 등에 의해 실장 연결될 수도 있고, FET 집적회로 제조시 일반 FET의 소스전극과 드레인전극을 연결하는 형태로 제조될 수도 있는데, FET 집적회로 제조시 같은 웨이퍼 기판 위에서 같은 공정으로 동시에 형성될 수 있다.
FET Q1의 게이트단자는 게이트-소스 접합이 이루는 다이오드의 양극(anode)단자인 반면, 다이오드 D1의 음극은 Q1의 게이트단자와 연결되어 있다. 따라서, D1의 양극전압 Vdiode가 2·Vp(게이트 바이어스전압의 2배)일 경우에 Q1의 게이트 정전용량은 제6도의 63번 파형과 같은형태로 된다. 곡선 61은 게이트-소스 접합의 정전용량을 나타내고, 곡선 62는 다이오드의 정전용량을 나타낸다. 61곡선과 62곡선의 함수를 더하면 63곡선이 된다. 곡선 63은 문턱전압 Vp 이상과 이하에서 대략 C0+C1의 일정한 값을 갖는다. 커패시터 Cs를 병렬로 다는 방법이 Vp 이상과 이하에서 전체적으로 게이트 정전용량을증가시킨 것과는 달리, 이 회로에서는 주로 Vp 이하에서만 정전용량을 증가시키고 FET가 켜 있는 Vp 이상의 정전용량은 거의 증가되지 않아, 결과적으로 파형 찌그러짐을 제어하고 있다. 따라서, 커패시터를 병렬로 연결하는 종래 기술의 회로와는 달리, 입력정합을 어렵게 만들지 않는다.
또한, 제7도와 같이 다이오드의 접합면적을 조절하면 대신호 구동시 한 주기 내에서 트랜지스터가 켜 있는 시간을 조절하여, 파형이 왜곡되는 정도를 제어할 수 있다. 다이오드 D1의 접합면적을 바꾸면 Vp 이하의 정전용량이 면적에 따라 변하기 때문이다. 제7도의 곡선 71은 D1의 양극 면적이 Q1의 게이트 면적의 2배, 곡선 72는 1배, 곡선 73은 0.5배, 곡선 74는 0배인경우의 게이트 정전용량을 나타낸다. 본 발명에 따른 파형 왜곡 제어회로의 다이오드 접합면적을 바꿀 때, 곡선 71의 경우에는 180도 이하의 턴온시간을, 곡선 72의 경우에는 180도의 턴온시간을, 곡선 73·74의 경우에는 180도 이상의 턴온시간을 조정할 수 있다. 이러한 턴온시간의 조정은 회로 설계시 회로의 성능을 최적화하는 데 이용할 수 있다[참조:Sachihiro Toyoda, IEEE MTTs Digest, pp.277-280(1993)].
본 발명에 따른, 초고주파용 FET 회로의 게이트단자 파형 왜곡 제어회로의 다른 실시예로서, 다이오드의 양극 전압Vdiode를 변화시켜서 FET 입력단의 게이트 정전용량을 변화시킬 수 있는데, 이 회로를 제8(a)도와 제8(b)도에 도시한다. 제8(a),(b)도는 집적회로에 집적된 트랜지스터의 게이트 정전용량을 집적회로 밖에서 제어하는 회로를 나타내는 것이다.
제8(a)도를 보면, 이 실시에의 회로는 다이오드(D1)의 양극 전압 Vdiode를 가변시킬 수 있도록 집적회로의 외부에서 다이오드(D1)의 양극에 연결되는 가변저항기(VR1)를 이용한 전압분배회로와, 역시 다이오드(D1)의 양극에 연결되는 커패시터(Cb)로 구성된다. 제8(b)도의 회로는 제8(a)도의 회로와 달리, 다이오드(D1')의 음극이 커패시터(Cb')를 통해FET(Q1')의 게이트단자에 연결되고, 전압분배회로(VR1)는 블로킹저항(Rb')을 통해 다이오드(D1')의 양극에 연결된다.
위와 같이 구성된 제8(a)도의 회로는 음전압 전원을 이용하고, 제8(b)도의 회로는 양전압 전원을 이용하는데, 상기전압분배회로를 이루는 가변저항기(VR1, VR1')는 각 전원의 전압을 가변하여 다이오드D1의 양극과 D1'의 음극에 인가하여, 각 다이오드의 정전용량을 변화시키는 역할을 한다. 커패시터(Cb1, Cb1')는 Vdiode의 바이어스 커패시터로서, 그 정전용량이 크면 클수록 좋으나 부가된 다이오드(D1, D1')의 정전용량의 최대값보다 2~3배 큰 값이면 동작에 지장이 없다. 제8(나)도에 있는, 블로킹 저항(Rb)은 제8(b)도의 B선로에 있는 AC성분을 블로킹하는 역할을 하는데, 저항값은 수 kohm정도의 값으로 결정하면 된다.
상술한 바와 같이 구성된 실시예의 작용을 설명하면, 제 8(a),(b)도의 A선로와 B선로에 직류성분 만이 존재하므로, 가변저항기(VR1, VR1')를 고주파회로(즉, 집적회로)의 외부에 설치하여 회로가 적절한 성능을 갖도록 전압으로 게이트단자의 정전용량을 조절할 수 있다.
제9도는 제8(a)도의 회로에서 Vdiode에 따른 게이트 정전용량의 변화를 도식적으로 그린 것이다. 이때의 다이오드와FET 게이트의 접합면적비는 편의상 1:1로 하였다. Vdiode가 2Vp 이면 곡선 94와 같은 특성을 갖는데, 이는 앞에서 설명한바와 같다. Vdiode가 2Vp 보다 낮을 경우(대략 4Vp 정도)에는 곡선 91과 같은 특성을 보인다. Vdiode가 2Vp와 4Vp 사이일때에는(대략 3Vp), 각각 곡선 92, 93과 같은 특성을 보이고, Vdiode가 2Vp보다 클 경우에는 곡선 95와 같은 특성을 보인다.
결과적으로, 제 9도를 보면, Vp 이하에서의 정전용량이 전압으로 제어될 수 있으므로 V1과 V2 사이를 진동하는 신호 파형의 왜곡이 제어될 수 있다. 제8(b)도의 회로도 같은 이치로 설명할 수 있다. 예를 들어, 게이트 바이어스 전압 Vbias가Vp(일반적으로 음전압임)일 경우 Vdiode가 -Vp 값이면 제8(a)도 회로의 Vdiode가 2Vp인 경우와 같은 동작을 한다. 즉,이 실시예는 게이트단자에서의 파형 왜곡을 억제할 뿐만 아니라, FET의 게이트 정전용량을 적절히 변화시켜 특정 회로에 적합한 파형보정을 하도록 하는 기능을 발휘할 수 있어 설계상의 융통성을 제공할 수 있다.
이상에서와 같이 본 발명에 따른, 초고주파용 FET 회로의 게이트단자 파형 왜곡 제어회로는, FET를 이용하는 초고주파 회로의 전력 변환 효율을 높이기 위하여 FET 게이트단자에서 파형 왜곡을 억제하면서도, 사용 주파수 대역에 무관하고, 우수한 입력 정합을 이룰 수 있는 효과가 있다. 파형 왜곡을 억제할 뿐만 아니라, FET의 게이트 정전용량을 적절히 변화시킬 수 있어 회로에 적합한 파형보정을 할 수 있는 효과도 있다.
또한, 집적회로화된 FET 회로의 파형 왜곡을 집적회로 외부에서 전압으로써 제어하여 회로의 성능과 신뢰성을 향상할 수있으며, FET 회로 제조시 같은 웨이퍼 기판에서 같은 공정으로 제조할 수 있어 비교적 단순한 공정과 낮은 단가로, 높은파형 왜곡 제어 성능을 달성할 수 있다. 아울러, 이는 다이오드의 접합면적의 가변이 용이해 회로설계의 능률을 올리고 탄력적인 설계를 가능케 하는 효과가 있다.

Claims (3)

  1. FET 게이트단자에 교류신호가 입력되는 초고주파 회로에 있어서, FET의 게이트단자에 다이오드가 연결되되, 다이오드의 음극은 게이트단자에 연결되고, 다이오드의 양극에는 소정전압이 인가되는 것을 특징으로 하는 초고주파용 FET회로의 게이트단자 파형 왜곡 제어회로.
  2. FET의 게이트단자에 교류신호가 입력되는 초고주파 회로에 있어서, FET의 게이트단자에 음극이 연결되는 다이오드, 다이오드의 양극에 연결되어 상기 다이오드의 정전용량을 변화시키는 가변저항, 다이오드의 양극과 접지 사이에 연결되는 캐패시터로 구성되는 초고주파용 FET 회로의 게이트단자 파형 왜곡 제어회로.
  3. FET의 게이트단자에 교류신호가 입력되는 초고주파 회로에 있어서, FET의 게이트단자에 일측이 연결되는 커패시터, 커패시터의 반대측에 음극이 연결되고 양극은 접지와 연결되는 다이오드, 상기 다이오드의 음극에 연결된 가변저항으로 구성된 초고주파용 FET회로의 게이트단자 파형 왜곡 제어회로.
KR1019960049982A 1996-10-30 1996-10-30 초고주파용 전계효과 트랜지스터 회로의 게이트단자 파형 왜곡 제어회로 KR100250628B1 (ko)

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