CN114072908A - 具有集成功率晶体管和启动电路的iii-v族半导体器件 - Google Patents

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CN114072908A
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heterojunction
terminal
transistor
nitride semiconductor
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弗洛林·乌德雷亚
洛伊佐斯·埃夫蒂米乌
焦尔贾·隆戈巴尔迪
马丁·阿诺德
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Cambridge Gallium Nitride Device Co ltd
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Abstract

公开了一种基于III族氮化物半导体的异质结功率器件，包括：形成在衬底(4)上的第一异质结晶体管和形成在衬底上的第二异质结晶体管。第一异质结晶体管包括：第一III族氮化物半导体区，形成在衬底之上，其中，该第一III族氮化物半导体区包括第一异质结，该第一异质结包括至少一个二维载流子气；第一端子(8)，操作性地连接到第一III族氮化物半导体区；第二端子(9)，与第一端子横向间隔开并且操作性地连接到第一III族氮化物半导体区；以及第一栅极区(10)，在第一端子与第二端子之间的第一III族氮化物半导体区之上。第二异质结晶体管包括：第二III族氮化物半导体区，形成在衬底之上，其中，该第二III族氮化物半导体区包括第二异质结，该第二异质结包括至少一个二维载流子气；第三端子(19)，操作性地连接到第二III族氮化物半导体区；第四端子(16)，在第一维度上与第三端子横向间隔开并且操作性地连接到第二III族氮化物半导体区；第一导电类型的第一多个高掺杂半导体区(18)，形成在第二III族氮化物半导体区之上，该第一多个高掺杂半导体区形成在第三端子与第四端子之间；以及第二栅极区(17)，操作性地连接到第一多个高掺杂半导体区。第一异质结晶体管和第二异质结晶体管中的一个是增强型场效应晶体管，而第一异质结晶体管和第二异质结晶体管中的另一个是耗尽型场效应晶体管。

Description

具有集成功率晶体管和启动电路的III-V族半导体器件
技术领域
本公开涉及功率半导体器件。具体地，但非排他性地，本公开涉及用于开关模式电源的集成启动电路的异质结构AlGaN/GaN高电子迁移率晶体管的使用。
背景技术
功率半导体器件是一种在功率电子产品中可以用作开关或整流器的半导体器件。功率半导体器件通常用于“换向模式”(即，它处于开或关状态，或者在这两种状态之间转换)，因此具有针对此类用途进行优化的设计。
硅双极结型晶体管(BJT)、金属氧化物半导体场效应晶体管(MOSFET)和绝缘栅双极型晶体管(IGBT)是功率半导体开关器件的常见类型。它们的应用领域涵盖消费电子产品的开关模式电源、混合动力和电动汽车中的逆变器和转换器、电机控制器、RF和微波电路、以及电信系统。
开关模式电源(SMPS)是一种电子电源，其利用诸如以高频连续导通和截止的MOSFET的开关器件以便有效地转换电能。诸如电容器和电感器的储能器件通过在开关器件的非导电状态期间供电来完成电路。
SMPS在转换电压和电流特征的同时，将功率从DC电源或AC电源(通常是主干线电源)传输到DC负载，例如消费电子产品。在图1中可以看到具有输出电压调节功能的主干线操作的AC/DC SMPS的框图。
SMPS通常包含用于输出电压调节的脉冲宽度调制(PWM)和/或频率调制(FM)控制集成电路(IC)。控制器负责管理存在于SMPS中的电源开关导通的时段。这种控制器通常以反馈回路配置来实现，在反馈回路配置中，SMPS的输出特征(例如，电源输出电压)被测量。该测量信号用于确定电源开关在导电或阻断模式下运行的时间。导电模式时间与开关波形的总时段的比率定义为占空比。随着DC输出负载的动态变化，控制器的作用是调整占空比，从而维持系统所需的必要输出电压。
在图1中，从次级(输出)向控制器提供反馈。这称为次级侧控制，并且可能涉及光耦合器。在其他拓扑中，可以使用初级侧控制来消除光耦合器的存在。
控制器在去耦电容器C充电时通电，并且控制器对于SMPS按需运行是必不可少的。这在图2和图3中被示出。由于与整流的输入DC轨电压(V入)相比，控制器在显著降低的DC偏压下运行，因此使用DC/DC转换以对控制器供电。
图2示出了已知的标准反激式转换器，其利用耗尽型器件对PWM控制IC的去耦电容进行充电。具有可调漏电流电平的耗尽型MOSFET为IC供电，该IC用作电流源，该器件处于饱和模式。电阻R可以用于调整电流电平，而输入DC轨(V入)的变化不会影响电流电平。随着去耦电容器C变得充电越来越多，这增加了耗尽型晶体管的源极上的电压偏置，栅极-源极电压变得越来越负。当源极电压接近器件阈值电压时，耗尽型MOSFET切换到关断状态(即，其电阻大大增加)。图2所示电路的简化版本示出了如图3所示的耗尽型晶体管的操作。
氮化镓(GaN)是具有使其成为适合用于需要固态器件的若干应用领域(例如，射频电子产品、光电子产品、功率电子产品)中的候选者的性质的宽带隙材料。
GaN技术允许设计具有高电子迁移率和高饱和速度的晶体管。GaN的这些性质已经使其成为高功率和高温微波应用的良好候选者，例如雷达和蜂窝通信系统。随着系统在用户和所期望能力方面扩展，对增大其操作频率及功率的兴趣对应增长。较高频率的信号可以携带较多信息(带宽)，并允许使用具有非常高增益的较小天线。
此外，具有宽带隙的GaN提供了以较高频率例如电磁波谱的绿色、蓝色、紫色和紫外线部分来发射光的可能性。
氮化镓(GaN)越来越被认为是一种非常有前途的材料，用于具有提高功率密度、降低通态电阻和高频响应的潜力的功率器件的领域。应用领域涵盖便携式消费电子产品、太阳能逆变器、电动汽车和电源。该材料的宽带隙(Eg＝3.39eV)导致高临界电场(Ec＝3.3MV/cm)，其可导致：如果与具有相同击穿电压的硅基器件相比，该器件的设计具有较短的漂移区，因此具有较低的通态电阻。
使用氮化铝镓(AlGaN)/GaN异质结构还允许在异质界面形成二维电子气(2DEG)，在该异质界面中载流子可以达到非常高的载流子迁移率(μ＝2000cm2/(Vs))值。此外，存在于AlGaN/GaN异质结构的压电极化电荷导致2DEG层中的高电子密度(例如，1x1013cm-2)。这些特征允许开发具有非常有竞争力的性能参数的高电子迁移率晶体管(HEMT)和肖特基势垒二极管。大量的研究集中在使用AlGaN/GaN异质结构的功率器件的开发上。
然而，当尝试设计增强型而非耗尽型器件时，固有地存在于AlGaN/GaN异质界面的2DEG会带来挑战。尽管如此，已经提出了可导致增强型器件的若干方法，其中包括使用金属绝缘体半导体结构、使用氟处理、凹陷栅极结构、以及使用p型GaN层。由于pGaN层外延生长的相对成熟度和可控性(与其他技术相比)，因此pGaN/AlGaN/GaN HEMT是当前商业化的领先结构。
图4示意性地示出了根据现有技术的pGaN HEMT的有源区的横截面。该器件包括AlGaN层1、GaN层2(也被称为GaN缓冲层)、过渡层3、硅衬底4、衬底端子5、SiO2钝化层6、表面钝化介质7、源极端子图8、漏极端子9、栅极端子10和高p掺杂GaN帽11。所示器件是横向三端子器件，具有在标准硅晶片上外延生长的AlGaN/GaN异质结构。尽管GaN 2和Si 4之间存在显著的晶格失配，但是过渡层3用于允许生长高质量GaN层。通常在GaN层中和过渡层中添加碳p型掺杂。最后，通常添加薄盖GaN层以形成具有大于1x1019cm-3的镁(Mg)p型掺杂密度的栅极。典型的pGaN栅极器件具有约1.5至2V的阈值电压和约8V的栅极导通偏压。
虽然增强型器件在一些功率电子应用中用作主电源开关，但存在其中耗尽型器件可以较适合或可以与增强型器件一起使用的应用；例如在上述电源应用中的启动电路中。一般而言，耗尽型AlGaN/GaN晶体管通过将用作栅极端子的肖特基金属接触部12直接放置在AlGaN层1上(排除存在于增强型器件中的pGaN封盖层)来制成，如图5所见。
在现有技术的器件中，将启动组件与主功率晶体管集成并不简单。这是由于用于常通晶体管的肖特基栅极与用于常断晶体管的pGaN栅极之间存在兼容性问题。此外，常通晶体管的阈值控制限于使用肖特基金属化，并且此外，如果单片集成使用p-GaN栅极的常断器件，则这种控制将较受限。
在一些现有技术的系统中，使用电阻组件代替耗尽型器件。由于输入轨电压(Vin)的任何变化将影响去耦电容器C的充电时间，因此这是一种效率较低的解决方案。为了减少充电时间，要么需要减小所使用的电阻(这会增加充电损耗)，要么需要减小电容C的大小，这通常是不可能的。
在现有技术的耗尽型肖特基栅极器件中，器件的阈值电压(即，器件被认为从导通状态移动到关断状态时的栅极偏压，反之亦然)取决于工艺参数，例如但不限于AlGaN层厚度、铝摩尔分数和栅极金属堆叠。因此，将阈值电压调整到最适合于特定应用的电平需要改变外延生长及/或栅极金属处理，其既耗时又无成本效益相比之下，通过布局修改来可靠地调整器件阈值电压的能力将显著耗时较少且较具成本效益。目前现有技术不具备这种能力。
现有技术的耗尽型器件在导通状态时对可以在主导通状态导电路径(即，低电阻路径)从漏极-源极改变为栅极-源极之前施加到栅极端子上的最大正栅极偏压电压有限制。该最大偏压取决于栅极接触部处的肖特基势垒高度，并且不超过2V。现有技术中不存在可偏置超过该电压电平的常通HEMT器件。
US 2014/042452和US 2014/015591建议在栅极中使用耗尽型HEMT来限制过电压。
US 2015/076563涉及一种传统常通HEMT，其AlGaN层上的p-GaN岛状物以与电流相同的方向放置在源极端子与漏极端子之间。p-GaN岛状物以与源极和漏极之间的电流相同的方向设置在漂移区旁边。在这种布置中，p-GaN岛状物不能用于控制器件的阈值电压。
发明内容
本公开涉及单片集成的基于GaN的器件的使用，该器件优选地包含作为主电源开关的常断增强型场效应晶体管以及作为启动组件的高电压、常通、耗尽型晶体管。
本公开的一个目的是提供单片集成的基于GaN的器件，其包含作为主电源开关的常断增强型晶体管以及作为启动组件的常通、高电压耗尽型晶体管。增强型晶体管可以包含放置在电源开关的主端子、源极和漏极之间的连续条带或闭合形状的高掺杂半导体栅极结构。耗尽型晶体管可以包含基于不连续的高掺杂半导体层的栅极结构，该半导体层包含条带或围绕单元的闭合形状内的岛状物，当提供栅极电压时，该单元用于调制高电压端子与低电压端子之间的导电路径。所有这样的岛状物可以连接至同一栅电极。启动组件还可以连接到内部或外部电容器，以便为开关模式电源中的诸如控制器或保护电路的其他电子组件提供电源电压。
由于以下原因，本公开的器件优于现有技术器件：
·启动组件可以与主增强型功率晶体管单片集成。这种集成可以允许整个系统的尺寸/成本的减少以及较低的BOM(物料清单)，并提高可靠性；
·该集成通过减少与分立器件之间的互连相关联的寄生组件来改善性能；
·增强型器件和耗尽型器件两者可以在相同制造工艺中制造。无任何附加工艺步骤就可以形成增强型器件和耗尽型器件的能力降低了集成器件的成本；
·使用耗尽型HEMT而不是电阻器，增强型器件较节能；
·在耗尽型器件的栅极包括分立的高掺杂区的实施例中，所提出的器件能够通过调整晶体管的布局设计而不是调整外延生长或栅极金属堆叠来控制耗尽型器件阈值电压。布局重新设计可以得到比现有技术器件中使用的其他方法低得多的成本/工作量的优化器件；
·在主导通沟道从漏极-源极变为栅极-源极之前，可以将增加的正栅极偏压(＞7V)施加到耗尽型器件。在较高的正栅极端子偏压下，可以实现栅极端子下方的沟道中的载流子密度的增加，从而降低整体通态电阻并因此降低器件的损耗。
·在一种配置中，其中栅极偏压为0V并且源极通过对例如电容器进行充电升高到较高电位，源极端子上的最大电位电平可以在耗尽型晶体管截止之前通过布局设计进行调整，较精确地通过控制pGaN岛状物之间的距离进行调整。由于该确切的电位电平可以取决于应用，因此这是有利的。这种电位电平的调整可以在布局级别上完成，而无需不同应用的工艺修改功能。
根据本公开的一个方面，提供了一种基于III族氮化物半导体的异质结功率器件，包括：
第一异质结晶体管，形成在衬底上，该第一异质结晶体管包括：
第一III族氮化物半导体区，形成在所述衬底之上，其中，所述第一III族氮化物半导体区包括第一异质结，所述第一异质结包括第二导电类型的至少一个二维载流子气；
第一端子，操作性地连接到所述第一III族氮化物半导体区；
第二端子，与所述第一端子横向间隔开并操作性地连接到所述第一III族氮化物半导体区；
第一栅极区，形成在所述第一端子与所述第二端子之间的所述第一III族氮化物半导体区之上；以及
第二异质结晶体管，形成在衬底上，该第二异质结晶体管包括：
第二III族氮化物半导体区，形成在衬底之上，其中，该第二III族氮化物半导体区包括第二异质结，该第二异质结包括第二导电类型的至少一个二维载流子气；
第三端子，操作性地连接到第二III族氮化物半导体区；
第四端子，在第一维度上与所述第三端子横向间隔开并且操作性地连接到所述第二III族氮化物半导体区；
第一导电类型的第一多个高掺杂半导体区，形成在第二III族氮化物半导体区之上，该第一多个高掺杂半导体区形成在第三端子与第四端子之间；以及
第二栅极区，操作性地连接到所述第一多个高掺杂半导体区。
其中，第一异质结晶体管和第二异质结晶体管中的一个是增强型场效应晶体管，而第一异质结晶体管和第二异质结晶体管中的另一个是耗尽型场效应晶体管。
本公开提供了一种集成器件，该集成器件可以使用作为主电源开关的增强型HEMT、以及可以对集成在开关模式电源中的辅助电子产品供电的高电压耗尽型HEMT。该集成器件中的耗尽型HEMT可以用作启动器件，以从高电压轨提供低电压，例如5V。
在现有技术的系统中，例如在图3所示的电路中，输出电压由栅极阈值电压给出。这种DC/DC转换能效差，而损耗会很高。因此，它只能用于短时间或小功率。
在本公开中使用耗尽型HEMT，而不是在其位置上使用电阻器，是较节能和优雅的解决方案。
上述组件的单片集成允许减小整个系统的尺寸和成本。它还通过减少与分立器件之间的互连相关联的寄生组件来改善性能。
优选地，起始衬底可以是硅。然而，可以使用与用于GaN器件的现在技术制造工艺兼容的任何其他衬底。采用硅衬底有助于支持该工艺的代工厂的低成本、高再现性和广泛的可用性。备选衬底材料可以包括蓝宝石、碳化硅(SiC)、氮化镓(GaN)和砷化镓(GaAs)。其他备选材料也是可能的。此外，本公开涵盖了在适用于该目的的第一衬底上生长包括异质结(或异质结构)的III族氮化物半导体区并且然后在第二衬底上转移异质结构的可能性。第二衬底可以是前述衬底中的任一种或不同的衬底(例如，聚二甲基硅氧烷、PDMS、柔性衬底、金刚石)。硅作为衬底材料将在下文的实施例和附图中用于说明性目的。
第一栅极区可以形成在第一多个高掺杂半导体区之上。第一栅极区可以包括欧姆接触部。备选地，有源栅极区可以包括肖特基接触部。原则上，欧姆接触部提供较高的空穴注入，这可能有利于器件在高电压应力条件下的凹陷钝化和稳定性，而肖特基接触部在导通状态下提供较低的栅极漏电流。
第一端子和第二端子可以在第一维度上彼此横向间隔开，或者备选地，第一端子和第二端子可以在第二维度上彼此间隔开。
第一III族氮化物半导体区的第一异质结可以包括：第一III族氮化物半导体层，具有第一带隙并形成在所述衬底之上；第二III族氮化物半导体层，具有与第一带隙不同的第二带隙，设置在第一III族氮化物半导体层上；以及至少一个二维载流子气，形成在第一III族氮化物半导体层与第二III族氮化物半导体层之间的界面处以提供沟道。第二III族氮化物半导体区的第二异质结可以包括：第三III族氮化物半导体层，具有第一带隙并形成在所述衬底之上；第四III族氮化物半导体层，具有与第一带隙不同的第二带隙，设置在第一III族氮化物半导体层上；以及至少一个二维载流子气，形成在第三III族氮化物半导体层与第四III族氮化物半导体层之间的界面处以提供沟道。
第一III族氮化物半导体层、第二III族氮化物半导体层、第三III族氮化物半导体层和第四III族氮化物半导体层中的每一个包括氮化镓(GaN)、氮化铝镓(AlGaN)和氮化铟铝镓(InAlGaN)中的任一种。
异质结构可以包括：元素半导体(例如Si、Ge)，来自III族和IV族(例如GaAs)、或II族和VI族(例如ZnS)、或III族和V族(例如GaN)的二元化合物，二元合金半导体(例如SiGe)，三元合金(例如AlGaAs)，四元合金(例如InGaAsP)，或甚至五元材料(例如GaInPSbAs)。可能的异质结构的一些示例因此如下：AlGaAs/GaAs、InGaP/GaAs、InP/InGaAs、InAlAs/InGaAs、SiGe/Si、AlGaAs/InGaAs、InAlAs/InGaAs、以及InAlN/GaN、AlGaN/GaN。优选地，异质结构将是包含二维电子气(2DEG)的AlGaN/GaN异质结构；这将在下文的实施例和附图中用于说明性目的。GaN和AlGaN技术允许设计具有高电子迁移率和高饱和速度的晶体管。
至少一个二维载流子气可以是二维电子气(2DEG)或二维空穴气(2DHG)。2DEG具有比2DHG高得多的载流子迁移率的优点。
第一异质结晶体管可以被配置为增强型场效应晶体管，而第二异质结晶体管可以被配置为耗尽型场效应晶体管。
第二栅极区可以包括肖特基接触部。备选地，第二栅极区可以包括欧姆接触部。
第一异质结晶体管还可以包括形成在第一III族氮化物半导体区之上的至少一个高掺杂半导体区。至少一个高掺杂半导体区形成在第一端子与第二端子之间。第一栅极端子可以形成在至少一个高掺杂半导体区之上。
第一多个高掺杂半导体区可以包括在第二维度上彼此横向间隔开的至少两个高掺杂半导体区。
高掺杂半导体区(岛状物)可以放置在异质结的半导体表面上，并且在零栅极-源极端子偏压下，它们耗尽其正下方的导电沟道(2D载流子气)，但不耗尽它们之间的2D载流子气保持未耗尽的区域。因此，沿着(在岛状物之间的区域下方形成的2D载流子气上)不存在高掺杂层的路径，在第三(源极)与第四(漏极)端子之间在零栅极-源极偏压下存在不间断的沟道。只要栅极-源极偏压大于第一阈值电压，就存在该不间断沟道。
相对于源极端子向栅极端子施加较大的负偏压(或者备选地相对于栅极向源极施加较大的正源极偏压)，由于电场从高掺杂岛状物延伸到岛状物之间的区域，因此漏极端子与源极端子之间的导电沟道(区)中的载流子浓度降低。该横向电场(方向与电流垂直)耗尽了在高掺杂半导体岛状物之间的区域下方形成的2D载流子气，因此通过源极(第三端子)与漏极(第四端子)之间的2D载流子气阻碍了电流路径。器件被认为从导通状态(低电阻)变化到关断状态的临界栅极偏压值被定义为第一阈值电压或器件阈值电压。注意，如上所述，代替相对于源极端子向栅极施加负电位，还可以保持栅极接地并向源极施加正电位，从而得到相同的结果。
每个高掺杂半导体区可以与最近的其他高掺杂半导体区间隔开。阈值电压可以由相邻高掺杂岛状物之间的间距、层厚度及掺杂分数控制。耗尽型晶体管的特定通态电阻可以由高掺杂岛状物之间的间距的数量以及高掺杂岛状物相对于岛状物之间的间距/分隔面积的宽度/面积来控制。
至少两个高掺杂半导体区可以包括分立区，其中至少两个高掺杂半导体分立区中的每一个可以与最近的其他高掺杂半导体区分开预定距离。分立区(或不连续岛状物)可以形成为使得在相邻岛状物之间不存在高掺杂半导体层，因此在第三端子(源极)与第四端子(漏极)之间存在直接的、无阻碍的由未耗尽的2D载流子气层提供的导电路径。相邻岛状物可以跨越(且正交于)电流路径一起紧密放置成行，使得施加到栅极的电位调制岛状物之间的导电区(即，2D载流子气层的部分)，从而调制源极和漏极之间的直接路径。
与现有技术器件中所示(例如，如图5所示)的肖特基栅极耗尽型AlGaN/GaN HEMT相比，作为所提出器件的组件，所提出的耗尽型晶体管在器件级具有优势。
所提出的器件能够通过调整晶体管的布局设计而不是调整外延生长或栅极金属堆叠来控制器件阈值电压。布局重新设计得到比目前可用的其他方法低得多的成本/工作量的优化器件。
用作组件的耗尽型器件可以是常通耗尽型器件，其中可以在主导通沟道从漏极-源极变为栅极-源极之前施加增加的正栅极偏压(＞7V)。目前，在现有技术的器件中，发生栅极导通的电压通常在0.7至2V之间。在较高的正栅极端子偏压下，所公开的器件可以在栅极端子下方的沟道中实现增加的载流子密度，从而降低整体通态电阻并因此降低器件的损耗。
至少两个高掺杂半导体区可以在第一维度上对齐。换言之，至少两个高掺杂半导体区可以形成在第二维度上沿不同于第一端子与第二端子之间的电流不同的方向上延伸的一排高掺杂半导体区。
耗尽型晶体管可以具有两个阈值电压。第一阈值电压可以是负的并且可以等效于经典的常通晶体管的阈值电压，指示从关断状态到导通状态的转变。优选地，第二阈值电压可以是正的并且可以以急剧的电流增加为特征。第二阈值电压可以与具有连续高掺杂半导体栅极的集成常断器件的阈值电压相同的值出现。
当耗尽型晶体管的栅极电压非常负时，相邻的高掺杂半导体栅极岛状物耗尽它们之间的2D载流子气的一部分，阻碍了电子或空穴从源极流到漏极的路径。一旦栅极-源极电压等于或大于第一阈值电压，2D载流子气就开始在相邻p岛状物之间的间距的中间处形成。在这个阶段，在源极和漏极之间建立了导电路径。可以通过控制相邻高掺杂半导体岛状物之间的间距来调整第一阈值电压的值。当栅极-源极电压增加到高于第一阈值电压但保持低于第二阈值电压时，2D载流子气沟道的形成从相邻高掺杂半导体岛状物之间的间距的中间向高掺杂半导体栅极岛状物的边缘扩展。随着通态电阻的降低，电流继续增加。当达到第二阈值电压(其优选是正的)时，当2D载流子气直接在高掺杂(p栅极)岛状物的下方扩散，允许电流流过该区域时，可以看到电流的急剧增加，从而导致增加的导电面积。其特点是电流急剧增加，并且作为结果，通态电阻急剧降低。电流增加的速率取决于高掺杂半导体栅极岛状物的宽度与它们之间的间距的比率。
至少两个高掺杂半导体区可以与第二III族氮化物半导体区接触。优选地，至少两个高掺杂半导体区可以与第四III族氮化物半导体层接触。
第一维度可以垂直于第二维度。因此，高掺杂半导体区以及相邻高掺杂半导体区之间的空间形成在源极端子和漏极端子之间。
至少两个高掺杂半导体区可以包括p型氮化镓(p-GaN)材料。pGaN与下方的AlGaN材料形成势垒。pGaN的高掺杂有助于耗尽区贯穿AlGaN层一直到2DEG，其随着相对于源极端子施加到栅极端子的电位的变化而变化。当栅极上的电位增加时，会发生从栅极端子到半导体的空穴隧穿。在动态高电压应力期间，通过栅极的一定量的空穴电流对器件的稳定性有积极影响，但如果电流太高，则会被视为控制端子漏电，影响驱动器以及该器件的总损耗。
该器件还可以包括形成在衬底与第一III族氮化物半导体区或第二III族氮化物半导体区之间的过渡层。过渡层可以存在于异质结构与块状衬底之间以最小化晶格失配或适应异质结构中的机械应力。过渡层可以包括成核层。成核层可以由氮化铝(AlN)或任何其他合适的材料制成，并且可以放置在衬底上。成核层可以形成由包含与异质结构器件的第一半导体层和第二半导体层相同的材料(例如AlGaN或GaN材料)的不同子层制成的过渡层的第一子层。这有助于释放机械应力并适应衬底(例如硅)与形成在顶部的异质结构之间的晶格失配。
在其中衬底是硅并且异质结构基于诸如GaN的III族氮化物化合物的本公开实施例中，过渡层可以包括AlxGaN1-xN(x是化合物的铝摩尔分数)的单层或产生多层堆叠(也被称为超晶格)的AlxGaN1-xN/AlyGaN1-yN(y是化合物的铝摩尔分数)的任何组合物。
通过使用相同的衬底并共用衬底之上的AlGaN/GaN层，第一异质结晶体管和第二异质结晶体管可以单片集成在单个器件内。
有利地，耗尽型晶体管可以与主要的、通常是增强型的功率晶体管单片集成。该集成可以减小整个系统尺寸/成本，以及降低BOM(物料清单)并提高可靠性。此外，它还可以通过减少与分立器件之间的互连相关联的寄生组件来改善性能。
第一异质结晶体管和第二异质结晶体管可以在第一维度上彼此横向间隔开。第一异质结晶体管和第二异质结晶体管可以彼此物理接触或者可以分开一定距离。
异质结功率器件还可以包括形成在第一异质结晶体管与第二异质结晶体管之间的隔离层。
隔离层可以通过选择性地蚀刻AlGaN层一直到下方的GaN层来形成，以局部去除2D载流子气。在蚀刻之后，钝化层可以被沉积并且可能填充通过蚀刻在凹槽中产生的空间。
隔离可以依据布局定义为器件的在有源区(AA掩模层)之外的部分。这表示器件的不存在2D载流子气层的区域。
第一异质结晶体管和第二异质结晶体管可以例如通过一起共用漏极区和漏极端子而形成在器件的相同有源区内。备选地，第一异质结晶体管和第二异质结晶体管可以形成为有源区的两个不同块(即，在它们之间存在隔离区)。
第一异质结晶体管可以被配置为电源开关。当该器件在功率电子应用中用作开关时，由于是优选的，第一异质结晶体管可以是常断器件。第一异质结晶体管必须承受额定电压(例如100V、200V或600V)，这意味着其击穿电压必须超过额定电压并在导通状态下输送标称电流(例如1A、20A、100A)，其随着额定功率和采用该器件的系统的要求的变化而变化。栅极端子连接到栅极驱动器，其可以与开关单片集成或设置在外部。栅极控制确定开关是导通还是截止，或在这些状态之间进行转换。当我们提到常断器件时，我们的意思是，在栅极与源极之间施加0V时，开关常断，并且仅当施加正的高于阈值电压的栅极到源极电压时，器件才导通。广泛地说，在要求和系统运行方面，电源开关类似于诸如功率MOSFET或IGBT的其他电源开关。
第二异质结晶体管可以被配置为用作启动组件。作为启动组件，由于第一阈值电压为负，第二异质结晶体管可以是常通器件。在启动方案的基本示例中，第二异质结晶体管的栅极可以接地或与第一异质结晶体管(即，电源开关)的源极连接。第二异质结晶体管(即，常通晶体管)的源极可以连接到电容器，该电容器可以是单片集成的或外部的。第一异质结晶体管和第二异质结晶体管的漏极连接到相同端子。当公共漏极端子上存在高轨电压时，常通器件导通，对电容器充电直到其源极电位升高到高于第一阈值电压的绝对值的电位，在该时间点，作为启动器件的第二异质结晶体管截止。这有助于为电源系统中的其他电路(例如控制器)创建低电压电源。
第二异质结晶体管可以被配置为用作高电子迁移率晶体管。
第二异质结晶体管可以被配置为操作二极管。当用作二极管时，优选地，有源栅极区可以操作性地连接到第三(源极)端子。备选地，有源栅极区可以操作性地连接到第四(漏极)端子。
该二极管可以用作反并联二极管，其以与电源开关相反的方向传导电流。二极管还可以用作续流二极管。这种情况下，两个晶体管的源极连接在一起，两个晶体管的漏极连接在一起，主开关的栅极为控制端子，而常通晶体管的栅极连接到常通晶体管的源极，以允许操作二极管。
可以单片集成若干这样的电源开关(常断晶体管)和被配置为反并联二极管的常通晶体管。一个示例是半桥配置，其中一个电源开关在低侧操作而另一个电源开关在高侧操作。这些电源开关中的每一个可以具有被配置为二极管的反并联常通晶体管。
优选地，相邻高掺杂半导体区之间的距离可以小于1000nm。更优选地，相邻高掺杂半导体区之间的距离可以小于500nm。
在启动配置和反并联配置两者中，如上所述，第二端子与第四端子可以操作性地连接。换言之，第一异质结晶体管的漏极端子可以操作性地连接到第二异质结晶体管的漏极端子。漏极区可以是单个漏极区，其中第一异质结晶体管和第二异质结晶体管都连接到单个漏极区。
在没有单独隔离结构的实施例中，第一异质结晶体管的漏极区和第二异质结晶体管的漏极区可以提供第一异质结晶体管与第二异质结晶体管之间的自隔离。
在启动配置中，第一端子可以操作性地连接到第二栅极区。换言之，第一异质结晶体管的源极端子可以连接到第二异质结晶体管的栅极区。耗尽型晶体管的栅极可以连接到内部或外部其他低电压节点，而不改变本发明的实质；例如，耗尽型晶体管的栅极可以连接到内部或外部地电位或接近地的电位、连接到内部或外部开尔文端子，该开尔文端子连接到第一端子或低电压电源节点并且通过使用电阻元件。
第一异质结晶体管和第二异质结晶体管可以共用同一有源区。除了由漏极端子提供的作为自隔离的隔离之外，第一异质结晶体管和第二异质结晶体管之间可以没有明显的隔离。第一III族氮化物半导体区和第二III族氮化物半导体区可以形成连续的半导体区。第一异质结晶体管和第二异质结晶体管可以形成在单个衬底上。第一III族氮化物半导体区和第二III族半导体区可以形成用于第一异质结晶体管和第二异质结晶体管两者的单个区域。换言之，晶体管是单片集成的，共用同一衬底、过渡层和GaN缓冲层。这有助于减少器件制造成本、封装成本和物料清单。
根据本公开的其他方面，提供了包括上述异质结功率器件并且还包括与常通晶体管的第三端子电连接的电容器的电路。当用作启动器件时的常通晶体管，还可以连接内部或外部电容器，以向其他电子元件(例如，开关模式电源中的控制器或保护电路)提供电源电压。
耗尽型晶体管的源极端子(第三端子)可以连接到内部或外部去耦电容器，使得当耗尽型(第一异质结)晶体管处于导通状态时电容器被充电。随着去耦电容器变得充电越来越多，增加了耗尽型晶体管的源极上的电压偏置，栅极-源极电压变得越来越负。当源极电压接近器件阈值电压时，耗尽型晶体管切换到关断状态(即，其电阻大大增加)。
根据本公开的其他方面，提供了包括上述异质结功率器件并且还包括集成接口电路的电路，该集成接口电路提供以下功能中的至少一个：电流控制功能、电压控制功能和禁用功能。该集成接口提供了集成启动电源电路的改进特征以及到电源系统的改进集成。
集成接口电路可以包括一个或若干电流控制块。集成接口电路还可以包括一个或若干调节器和禁用单元。此外，可以在电流控制块以及调节器和禁用单元中的每一个之前和之后集成附加电容器，每个附加电容器形成到第三端子的电容。
电流控制块限制从第一异质结晶体管的第一端子流向负载的电流。
调节器和禁用单元具有两个目的中的至少之一。它们可以将输出电压调节到内部或外部负载所需的电平。例如，第一异质结晶体管的第一端子处的电压为20V，并且调节器和禁用单元的输出为5V。第二目的可以是例如通过内部或外部信号禁用启动电源以降低其功耗。
注意，一个或若干电流控制块以及一个或若干调节器和禁用单元可以以任何顺序串联连接，而不改变本公开的实质。
所述电路可以用于在启动阶段期间向系统供电。所述电路还可以用于向芯片上的附加集成电路供电。
在一些实施例中，集成的电流控制块可以是电阻元件。该电阻元件可以使用金属层或2DEG层制成。
在其他实施例中，电流控制块可以包括电流源。电流源可以包括低电压耗尽型HEMT和电阻元件。低电压耗尽型HEMT的源极可以连接到电阻元件的第一端子，而栅极可以连接到电阻元件的第二端子。电阻元件的第二端子和低电压耗尽型HEMT的漏极可以形成电流控制块的两个端子。
在类似的实施例中，可以包括与电阻元件或与电流源并联或串联的RLC网络，以改善电流控制块的特征。
电流控制块还可以包括产生附加电压降的电路。这种电路可以是一个或若干低电压二极管、栅极连接到源极的一个或若干低电压HEMT、或分位器连接在HEMT(其中分位器的中点与HEMT的栅极端子连接)的漏极和源极端子之间的一个低电压增强型HEMT。
电流控制块还可以包括适配电流控制块中的电流的电路。这种电流降低电路可以包括与电流源中的电阻元件串联或并联的耗尽型HEMT或增强型HEMT。所述HEMT的栅极可以与调节器和禁用单元的集成下拉电路内的节点连接。
调节器和禁用单元可以由一个或若干具有漏极、源极和栅极的辅助低电压异质结晶体管组成；其中，辅助栅极区端子与电流控制电路(块)和下拉电路(块)操作性地连接。所述低电压异质结晶体管可以是耗尽型或增强型。
电流控制块可以连接在辅助晶体管的漏极或源极与辅助栅极区之间。下拉电路块可以连接在辅助栅极端子与异质结功率器件(与GaN芯片的低压端子相同)的第三端子、源极之间。
在一些实施例中，下拉电路块可以由一系列源极-栅极连接的增强型HEMT组成。在其他实施例中，集成下拉电路块可以是一系列肖特基二极管或者一个或多个齐纳二极管。
在另外的实施例中，集成下拉电路块可以是并联或串联的一个或若干常通或常断HEMT。可以有与HEMT串联的附加电容器或电阻器。控制所述下拉HEMT的栅极电位以设置下拉HEMT上的电压降，从而设置辅助低电压异质结晶体管的栅极电压和该相同辅助低电压异质结晶体管上的电压降。
在一个实施例中，下拉HEMT的栅极端子可以与辅助HEMT的栅极端子和第三端子之间的分压器的输出连接。
在其他实施例中，下拉HEMT的栅极端子可以与辅助晶体管的源极或漏极端子与第三端子之间的分压器的输出连接。
在其他实施例中，附加电流控制块与辅助低电压异质结晶体管的漏极或源极连接。该附加电流控制块连接到附加下拉电路(连接到第三端子)。在该实施例中，第一下拉HEMT的栅极端子可以与附加下拉电路上的分压器的输出连接。
在下拉电路的所有这些实施例中，分压器可以由电阻元件组成，该电阻元件例如由金属或2DEG形成的电阻器；电容器；由耗尽型HEMT形成的电流源，其源极与电阻元件的第一端子连接，而栅极与第二端子连接；肖特基二极管，栅极端子与源极端子连接的增强型HEMT；HEMT，其栅极端子与其漏极和源极之间的分压器的输出连接；或类似的分压器电路。
下拉电路还可以包括补偿或降低温度的影响的元件。该元件是分压器的特定实施例。分压器的第一部分可以包括集成的电阻器，而分压器的第二部分可以包括由常通HEMT(其源极与附加电阻器的第一端子连接，而栅极与电阻器的第二端子连接)组成的电流源。分压器的第一部分还可以包括与电阻器并联的类似电流源。分压器的第二部分还可以包括与电流源并联的电阻器。
分压器的两个部分将在给定电流下随着温度升高而增加电压降。但是电流源和电阻器以不同的速率改变电压降。通过设计常通HEMT和电阻的大小，分压器的输出可以通过设计被设置为下拉电路上的电压降和/或辅助HEMT上的电压降具有较小的温度依赖性。
在一些实施例中，调节器和禁用单元包括禁用功能。禁用功能通过导通集成下拉电路块的一个或若干常通或常断HEMT来实现。这将降低辅助HEMT的栅极电位并降低或中断通过辅助HEMT的电流。导通所述异质结晶体管的信号可以被称为禁用信号。禁用信号可以直接或者通过诸如逻辑反相器或电压钳的集成电路由外部控制芯片提供。此外，禁用信号可以由诸如电压保护、逻辑反相器或电流保护电路的附加集成电路提供。
由于电流控制块中以及调节器和禁用单元中的异质结晶体管优选是低电压器件，它们的源极端子和漏极端子可以互换，因为它们通常以对称(或类似)方式制成。低电压器件是指额定击穿电压通常低于20V并且电流能力有限(低于100mA)的器件。然而，应当理解，尽管这会增加成本和复杂性，这些器件也可以是高功率或高电压器件。
根据本公开的另一方面，提供了一种基于III族氮化物半导体的异质结功率器件的制造方法，该方法包括：
形成衬底；
形成在所述衬底之上形成的第一III族氮化物半导体区，其中，所述第一III族氮化物半导体区包括第一异质结，所述第一异质结包括第二导电类型的至少一个二维载流子气；
形成第一端子，所述第一端子操作性地连接到所述第一III族氮化物半导体区；
形成第二端子，所述第二端子与所述第一端子横向间隔开并操作性地连接到所述第一III族氮化物半导体区；以及
在第一III族氮化物半导体区之上形成第一栅极区；
形成在所述衬底之上形成的第二III族氮化物半导体区，其中，所述第二III族氮化物半导体区包括第二异质结，所述第二异质结包括第二导电类型的至少一个二维载流子气；
形成第三端子，所述第三端子操作性地连接到所述第二III族氮化物半导体区；
形成第四端子，所述第四端子在第一维度上与所述第三端子横向间隔开并操作性地连接至所述第二III族氮化物半导体区；
在第三端子与第四端子之间，在第二III族氮化物半导体区之上形成第一多个第一导电类型的高掺杂半导体区；以及
在第一多个高掺杂半导体区之上形成第二栅极区，
其中，第一异质结晶体管和第二异质结晶体管中的一个是
增强型场效应晶体管，而第一异质结晶体管和第二异质结晶体管中的另一个是耗尽型场效应晶体管。
第一多个高掺杂半导体区(在增强型晶体管中)和第二多个高掺杂区(在耗尽型晶体管中)可以在相同的工艺步骤中制造。连续的高掺杂半导体区与不连续的高掺杂半导体区之间的差异可以通过相同掩模的布局变化来实现。此外，常断增强型晶体管(具有连续层)的阈值电压可以与常通型耗尽型晶体管的第二阈值电压相同。由于成本考虑，在没有任何附加工艺步骤的情况下形成增强型和耗尽型器件的能力是有利的，并且有助于第一异质结晶体管和第二异质结晶体管的集成。
这允许通过制造工艺将高电压耗尽型GaN器件与高电压增强型GaN器件集成，该制造工艺不能用于在顶部AlGaN层上直接形成具有肖特基接触部的高电压耗尽型器件。在现有技术的器件中，必须使用附加的工艺步骤来制造器件，并且单片集成会很麻烦。
附图说明
图1示出了根据现有技术的具有输出电压调节的主干线操作的AC/DC开关模式电源(SMPS)的框图；
图2示出了根据现有技术的反激式转换器的电路原理图，该反激式转换器具有用作主电源开关的增强型功率晶体管和用作启动组件的高电压耗尽型晶体管，该高电压耗尽型晶体管对IC控制器去耦电容器进行充电；
图3示出了增强型功率晶体管和高电压耗尽型启动组件的示意性电路图；
图4示出了根据现有技术的最新增强型p-GaN HEMT的有源区的示意性横截面；
图5示出了具有肖特基栅极端子的最新耗尽型HEMT的有源区的示意性横截面；
图6示出了本公开的实施例的器件的示意性透视图；
图7A示出了根据本公开的其他实施例的器件的顶视图，其中高电压晶体管和耗尽型晶体管共用同一有源区；
图7B示出了图7A所示器件的一部分的示意性透视图；
图8示出了根据本公开的实施例的用作集成器件中的部件的耗尽型器件的示意性透视图；
图9A示出了根据本公开的实施例的用作集成器件中的部件的耗尽型器件的示意性顶视图。；
图9B示出了图9A所示的耗尽型器件的示意性截面图；
图10A示出了本公开的其他实施例的器件的顶视图，其中耗尽型器件是图5所示的肖特基栅极器件；
图10B示出了图10A所示器件的一部分的示意性透视图；
图11示出了根据本公开的实施例的被配置为在二极管模式下操作的用作集成器件中的组件的耗尽型器件的示意性透视图；
图12A示出了根据本公开的实施例的具有连续p-GaN栅极的功率HEMT的布局的示意性顶视图，该连续p-GaN栅极与具有不连续p-GaN栅极的反并联二极管单片集成；以及
图12B示出了图12A所示的集成HEMT/反并联二极管器件的单位单元的布局的示意性顶视图。
图13示出了包括集成接口电路的启动电源电路的实施例的示意性表示。集成接口电路由与耗尽型异质结晶体管的第一端子串联连接的一个或若干电流控制块以及一个或若干调节器和禁用单元组成。
图14示出了包括耗尽型异质结晶体管和电阻元件的电流控制块的实施例的电路示意性表示。
图15示出了调节器和禁用单元的实施例的电路示意性表示，其中电流控制块连接到辅助异质结晶体管的源极，并且其中辅助异质结晶体管是耗尽型晶体管。
图16示出了调节器和禁用单元的实施例的电路示意性表示，其中电流控制块连接到辅助异质结晶体管的漏极，并且其中辅助异质结晶体管是增强型晶体管。
图17示出了下拉电路的实施例的电路示意性表示，该下拉电路包括以阈值乘法器配置的增强型异质结晶体管以及由禁用信号控制的增强型异质结晶体管。
图18示出了下拉电路的实施例的电路示意性表示，该下拉电路包括以阈值乘法器配置的增强型异质结晶体管以及由禁用信号控制的增强型异质结晶体管。在该实施例中，下拉电路的分压器包括温度补偿电路，该温度补偿电路包括与电阻元件并联的电流源。
图19示出了调节器和禁用单元的实施例的电路示意性表示，其中下拉电路包括以阈值乘法器配置的增强型异质结晶体管，在阈值乘法器配置中，分压器连接到辅助异质结晶体管的源极并且分压器包括以阈值乘法器配置的HEMT。
图20示出了调节器和禁用单元的实施例的电路示意性表示，其中下拉电路包括以阈值乘法器配置的增强型异质结晶体管，在阈值乘法器配置中，分压器连接到辅助异质结晶体管的漏极并且分压器包括以阈值乘法器配置的HEMT。
图21示出了调节器和禁用单元的其他实施例的电路示意性表示，其中下拉电路包括以阈值乘法器配置的增强型异质结晶体管，并且其中下拉电路的分压器连接到源极辅助异质结晶体管，以及其中分压器包括由常通HEMT和电阻器形成的电流源以及以阈值乘法器配置的HEMT。在该实施例中，分压器的输出是值乘法器配置中的HEMT的外接端子。
图22示出了调节器和禁用单元的其他实施例的电路示意性表示，其中下拉电路包括以阈值乘法器配置的增强型异质结晶体管。在该实施例中，电流控制块包括与辅助异质结晶体管的源极连接的电阻元件。此外，它包括由禁用信号控制的增强型异质结晶体管。
具体实施方式
本公开将根据附图得到更全面的理解，然而，不应认为将本公开限制于所示的特定实施例，而仅用于说明和理解。
图6示出了根据本公开的实施例的GaN基半导体器件的有源区的示意性透视图。该器件以三个维度呈现：第一维度(z方向)、第二维度(x方向)和第三维度(y方向)。
在该实施例中，器件包括在器件底部限定主(水平)表面的半导体(例如硅)衬底4。应当理解，可以使用用于GaN器件的任何其他衬底。备选衬底材料的示例是蓝宝石、碳化硅和GaN。
在衬底4下方有衬底端子5。该器件包括形成在半导体衬底4的顶部上的过渡层3。过渡层3包括III-V族半导体材料的组合，其用作中间步骤以允许高质量III-V族半导体材料区的后续生长。过渡层(也被称为缓冲层3)可以包括单层AlxGaN1-xN(x在0与1之间变化)或产生多层叠堆的任何AlxGaN1-xN/GaN组合物。应当理解，可以在该器件中不使用缓冲层3，特别是当衬底4不是Si时。
在过渡层3的顶部形成半导体区。半导体区包括若干层。第一半导体层2是高质量的III-V族半导体(例如GaN)，并且其本身可以包括若干层。GaN半导体层2使用合适的生长技术在缓冲器3/衬底4堆叠的顶部上生长。这些的示例是金属有机化学气相沉积(MOCVD)和分子束外延(MBE)。
包含铝的摩尔分数的III-V族半导体的其他半导体层1形成在第一半导体层2的顶部上。形成AlGaN层1使得在GaN层2与AlGaN层1之间的界面处形成异质结构，导致形成二维电子气(2DEG)。
该器件由作为主电源开关的高电压增强型场效应晶体管以及作为启动组件的高电压耗尽型场效应晶体管组成。增强型晶体管与耗尽型晶体管由隔离区20分开。它可以防止两个晶体管之间出现不期望的导电。
增强型晶体管包括被布置为与AlGaN层1物理接触的高电压漏极端子9。高电压漏极端子9形成与2DEG接触的欧姆接触部。低电压源极端子8也被布置为与AlGaN层1物理接触并且还形成与2DEG接触的欧姆接触部。
增强型晶体管包括高p掺杂III-V族半导体11的形成为与AlGaN半导体层1接触的区域。在该实施例中，该区域由p-GaN材料形成。栅极控制端子10配置在高掺杂区11之上。栅极端子由放置在p-GaN区11上的金属接触部组成。高掺杂区11是放置在AlGaN层1上的p型GaN半导体的连续层(条带或围绕单元的闭合形状)，并且p型GaN半导体11电连接到栅电极10。
耗尽型晶体管还包括被布置为与AlGaN层1物理接触的高电压漏极端子16。高电压漏极16端子形成与2DEG接触的欧姆接触部。低电压源极端子19也被布置为与AlGaN层1物理接触并且还形成与2DEG接触的欧姆接触部。漏极16端子和源极19端子由AlGaN层1的表面上的欧姆金属接触部组成，或直接与到2DEG的良好电连接件接触。
高p掺杂III-V族半导体18的多个区域形成为与AlGaN半导体层1接触。它们具有在器件无偏压时降低高掺杂区18下方的2DEG载流子浓度的功能，并且在该实施例中由p-GaN材料形成。p-GaN区18是分立区并且在第二维度(x方向)上彼此间隔开。p-GaN区18(也被称为p-GaN岛状物)以不连续的线沿x方向延伸。p型GaN栅极的不连续层由放置在条带或闭合形状内的岛状物制成。高p掺杂的GaN区18可以是镁(Mg)掺杂的。高p掺杂的GaN区18沿着与将源极端子19和漏极端子16连接并且其中电流流动的轴垂直的轴延伸。
耗尽型器件的不连续栅极结构中的高掺杂层18可以在与增强型器件的高掺杂层11相同的工艺步骤中制造。所有p-GaN层(连续的或不连续的)都可以在相同工艺步骤中完成。连续层和不连续层的差异通过相同掩模的布局变化来实现。
栅极控制端子17被配置为在高掺杂区18之上，以便控制半导体层1与半导体层2的界面处2DEG的载流子密度。耗尽型器件的所有p-GaN岛状物18都连接到同一栅电极17。栅极端子17由放置在p-GaN岛状物18的间歇区上的金属接触部组成。高电压端子(漏极)16与低电压端子(源极)19之间的电连接由施加在第三端子(栅极)17上的电压信号确定。栅极控制端子17可以是欧姆接触部或肖特基接触部。
耗尽型晶体管的p型GaN栅极17、p型GaN栅极18的不连续层连接到高电压增强型场效应晶体管的源极端子8。因此，增强型晶体管的源极端子8电连接到耗尽型晶体管的栅极端子17。
增强型晶体管的漏极端子9连接到耗尽型晶体管的漏极端子16。
耗尽型晶体管的源极端子19连接到内部或外部去耦电容器(未示出)，使得当耗尽型晶体管处于导通状态时电容器被充电。随着去耦电容器变得充电越来越多(升高了耗尽型晶体管的源极19上的电压偏置)，耗尽型晶体管的栅极-源极电压变得越来越负。当源极19电压接近器件阈值电压时，耗尽型晶体管切换到关断状态(即，其电阻大大增加)。
图7A示出了根据本公开的其他实施例的器件的顶视图，其中高电压增强型晶体管和耗尽型晶体管共用同一有源区。该图以二个维度示出了该器件：第一维度(z方向)和第二维度(x方向)。该器件的顶视图示出了高电压主晶体管和耗尽型晶体管。连续的p-GaN条带11存在于主增强型晶体管的栅极10中，而不连续的条带18存在于耗尽型晶体管的栅极17中。示出了焊盘布局。耗尽型晶体管的栅极17和主开关的源极8共用同一焊盘。除了漏极区9、漏极区16之外，这两个器件共用同一有源区并且它们之间没有特定的分隔。在边界处，漏极的一侧属于主开关，而漏极的另一侧属于耗尽型晶体管。
图7B示出了图7A中所示器件的由区A指示的一部分的示意性透视图。
图8示出了根据本公开的实施例的用作集成器件中的部件的耗尽型器件的示意性透视图。
2DEG沿GaN层2与AlGaN层1之间的界面形成。当提供栅极电压时，在条带内包含岛状物18的不连续p-GaN层的栅极结构调制高电压漏极端子16与低电压源极端子19之间的导电路径。通过不连续岛状物，意味着在相邻岛状物18之间不存在p-GaN层，并且因此在源极端子19与漏极端子16之间存在直接、无障碍的导电路径13。然而，条带内的相邻岛状物18被放置为足够靠近一起与电流路径13交叉(正交于)，使得施加到栅极端子17的电位调制岛状物18之间的导电区13并且因此调制源极19与漏极16之间的直接路径。
漏端子16与源极端子19之间的导电沟道是二维电子气，其形成在AlGaN/GaN异质结构1与AlGaN/GaN异质结构2的界面处。p掺杂GaN岛状物18放置在异质结的AlGaN表面1上，并且在零栅极端子偏压下产生异质结下方的导电沟道(2DEG)的耗尽。在源极端子19和漏极端子16之间在零偏压下存在沿着路径13的不间断沟道，该路径13中(在岛状物18之间)不存在p掺杂GaN层18。在零偏压下，导电沟道存在于其中竖直上方不存在p-GaN层18的区域中。
当相对于源极端子19向栅极端子17施加负偏压时，由于从p掺杂GaN岛状物18延伸到岛状物之间的区域的横向电场，因此漏极端子16与源极端子19之间的导电沟道(区域)中的载流子浓度降低。横向电场在与将源极19与漏极16端子连接的轴垂直的x方向上形成。该横向场耗尽了2DEG，并且因此增加了源极19与漏极16之间的2DEG电阻。器件被认为从导通状态(低电阻)变化到关断状态(高电阻)的临界栅极偏压值被定义为第一阈值电压。注意，代替向栅极17施加负电位，还可以保持栅极17接地并向源极19施加正电位以获得相同结果。当栅极端子17的偏压越来越负时，使得器件用作晶体管的沟道调制通过其中竖直之上没有放置p-GaN岛状物18的区域中的导电沟道的横向JFET耗尽来实现。
影响第一阈值电压的参数包括(但不限于)p掺杂GaN岛状物18之间的分离、AlGaN层1的厚度以及AlGaN层1的铝摩尔分数。影响耗尽型晶体管的特定通态电阻的其他参数是p掺杂GaN岛状物18之间的分离的数量、以及p掺杂GaN岛状物11相对于岛状物之间的分离的长度。
由于耗尽型器件的不连续高掺杂半导体层由岛状物18制成，并且通过改变不连续p型岛状物18之间的布局间距，因此耗尽型晶体管常通直到它的与电容器连接的源极端子19升高到所期望的电压电平，然后器件截止。
当栅极-源极电压增加到高于第一阈值电压但保持低于第二阈值电压时，2DEG沟道的形成从相邻p-GaN岛状物18之间的间距的中间向p-GaN栅极岛状物屿18的边缘扩展。随着通态电阻的降低，电流继续增加。
耗尽型器件具有比第一阈值电压高(正)的第二阈值电压。第二阈值电压的特征是电流急剧增加的特征。该第二阈值电压电平与2DEG直接在p-GaN岛状物18下方而不是岛状物之间的形成相对应。当2DEG在p栅极岛状物18的下方扩散，允许电流流过该区域时，电流急剧增加，从而导致增加的导电面积。达到第二阈值电压和高于第二阈值电压的电流的急剧程度(或柔和度)取决于pGaN岛状物18的组合面积与pGaN岛状物之间的区域(分隔)的组合面积之间的比率。该比率越高，电流增加越剧烈(越急剧)。如果该比率低，则当达到第二阈值电压时电流增加较平滑。由于电流急剧增加，通态电阻急剧降低。
除了外延/工艺修改之外，还可以通过布局修改来调整耗尽型器件的阈值电压。耗尽型器件因此是常通器件(由于第一阈值电压为负)，但是其特征是当达到第二阈值电压时电流第二次急剧增加。此外，所提出的常通耗尽型器件可以允许在主导通状态沟道从漏极-源极变为栅极-源极之前施加增加的正栅极偏压(＞7V)。
图9A示出了根据本公开的实施例的用作集成器件中的组件的耗尽型晶体管的示意性顶视图。耗尽型晶体管类似于图8中所示的晶体管。该图以二个维度示出了该器件：第一维度(z方向)和第二维度(x方向)。
图9B示出了图9A所示的耗尽型器件的沿图9A所示切割线的示意性横截面。该图以二个维度示出了该器件：第二维度(x方向)和第三维度(y方向)。
图10A示出了本公开的其他实施例的器件的顶视图，其中耗尽型器件是图5所示的肖特基栅极器件。该图以二个维度示出了该器件：第一维度(z方向)和第二维度(x方向)。在该实施例中，耗尽型器件具有作为栅极接触部的肖特基接触部12。
图10B示出了图10A所示器件的一部分的示意性透视图。该器件以三个维度呈现：第一维度(z方向)、第二维度(x方向)和第三维度(y方向)。
图11示出了根据本公开的实施例的被配置为在二极管模式下操作的用作集成器件中的组件的耗尽型器件的示意性透视图。该器件以三个维度呈现：第一维度(z方向)、第二维度(x方向)和第三维度(y方向)。在该实施例中，通过将栅极17与源极19连接在一起，具有不连续p-GaN岛状物18的常通耗尽型MOSFET被配置为用于二极管模式。备选地，这可以通过将漏极16与栅极17连接在一起来完成。
p-GaN岛状物18之间的距离(间距)可以用于调整二极管在正向模式下传导电流的电压电平。与使用连续p-GaN层的现有技术器件相比，这特别有利，使用连续p-GaN层会导致大的正向电压。例如，相邻p-GaN岛状物18(或具有多个p-GaN岛状物条带的器件的实施例中的相邻多个p-GaN岛状物)之间的间距可以用于将开启正向电压调整到约0.3V至0.5V，其专用于硅中肖特基二极管。众所周知，由于肖特基二极管提供较低的正向开启电压和非常低的反向恢复损耗，因此肖特基二极管比双极二极管高效。为了避免对于二极管不期望的负开启电压，该实施例中相邻p-GaN岛状物18之间的间距非常小(在数十或数百纳米的数量级)。
当在p-GaN层下方形成2DEG时，在正向传导期间，电流的第二次增加出现在较高的电压电平(高于开路电压电平)处。为了最小化正向导电的通态电阻，二极管可以在超过第二阈值电压的情况下工作。
该实施例中所示的二极管可以用作高电压二极管，该二极管具有彼此操作性地连接的源极19和栅极17并且具有存在于栅极边缘17的漏极侧和漏极端子16之间的漂移区。该二极管还可以用作续流(free-wheeling)二极管或反并联二极管，并且还可以与常断GaN基HEMT单片集成。
图12A示出了根据本公开的实施例的具有连续p-GaN栅极层18的功率HEMT的布局的示意性顶视图，该连续p-GaN栅极层18与具有不连续p-GaN栅极18的反并联二极管单片集成。该器件以三个维度呈现：第一维(z方向)、第二维(x方向)和第三维(y方向)。该器件的顶视图示出了高电压主晶体管和耗尽型晶体管。连续的p-GaN条带11存在于主增强型晶体管的栅极10中，而不连续的条带18存在于二极管的栅极17中。除了漏极区9、漏极区16之外，这两个器件共用同一有源区并且它们之间没有特定的分隔。在边界处，漏极的一侧属于主开关，而漏极的另一侧属于耗尽型晶体管。
图12B示出了由图12A中的单元A所示的集成HEMT/反并联二极管器件的单位单元的布局的示意性顶视图。该图以二个维度示出了该器件：第一维度(z方向)和第二维度(x方向)。
这示出了用于将反并联二极管与不连续p-GaN岛状物18集成的多指状结构。如图11所示，该实施例中的二极管是根据本公开的实施例的二极管。主HEMT器件是使用与该器件的栅极26连接的连续p-GaN层11的常断器件。二极管(其源极19与其内部栅极17连接在一起)具有不连续的p-GaN岛状物18。在该特定的布局示例中(这里以顶视图示出)，在单指状结构中，漏极的一侧是主功率器件的一部分(即，常断p-GaN HEMT)，而漏极的另一侧16用作反并联二极管的阴极31。反并联二极管具有阳极30端子，其形成为它的连接在一起的内部源极19和内部栅极17。主HEMT的漏极连接到反并联二极管的阴极31(漏极16)，而主HEMT的源极连接到反并联二极管的阳极(源极19和栅极17)。
当主HEMT器件处于导通状态(具有适当的栅极偏压和高于源极偏压的漏极偏压)时，反并联二极管截止。当HEMT的与二极管的阳极30连接的源极端子的电压高于HEMT的与二极管的阴极31连接的漏极电压时，二极管处于正向导电(导通状态)。在该实施例中，二极管的开启电压可以通过相邻p-GaN岛状物18之间的间距(距离)来控制。在阳极端子30在0V(二极管的内部源极-栅极在0V)时，为了使横向耗尽区能够耗尽p-GaN岛状物18之间的2DEG，相邻p-GaN岛状物11之间的间距非常小。
备选地，二极管的源极端子19可以被配置为肖特基接触部以避免二极管具有零或负开启电压。在这种情况下，p-GaN岛状物18还用于降低关断状态下的漏电，降低由于在阻断模式(二极管的反向偏压)下通过肖特基接触部进行隧穿以及将电场推离肖特基接触部(二极管的阳极)朝向阴极所导致的漏电。
与p-GaN岛状物18接触的栅极接触部17可以由欧姆或肖特基金属化制成。肖特基接触部具有栅极漏电流较小的优点，而欧姆接触部有利于提高器件的稳定性以及通过空穴注入来钝化AlGaN和GaN缓冲层中的凹陷。
此外，在PCT公开WO/2019/012293A1中描述的辅助栅极器件的截止期间，这里描述的二极管模式器件可以在下拉网络中使用，并且该公开通过引用整体并入本文。
在本公开的实施例的其他示例中，提供了包括上述异质结功率器件并且还包括集成接口电路的电路，该集成接口电路提供以下功能中的至少一个：电流控制功能、电压控制功能和禁用功能。该集成接口提供了集成启动电源电路的改进特征以及到电源系统的改进集成。
图13示出了集成接口电路的示例性实施例的示意图。该电路由许多构建块组成。该集成耗尽型晶体管的漏极连接到增强型功率晶体管的漏极，而栅极连接到增强型功率晶体管的源极端子。注意，耗尽型晶体管的栅极可以连接到内部或外部的其他低电压节点，而不改变本发明的实质；例如，耗尽型晶体管的栅极可以连接到内部或外部地电位或接近地的电位、连接到内部或外部开尔文端子，该开尔文端子连接到第一端子或低电压电源节点或使用电阻元件。在图13所示的实施例中，来自耗尽型晶体管21的源极的电流在到达调节器和禁用单元50之前通过电流控制块51。调节器和禁用单元的输出可以是较低的、经调节的电压。备选地，调节器和禁用单元50可以从负载侧断开电流源。在图13所示的实施例中，电流在到达负载53之前将流过第二电流控制单元52。在每个块之前以及之后，可以集成额外的电容器54、55、56、57、58以改善性能。注意，图13中三个集成块的组合仅是示例。较多或较少的电流控制块以及调节器和禁用单元是可能的，而不改变本发明的实质。
图14示出了包括耗尽型异质结晶体管60b和电阻元件60a的电流控制块60的实施例，其中晶体管的源极连接到电阻元件的第一端子而栅极连接到第二端子。
图15和图16示出了调节器和禁用单元67、68的两个实施例。这些单元包括辅助异质结晶体管63、64，其可以是增强型晶体管或耗尽型晶体管。它们还包括下拉电路61、66，其与电流控制块62、65一起定义所述辅助异质结晶体管的栅极处的电压。电流控制块可以如图15所示连接到辅助晶体管的源极，或如图16所示连接到漏极。此外，下拉块61、66可以包括用于禁用信号的输入端子。增加禁用信号可以降低下拉电路两端的电压降，增加辅助晶体管两端的电压降，或者甚至完全使辅助晶体管截止。
图17到图18示出了下拉电路的各种示例性实施例。图17示出了下拉电路77的实施例，该下拉电路77包括其栅极与分压器75、76的输出连接的增强型异质结晶体管74。图18示出了其中电流源82、83并联连接到电阻元件80的实施例，该电阻元件80形成分压器79、80的一部分。这可以改变在给定电流下分压器的这部分两端的电压降的温度特征。电流源中的电阻元件和耗尽型晶体管的尺寸可以设计为使得温度对输出电压的影响可以被部分地补偿。
图19和图20示出了调节器和禁用单元93、99的两个示例性实施例的电路示意性表示，其中下拉电路的分压器87、88、89、90、97、98、101、102连接到辅助异质结晶体管91、95的源极(如图19所示)或漏极(如图20所示)。此外，在这些实施例中，分压器包括以阈值乘法器配置的增强型异质结晶体管86、92、94、103。在图19中的实施例中，以阈值乘法器配置的增强型晶体管导致电压降，类似于齐纳二极管。仅当辅助晶体管的源极达到该电压时，下拉电路才被激活。在图20所示的实施例中，相同的阈值乘法器布置限制了形成下拉电路的增强型晶体管的栅极电压。
图21示出了调节器和禁用单元112的其他实施例，其中下拉电路的分压器连接到辅助晶体管107的漏极。在该实施例中，分压器包括附加电流控制块104、105和以阈值乘法器配置的增强晶体管106，并且其中分压器的输出是后者晶体管的栅极。
图22示出了调节器和禁用单元119的其他示例性实施例的电路示意性表示，其中下拉电路包括以阈值乘法器配置的增强型异质结晶体管116。在该实施例中，电流控制块包括与辅助异质结晶体管的源极连接的电阻元件113。此外，它包括由禁用信号控制的增强型异质结晶体管115。
附图标记列表
1 AlGaN层
2 GaN层
3 过渡层
4 衬底
5 衬底端子
6 SiO2钝化
7 表面钝化电介质
8 增强型源极端子
9 增强型漏极端子
10 增强型栅极端子
11 增强型p-GaN封盖
12 肖特基栅极端子
13 零偏压下的导电沟道
14 增强型源极端子到耗尽型栅极端子的连接
15 增强型漏极端子到耗尽型漏极端子的连接
16 耗尽型漏极端子
17 耗尽型栅极端子
18 耗尽型p-GaN区
19 耗尽型源极端子
20 隔离
21 耗尽型器件
22 增强型器件
26 栅极焊盘金属
27 源极焊盘金属
28 漏极焊盘金属
29 有源区
30 二极管阳极
31 二极管阴极
50 禁用单元
51 电流控制块
52 电流控制块
53 电阻元件
54 电容器
55 电容器
56 电容器
57 电容器
58 电容器
59 电压源
60 电流控制块
60a 电阻元件
60b 异质结晶体管
61 下拉电路
62 电流控制块
63 辅助异质结晶体管
64 辅助异质结晶体管
65 电流控制块
66 下拉电路
67 调节器和禁用单元
68 调节器和禁用单元
73 异质结晶体管
74 异质结晶体管
75 电阻元件
76 电阻元件
77 下拉电路
78 异质结晶体管
79 电阻元件
80 电阻元件
81 异质结晶体管
82 异质结晶体管
83 电阻元件
84 下拉电路
85 电流控制块
86 异质结晶体管
87 电阻元件
88 电阻元件
89 电阻元件
90 电阻元件
91 异质结晶体管
92 异质结晶体管
93 调节器和禁用单元
94 异质结晶体管
95 异质结晶体管
96 电流控制块
97 电阻元件
98 电阻元件
99 调节器和禁用单元
100 GaN集成电路
101 电阻元件
102 电阻元件
103 异质结晶体管
104 异质结晶体管
105 电阻元件
106 异质结晶体管
107 异质结晶体管
108 电流控制块
109 异质结晶体管
110 电阻元件
111 电阻元件
112 调节器和禁用单元
113 电阻元件
114 异质结晶体管
115 异质结晶体管
116 异质结晶体管
117 电阻元件
118 电阻元件
119 调节器和禁用单元。
在本公开中，除非明确指定，异质结晶体管可以是诸如p栅极HEMT晶体管的任何已知的基于异质结的晶体管、或者肖特基栅极晶体管或诸如MISFET(金属绝缘半导体场效应晶体管)的绝缘栅晶体管。二极管可以是通过将栅极端子与其任何其他端子相连的肖特基二极管、齐纳二极管或pn二极管或由晶体管制成的二极管。本公开所述的异质结芯片或异质结功率器件可以称为异质结智能功率器件或异质结智能芯片或异质结功率集成电路或异质结集成电路。
技术人员应理解，在前面的描述和所附权利要求中，诸如“顶部”、“之上”、“重叠”、“下方”、“侧面”等的位置术语是参考器件的概念性图示来做出的，例如那些示出标准横截面透视图的位置术语和附图中所示的位置术语。这些术语用于便于参考，但不旨在限制性质。因此，这些术语应理解为指代当处于如附图所示的取向时的器件。
尽管如上阐述已在优选实施例方面描述了本公开，但是应该理解，这些实施例仅是说明性的，并且权利要求不限于这些实施例。鉴于本公开内容，本领域技术人员将能够进行修改和替换，这些修改和替换被认为落入所附权利要求的范围内。在本说明书中公开或示出的每一个特征，无论单独或者与本文公开或示出的任意其他特征进行任意合适组合，可包含在本公开中。
本领域技术人员会想到许多其他有效的备选方案。应当理解，本公开不限于所描述的实施例，而是包括落入本公开的精神和范围内的所有修改。

Claims (35)

1.一种基于III族氮化物半导体的异质结功率器件，包括：
第一异质结晶体管，形成在衬底上，所述第一异质结晶体管包括：
第一III族氮化物半导体区，形成在所述衬底之上，其中，所述第一III族氮化物半导体区包括第一异质结，所述第一异质结包括第二导电类型的至少一个二维载流子气；
第一端子，操作性地连接到所述第一III族氮化物半导体区；
第二端子，与所述第一端子横向间隔开并操作性地连接到所述第一III族氮化物半导体区；
第一栅极区，形成在所述第一端子与所述第二端子之间的所述第一III族氮化物半导体区之上；以及
第二异质结晶体管，形成在所述衬底上，所述第二异质结晶体管包括：
第二III族氮化物半导体区，形成在衬底之上，其中，该第二III族氮化物半导体区包括第二异质结，该第二异质结包括第二导电类型的至少一个二维载流子气；
第三端子，操作性地连接到第二III族氮化物半导体区；
第四端子，在第一维度上与所述第三端子横向间隔开并且操作性地连接到所述第二III族氮化物半导体区；
第一导电类型的第一多个高掺杂半导体区，形成在所述第二III族氮化物半导体区之上，所述第一多个高掺杂半导体区形成在所述第三端子与所述第四端子之间；以及
第二栅极区，操作性地连接到所述第一多个高掺杂半导体区，
其中，所述第一异质结晶体管和所述第二异质结晶体管中的一个是增强型场效应晶体管，而所述第一异质结晶体管和所述第二异质结晶体管中的另一个是耗尽型场效应晶体管。
2.根据权利要求1所述的异质结功率器件，其中，所述第一III族氮化物半导体区的第一异质结包括：
第一III族氮化物半导体层，具有第一带隙并形成在所述衬底之上；
第二III族氮化物半导体层，具有与所述第一带隙不同的第二带隙并设置在所述第一III族氮化物半导体层上；以及
第二导电类型的至少一个二维载流子气，形成在所述第一III族氮化物半导体层与所述第二III族氮化物半导体层之间的界面处以提供沟道；以及
其中，所述第二III族氮化物半导体区的第二异质结包括：
第三III族氮化物半导体层，具有第一带隙并形成在所述衬底之上；
第四III族氮化物半导体层，具有与所述第一带隙不同的第二带隙并设置在所述第一III族氮化物半导体层上；以及
第二导电类型的至少一个二维载流子气，形成在所述第三III族氮化物半导体层与所述第四III族氮化物半导体层之间的界面处以提供沟道。
3.根据权利要求2所述的异质结功率器件，其中，所述第一III族氮化物半导体层、第二III族氮化物半导体层、第三III族氮化物半导体层和第四III族氮化物半导体层中的每一个各自包括氮化镓GaN、氮化铝镓AlGaN和氮化铟铝镓InAlGaN中的任一种，并且其中，所述至少一个二维载流子气是二维电子气2DEG或二维空穴气2DHG。
4.根据权利要求1的异质结功率器件，其中，所述第一异质结晶体管被配置为用作电源开关的增强型场效应晶体管，并且其中，所述第二异质结晶体管被配置为用作启动器件的耗尽型场效应晶体管。
5.根据权利要求1的异质结功率器件，其中，所述晶体管中的任一个晶体管的栅极区的特征为与金属接触层肖特基接触或欧姆接触。
6.根据权利要求1的异质结功率器件，其中，所述第一异质结晶体管还包括形成在第一III族氮化物半导体区之上的至少一个第一导电类型的高掺杂半导体区，
所述至少一个高掺杂半导体区形成在所述第一端子与所述第二端子之间，以及
其中，所述第一栅极端子形成在所述至少一个高掺杂半导体区之上，以及
其中，所述第二异质结晶体管中的第一多个高掺杂半导体区还包括：与所述第二III族氮化物半导体区接触且在第二维度上彼此横向间隔开的至少两个第一导电类型的高掺杂半导体区。
7.根据权利要求6的异质结功率器件，其中，由导通状态下的电流定义的所述第一维度垂直于所述第二维度。
8.根据权利要求1的异质结功率器件，其中，所述第一异质结晶体管和所述第二异质结晶体管被单片集成在单个器件内。
9.根据权利要求1所述的异质结功率器件，还包括：形成在所述第一异质结晶体管与所述第二异质结晶体管之间的隔离结构。
10.根据权利要求1的异质结功率器件，其中，所述第二端子与所述第四端子操作性地连接。
11.根据权利要求10所述的异质结功率器件，其中，所述第二端子和所述第四端子被配置为自隔离结构。
12.根据权利要求1的异质结功率器件，其中，所述第一端子操作性地连接到所述第二栅极区。
13.根据权利要求1的异质结功率器件，其中，所述第二栅极区连接到内部接地或外部接地或接近接地的电位。
14.根据权利要求1的异质结功率器件，其中，所述第二栅极区连接到与所述第一端子相连的开尔文端子。
15.根据权利要求1的异质结功率器件，其中，所述第一异质结晶体管和所述第二异质结晶体管共享同一有源区。
16.根据权利要求1所述的异质结功率器件，其中，所述第二异质结晶体管被配置为二极管，以及所述第三端子连接到所述第二栅极区。
17.根据权利要求16的异质结功率器件，其中，所述二极管以反并联配置而连接到所述第一异质结晶体管，并且其中，所述第一端子连接到所述第三端子，而所述第二端子连接到第四端子。
18.一种电路，包括根据权利要求1所述的异质结功率器件，并且还包括电连接到所述第三端子的电容器。
19.一种电路，包括一个以上根据权利要求1所述的异质结功率器件。
20.一种电路，包括以半桥配置而布置的至少两个根据权利要求1的异质结功率器件。
21.一种电路，包括以半桥配置而布置的至少两个根据权利要求17的异质结功率器件。
22.一种基于III族氮化物半导体的异质结功率器件的制造方法，所述方法包括：
形成衬底；
形成在所述衬底之上形成的第一III族氮化物半导体区，其中，所述第一III族氮化物半导体区包括第一异质结，所述第一异质结包括第二导电类型的至少一个二维载流子气；
形成第一端子，所述第一端子操作性地连接到所述第一III族氮化物半导体区；
形成第二端子，所述第二端子与所述第一端子横向间隔开并操作性地连接到所述第一III族氮化物半导体区；以及
在所述第一III族氮化物半导体区之上形成第一栅极区；
形成在所述衬底之上形成的第二III族氮化物半导体区，其中，所述第二III族氮化物半导体区包括第二异质结，所述第二异质结包括第二导电类型的至少一个二维载流子气；
形成第三端子，所述第三端子操作性地连接到所述第二III族氮化物半导体区；
形成第四端子，所述第四端子在第一维度上与所述第三端子横向间隔开并操作性地连接至所述第二III族氮化物半导体区；
在所述第三端子与所述第四端子之间，在所述第二III族氮化物半导体区之上形成第一多个第一导电类型的高掺杂半导体区；以及
在所述第一多个高掺杂半导体区之上形成第二栅极区，
其中，所述第一异质结晶体管和所述第二异质结晶体管中的一个是增强型场效应晶体管，而所述第一异质结晶体管和所述第二异质结晶体管中的另一个是耗尽型场效应晶体管。
23.一种异质结芯片，包括：
基于III族氮化物半导体的异质结功率器件，包括任一项前述权利要求所述的第一异质结晶体管和第二异质结晶体管；
接口电路，与所述第二异质结晶体管操作性地连接，
其中，所述接口电路与所述第一异质结晶体管或所述第二异质结晶体管中的任一个异质结晶体管单片集成。
24.根据权利要求23所述的异质结芯片，其中，所述接口电路被配置为提供以下功能之一：电流控制功能、电压控制功能和禁用功能。
25.根据权利要求23或24的异质结芯片，其中，所述接口电路包括一个或多个电流控制块。
26.根据权利要求25的异质结芯片，其中，所述一个或多个电流控制块包括电阻元件，所述电阻元件包括二维电子气、或包括制造所述异质结芯片的金属在内的任何现有层。
27.根据权利要求25的异质结芯片，其中，所述一个或多个电流控制块包括电流源，所述电流源包括低电压耗尽型晶体管和电阻元件，其中，所述低电压耗尽型晶体管的源极与所述电阻元件的第一端子连接，而所述低电压耗尽型晶体管的栅极与所述电阻元件的第二端子连接，使得所述电阻元件的第二端子与所述低电压耗尽型晶体管的漏极形成所述电流控制块中的每一个电流控制块的两个端子。
28.根据权利要求25的异质结芯片，其中，所述一个或多个电流控制块包括一个或多个低电压二极管、具有与源极连接的栅极的一个或多个低电压晶体管、或具有连接在所述增强型晶体管的漏极端子与源极端子之间的分位器的低电压增强型晶体管，其中，所述分位器的中点与所述增强型晶体管的栅极端子连接。
29.根据权利要求25的异质结芯片，其中，所述一个或多个电流控制块包括与电流源中的电阻元件串联或并联的低电压耗尽型晶体管或增强型晶体管，其中，所述晶体管的栅极与调节器和禁用单元的集成下拉电路内的节点连接。
30.根据权利要求23至29中任一项所述的异质结芯片，其中，所述集成接口电路包括一个或多个调节器，所述一个或多个调节器将输出电压调节到内部负载或外部负载所需的电平，或所述一个或多个调节器提供合适的DC电压作为所述异质结芯片内部或所述异质结芯片外部的任何低电压电路的供电轨。
31.根据权利要求23至30中任一项所述的异质结芯片，其中，所述集成接口电路包括一个或多个禁用单元，所述一个或多个禁用单元由内部信号或外部信号而被控制以便通过经由所述第二异质结晶体管(启动器件)截止或降低电流来禁用启动供电以降低功耗。
32.根据权利要求30和31所述的异质结芯片，其中，所述调节器和所述禁用单元包括具有漏极、源极和栅极的一个或多个辅助低电压异质结晶体管；
其中，所述辅助低电压异质结晶体管的辅助栅极区端子与电流控制电路和下拉电路操作性地连接。
33.根据权利要求32所述的异质结芯片，其中，所述下拉电路包括并联或串联的一个或多个常通晶体管或常断晶体管、以及若干电阻器、分位器或电容器。
34.根据权利要求32所述的异质结芯片，其中，所述下拉电路包括：单片集成的温度补偿组件块，包括与电阻器和低电压异质结晶体管之间的串联组合并联的电阻器，使得当与分位器电路结合使用时，所述下拉电路提供了受温度变化影响较小的电路行为。
35.根据权利要求23至34中任一项所述的异质结芯片，还包括：，各自形成到第三端子的电容的附加电容器，所述附加电容器集成在所述电流控制块以及调节器和禁用单元中的每一个之前和/或之后。
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