CN114127931A - 氮化物基半导体装置及其制造方法 - Google Patents

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Abstract

一种氮化物基半导体装置包含第一和第二氮化物基半导体层、源电极和漏电极，及栅极结构。所述栅极结构包含至少一个导电层和两个或更多个经掺杂氮化物基半导体层。所述至少一个导电层包含金属，并且与所述第二氮化物基半导体层接触以在其间形成金属‑半导体结。所述两个或更多个经掺杂氮化物基半导体层与所述第二氮化物基半导体层接触且邻接所述导电层，以便与所述第二氮化物基半导体形成邻接所述金属‑半导体结的接触界面。

Description

氮化物基半导体装置及其制造方法
技术领域
本公开总体上涉及一种氮化物基半导体装置。更确切地说，本公开涉及一种与氮化物基HEMT装置和至少一个肖特基二极管集成的氮化物基半导体装置。
背景技术
近年来，对高电子迁移率晶体管(HEMT)的深入研究已经很普遍，特别是对于高功率开关和高频应用来说。III族氮化物基HEMT利用两种不同带隙材料之间的异质结界面形成量子阱状结构，用于容纳二维电子气体(2DEG)区，满足高功率/高频率装置的需求。除了HEMT之外，具有异质结构的装置的实例进一步包含异质结双极晶体管(HBT)、异质结场效应晶体管(HFET)和调制掺杂的FET(MODFET)。
发明内容
根据本公开的一个方面，提供一种氮化物基半导体装置。氮化物基半导体装置包含第一氮化物基半导体层、第二氮化物基半导体层、源电极、漏电极和栅极结构。所述第二氮化物基半导体层安置在所述第一氮化物基半导体层上且其带隙大于所述第一氮化物基半导体层的带隙。所述源电极和所述漏电极安置在所述第二氮化物基半导体层之上。所述栅极结构安置在所述第二氮化物基半导体层之上及所述源电极和所述漏电极之间。所述栅极结构包含至少一个导电层和两个或更多个经掺杂氮化物基半导体层。所述至少一个导电层包含金属，且与所述第二氮化物基半导体层接触以在其间形成金属-半导体结。所述两个或更多个经掺杂氮化物基半导体层与所述第二氮化物基半导体层接触且邻接所述导电层，以便与所述第二氮化物基半导体形成邻接所述金属-半导体结的接触界面。
根据本公开的一个方面，提供一种氮化物基半导体装置制造方法。所述方法包含如下步骤。在衬底上形成第一氮化物基半导体层。在所述第一氮化物基半导体层上形成第二氮化物基半导体层。将两个或更多个经掺杂氮化物基半导体层形成为与所述第二氮化物基半导体层接触且彼此物理地分隔开。将导电层形成为与所述第二氮化物基半导体层和所述经掺杂氮化物基半导体层接触，使得所述导电层与所述第二氮化物基半导体层在所述经掺杂氮化物基半导体层之间形成金属-半导体结。在所述第二氮化物基半导体层之上形成钝化层，以覆盖所述经掺杂氮化物基半导体层和所述导电层。形成源电极和漏电极，以穿过所述钝化层与所述第二氮化物基半导体层接触。
根据本公开的一个方面，提供一种氮化物基半导体装置。氮化物基半导体装置包含第一氮化物基半导体层、第二氮化物基半导体层、源电极、漏电极、第一经掺杂氮化物基半导体层、第二经掺杂氮化物基半导体层和导电层。所述第二氮化物基半导体层安置在所述第一氮化物基半导体层上且其带隙大于所述第一氮化物基半导体层的带隙。所述源电极和漏电极安置在所述第二氮化物基半导体层之上。所述第一经掺杂氮化物基半导体层与所述第二氮化物基半导体层接触，并且比所述漏电极更靠近所述源电极。所述第二经掺杂氮化物基半导体层与所述第二氮化物基半导体层接触且在所述第一经掺杂氮化物基半导体层和所述漏电极之间。所述导电层安置在所述第一经掺杂氮化物基半导体层和所述第二经掺杂氮化物基半导体层之间。
通过上述配置，源电极、漏电极、栅极结构可构成具有2DEG区的氮化物基HEMT装置。栅极结构的导电层与第二氮化物基半导体层(例如，屏障层)接触，以便形成金属-半导体结，其中金属-半导体结可形成为肖特基结。因此，HEMT装置和至少一个肖特基二极管可以集成到单个栅极结构中，使得半导体装置的尺寸可以保持在可接受的范围内。
附图说明
当结合附图阅读时，根据以下详细描述可以很容易理解本公开的各方面。应注意，各种特征可以不按比例绘制。也就是说，为了讨论清楚起见，各种特征的尺寸可以任意增大或减小。在下文中参考图式更详细地描述本公开的实施例，在图式中：
图1A是根据本公开的一些实施例的半导体装置的俯视图；
图1B是沿着图1B中的线I-I'截得的半导体装置的竖直横截面视图；
图1C是根据本实施例的一些实施例的电路施加晶体管的示意图。
图2A、图2B、图2C和图2D示出根据本公开的一些实施例的氮化物基半导体装置制造方法的不同阶段；
图3是根据本公开的一些实施例的半导体装置的俯视图；
图4是根据本公开的一些实施例的半导体装置的俯视图；
图5是根据本公开的一些实施例的半导体装置的俯视图；
图6是根据本公开的一些实施例的半导体装置的竖直横截面视图；
图7是根据本公开的一些实施例的半导体装置的竖直横截面视图；
图8A、图8B、图8C、图8D、图8E和图8F示出根据本公开的一些实施例的氮化物基半导体装置制造方法的不同阶段；
图9是根据本公开的一些实施例的半导体装置的竖直横截面视图；
图10是根据本公开的一些实施例的半导体装置的竖直横截面视图；且
图11是根据本公开的一些实施例的半导体装置的竖直横截面视图。
具体实施方式
在整个附图和详细描述中使用共同参考标号来指示相同或相似的组件。通过结合附图进行的以下详细描述，可以很容易理解本公开的实施例。
相对于某一组件或组件群组或组件或组件群组的某一平面为相关联图中所示的组件的定向指定空间描述，例如“上”、“上方”、“下方”、“向上”、“左”、“右”、“向下”、“顶部”、“底部”、“竖直”、“水平”、“侧面”、“较高”、“较低”、“上部”、“之上”、“之下”等等。应理解，本文中所使用的空间描述仅出于说明的目的，且本文中所描述的结构的实际实施方案可以任何定向或方式进行空间布置，前提为本公开的实施例的优点是不会因此布置而有偏差。
此外，应注意，在实际装置中，由于装置制造条件，描绘为近似矩形的各种结构的实际形状可能是弯曲的、具有圆形边缘、具有略微不均匀的厚度等。使用直线和直角只是为了方便表示层和特征。
在以下描述中，半导体装置/裸片/封装及其制造方法等作为优选实例进行阐述。所属领域的技术人员将清楚，可在不脱离本公开的范围和精神的情况下进行包含添加和/或替代在内的修改。可省略特定细节以免使本公开模糊不清；然而，编写本公开是为了使所属领域的技术人员能够在不进行不当实验的情况下实践本文中的教示。
图1A是根据本公开的一些实施例的半导体装置1A的俯视图。图1B是沿着图1B中的线I-I'截得的半导体装置1A的竖直横截面视图。在图1A中标记了方向D1和D2，其中方向D1垂直于方向D2。例如，方向D1是水平方向；且方向D2是竖直方向。
半导体装置1A包含衬底10、缓冲层12、氮化物基半导体层14和16、电极20和22、栅极结构30A、钝化层40和50、接触通孔60和62，及经图案化导电层70。
衬底10可以是半导体衬底。衬底10的示例性材料可包含例如但不限于Si、SiGe、SiC、砷化镓、p掺杂Si、n掺杂Si、蓝宝石、绝缘体上硅(SOI)等绝缘体上半导体或其它合适的衬底材料。在一些实施例中，衬底10可包含例如但不限于III族元素、IV族元素、V族元件或其组合(例如，III-V化合物)。在其它实施例中，衬底10可包含例如但不限于一个或多个其它特征，例如掺杂区、埋层、外延(epi)层或其组合。
缓冲层12可安置在衬底10上/之上/上方。缓冲层12可安置在衬底10和氮化物基半导体层14之间。缓冲层12可配置成减少衬底10和氮化物基半导体层14之间的晶格和热不匹配，由此解决由所述不匹配/差异导致的缺陷。缓冲层12可包含III-V化合物。III-V化合物可包含例如但不限于铝、镓、铟、氮或其组合。因此，缓冲层12的示例性材料可进一步包含例如但不限于GaN、AlN、AlGaN、InAlGaN或其组合。在一些实施例中，半导体装置1A可进一步包含晶核层(未示出)。晶核层可在衬底10和缓冲层12之间形成。晶核层可配置成提供过渡，以适应衬底10和缓冲层的III族氮化物层之间的不匹配/差异。晶核层的示例性材料可包含例如但不限于AlN或其合金中的任一种。
在一些实施例中，半导体装置1A可进一步包含晶核层(未示出)。晶核层可在衬底10和缓冲层12之间形成。晶核层可配置成提供过渡，以适应衬底10和缓冲层12的III族氮化物层之间的不匹配/差异。晶核层的示例性材料可包含例如但不限于AlN或其合金中的任一种。
氮化物基半导体层14可安置在衬底10和缓冲层12上/之上/上方。氮化物基半导体层16可安置在氮化物基半导体层14上/之上/上方。氮化物基半导体层14的示例性材料可包含例如但不限于氮化物或III-V族化合物，如GaN、AlN、InN、InxAlyGa(1-x-y)N(其中x+y≤1)、AlyGa(1-y)N(其中y≤1)。氮化物基半导体层16的示例性材料可包含例如但不限于氮化物或III-V族化合物，如GaN、AlN、InN、InxAlyGa(1-x-y)N(其中x+y≤1)、AlyGa(1-y)N(其中y≤1)。
氮化物基半导体层14和16的示例性材料选择成使得氮化物基半导体层16的带隙(即，禁带宽度)大于/高于氮化物基半导体层14的带隙，这使得它们的电子亲和势彼此不同，并使得它们之间形成异质结。例如，当氮化物基半导体层14是带隙约为3.4eV的未掺杂GaN层时，氮化物基半导体层16可选择为带隙约为4.0eV的AlGaN层。因而，氮化物基半导体层14和16可分别用作通道层和屏障层。在通道层和屏障层之间的接合界面处生成三角形阱势，使得电子在三角形阱中积聚，由此生成邻近异质结的二维电子气体(2DEG)区。因此，半导体装置1A可包含至少一个GaN基高电子迁移率晶体管(HEMT)。
电极20和22可安置在氮化物基半导体层16上/之上/上方。电极20和22可与氮化物基半导体层16接触。在一些实施例中，电极20可用作源电极。在一些实施例中，电极20可用作漏电极。在一些实施例中，电极22可用作源电极。在一些实施例中，电极22可用作漏电极。电极20和22的角色取决于装置设计。电极20和22可以沿着方向D1布置，并且电极20和22可沿着方向D2延伸，如图1A中所示。
在一些实施例中，电极20和22可包含例如但不限于金属、合金、掺杂半导体材料(如掺杂结晶硅)、硅化物和氮化物等化合物、其它导体材料或其组合。电极20和22的示例性材料可包含例如但不限于Ti、AlSi、TiN或其组合。电极20和22中的每一个可以是具有相同或不同组成的单层或多层。电极20和22可与氮化物基半导体层16形成欧姆接触。此外，欧姆接触可通过在电极20和22上涂覆Ti、Al或其它合适的材料来实现。在一些实施例中，电极20和22中的每一个由至少一个共形层和导电填充物形成。共形层可包裹导电填充物。共形层的示例性材料例如但不限于Ti、Ta、TiN、Al、Au、AlSi、Ni、Pt或其组合。导电填充物的示例性材料可包含例如但不限于AlSi、AlCu或其组合。
栅极结构30A可安置在氮化物基半导体层16上/之上/上方。栅极结构30A可安置在电极20和22之间。栅极结构30A包含两个经掺杂氮化物基半导体层302A和304A，及导电层306A。经掺杂氮化物基半导体层302A和304A及导电层306A可以沿着方向D1布置。经掺杂氮化物基半导体层302A和304A及导电层306可以沿着方向D2连续延伸，如图1A中所示。电极20和22及栅极结构30可至少构成具有2DEG区的GaN基HEMT装置。
在图1B的示例性图示中，半导体装置1A是增强型装置，其在导电层306A约为零偏置时处于常关状态。确切地说，经掺杂氮化物基半导体层302A和304A可与氮化物基半导体层16形成p-n结以耗尽2DEG区，使得2DEG区中与位于对应的经掺杂氮化物基半导体层302A和304A下方的位置相对应的区域具有不同于2DEG区的其余部分的特征(例如，不同的电子浓度)，且因此被阻挡。
由于此类机构，半导体装置1A具有常关特征。换句话说，当没有电压施加到导电层306A或者施加到导电层306A的电压小于阈值电压(即，在导电层306A下方形成反转层所需要的最小电压)时，2DEG区中在经掺杂氮化物基半导体层302A和304A下方的区域保持被阻挡，因此没有电流从中流过。
栅极结构30A的配置可应用于DC-DC转换器电路，从而避免DC-DC转换器电路中的负载电流发生过度变化。
为了说明，图1C是根据本实施例的一些实施例的电路施加晶体管S1和S2的示意图。晶体管S1和S2是GaN基HEMT。晶体管S1和S2串联连接。电感器L跨晶体管S2连接。
在操作期间，当晶体管S1关断并且因此电流IA被切断时，由于负载电感器L中的电流IB不能突然改变，所以晶体管S2需要为电流IB提供续流操作状态。因此，电流释放电路可设有续流二极管。续流二极管可通过肖特基二极管来实现。然而，额外配置肖特基二极管会增加电子装置的总体尺寸，这不利于电子设备的小型化。例如，一旦肖特基二极管安置在HEMT的栅极和漏极之间的某一位置，使得肖特基二极管和HEMT集成到一个管芯中，那么管芯尺寸将增大。此外，需要从肖特基二极管到外部的额外连接，因此管芯的布局将变得更加复杂。
本公开提供一种集成HEMT装置与肖特基二极管的新方式，至少可以避免前述问题。
再次参考图1B，关于半导体装置1A的栅极结构30A，经掺杂氮化物基半导体层302A和304A可与氮化物基半导体层16接触，以便与氮化物基半导体16形成接触界面I1和I2。经掺杂氮化物基半导体层302A和304A彼此物理地分隔开。接触界面I1和I2彼此物理地分隔开。
导电层306A可安置在经掺杂氮化物基半导体层302A和304A上/之上/上方。导电层306A沿着经掺杂氮化物基半导体层302A和304A的侧表面延伸，并延伸到经掺杂氮化物基半导体层302A和304A的顶表面。导电层306A包含主体部分3062和延伸部分3064。
主体部分3062可安置在经掺杂氮化物基半导体层302和304的顶表面上/之上/上方并与其接触。延伸部分3064从主体部分3062向下延伸。延伸部分3064可定位在/包夹于/位于经掺杂氮化物基半导体层302A和304A之间。延伸部分3064可与经掺杂氮化物基半导体层302A和304A的侧表面接触。延伸部分3064可与氮化物基半导体层16的顶表面接触。
导电层306A的示例性材料可包含金属化合物。导电层306A可形成为具有相同或不同组成的单层或多层。金属化合物的示例性材料可包含例如但不限于氮化钛(TiN)或氮化钽(TaN)、氮化钨(WN)、钨(W)、镍(Ni)或其组合。导电层306A可由金属合金形成，金属合金可包含例如但不限于钛/金(Ti/Au)、钛/铝/镍/金(Ti/Al/Ni/Au)或其组合。因此，导电层306的延伸部分3064和氮化物基半导体层16之间可形成金属-半导体结I3。金属-半导体结I3位于接触界面I1和I2之间。接触界面I1和I2邻接金属-半导体结I3。
在导电层306A的形成期间，其制造过程温度可控制在室温内，使得金属-半导体结I3可形成为肖特基结界面。因而，导电层306A和氮化物基半导体层16可以跨金属-半导体结I3形成肖特基二极管。导电层306A及经掺杂氮化物基半导体层302A和304A中的每一个可形成肖特基结界面。当半导体装置1A处于反向导通操作时，包含上述界面的栅极结构30A可以充当结势垒肖特基(JBS)二极管。因此，肖特基二极管可以集成到栅极结构30A中。
经掺杂氮化物基半导体层302A可在与氮化物基半导体层16(例如，屏障层)的接触界面I1处形成异质结。经掺杂氮化物基半导体层304A可在与氮化物基半导体层16的接触界面I2处形成异质结。因而，经掺杂氮化物基半导体层302A或304A和2DEG区之间可形成跨异质结(例如，接触界面I1或I2)的PN二极管(例如，其靠近氮化物基半导体层14和16之间的异质结)。此类PN二极管可应用于耗尽2DEG区，从而实现半导体装置1A的增强模式。将所述两个接触界面I1和I2形成为邻接金属-半导体结I3的原因是为了有效地使半导体装置1A进入增强模式。例如，一旦接触界面I1和I2中的一个被省略且对应的经掺杂氮化物基半导体层302A或304A过窄(即，过短)，那么对2DEG区的耗尽效应可能不足以用于增强模式。
基于上文，在本公开中，至少栅极结构30的导电层306A的延伸部分3064延伸到经掺杂氮化物基半导体层302A和304A之间的某一空间/区，以便在延伸部分3064和氮化物基半导体层16之间形成金属-半导体结I3。此外，通过至少将导电层306A的制造过程温度参数控制在室温内，金属-半导体结I3可以形成为肖特基结界面，因此肖特基二极管跨肖特基结界面形成。如此，因为HEMT装置和肖特基二极管可以集成到半导体装置1A中，因此半导体装置1A的尺寸可以保持在可接受的范围内。此外，半导体装置1A可适用于DC-DC转换器电路。此外，由于肖特基二极管的引入，可以进一步提高半导体装置1A的饱和电流，并且因此，半导体装置1A可具有良好的电气性能。
钝化层40可安置在氮化物基半导体层16和栅极结构30A上/之上/上方。钝化层40可与栅极结构30A共形，以便形成突出部分。钝化层40包含多个穿孔TH。电极20和22可通过穿孔TH穿过钝化层40与氮化物基半导体层16接触。
钝化层40的材料可包含例如但不限于介电材料。例如，钝化层40可包含例如但不限于SiNx、SiOx、Si3N4、SiON、SiC、SiBN、SiCBN、氧化物、氮化物、等离子体增强氧化物(PEOX)或其组合。在一些实施例中，钝化层40可以是多层结构，例如以下各者的复合介电层：Al2O3/SiN、Al2O3/SiO2、AlN/SiN、AlN/SiO2或其组合。
钝化层50可安置在电极20和22及钝化层40上/之上/上方。钝化层50的示例性材料可与钝化层40的材料相同或类似。此外，钝化层50可用作具有用于支撑其它层/元件的水平顶表面的平坦化层。在一些实施例中，钝化层50可形成为更厚的层，并且对钝化层50执行化学机械抛光(CMP)工艺等平坦化工艺以移除多余部分，由此形成水平顶表面。
接触通孔60可安置在钝化层50内。接触通孔60可穿过钝化层50。触点通孔62可安置在钝化层40和50内。触点通孔62可穿过钝化层40和50。接触通孔60可纵向延伸以分别连接到电极20和22。触点通孔62与导电层306接触，并从导电层306A向上延伸。触点通孔62可纵向延伸以连接到导电层306A。接触通孔60和62的上表面不在钝化层50的覆盖范围内。
触点通孔62可与金属-半导体结I3对准。触点通孔62可直接位于在金属-半导体结I3上。因此，栅极结构30A允许反向电流流过金属-半导体结I3并被引导到触点通孔62。
接触通孔60和62的示例性材料可包含例如但不限于导电材料，如金属或合金。
经图案化导电层70可安置在钝化层50及接触通孔60和62上/之上/上方。经图案化导电层70与接触通孔60和62接触。经图案化导电层70可具有金属线、衬垫、迹线或其组合，使得经图案化导电层70可形成至少一个回路。因此，经图案化导电层70可用作经图案化回路层。经图案化导电层70可分别通过接触通孔60和62与电极20和22及导电层306A连接。外部电子装置可通过经图案化导电层70向半导体装置1A发送至少一个电子信号，反之亦可。
经图案化导电层70的示例性材料可包含例如但不限于导电材料。经图案化导电层70可包含具有Ag、Al、Cu、Mo、Ni、Ti、其合金、其氧化物、其氮化物或其组合的单层膜或多层膜。
在图2A、图2B、图2C和图2D中示出半导体装置1A制造方法的不同阶段。在下文中，沉积技术可包含例如但不限于原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)、金属有机CVD(MOCVD)、等离子体增强CVD(PECVD)、低压CVD(LPCVD)、等离子体辅助气相沉积、外延生长或其它合适的工艺。
参考图2A，提供衬底10。可通过使用沉积技术在衬底10上/之上/上方形成缓冲层12。可通过使用沉积技术依序在衬底12上/之上/上方形成氮化物基半导体层14和16。可在氮化物基半导体层16上/之上/上方形成毯覆式经掺杂氮化物基半导体层80。在一些实施例中，可执行沉积技术以形成毯覆层，并且可执行图案化工艺以移除其多余部分。
参考图2B，对毯覆式经掺杂氮化物基半导体层80执行图案化工艺，以便形成所述两个经掺杂氮化物基半导体层302A和304A。经掺杂氮化物基半导体层302A可与氮化物基半导体层16形成接触界面I1。经掺杂氮化物基半导体层304A可与氮化物基半导体层16形成接触界面I2。经掺杂氮化物基半导体层302A和304A彼此物理地分隔开。
在一些实施例中，经掺杂氮化物基半导体层302A和304A可形成有相同宽度。在一些实施例中，经掺杂氮化物基半导体层302A和304A可形成有不同宽度。在一些实施例中，经掺杂氮化物基半导体层的数目可以大于二。例如，超过两个经掺杂氮化物基半导体层可以布置为阵列。经掺杂氮化物基半导体层的数目和宽度可由在图案化工艺期间应用的掩模层的图案决定。
毯覆式导电层(未示出)在氮化物基半导体层16及经掺杂氮化物基半导体层302A和304A上/之上/上方形成，以便与氮化物基半导体层16及经掺杂氮化物基半导体层302A和304A接触。毯覆式导电层形成为完全填充经掺杂氮化物基半导体层302A和304A之间的空间/区。对毯覆式导电层执行图案化工艺以移除其多余部分，由此形成导电层306A。毯覆式导电层的示例性材料可以是TiN或TaN；并且因此，导电层306A可与氮化物基半导体层16在经掺杂氮化物基半导体层302A和304A之间形成金属-半导体结I3。在一些实施例中，毯覆式导电层的示例性材料可包含例如但不限于氮化钨(WN)、钨(W)、镍(Ni)或其组合。毯覆式导电层可由金属合金形成，金属合金可包含例如但不限于钛/金(Ti/Au)、钛/铝/镍/金(Ti/Al/Ni/Au)或其组合。
参考图2C，可在氮化物基半导体层16上/之上/上方形成钝化层40以覆盖经掺杂氮化物基半导体层302A和304A及导电层306A。钝化层40的形成包含沉积技术和图案化工艺。钝化层40图案化成具有多个穿孔TH，用于暴露氮化物基半导体层16的至少一部分。
参考图2D，电极20和22可在氮化物基半导体层16上/之上/上方形成，并且可形成为通过穿孔TH穿过钝化层40。电极20和22可与氮化物基半导体层16接触。电极20和22的形成可包含沉积技术和图案化工艺。之后，钝化层50、接触通孔60和62及图案化回路层70可以形成，从而获得图1A和图1B中所示的半导体装置1A的配置。
图3是根据本公开的一些实施例的半导体装置1B的俯视图。半导体装置1B类似于参考图1A描述且说明的半导体装置1A，但栅极结构30A替换为栅极结构30B。
栅极结构30B包含经掺杂氮化物基半导体层302B和304B及导电层306B。导电层306B安置在经掺杂氮化物基半导体层302B和304B之间。经掺杂氮化物基半导体层302B在氮化物基半导体层16上布置成阵列。经掺杂氮化物基半导体层302B沿着方向D2布置且彼此分隔开。
经掺杂氮化物基半导体层302B的配置可应用于经掺杂氮化物基半导体层304B，因此氮化物基半导体层16上存在两个阵列。
导电层306B覆盖所述两个阵列。通过采用此配置，导电层306B和氮化物基半导体层16之间的接触面积(例如，肖特基结界面的总面积)可以增加，因此半导体装置1B的正向饱和电流和反向饱和电流可以增加。
在图3的示例性图示中，所述两个阵列彼此对准，使得它们彼此完全地且水平地重叠。在其它实施例中，所述两个阵列彼此未对准。
图4是根据本公开的一些实施例的半导体装置1C的俯视图。半导体装置1C类似于参考图1A和图1B描述且说明的半导体装置1A，但栅极结构30A替换为栅极结构30C。
栅极结构30C包含经掺杂氮化物基半导体层302C和在经掺杂氮化物基半导体层302C之上的导电层306C。经掺杂氮化物基半导体层302C在氮化物基半导体层16上布置成阵列，且仅存在一个由经掺杂氮化物基半导体层302C布置成的阵列。经掺杂氮化物基半导体层302C在方向D2上布置。导电层306C覆盖阵列，并填充所述两个邻近经掺杂氮化物基半导体层302C之间的每个区。每个经掺杂氮化物基半导体层302C的宽度足以提供2DEG区耗尽。例如，每个经掺杂氮化物基半导体层302C可在导电层306C的中心线之上横向延伸。也就是说，导电层306C和每个经掺杂氮化物基半导体层302C的重叠长度大于导电层306C的宽度的一半。
图5是根据本公开的一些实施例的半导体装置1D的俯视图。半导体装置1D类似于参考图1A和图1B描述且说明的半导体装置1A，但栅极结构30A替换为栅极结构30D。
栅极结构30D包含经掺杂氮化物基半导体层304D和在经掺杂氮化物基半导体层304D之上的导电层306D。经掺杂氮化物基半导体层304D在氮化物基半导体层16上布置成阵列，且仅存在一个由经掺杂氮化物基半导体层304D布置成的阵列。经掺杂氮化物基半导体层304D在方向D2上布置。导电层306D覆盖阵列，并填充所述两个邻近经掺杂氮化物基半导体层304D之间的每个区。每个经掺杂氮化物基半导体层304D的宽度足以提供2DEG区耗尽。例如，每个经掺杂氮化物基半导体层304D可在导电层306D的中心线之上横向延伸。也就是说，导电层306D和每个经掺杂氮化物基半导体层304D的重叠长度大于导电层306D的宽度的一半。
图6是根据本公开的一些实施例的半导体装置1E的竖直横截面视图。半导体装置1E类似于参考图1A描述且说明的半导体装置1A，但栅极结构30A替换为栅极结构30E。
栅极结构30E包含经掺杂氮化物基半导体层302E和304E及导电层306E。导电层306E安置在经掺杂氮化物基半导体层302E和304E之间。经掺杂氮化物基半导体层302E位于电极20和导电层306之间。经掺杂氮化物基半导体层304E位于电极22和经掺杂氮化物基半导体层302E之间。经掺杂氮化物基半导体层302E比电极22更靠近电极20。经掺杂氮化物基半导体层302E具有宽度W1。
经掺杂氮化物基半导体层304E位于导电层306和电极22之间。经掺杂氮化物基半导体层302E具有宽度W2。经掺杂氮化物基半导体层304E的宽度W2大于经掺杂氮化物基半导体层302E的宽度W1。也就是说，经掺杂氮化物基半导体层302E比经掺杂氮化物基半导体层304E窄。
此外，经掺杂氮化物基半导体层302E的p型杂质浓度可小于经掺杂氮化物基半导体层304E的p型杂质浓度。
在涉及电极20和22分别用作源电极和漏电极的一些实施例中，前述浓度和宽度设计可增强半导体装置1E的性能，因为从源电极(即，电极20)流到栅极结构30E的导电层306E的电流的阻抗减小，由此改进续电流的流动。
图7是根据本公开的一些实施例的半导体装置1F的竖直横截面视图。半导体装置1F类似于参考图1A和图1B描述且说明的半导体装置1A，但栅极结构30A替换为栅极结构30F。
栅极结构30F包含经掺杂氮化物基半导体层302F和304F、导电层306及金属层308F。金属层308F的材料不同于导电层306F的材料。例如，金属层308F由金属制成，且导电层306F由导电化合物制成。
钝化层42可安置在钝化层40及电极20、22上/之上/上方。接触通孔60穿过钝化层42和50，以便与电极20和22接触。钝化层42的示例性材料可与钝化层40的材料相同或类似。
金属层308F覆盖导电层306F及经掺杂氮化物基半导体层302F和304F。金属层308F可与导电层308F及经掺杂氮化物基半导体层302F和304F接触。
接触界面I4可在金属层308F和经掺杂氮化物基半导体层302F之间形成。接触界面I5可在金属层308F和经掺杂氮化物基半导体层304F之间形成。导电层306F的顶表面的位置高于经掺杂氮化物基半导体层302F和304F的顶表面。金属层308F直接覆盖导电层306F及经掺杂氮化物基半导体层302F和304F的顶表面。
触点通孔92位于经图案化导电层70和金属层308F之间，以便连接经图案化导电层70和金属层308F。触点通孔92与金属层308F接触并从金属层308F向上延伸。触点通孔92通过金属层308F与导电层306F电耦合。
在金属层308F的形成期间，过程温度可被控制在高温(例如，约875℃)内，使得接触界面I4和I5可以变为欧姆接触界面。金属层308F的配置可以增加半导体装置1F中的欧姆接触面积。
当半导体装置1F处于反向导通操作时，包含上述界面(即，接触界面I1、I2、I3、I4和I5)的栅极结构30F可充当经合并P-i-N肖特基(MPS)二极管。确切地说，在半导体装置1F的工作时段期间，当有较小电压施加到栅极结构30F时，跨金属-半导体结I3的肖特基二极管可接通；并且当有较大电压施加到栅极结构30F时，跨接触界面I1和I2的PN二极管可打开。
在图8A、图8B、图8C、图8D、图8E和图8F中示出半导体装置1F制造方法的不同阶段，如下文所描述。
参考图8A，提供衬底10。可通过使用沉积技术在衬底10上/之上/上方形成缓冲层12。可通过使用沉积技术依序在衬底12之上形成氮化物基半导体层14和16。可在氮化物基半导体层16上/之上/上方形成分隔开的经掺杂氮化物基半导体层302F和304F。经掺杂氮化物基半导体层302F和304F的形成可包含沉积技术和图案化工艺。
参考图8B，导电层306F可在氮化物基半导体层16及经掺杂氮化物基半导体层302F和304F上/之上/上方形成，以便与氮化物基半导体层16及经掺杂氮化物基半导体层302F和304F接触。导电层306F可形成为完全填充经掺杂氮化物基半导体层302F和304F之间的空间/区。
参考图8C，可在氮化物基半导体层16上/之上/上方形成中间钝化层40'以覆盖经掺杂氮化物基半导体层302和304及导电层306。电极20和22可在中间钝化层40'的穿孔TH中形成，以便与氮化物基半导体层16接触。
参考图8D，对中间钝化层40'执行图案化工艺，以便移除其多余部分，由此形成钝化层40。因此，经掺杂氮化物基半导体层302F和304F及导电层306F暴露。可在电极20和22及钝化层40上/之上/上方形成钝化层42。
参考图8E，金属层308F形成为与暴露的经掺杂氮化物基半导体层302F、304F及暴露的导电层306F接触。
参考图8F，可在金属层308F和钝化层42上/之上/上方形成钝化层50。之后，接触通孔60和92及图案化回路层70可以形成，从而获得图7中所示的半导体装置1F的配置。
图9是根据本公开的一些实施例的半导体装置1G的竖直横截面视图。半导体装置1G类似于参考图7描述且说明的半导体装置1F，但导电层306F替换为导电层306G。导电层306G的厚度可与经掺杂氮化物基半导体层302G和304G的厚度相同。
图10是根据本公开的一些实施例的半导体装置1H的竖直横截面视图。半导体装置1H类似于参考图7描述且说明的半导体装置1F，但导电层306F替换为导电层306H。导电层306H的厚度可小于经掺杂氮化物基半导体层302H和304H的厚度。
图11是根据本公开的一些实施例的半导体装置1I的竖直横截面视图。半导体装置1I类似于参考图7描述且说明的半导体装置1F，但导电层306F和金属层308F替换为导电层306I和金属层308I。
金属层308I分别覆盖经掺杂氮化物基半导体层302I和304I。导电层306I沿着经掺杂氮化物基半导体层302I和304I及金属层308I的侧表面延伸，以便向下延伸到经掺杂氮化物基半导体层302I和304I之间的空间/区。触点通孔92可与导电层306I及经图案化导电层70接触。
在半导体装置1I的制造过程期间，由于肖特基结界面的制造过程温度要求(例如，室温)和欧姆接触界面的制造过程温度要求(例如，高温)不同，所以导电层306I在金属层308I形成之后形成，以免对形成的肖特基结界面产生不利影响。因此，导电层306I在高于金属层308I的位置处形成。
为了制造半导体装置1I，可在用于形成欧姆接触界面的高温环境下在毯覆式经掺杂氮化物基半导体层上形成毯覆式金属层。然后，执行图案化工艺，使得毯覆式经掺杂氮化物基半导体层变成经掺杂氮化物基半导体层302I和304I；且毯覆式金属层变成金属层308I。图案化工艺配置成移除毯覆式经掺杂氮化物基半导体层和毯覆式金属层的多余部分，因此氮化物基半导体层16的至少一部分暴露。
之后，将导电层306I形成为覆盖金属层308I的顶表面。导电层306I在室温环境内或在室温环境下完全填充经掺杂氮化物基半导体层302I和304I之间的空间/区，由此形成肖特基结界面。因而，形成的肖特基结界面可不受高温环境影响。
基于以上描述，在本公开中，由金属制成的栅极结构的导电层可向下延伸到所述两个邻近经掺杂氮化物基半导体层之间的空间/区，以便形成金属-半导体结。通过将导电层的制造过程温度控制在室温下，金属-半导体结形成为肖特基结，由此集成HEMT装置与肖特基二极管。半导电装置内的肖特基二极管可提高其电气性能；并且因此，本公开的半导体装置可具有良好的电气性能。
选择和描述实施例是为了最佳地解释本公开的原理及其实际应用，使得所属领域的其他技术人员能够理解本公开的各种实施例，并且能够进行适合于预期的特定用途的各种修改。
如本文中所使用且不另外定义，术语“大体上(substantially/substantial)”、“大致”和“约”用于描述并考虑较小变化。当与事件或情形结合使用时，所述术语可涵盖事件或情形明确发生的情况以及事件或情形近似于发生的情况。例如，当结合数值使用时，所述术语可涵盖小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。术语“大体上共面”可指沿同一平面定位的在数微米内的两个表面，例如沿同一平面定位的在40μm内、30μm内、20μm内、10μm内或1μm内的两个表面。
如本文中所使用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述”可包含多个提及物。在描述一些实施例时，一个组件设置“在另一组件上或之上”可涵盖前者组件直接在后者组件上(例如，与后者组件物理接触)的情况，以及一个或多个中间组件定位在前者组件和后者组件之间的情况。
虽然已参考本公开的具体实施例描述并说明本公开，但这些描述和说明并非限制性的。所属领域的技术人员应理解，可在不脱离如由所附权利要求书定义的本公开的真实精神和范围的情况下，进行各种改变及取代等效物。图示可能未必按比例绘制。归因于制造工艺和公差，本公开中的工艺再现与实际设备之间可能存在区别。此外，应理解，实际装置和层可能会偏离附图中的矩形层描绘，并且由于共形沉积、蚀刻等制造工艺，可能包含角、表面或边缘、圆角等。可能存在未具体说明的本公开的其它实施例。应将本说明书和图式视为说明性而非限制性的。可进行修改，以使特定情形、材料、物质组成、方法或工艺适宜于本公开的目标、精神和范围。所有此类修改都既定在所附权利要求书的范围内。虽然本文中公开的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本公开的教示的情况下将这些操作组合、细分或重新排序以形成等效方法。因此，除非在本文中具体指示，否则操作的次序和分组并非限制性的。

Claims (25)

1.一种氮化物基半导体装置，其特征在于，包括：
第一氮化物基半导体层；
第二氮化物基半导体层，其安置在所述第一氮化物基半导体层上且其带隙大于所述第一氮化物基半导体层的带隙；
源电极和漏电极，其安置在所述第二氮化物基半导体层之上；以及
栅极结构，其安置在所述第二氮化物基半导体层之上及所述源电极和所述漏电极之间，所述栅极结构包括：
至少一个导电层，其包括金属且与所述第二氮化物基半导体层接触以在其间形成金属-半导体结；以及
两个或更多个经掺杂氮化物基半导体层，其与所述第二氮化物基半导体层接触且邻接所述导电层，以便与所述第二氮化物基半导体形成邻接所述金属-半导体结的接触界面。
2.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述经掺杂氮化物基半导体层彼此物理地分隔开。
3.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述导电层具有与所述第二氮化物基半导体层接触且位于所述经掺杂氮化物基半导体层之间的部分。
4.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述源电极和所述漏电极沿着第一方向布置且沿着第二方向延伸，并且所述经掺杂氮化物基半导体层沿着所述第一方向布置。
5.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述经掺杂氮化物基半导体层沿着所述第二方向延伸。
6.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述源电极和所述漏电极沿着第一方向布置且沿着第二方向延伸，并且所述经掺杂氮化物基半导体层沿着所述第二方向布置。
7.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述经掺杂氮化物基半导体层在所述第二氮化物基半导体层上布置为阵列，且所述导电层覆盖所述阵列。
8.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述导电层沿着所述经掺杂氮化物基半导体层的侧表面延伸到所述经掺杂氮化物基半导体层的顶表面。
9.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，进一步包括：
触点通孔，其与所述导电层接触且从所述导电层向上延伸。
10.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述栅极结构进一步包括覆盖所述导电层和所述经掺杂氮化物基半导体层以与所述导电层和所述经掺杂氮化物基半导体层接触的金属层。
11.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述导电层的顶表面的位置高于所述经掺杂氮化物基半导体层的顶表面，且所述金属层直接覆盖所述导电层和所述经掺杂氮化物基半导体层的所述顶表面。
12.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，进一步包括：
触点通孔，其与所述金属层接触且从所述金属层向上延伸，其中所述触点通孔通过所述金属层与所述导电层电耦合。
13.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述栅极结构进一步包括分别覆盖所述导电层的金属层，其中所述导电层沿着所述经掺杂氮化物基半导体层和所述金属层的侧表面延伸。
14.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述经掺杂氮化物基半导体层中的第一经掺杂氮化物基半导体层位于所述源电极和所述导电层之间且具有第一宽度，其中所述经掺杂氮化物基半导体层中的第二经掺杂氮化物基半导体层位于所述导电层和所述漏电极之间且具有大于所述第一宽度的第二宽度。
15.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述导电层包括氮化钛。
16.一种氮化物基半导体装置制造方法，其特征在于，包括：
在衬底上形成第一氮化物基半导体层；
在所述第一氮化物基半导体层上形成第二氮化物基半导体层；
形成与所述第二氮化物基半导体层接触且彼此物理地分隔开的两个或更多个经掺杂氮化物基半导体层；
形成导电层，所述导电层与所述第二氮化物基半导体层和所述经掺杂氮化物基半导体层接触，使得所述导电层与所述第二氮化物基半导体层在所述经掺杂氮化物基半导体层之间形成金属-半导体结；
在所述第二氮化物基半导体层之上形成钝化层以覆盖所述经掺杂氮化物基半导体层和所述导电层；以及
形成穿过所述钝化层与所述第二氮化物基半导体层接触的源电极和漏电极。
17.根据前述权利要求中任一项所述的方法，其特征在于，所述导电层形成为完全填充所述经掺杂氮化物基半导体层之间的空间。
18.根据前述权利要求中任一项所述的方法，其特征在于，形成所述两个或更多个经掺杂氮化物基半导体层包括：
在所述第二氮化物基半导体层上形成毯覆式经掺杂氮化物基半导体层；以及
对所述毯覆式经掺杂氮化物基半导体层进行图案化以形成具有不同宽度的所述经掺杂氮化物基半导体层。
19.根据前述权利要求中任一项所述的方法，其特征在于，进一步包括：
移除所述钝化层的一部分以暴露所述经掺杂氮化物基半导体层和所述导电层；以及
形成与暴露的经掺杂氮化物基半导体层和暴露的导电层接触的金属层。
20.根据前述权利要求中任一项所述的方法，其特征在于，所述导电层包括氮化钛。
21.一种氮化物基半导体装置，其特征在于，包括：
第一氮化物基半导体层；
第二氮化物基半导体层，其安置在所述第一氮化物基半导体层上且其带隙大于所述第一氮化物基半导体层的带隙；
源电极和漏电极，其安置在所述第二氮化物基半导体层之上；
第一经掺杂氮化物基半导体层，其与所述第二氮化物基半导体层接触且比所述漏电极更靠近所述源电极；
第二经掺杂氮化物基半导体层，其与所述第二氮化物基半导体层接触且在所述第一经掺杂氮化物基半导体层和所述漏电极之间；以及
导电层，其安置在所述第一经掺杂氮化物基半导体层和所述第二经掺杂氮化物基半导体层之间。
22.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述导电层沿着所述第一和第二经掺杂氮化物基半导体层的侧表面延伸到所述第一和第二经掺杂氮化物基半导体层的顶表面。
23.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述栅极结构进一步包括覆盖所述导电层及所述第一和第二经掺杂氮化物基半导体层以与所述导电层及所述第一和第二经掺杂氮化物基半导体层接触的金属层。
24.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述第一经掺杂氮化物基半导体层比所述第二经掺杂氮化物基半导体层窄。
25.根据前述权利要求中任一项所述的氮化物基半导体装置，其特征在于，所述导电层包括氮化钛。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024045019A1 (en) * 2022-08-31 2024-03-07 Innoscience (suzhou) Semiconductor Co., Ltd. Nitride-based semiconductor device and method for manufacturing the same

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1989601A (zh) * 2004-07-23 2007-06-27 克里公司 制造具有盖层和凹进栅极的氮化物基晶体管的方法
CN101107713A (zh) * 2004-11-23 2008-01-16 克里公司 基于氮化物的晶体管的覆盖层和/或钝化层、晶体管结构及制作方法
JP2009059946A (ja) * 2007-08-31 2009-03-19 Fujitsu Ltd 化合物半導体装置およびその製造方法
WO2014204209A1 (ko) * 2013-06-18 2014-12-24 서울반도체 주식회사 수직형 채널을 구비하는 질화물계 트랜지스터 및 이의 제조 방법
CN106158948A (zh) * 2015-04-10 2016-11-23 中国科学院苏州纳米技术与纳米仿生研究所 Ⅲ族氮化物增强型hemt器件及其制作方法
CN112310208A (zh) * 2019-07-29 2021-02-02 华为技术有限公司 增强型氮化镓基晶体管及其制备方法、电子装置
CN112331719A (zh) * 2020-04-30 2021-02-05 英诺赛科（珠海）科技有限公司 半导体器件以及制造半导体器件的方法
CN112614778A (zh) * 2020-12-18 2021-04-06 江苏能华微电子科技发展有限公司 一种在GaN HEMT器件中形成多功能p-GaN电极的方法及器件
CN113130643A (zh) * 2020-12-18 2021-07-16 英诺赛科(苏州)科技有限公司 半导体器件以及制造半导体器件的方法
CN113439340A (zh) * 2021-05-03 2021-09-24 英诺赛科(苏州)科技有限公司 氮基半导体器件及其制造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11658236B2 (en) * 2019-05-07 2023-05-23 Cambridge Gan Devices Limited III-V semiconductor device with integrated power transistor and start-up circuit

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1989601A (zh) * 2004-07-23 2007-06-27 克里公司 制造具有盖层和凹进栅极的氮化物基晶体管的方法
CN101107713A (zh) * 2004-11-23 2008-01-16 克里公司 基于氮化物的晶体管的覆盖层和/或钝化层、晶体管结构及制作方法
JP2009059946A (ja) * 2007-08-31 2009-03-19 Fujitsu Ltd 化合物半導体装置およびその製造方法
WO2014204209A1 (ko) * 2013-06-18 2014-12-24 서울반도체 주식회사 수직형 채널을 구비하는 질화물계 트랜지스터 및 이의 제조 방법
CN106158948A (zh) * 2015-04-10 2016-11-23 中国科学院苏州纳米技术与纳米仿生研究所 Ⅲ族氮化物增强型hemt器件及其制作方法
CN112310208A (zh) * 2019-07-29 2021-02-02 华为技术有限公司 增强型氮化镓基晶体管及其制备方法、电子装置
CN112331719A (zh) * 2020-04-30 2021-02-05 英诺赛科（珠海）科技有限公司 半导体器件以及制造半导体器件的方法
CN112614778A (zh) * 2020-12-18 2021-04-06 江苏能华微电子科技发展有限公司 一种在GaN HEMT器件中形成多功能p-GaN电极的方法及器件
CN113130643A (zh) * 2020-12-18 2021-07-16 英诺赛科(苏州)科技有限公司 半导体器件以及制造半导体器件的方法
CN113439340A (zh) * 2021-05-03 2021-09-24 英诺赛科(苏州)科技有限公司 氮基半导体器件及其制造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
胡安琪: "《Ⅲ族氮化物半导体材料及其在光电和电子器件中的应用》", 北京邮电大学出版社 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024045019A1 (en) * 2022-08-31 2024-03-07 Innoscience (suzhou) Semiconductor Co., Ltd. Nitride-based semiconductor device and method for manufacturing the same

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