CN113439340A - 氮基半导体器件及其制造方法 - Google Patents

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Abstract

一种氮基半导体器件，包括第一和第二氮基半导体层、掺杂的III‑V族半导体层、栅极电极、第一和第二源极/漏极(S/D)电极。掺杂的III‑V族半导体层设置于第二氮基半导体层上，并且具有从掺杂的III‑V族半导体层的顶面向下延伸的第一和第二漏电流阻挡部。栅极电极设置于掺杂的III‑V族半导体层之上，其中栅极电极在第一和第二漏电流阻挡部之间具有一对相对的边缘。栅极电极的一个边缘与第一漏电流阻挡部分重合。第一漏电流阻挡部位于第一S/D电极和栅极电极之间。第二漏电流阻挡部位于第二S/D电极和栅极电极之间。

Description

氮基半导体器件及其制造方法
技术领域
本揭露总体来说氮基半导体器件。更具体地说，本揭露涉及一种氮基半导体器件，其具有用于改善半导体器件的电气特性的漏电流阻挡部。
背景技术
近年来，对高电子迁移率晶体管(HEMT)的深入研究非常普遍，特别是在高功率开关和高频应用。III族氮基HEMT利用两种不同带隙材料间的异质结界面形成类量子阱结构，可容纳二维电子气(2DEG)区域，满足高功率/频率器件的要求。除了HEMT之外，具有异质结构的器件的示例还包括异质结双极晶体管(heterojunction bipolar transistors,HBT)、异质结场效应晶体管(heterojunction field effect transistor,HFET)和调制掺杂FETs(modulation-doped FETs,MODFET)。
发明内容
根据本揭露的一个方面，提供了一种氮基半导体器件。氮基半导体器件包括第一氮基半导体层、第二氮基半导体层、掺杂的III-V族半导体层、栅极电极、第一源极/漏极(S/D)电极和第二S/D电极。第二氮基半导体层设置于第一氮基半导体层上，并且其具有的带隙大于第一氮基半导体层的带隙。掺杂的III-V族半导体层设置于第二氮基半导体层上，并且具有从掺杂的III-V族半导体层的顶面向下延伸的第一和第二漏电流阻挡部。栅极电极设置于掺杂的III-V族半导体层之上，其中栅极电极在第一和第二漏电流阻挡部之间具有一对相对的边缘。栅极电极的一个边缘与第一漏电流阻挡部分重合。第一源极/漏极(S/D)电极设置于第二氮基半导体层之上，其中第一漏电流阻挡部位于第一S/D电极和栅极电极之间。第二S/D电极设置于第二氮基半导体层之上，其中第二漏电流阻挡部位于第二S/D电极和栅极电极之间。
根据本揭露的一个方面，提供了一种半导体器件的制造方法。方法包括以下步骤。在衬底上形成第一氮基半导体层。在第一氮基半导体层上形成第二氮基半导体层。在第二氮基半导体层上形成了一层掺杂的III-V族半导体覆盖层。在掺杂的III-V族半导体覆盖层上形成栅极电极。对掺杂的III-V族半导体层进行表面处理，使得至少一部分被掺杂的III-V族半导体层成为漏电流阻挡部，其中在表面处理期间，使用栅极电极作为遮罩。掺杂的III-V族半导体覆盖层被图案化，以形成比栅极电极宽的掺杂的III-V族半导体层。在第二氮基半导体层上和栅极电极的相对侧上形成两个或多个源极/漏极(S/D)电极。
根据本揭露的一个方面，提供了一种氮基半导体器件。一种基于III氮化物的半导体器件，包括第一氮基半导体层、第二氮基半导体层、掺杂的III-V族半导体层和两个或更多个源极/漏极(S/D)电极。第二氮基半导体层设置于第一氮基半导体层上，并且其具有的带隙大于第一氮基半导体层的带隙。栅极电极设置于第二氮基半导体层上方。掺杂的III-V族半导体层设置于第二氮基半导体层和栅极电极之间，并且具有一对漏电流阻挡部，以限制掺杂的III-V族半导体层的其余部分与栅极电极和掺杂的III-V族半导体层之间的界面，其中，掺杂的III-V族半导体层的剩余部分具有的宽度与栅极电极和掺杂的III-V族半导体层之间的界面的宽度实质上相同。两个或更多个源极/漏极(S/D)电极设置于第二氮基半导体层之上，其中掺杂的III-V族半导体层的剩余部分位于S/D电极之间。
通过应用上述配置，掺杂的III-V族半导体层具有从其顶面延伸的漏电流阻挡部，使得产生漏电的概率降低，栅极電極的可靠性提升，从而改进氮基半导体器件的性能。
附图说明
当结合附图阅读时，从以下具体实施方式能容易地理解本揭露内容的各观点。应注意的是，各个特征可以不按比例绘制。实际上，为了便于论述，可任意增大或减小各种特征的尺寸。
图1A是根据本揭露的一些实施例的氮基半导体器件的俯视图；
图1B是图1A中半导体器件的沿着A-A’线的垂直横截面图；
图2是根据比较实施例的半导体器件的垂直横截面图；
图3A、图3B、图3C、图3D、图3E和图3F示出根据本揭露的一些实施例制造氮基半导体器件的方法的不同阶段图；
图4是根据本揭露的一些实施例的氮基半导体器件的垂直横截面图；
图5是根据本揭露的一些实施例的氮基半导体器件的垂直横截面图；
图6是根据本揭露的一些实施例的氮基半导体器件的垂直横截面图；
图7A是根据本揭露的一些实施例的氮基半导体器件的垂直横截面图；
图7B示出了根据本揭露的一些实施例的图7A中用于制造氮基半导体器件的方法的一阶段图；
图8A是根据本揭露的一些实施例的氮基半导体器件的垂直横截面图；
图8B示出了根据本揭露的一些实施例的图8A中用于制造氮基半导体器件的方法的一阶段；
图9是根据本揭露的一些实施例的氮基半导体器件的垂直横截面图；以及
图10是根据本揭露的一些实施例的氮基半导体器件的垂直横截面图。
具体实施方式
于全部的附图和详细说明中，将使用相同的参考符号来表示相同或相似的部件。借由以下结合附图的详细描述，将可容易理解本揭露内容的实施方式。
于空间描述中，像是“上”、“上方”、“下”、“下方”、“左侧”、“右侧”、“顶部”、“底部”、“纵向”、“横向”、“一侧”、“较高”、“较低”、“较上”、“之上”、“之下”等的用语，是针对某个组件或是由组件所构成的群组的某个平面定义的，对于组件的定向可如其对应图所示。应当理解，这里使用的空间描述仅用于说明目的，并且在此所描述的结构于实务上的体现可以是以任何方向或方式设置于空间中，对此的前提为，本揭露内容的实施方式的优点不因如此设置而偏离。
此外，需注意的是，对于描绘为近似矩形的各种结构的实际形状，在实际器件中，其可能是弯曲的、具有圆形的边缘、或是具有一些不均匀的厚度等，这是由于器件的制造条件造成的。本揭露内容中，使用直线和直角绘示仅用于方便表示层体和技术特征。
于下面的描述中，半导体器件/芯片/封装和其制造方法等被列为优选实例。本领域技术人员将能理解到，可以在不脱离本揭露的范围和精神的情况下进行修改，包括添加和/或替换。特定细节可以省略，目的为避免使本揭露模糊不清；然而，本揭露内容是为了使本领域技术人员能够在不进行过度实验的情况下，实现本揭露内容中的教示。
图1A是根据本揭露的一些实施例的氮基半导体器件的俯视图。图1B是图1A中的半导体器件的沿着线A-A’的垂直截面图。为清楚起见，在一些图中省略了一些元件。
参考图1A和1B，半导体器件100A包括衬底102、氮基半导体层104和106、S/D电极110和112、掺杂的III-V族半导体层120、栅极电极130、钝化层140、多个接触通孔150(可称为导电通孔)，以及图案化导电层152。
衬底102可以是半导体衬底。衬底102的示例性材料可包括，例如但不限于硅、硅锗(SiGe)、碳化硅(SiC)、砷化镓、p掺杂硅、n掺杂硅、蓝宝石、绝缘体上半导体(例如绝缘体上硅(silicon on insulator,SOI))或其他合适的半导体材料。在一些实施例中，衬底102可包括例如但不限于第III族元素、第IV族元素、第V族元素或其组合(例如，III-V族化合物)。在其他实施例中，衬底102可例如包括但不限于，一个或多个其他特征，例如掺杂区、埋层、外延(epitaxy)层或其组合。
氮基半导体层104设置于衬底102上。氮基半导体层106设置于氮基半导体层104上。氮基半导体层104的示例性材料可包括但不限于，氮化物或III-V族化合物，例如氮化鎵(GaN)、氮化鋁(AlN)、氮化銦(InN)、InxAlyGa(1–x–y)N(其中x+y≤1)、AlyGa(1–y)N(其中y≤1)。氮基半导体层106的示例性材料可包括但不限于，氮化物或III-V族化合物，例如氮化鎵(GaN)、氮化鋁(AlN)、氮化銦(InN)、InxAlyGa(1–x–y)N(其中x+y≤1)、AlyGa(1–y)N(其中y≤1)。
可选择氮基半导体层104和106的示例性材料，使得氮基半导体层106具有的带隙大于氮基半导体层104的带隙(即禁带宽度)，此使其间的电子亲和力不同并在两者之间形成异质结(heterojunction)。例如，当氮基半导体层104是未掺杂的氮化鎵层(具有约3.4ev的带隙)时，氮基半导体层106可以被选择为氮化铝镓层(具有约4.0ev的带隙)。因此，氮基半导体层104和106可以分别用作通道层和阻挡层。在通道层与阻挡层之间的结合界面处产生三角形阱势，使电子在三角阱势中积聚，从而产生与异质结相邻的二维电子气(2DEG)区域。因此，半导体器件100A可包括至少一个氮化鎵基(GaN-based)的高电子迁移率晶体管(HEMT)。
在一些实施例中，半导体器件100A可进一步包括缓冲层、成核层或其组合(未示出)。缓冲层可以设置于衬底102和氮基半导体层104之间。缓冲层可以被配置成减少衬底102和氮基半导体层104之间的晶格和热失配，从而减少由于失配/差异(mismatches/difference)引起的缺陷。缓冲层可包括III-V族化合物。III-V族化合物可包括例如但不限于铝、镓、铟、氮或其组合。因此，缓冲层的示例性材料还可以包括但不限于氮化镓(GaN)、氮化铝(AlN)、氮化铝镓(AlGaN)、氮化铝铟镓(AlInGaN)或其组合。成核层可以形成在衬底102和缓冲层之间。成核层可被配置成作为过渡层(transition)，以容纳衬底102和缓冲层的III族氮化物层之间的失配/差异。成核层的示例性材料可包括但不限于氮化铝(AlN)或其任何合金。
S/D电极110和112设置于氮基半导体层106上。“S/D电极”是指根据器件设计，S/D电极110和112中的每个都可以用作源极电极或漏极电极。在一些实施例中，S/D电极110和112可以包括例如但不限于，金属、合金、掺杂的半导体材料(例如掺杂的晶体硅)、诸如硅化物和氮化物等化合物、其他导体材料或其组合。S/D电极110和112的示例性材料可以包括，例如，但不限于钛(Ti)、铝硅(AlSi)、氮化钛(TiN)或其组合。S/D电极110和112可以是相同或不同组合物的单层或多个层。在一些实施例中，S/D电极110和112与氮基半导体层106形成欧姆接触。可通过向钛(Ti)、铝(Al)或其他合适的材料应用到S/D电极110和112上，可以实现欧姆接触。在一些实施例中，S/D电极110和112中的每个由至少一个共形层和导电填料形成。共形层可以包裹导电填料。共形层的示例性材料，例如但不限于，钛(Ti)、钽(Ta)、氮化钛(TiN)、铝(Al)、金(Au)、铝硅(AlSi)、镍(Ni)、铂(Pt)或其组合。导电填充的示例性材料可以包括但不限于铝硅(AlSi)、铝铜(AlCu)或其组合。
掺杂的III-V族半导体层120设置于氮基半导体层106上。栅极电极130设置于掺杂的III-V族半导体层120上。掺杂的III-V族半导体层120和栅极电极130的组合位于S/D电极110和112之间。也就是说，S/D电极110和112可以位于栅极电极130的两个相对侧。在一些实施例中，可以使用其他配置，特别是当在器件中使用多个源极、漏极或栅极时。在图1B的示例性图示中，S/D电极110和112相对于栅极电极130对称。在其他实施例中，S/D电极110和112相对于栅极电极130不对称。例如，S/D电极110可以比S/D电极112更接近栅极电极130。
在图1B的示例性图示中，半导体器件100A是增强模式器件(enhancement modedevice)，其在栅极电极130约处于零偏压(zero bias)时，其处于常闭状态(normally-offstate)。具体而言，掺杂的III-V族半导体层120可与氮基半导体层106形成至少一个p-n结以耗尽2DEG区域，使得2DEG区域的至少一个区块对应于栅极电极130下方的位置具有与2DEG区域的其余部分不同的特性(例如，不同的电子浓度)，因而被阻断。由于这种机制，半导体器件100A具有常闭特性(normally-off characteristic)。换言之，当未施加电压到栅极电极130或施加到栅极电极130的电压小于阈值电压(即，在栅极电极130下方形成反转层所需的最小电压)时，栅极电极130下方的2DEG区域的区域持续被阻断，因此没有电流流过。
掺杂的III-V族半导体层120可以是p型掺杂的III-V族半导体层。掺杂的III-V族半导体层120的示例性材料可包括例如但不限于，p型掺杂的III-V族氮化物半导体材料，例如p型氮化镓(p-type GaN)、p型氮化铝镓(p-type AlGaN)、p型氮化铟(p-type InN)、p型氮化铝铟(p-type AlInN)、p型氮化铟镓(p-type InGaN)、p型氮化铝铟镓(p-type AlInGaN)或其组合。在一些实施方式中，可通过使用p型杂质，像是铍(Be)、镁(Mg)、锌(Zn)、镉(Cd)来实现p型掺杂材料。在一些实施例中，氮基半导体层104包括未掺杂的氮化镓(GaN)，并且氮基半导体层106包括氮化铝镓(AlGaN)，并且掺杂的III-V族半导体层120是p型氮化镓(GaN)层，其可以向上弯曲底层带结构并耗尽2DEG区域的相应区块，以使半导体器件100A满足关闭状态的条件。
掺杂的III-V族半导体层120具有背向氮基半导体层106且面对栅极电极130的顶面120ts。掺杂的III-V族半导体层120具有漏电流阻挡部122和124。漏电流阻挡部122位于S/D电极110和栅极电极130之间。漏电流阻挡部124位于S/D电极112和栅极电极130之间。位于漏电流阻挡部122和124之间的掺杂的III-V族半导体层120的剩余部分126可以由漏电流阻挡部122和124界定。于此，关于掺杂的III-V族半导体层120的剩余部分126的定义包括：剩余部分126具有由漏电流阻挡部122和124界定的轮廓/边界。
漏电流阻挡部122和124分别位于栅极电极130的两侧。漏电流阻挡部122和124以及剩余部分126可以包括相同的材料但是不同的浓度。例如，漏电流阻挡部122和124以及剩余部分126可以包括镓，其中漏电流阻挡部122和124中镓的浓度不同于剩余部分126的浓度。
在一些实施例中，漏电流阻挡部122和124可以通过将掺杂的氮化镓层氧化而形成，因此可以包括镓的氧化物，例如氧化镓(Ga2O3)、氮氧化镓(GaON)、氮氧化镓鎂(GaMgON)或其组合。因此，剩余部分126中的镓浓度高于漏电流阻挡部122和124中的镓浓度。类似地，漏电流阻挡部122和124的氧浓度将高于掺杂的III-V族半导体层120的剩余部分126的氧浓度。
在一些实施例中，漏电流阻挡部122和124通过掺杂某些外来原子形成，因此可以包括高电阻元素，例如氟(F)、氮(N)、氧(O)、氩(Ar)、硅(Si)或其组合。因此，剩余部分126中的镓浓度高于漏电流阻挡部122和124中的镓浓度。在一些实施例中，掺杂浓度落在约1×108cm-3到约1×1022cm-3的范围内。
简言之，通过向掺杂的III-V族半导体层120引入某些外来原子，可以形成漏电流阻挡部分122和124，使其电阻率高于掺杂的III-V族半导体层120的剩余部分126的电阻率。因此，在掺杂的III-V族半导体层120中，漏电流阻挡部122和124可以被称为高电阻率部分，并且掺杂的III-V族半导体层120的剩余部分126可以被称为低电阻率部分。
栅极电极130的示例性材料可包括金属或金属化合物。栅极电极130可以形成为具有相同或不同组成的单层或多层。金属或金属化合物的示例性材料可包括但不限于例如钨(W)、金(Au)、钯(Pd)、钛(Ti)、钽(Ta)、钴(Co)、镍(Ni)、铂(Pt)、钼(Mo)、氮化钛(TiN)、氮化钽(TaN)、金属合金或其化合物或其他金属化合物。
在形成漏电流阻挡部122和124期间，栅极电极130可以作为遮罩，因此漏电阻挡部分122和124可以具有相依于栅极电极130的边界。例如，栅极电极130设置于掺杂的III-V族半导体层120上方，并且在漏电流阻挡部122和124之间具有两个相对的边缘。栅极电极130与掺杂的III-V族半导体层120的剩余部分126接触。
为了便于描述栅极电极、漏电流阻挡部和其他元件层之间的关系，一些术语定义如下：
I1表示漏电流阻挡部122和掺杂的III-V族半导体层120的剩余部分126之间的界面，且其最接近氮基半导体层106；
I2表示漏电流阻挡部124和掺杂的III-V族半导体层120的剩余部分126之间的界面，且其最接近氮基半导体层106；
I3表示掺杂的III-V族半导体层120的剩余部分126和氮基半导体层106之间的界面；
I4表示掺杂的III-V族半导体层120的剩余部分126和栅极电极130之间的界面；
B1表示漏电流阻挡部122的内边界，其位于掺杂的III-V族半导体层120内部，并且内边界B1还可以被称为漏电流阻挡部122和掺杂的III-V族半导体层120的剩余部分126之间的侧界面；
B2表示漏电流阻挡部124的内边界，其位于掺杂的III-V族半导体层120内部，并且内边界B2还可以被称为漏电流阻挡部124和掺杂的III-V族半导体层120的剩余部分126之间的侧界面；
D1表示两个界面I1和I3之间的距离；
D2表示两个界面I2和I3之间的距离；
E1和E2表示栅极电极130的相对的两边缘，其中边缘E1与漏电流阻挡部122相邻，边缘E2与漏电流阻挡部124相邻；以及
SW1和SW2表示掺杂的III-V族半导体层120的相对的两侧壁，其中侧壁SW1与漏电流阻挡部122相邻并且侧壁SW2与漏电流阻挡部124相邻。
在掺杂的III-V族半导体层120的顶面120ts中，边缘E1可以与漏电流阻挡部122的内边界B1重合。在掺杂的III-V族半导体层120的顶面120ts中，边缘E2可以与漏电流阻挡部124的内边界B2重合。在图1B的示例性图示中，漏电流阻挡部122和124未与栅极电极130垂直重叠。漏电流阻挡部122和124的轮廓可以是四边形轮廓，例如矩形轮廓。在一些实施例中，漏电流阻挡部122和124的轮廓可以是方形轮廓，本揭露不限于此。漏电流阻挡部122和124中的每一个从顶面120ts向下延伸。漏电流阻挡部122可以部分跨越侧壁SW1，因而与氮基半导体层106隔开。类似地，漏电流阻挡部124可部分地跨越侧壁SW2，因而与氮基半导体层106隔开。漏电流阻挡部122可以以从顶面120ts到界面I1的延伸长度L1跨越。漏电流阻挡部124可以以从顶面120ts到界面I2的延伸长度L2跨越。在一些实施例中，延伸长度L1实质上等于延伸长度L2。因此，距离D1和距离D2可以是非零的并且实质上彼此相等。此外，在一些实施例中，基于不同的电性需求，延伸长度L1可以被设计成不同于延伸长度L2。即，距离D1可以不同于距离D2。例如，距离D1可以大于或小于距离D2。
此外，掺杂的III-V族半导体层的剩余部分126的顶部的宽度与界面I4的宽度相同。原因是栅极电极130可以在形成漏电流阻挡部122和124期间作为遮罩，这可以简化制造过程。
为了清楚地描述半导体器件100A的效果，图2是根据比较实施例的半导体器件10的垂直截面图。半导体器件10包括衬底12、氮基半导体层14和16、掺杂的III-V族半导体层18、S/D电极22和24、多个接触通孔15和图案化电极层15’。掺杂的III-V族半导体层18不具有漏电流阻挡部。
在比较实施例的半导体装置10中，由于掺杂的III-V族半导体层18的轮廓由干蚀刻工艺定义，因此，侧壁或其表面可能会损坏，从而产生悬浮键(dangling bonds)和缺陷。在半导体装置10的操作期间，在没有任何漏电流阻挡部的配置的情况下，由于施加到栅极电极20的栅极电压，某些载子可以与侧壁或表面上的悬浮键或缺陷结合。载子可以从栅极电极20流向S/D电极22或24，通过掺杂的III-V族半导体层18的表面或侧壁，从而导致漏电流(或可称为栅极漏电(gate leakage))。漏电流路径P负面地影响栅极电极20的可靠性，从而恶化半导体器件10的电特性。
参考图1A和1B，在半导体器件100A中，具有更高电阻率的漏电流阻挡部122和124从掺杂的III-V族半导体层120的顶面120ts向下延伸。这种配置可以阻断存在于图2中掺杂的III-V族半导体层18的表面/侧壁处的漏电流路径，从而减少产生栅极漏电流的机会。也就是说，即使侧壁SW1和SW2在其图案化过程中具有缺陷，较高电阻率的漏电流阻挡部122和124也可以减少可能的漏电路径。
此外，在半导体器件100A的操作期间，掺杂的III-V族半导体层120(即，源极侧或漏极侧)的边缘处的电场将比其其他部分的电场强。漏电流阻挡部122和124的配置可以具有比掺杂的III-V族半导体层的剩余部分126更大的击穿场强(breakdown fieldstrength)。因此，可以提高击穿电压，从而可以将半导体器件100A应用于更高电压的情况下且具有良好可靠性和电气特性。
在一些实施例中，比率可以定义为L1(或L2)/T，其中T是掺杂的III-V族半导体层120的整个厚度，并且比率在约0.01到约1的范围内，这将给予半导体器件100更好的性能。
钝化层140设置于氮基半导体层106上。钝化层140覆盖氮基半导体层106的顶面。钝化层140可以至少覆盖栅极电极130的边缘E1和E2。钝化层140可形成用于保护目的或用于增强器件的电特性(例如，通过在不同层/元件之间/之间提供电隔离效应)。钝化层140的示例性材料可包括但不限于例如氮化硅(SiNX)、氧化硅(SiOX)、氮化硅(Si3N4)、氮氧化硅(SiON)、碳化硅(SiC)、氮化硅硼(SiBN)、氮化碳硅硼(SiCBN)、氧化物、氮化物、聚(2-乙基-2-恶唑啉)(PEOX)或其组合。在一些实施例中，钝化层140可以是多层结构，例如氮化铝/氮化硅(Al2O3/SiN)、氧化铝/二氧化硅(Al2O3/SiO2)、氮化铝/氮化硅(AlN/SiN)、氮化铝/二氧化硅(AlN/SiO2)或其组合的复合介电层。
接触通孔150设置于钝化层140中。接触通孔150纵向地延伸以电连接栅极电极130和S/D电极110和112。接触通孔150的顶面可以不受钝化层140的覆盖。接触通孔150的示例性材料可以包括但不限于导电材料，例如金属或合金。
图案化导电层152设置于钝化层140和接触通孔150上。图案化导电层152与接触通孔150接触。图案化导电层152可具有金属线、焊盘、迹线或其组合，使得图案化导电层152可形成至少一个电路。图案化导电层152可包括具有銀(Ag)、鋁(Al)、銅(Cu)、鉬(Mo)、鎳(Ni)、鈦(Ti)、其合金、其氧化物、其氮化物或其组合的单层膜或多层膜。
下面描述的图3A、图3B、图3C、图3D、图3E和图3F中示出了用于制造半导体器件100A的方法的不同阶段。如下所述，沉积技术可包括，例如但不限于，原子层沉积(atomiclayer deposition,ALD)、物理气相沉积(physical vapor deposition,PVD)、化学气相沉积(chemical vapor deposition,CVD)、金属有机CVD(metal organic CVD,MOCVD)、等离子体CVD(plasma enhanced CVD,PECVD)、低压CVD(low-pressure CVD,LPCVD)、等离子体辅助气相沉积(plasma-assisted vapor deposition)、外延生长(epitaxial growth)或其它合适工艺。
参考图3A，提供衬底102。氮基半导体层104、106和掺杂的III-V半导体覆盖层120’可以通过使用沉积技术在衬底102上依次形成。栅极电极130可形成在掺杂的III-V半导体覆盖层120’上方。栅极电极130的形成包括沉积技术和图案化工艺，其中可以执行沉积技术以形成覆盖层，并且可以执行图案化工艺以去除其多余部分。在一些实施例中，图案化工艺可包括光刻、曝光和显影、蚀刻、其它合适工艺或其组合。
参照图3B，在被掺杂的III-V族半导体覆盖层120’上利用栅极电极130作为遮罩执行表面处理ST，使得掺杂的III-V族半导体覆盖层120’的至少一部分成为漏电流阻挡部CLB。当漏电流阻挡部CLB跨越掺杂的III-V族半导体覆盖层120的预定厚度T’时，表面处理ST可以终止。在图3B的示例性图示中，预定厚度T’小于被掺杂的III-V族半导体层120的整个厚度。
在一些实施例中，表面处理ST可以包括氧化处理，例如氧电浆(oxygen plasma)工艺和快速热退火(rapid thermal annealing,RTA)工艺。氧与掺杂的III-V族半导体层120’中的元素发生反应，从而形成具有高电阻率的镓的氧化物，如Ga2O3,GaON,GaMgON或其组合。另一方面，RTA工艺可以去除掺杂Ⅲ-V族半导体覆盖层120’的表面的悬浮键或其他缺陷，从而实现表面重构(surface reconstruction)。在一些实施例中，通过在掺杂的III-V族半导体覆盖层130上执行掺杂过程(例如通过离子注入)来实现表面处理ST。高电阻元素可以包括，例如但不限于，氟(F)、氮(N)、氧(O)、氩(Ar)、硅(Si)或其组合。因此，漏电流阻挡部CLB的电阻率高于掺杂的III-V族半导体覆盖层120的其余部分126’的电阻率。此外，离子注入过程可能会损坏区域122和124中的晶体结构，从而增加电阻率。
此外，在表面处理ST期间，栅极电极130用作遮罩，以界定/定义漏电流阻挡部CLB和掺杂的III-V族半导体覆盖层120’的其余部分126’的分布。掺杂的III-V族半导体覆盖层120’的剩余部分126’的顶面的宽度由栅极电极130的几何特征定义，具体地，根据栅极电极130的宽度。使用栅极电极130作为遮罩实现自对准技术(self-aligned technique)，这有利于省略额外的处理步骤，避免伴随的叠加问题(overlay issue)。
参照图3C，将掺杂的III-V族半导体覆盖层120’进行图案化，以形成比栅极电极130宽的掺杂的III-V族半导体层120。可以通过光刻、曝光和开发、蚀刻、其他适当工艺或其组合来执行图案处理。蚀刻过程可涉及移除掺杂的III-V族半导体覆盖层120’和漏电流阻挡部CLB的部分，从而界定掺杂的III-V族半导体层120的漏电流阻挡部122和124以及其余部分126。
参照图3D，形成两个或多个S/D电极110和112。S/D电极110和112位于氮基半导体层106上，并且位于栅极电极130的相对侧。更具体地说，S/D电极110和112可以通过沉积导电材料，然后使用蚀刻工艺对导电材料进行图案化来形成。
参照图3E，沉积钝化覆盖层并蚀刻钝化覆盖层以形成多个通孔VH，从而形成钝化层140。为了更具体，湿蚀刻工艺或干蚀刻工艺(例如反应离子蚀刻(reactive ionetching,RIE))可与遮罩(例如光罩)结合使用，以从钝化层中去除材料。每个通孔VH都是此类材料移除的结果。
参照图3F，将导电材料沉积并引入这些通孔VH中，从而形成导电通孔150。导电通孔150分别与S/D电极110、112和栅极电极130接触。在一些实施例中，导电通孔150的形成包括在通孔VH和钝化层140中沉积导电覆盖层。然后，去除钝化层140上的导电覆盖层的一些部分。导电覆盖层的其余部分作为导电通孔150。在形成导电通孔150之后，可以与导电通孔150接触形成图案化导电层，从而获得如图1A和1B所示的半导体装置100A的结构。
图4是根据本揭露的一些实施例的半导体器件100B的横截面图。在图4的示例性图示中，掺杂的III-V族半导体层120b的漏电流阻挡部122b和124b分别完全跨越侧壁SW1和SW2。漏电流阻挡部122b和124b可以向下延伸以到达界面I3。掺杂的III-V族半导体层120b的剩余部分126b的轮廓是四边形轮廓。
此外，用于制造半导体器件100B的制造方法类似于用于制造半导体器件100A的制造方法。漏电流阻挡部122b和124b的深度可以通过调整至少一个参数来控制，例如时间、表面处理的强度、温度或压力。例如，在图3B的阶段中，当漏电流阻挡部CLB跨越掺杂的III-V族半导体覆盖层120’的整个厚度时，可以终止执行表面处理ST。
图5是根据本揭露的一些实施例的半导体器件100C的横截面图。在图5的示例性图示中，掺杂的III-V族半导体层120c的剩余部分126c具有弯曲边界。对于弯曲边界，沿着从栅极电极130指向氮基半导体层106的方向上，掺杂的III-V族半导体层120c的剩余部分126c具有从窄到宽变化的轮廓。在另一个观点中，漏电流阻挡部122c和124c中的每一个都具有弯曲的轮廓。
图6是根据本揭露的一些实施例的半导体器件100D的横截面图。在图6的示例性图示中，漏电流阻挡部122d和124d具有弯曲的边界并且分别跨越整个侧壁SW1和SW2。此外，掺杂的III-V族半导体层120d的剩余部分126d通过具有弯曲边界的漏电流阻挡部122d和124d与掺杂的III-V族半导体层120d的侧壁SW1和SW2分开。
此外，半导体器件100C或100D的制造方法类似于半导体器件100A的制造方法，其可通过调整至少一个参数来控制，例如时间、表面处理ST的强度、温度或压力。例如，表面处理的强度可以随着时间逐渐降低而变化。
图7A是根据本揭露的一些实施例的半导体器件100E的横截面图。在图7A的示例性图示中，在垂直横截面中，漏电流阻挡部122e和124e具有的轮廓相对于栅极电极130不对称地间隔开。具体地，漏电流阻挡部122e向漏电流阻挡部124e延伸。因此，漏电流阻挡部122e可以具有位于栅极电极130的正下方的至少一部分。也就是说，漏电流阻挡部122e的一部分可以与栅极电极130重叠。漏电流阻挡部124e未与栅极电极130垂直重叠。此外，在掺杂的III-V族半导体层120e的顶面120ts中，漏电流阻挡部122e的内边界B1与栅极电极130的边缘E1重合，并且漏电流阻挡部124e的内边界B2与栅极电极130的边缘E2隔开。
图7B示出了用于制造图7A中氮基半导体器件100E的方法的一阶段。图7B的阶段可以取代上述图3B的阶段来制造氮基半导体器件100E。在执行表面处理ST之前，衬底102和其上方的结构可以相对于衬底102的垂直轴顺时针地倾斜一锐角，使得掺杂的III-V族半导体覆盖层120e’的左右部分CLBL和CLBR处于不同的坐向。例如，掺杂的III-V族半导体层120e’的左部分CLBL位于高于掺杂的III-V族半导体覆盖层120e’的右部分CLBR的位置。掺杂的III-V族半导体覆盖层120e’的左部分CLBL的内边界B1可以与栅极电极130的边缘E1重合地形成，这是因为它们之间的界面(即，重合发生处)未被栅极电极130所覆盖。掺杂的III-V族半导体覆盖层120e’的右部分CLBR的内边界B2可以形成为与栅极电极130的边缘E2分离，这是因为栅极电极130可以垂直地阻挡对掺杂的III-V族半导体覆盖层120e’的部分上的表面处理ST。
图8A是根据本揭露的一些实施例的半导体器件100F的横截面图。在图8A的示例性图示中，在垂直横截面中，漏电流阻挡部122f和124f具有的轮廓相對於栅极电极130不对称地间隔开。具体地，漏电流阻挡部124f向漏电流阻挡部122f延伸。这样，漏电流阻挡部124f可以具有位于栅极电极130的正下方的至少一部分。也就是说，漏电流阻挡部124f的一部分可以与栅极电极130重叠。漏电流阻挡部122e未与栅极电极130垂直重叠。此外，在掺杂的III-V族半导体层120f的顶面120ts中，漏电流阻挡部124f的内边界B2与栅极电极130的边缘E2重合，并且漏电流阻挡部122f的内边界B1与栅极电极130的边缘E1隔开。
图8B示出了用于制造图8A中氮基半导体器件的方法的一阶段。图8B的阶段可以替代上述图3B的阶段来制造氮基半导体器件100F。在执行表面处理ST之前，衬底102和其上方的结构可以相对于衬底102的垂直轴逆时针地倾斜一锐角，使得掺杂的III-V族半导体覆盖层120f’的左右部分CLBL和CLBR处于不同的坐向。例如，掺杂的III-V族半导体覆盖层120f’的右部分CLBR位于高于掺杂的III-V族半导体覆盖层120f’的左部分CLBL的位置。掺杂的III-V族半导体覆盖层120f’的右部分CLBR的内边界B2可以与栅极电极130的边缘E2重合地形成，这是因为它们之间的界面(即，重合发生处)未被栅极电极130所覆盖。掺杂的III-V族半导体覆盖层120f’的左部分CLBR的内边界B1可以形成为与栅极电极130的边缘E1分离，这是因为栅极电极130可以垂直地阻挡掺杂的III-V族半导体覆盖层120f’的部分上的表面处理ST。
如上所述，相对于栅极电极130不对称地间隔的漏电流阻挡部122e和124e的轮廓可以应用到S/D电极相对于栅极电极不对称间隔的配置中。例如，图9是根据本揭露的一些实施例的半导体器件100G的截面图。在图9的示例性图示中，半导体器件100G包括相对于栅极电极130不对称地间隔开的S/D电极110g和112g，类似于图8A的示例性图示。S/D电极110g比S/D电极112g更接近栅极电极130。这样的排列可能也会使电场不对称。因此，漏电流阻挡部122g和124g的不对称轮廓能够适应不对称电场，使得半导体器件100G稳定。在其他实施例中，图7A的示例性图示中的配置也可以应用于S/D电极相对于栅极不对称地间隔的配置。
图9是根据本揭露的一些实施例的半导体器件100H的横截面图。在图9的示例性图示中，掺杂的III-V族半导体层120h的剩余部分126h具有弯曲的边界，并且漏电流阻挡部122h和124h彼此延伸。在掺杂的III-V族半导体层120h的顶面120ts中，漏电流阻挡部122h可以具有与栅极电极130的边缘E1重合的内边界B1，并且延伸到栅极电极130正下方的位置。在掺杂的III-V族半导体层120h的顶面120ts中，漏电流阻挡部124h可以具有与栅极电极130的边缘E2重合的内边界B2，并且延伸到栅极电极130正下方的位置。因此，沿着从栅极电极130指向氮基半导体层106的向外的方向，剩余部分126h可以从宽变窄，然后从窄变宽。也就是说，掺杂的III-V族半导体层120h的剩余部分126h可以具有直接位于栅极电极130下方的颈部部分NP。
为了在图9中制造氮基半导体100G器件，可以依次执行图7B和图8B的阶段。例如，在图7B的阶段之后，衬底102和上面的结构逆时针倾斜，然后如图8B所示再次执行表面处理ST，反之亦然。
应注意，上述半导体器件可采用上述不同工艺制造，以满足不同的电性需求。
基于上述，在本揭露的实施例的半导体器件中，在掺杂的III-V族半导体层中设置一对高电阻率的漏电流阻挡部，并从掺杂的III-V族半导体层的顶面向下延伸。因此，从栅极电极到源极电极或漏极电极的漏电流路径因此被阻断。由于漏电流阻挡部靠近栅极电极的边缘，因此它们能够承受靠近栅极边缘的较高电场。因此，本揭露的半导体器件具有低栅极漏电流、高栅极击穿电压，并且具有良好的可靠性。
另外一点，由漏电流阻挡部所界定掺杂的III-V族半导体层的剩余部分的宽度实质上相同于栅极电极与掺杂的III-V族半导体层之间的界面的宽度。因此，自对准过程可应用于本揭露实施例的半导体器件的制造过程，此制造过程有利于降低成本和改进对准。
以上实施方式是经挑选并配上相应描述，以为了尽可能地解释本揭露的原理及其实际应用，从而使本领域的其他技术人员能够理解到，本揭露的各种实施方式以及适合于预期特定用途的各式修改。
如本文所用且未另行定义的术语，像是“实质上地”、“实质的”、“近似地”和“约”，其为用于描述和解释小的变化。当与事件或状况一起使用时，术语可以包括事件或状况有精确发生的示例，以及事件或状况近似发生的示例。例如，当与数值一起使用时，术语可以包括小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％，小于或等于±0.1％，或小于或等于±0.05％。对于术语“实质共面”，可指在数微米(μm)内沿同一平面定位的两个表面，例如在40微米(μm)内、在30μm内、在20μm内、在10μm内，或在1μm内沿着同一平面定位。
如本文所使用的，除非上下文另有明确规定，否则单数术语“单个”、“一个”和“所述单个”可包括复数参考词。在一些实施方式的描述中，所提供的在另一组件“上方”或“上面”的组件可以包括的状况有，前一组件直接在后一组件上(例如，与后一组件有物理接触)的状况，以及一个或多个中介组件位于前一组件和后一组件之间的状况。
虽然已经参考本揭露内容的具体实施方式来描述和说明本揭露内容，但是这些描述和说明并不受到限制。本领域技术人员应当理解，在不脱离所附权利要求所定义的本揭露内容的真实精神和范围的情况下，可以进行各种修改和替换为等效物。附图并非一定是按比例绘制而成的。由于制造工艺和公差的因素，本揭露内容中所呈现的工艺与实际装置之间可能存在区别。本揭露内容的其他实施方式可能没有具体说明。说明书和附图应当视为是说明性的，而不是限制性的。可作出修改以使特定情况、材料、物质组成、方法或过程能够适应本揭露内容的目的、精神和范围。所有这些修改都会落在本文所附权利要求的范围内。虽然本文所揭露的方法是通过参照特定顺序执行特定操作来描述的，但是应当理解，可以进行组合、子划分或重新排序这些操作，以形成等效的方法，并且此并不会脱离本揭露的教示。因此，除非在此有特别指出，否则，此些操作的顺序和分组是不受限制的。

Claims (25)

1.一种氮基半导体器件，其特征在于，包括：
第一氮基半导体层；
第二氮基半导体层，设置于所述第一氮基半导体层上，并且其具有的带隙大于所述第一氮基半导体层的带隙；
掺杂的III-V族半导体层，设置于所述第二氮基半导体层上，并且具有从所述掺杂的III-V族半导体层的顶面向下延伸的第一和第二漏电流阻挡部；
栅极电极，设置于所述掺杂的III-V族半导体层上方，其中所述栅极电极在所述第一和第二漏电流阻挡部之间具有一对相对的边缘，并且所述栅极电极的一个边缘与所述第一漏电流阻挡部重合；
第一源极/漏极(S/D)电极，其设置于所述第二氮基半导体层之上，其中所述第一漏电流阻挡部位于所述第一S/D电极和所述栅极电极之间；以及
第二S/D电极，设置于所述第二氮基半导体层上方，其中所述第二漏电流阻挡部位于所述第二S/D电极和所述栅极电极之间。
2.根据所述任一权利要求的半导体器件，其特征在于，其中所述第一和第二漏电流阻挡部中的每一个具有比所述掺杂的III-V族半导体层的剩余部分更高的电阻率，以及所述第一和第二漏电流阻挡部界定在其间的所述掺杂的III-V族半导体层的剩余部分的轮廓。
3.根据所述任一权利要求的半导体器件，其中所述栅极电极的两个边缘分别与所述第一和第二漏电流阻挡部重合，且所述掺杂的III-V族半导体层的剩余部分的顶部的宽度相同于所述掺杂的III-V族半导体层和所述栅极电极之间的界面的宽度。
4.根据所述任一权利要求的半导体器件，其特征在于，其中从其垂直横截面观之，所述第一和第二漏电流阻挡部中的每一个具有弯曲轮廓。
5.根据所述任一权利要求的半导体器件，其特征在于，其中所述栅极电极的两个边缘分别与所述第一和第二漏电流阻挡部重合，并且所述第一和第二漏电流阻挡部分的弯曲轮廓共同使得所述掺杂的III-V族半导体层的剩余部分的轮廓从窄变宽。
6.根据所述任一权利要求的半导体器件，其特征在于，其中所述掺杂的III-V族半导体层的剩余部分的轮廓从宽变窄，然后从窄变宽，使得所述掺杂的III-V族半导体层的剩余部分具有颈部。
7.根据所述任一权利要求的半导体器件，其特征在于，其中从其垂直横截面观之，所述第一和第二漏电流阻挡部具有的轮廓相对于所述栅极电极不对称地隔开。
8.根据所述任一权利要求的半导体器件，其特征在于，其中所述第一和第二S/D电极相对于所述栅极电极不对称地隔开。
9.根据所述任一权利要求的半导体器件，其特征在于，其中所述第一漏电流阻挡部分向所述第二S/D电极延伸，使得所述第一漏电流阻挡部分位于所述栅极电极的正下方。
10.根据所述任一权利要求的半导体器件，其特征在于，其中所述第二漏电流阻挡部未与所述栅极电极垂直重叠。
11.根据所述任一权利要求的半导体器件，其特征在于，其中所述第二漏电流阻挡部向所述第一S/D电极延伸，使得所述第二漏电流阻挡部位于所述栅极电极的正下方。
12.根据所述任一权利要求的半导体器件，其特征在于，其中所述栅极电极的两个边缘分别与所述第一和第二漏电流阻挡部重合，并且所述第一和第二漏电流阻挡部朝彼此延伸以与所述栅极电极垂直重叠。
13.根据所述任一权利要求的半导体器件，其特征在于，其中所述第一和第二漏电流阻挡部中的至少一个向下延伸以触及所述掺杂的III-V族半导体层和所述第二氮基半导体层之间的界面。
14.根据所述任一权利要求的半导体器件，其特征在于，其中所述第一和第二漏电流阻挡部分别跨越所述掺杂的III-V族半导体层的相对的两侧壁。
15.根据所述任一权利要求的半导体器件，其特征在于，其中所述掺杂的III-V族半导体层是p型掺杂的氮化镓层，并且所述第一和第二漏电流阻挡部中的每一个包括Ga2O3、GaON、GaMgON或其组合。
16.一种制造半导体器件的方法，其特征在于，包括：
在衬底上形成第一氮基半导体层；
在所述第一氮基半导体层上形成第二氮基半导体层；
在所述第二氮基半导体层上形成掺杂的III-V族半导体覆盖层；
在所述掺杂的III-V族半导体覆盖层上形成栅极电极；
对所述掺杂的III-V族半导体覆盖层执行表面处理，其中在表面处理期间使用所述栅极电极作为遮罩，使得所述掺杂的III-V族半导体覆盖层的至少一部分成为漏电流阻挡部；
对所述掺杂的III-V族半导体包覆层图案化以形成比所述栅极电极宽的掺杂的III-V族半导体层；以及
形成位于所述第二氮基半导体层上且位于所述栅极电极的相对侧的两个或更多个源极/漏极(S/D)电极。
17.根据所述任一权利要求的方法，其特征在于，还包括：
当所述漏电流阻挡部跨越所述掺杂的III-V族半导体覆盖层的整个厚度时，终止执行所述表面处理。
18.根据所述任一权利要求的方法，其特征在于，还包括：
在进行所述表面处理之前倾斜所述衬底。
19.根据所述任一权利要求的方法，其特征在于，其中所述表面处理通过执行对所述掺杂的III-V族半导体覆盖层的所述部分氧化。
20.根据所述任一权利要求的方法，其特征在于，其中所述表面处理通过对所述掺杂的III-V族半导体覆盖层执行掺杂工艺。
21.一种氮基半导体器件，其特征在于，包括：
第一氮基半导体层；
第二氮基半导体层，设置于所述第一氮基半导体层上，并且其具有的带隙大于所述第一氮基半导体层的带隙；
栅极电极，设置于所述第二氮基半导体层上方；
掺杂的III-V族半导体层，设置于所述第二氮基半导体层和所述栅极电极之间，并且具有一对漏电流阻挡部，以界定所述掺杂的III-V族半导体层的剩余部分与所述栅极电极和所述掺杂的III-V族半导体层之间的界面，其中所述掺杂的III-V族半导体层的所述剩余部分具有的宽度与所述栅极电极和所述掺杂的III-V族半导体层之间的界面的宽度实质上相同；以及
两个或多个源极/漏极(S/D)电极设置于所述第二氮基半导体层上方，其中所述掺杂的III-V族半导体层的所述剩余部分位于所述S/D电极之间。
22.根据所述任一权利要求的半导体器件，其特征在于，其中所述掺杂的III-V族半导体层的所述剩余部分从窄变宽。
23.根据所述任一权利要求的半导体器件，其特征在于，其中所述掺杂的III-V族半导体层的所述剩余部分从宽变窄，接着从窄变宽。
24.根据所述任一权利要求的半导体器件，其特征在于，其中所述掺杂的III-V族半导体层的所述剩余部分未与所述掺杂的III-V族半导体层的侧壁重合。
25.根据所述任一权利要求的半导体器件，其特征在于，其中所述掺杂的III-V族半导体层的所述剩余部分具有至少一个弯曲边界。
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