TWI839514B - 具有輔助閘極結構之功率半導體裝置 - Google Patents

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弗羅林 烏迪亞
馬汀 阿諾德
洛伊佐斯 伊芙米歐
喬吉亞 羅古巴迪
保羅 萊恩
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英商劍橋古恩裝置有限公司
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Abstract

本發明係關於GaN技術中之功率半導體裝置。本發明提出一積體輔助(雙)閘極端子及一下拉網路，以達成具有高於2 V之臨限電壓、低閘極漏電流及增強切換效能之一常斷(增強型) GaN電晶體。該高臨限電壓GaN電晶體具有一高電壓主動GaN裝置及一低電壓輔助GaN裝置，其中該高電壓GaN裝置使閘極連接至該積體輔助低電壓GaN電晶體之源極且使汲極成為外部高電壓汲極端子及使源極成為外部源極端子，而該低電壓輔助GaN電晶體使閘極(第一輔助電極)連接至汲極(第二輔助電極)以充當一外部閘極端子。在其他實施例中，用於切斷該高臨限電壓GaN電晶體之一下拉網路由與該低電壓輔助GaN電晶體並聯或串聯連接之額外輔助低電壓GaN電晶體及電阻性元件形成。

Description

具有輔助閘極結構之功率半導體裝置
本發明係關於一種功率半導體裝置，例如一種異質結構氮化鋁鎵/氮化鎵(AlGaN/GaN)高電子遷移率電晶體(HEMT)或整流器。
一功率半導體裝置係用作功率電子器件(例如用於馬達控制之dc至ac反相器或用於切換模式電源供應器之dc至dc轉換器)中之一開關或整流器的一半導體裝置。一功率半導體裝置通常依「換向模式」使用(即，其係接通或切斷)，且因此具有針對此用途最佳化之一設計。
一般而言，一功率裝置具有超過20 V之一額定電壓(即，其主端子之間的裝置在切斷狀態中必須承受之電位差)且在接通狀態期間傳導超過100 mA。更常見地，一功率裝置之額定值高於60 V及高於1 A。此等值使功率裝置非常不同於以低於5 V之電壓及低於1 mA且更常見地，µA或亞µA之範圍內之典型電流操作之低功率裝置。功率裝置與其他類型之裝置(諸如低功率或RF)之間的另一差別在於其主要使用大信號來操作且其表現得像開關。使用專用功率電晶體之高電壓或功率放大器中找到一例外。
矽雙極性接面電晶體(BJT)、金屬氧化物半導體場效電晶體(MOSFET)及絕緣閘極雙極性電晶體(IGBT)係功率半導體切換裝置之常見類型。其應用領域範圍自可攜式消費性電子器件、家用電器、混合電動車、馬達控制及電源供應器至RF及微波電路及電信系統。
氮化鎵(GaN)已越來越被視為用於功率裝置領域中之一非常可期材料且可導致提高功率密度、減小接通電阻及高頻回應。材料之寬帶隙(Eg =3.39 eV)導致高臨界電場(Ec =3.3 MV/cm)，其可導致具有比具有相同崩潰電壓之矽基裝置短之一漂移區域及因此比矽基裝置低之接通狀態電阻之裝置之設計[1]。使用AlGaN/GaN異質結構亦允許在其中載子可達到非常高遷移率(µ=2000 cm2 /(Vs))值之異質界面處形成二維電子氣(2DEG)[1]。另外，存在於AlGaN/GaN異質結構處之壓電極化電荷導致2DEG層中之一高電子密度(例如1×1013 cm-2 )。此等性質允許開發具有非常有競爭力之效能參數的高電子遷移率電晶體(HEMT)及肖特基(Schottky)能障二極體[2]、[3]。大量研究已聚焦於使用AlGaN/GaN異質結構來開發功率裝置。
然而，當試圖設計常斷而非常通裝置時，固有地存在於AlGaN/GaN異質界面處之2DEG產生一挑戰。然而，因為常斷電晶體較適合於大多數功率電子應用，所以已提出可導致增強型裝置之若干方法，其中使用金屬絕緣體半導體結構[4]、使用氟處理[5]、凹陷閘極結構[6]及使用一p型蓋層[7]、[8]。歸因於相較於其他技術之pGaN層之磊晶生長之相對成熟及可控性，pGaN/AlGaN/GaN HEMT被視為商業化之前沿結構。
圖1示意性展示一當前最先進pGaN HEMT之主動區域之橫截面。所展示之裝置係具有磊晶生長於一標準矽晶圓4上之一AlGaN/GaN異質結構的一橫向三端子裝置。儘管GaN與Si之間顯著晶格失配，但一轉變層3用於允許生長一高品質GaN層2。通常在GaN層中添加碳p型摻雜[9]。最後，通常添加一薄GaN蓋層11來形成具有大於1×1019 cm-3 之一鎂(Mg) p型摻雜密度的閘極。
一典型pGaN閘極裝置具有約1.5 V至約2 V之一臨限電壓及約8 V之閘極斷開偏壓電壓。因為諸如裝置應切斷時之無用裝置接通之問題會發生於臨限電壓較低時之操作中，所以增強型GaN裝置之臨限電壓及閘極斷開電壓頗受關注。其次，閘極接通可為歸因於非絕緣閘極結構之一問題。因此，顯而易見，pGaN閘極裝置以2 V至8 V之範圍內且較佳地5 V至7 V之間的一閘極電壓操作以最小化裝置之接通狀態電阻，同時確保透過閘極之一低洩漏(低於斷開電壓)。
在當前最先進裝置中，裝置之臨限電壓與裝置之2DEG之載子密度及因此裝置接通狀態電阻之間存在一權衡。一先前研究表明，針對大於1×1019 cm-3 之一pGaN摻雜，無法藉由使用一不同閘極金屬或pGaN層之厚度來顯著更改臨限電壓[10]。因此，不同於其矽對應物[12]，此等裝置(具有相對於源極之4 V至7 V之範圍內之閘極電壓)[11]中指定一窄操作窗。下界由完全形成閘極下方之通道(2DEG)所需之閘極偏壓(此指稱臨限電壓Vth)界定，且上界由其中閘極接通且相當多電流開始流動通過閘極之點限制。
AlGaN/GaN HEMT之另一關注領域係其快速切換能力。2DEG中之載子之高遷移率及歸因於較高臨界電場之一給定崩潰之一較短漂移區域可導致非常低漂移區域電荷(Qgd)。此外，裝置閘極電荷Qg比對應當前最先進矽裝置[11]、[12]低約一個數量級。因此，GaN HEMT可依比矽MOSFET高很多之一速度切換。儘管此在諸多應用中係有益的，但歸因於存在於裝置級及電路級兩者處之寄生組件，此會導致無用振盪[13]。為避免振盪行為而提出之一可行解決方案係添加一外部閘極電阻至裝置以減小所觀察之dV/dt及dl/dt比率[13]。
在[14]中，已藉由變動閘極金屬之組合物來試圖擴大由臨限電壓界定之操作窗及pGaN/AlGaN接面之開口。此嘗試結果係不成功的，如[10]中所討論，其中表明針對大於1×1019 cm-3 之一pGaN摻雜，無法使用一不同閘極金屬或藉由更改pGaN層之厚度來顯著更改臨限電壓。
在[16]中，已經由「貫穿凹陷及再生長閘極(TRRG)」技術來獲得一P閘極技術上之一較高Vth。此程序技術係基於完全移除AlGaN能障層且隨後藉由磊晶再生長來使其再生長。此演示溫度越高臨限電壓更穩定及藉由控制AlGaN層之厚度來達到高達2.3 V之Vth之可能性。儘管此係用於獲得一穩定臨限電壓之一關注程序技術，但當達成一Vth＞2 V時，其影響Ron。此外，[16]中所提出之高Vth解決方案未解決高電壓電晶體之快速切換期間之Rg相關振盪之問題及pGaN閘極技術之高閘極洩漏。
[17]中演示用於達成高Vth (＞2.8 V)之一積體雙閘極技術。[17]中所提出之雙閘極技術係基於高電壓常通(D型)及低電壓常斷(增強型) GaN電晶體之整合。然而，在此組態中，兩個電晶體串聯且總接通狀態電阻因此將受低電壓裝置之接通狀態電阻之串聯貢獻影響。
文獻中存在其他所提出之雙閘極技術，且其被如此稱呼之原因係其以位於閘極鈍化層之頂部上[18]或埋入至異質結構堆疊中[19]之一第二閘極電極為特徵。此等裝置主要旨在藉由緩解電流崩塌現象來提高電晶體之動態效能。電流崩塌現象事實上係裝置在切斷狀態中反復承受高電壓時之接通狀態中之一電流減小。
[20]中試圖使用具有二極體及一第二閘極電極之一電路組態來增大一常斷(增強型(E型)) GaN電晶體之Vth。在本發明中，二極體用作電壓移位器且與高電壓GaN裝置之閘極串聯連接。亦描述其中使用一電晶體來達成電壓移位器之一裝置。然而，在此特定情況中，電壓移位器電晶體之汲極端子與GaN裝置之高電壓汲極端子連接。此連接隱含驅動裝置將必須持續阻斷模式中之高電壓且因此被設計為具有長於一低電壓裝置之一漂移區域的一高電壓電晶體。因此，裝置將具有增加面積消耗且必須考量此額外電晶體之可靠性。另外，[20]中未提及上界限制。
連接於GaN HEMT或功率MOSFET之閘極與源極之間的電阻負載亦已眾所周知且其目標可隨減少高電壓切換期間之振盪、保護裝置免受靜電放電及大體上確保一穩健操作而變動。例如，在GaN系統部件之資料表[21]中，推薦在閘極端子(閘極匯流排)與源極(或接地)之間添加一3 kΩ電阻器。
US9882553B2及US10411681B2中描述一種擴大一III至V族半導體裝置之操作窗的裝置。
US10374591B2中描述一種用於控制一寬帶隙半導體開關之操作的閘極驅動電路。
US2020007119A1中描述一種電壓調節電路，其實施於GaN HEMT技術中以提供適合用於諸如GaN積體電路之GaN功率電晶體閘極驅動器及低電壓輔助電源供應器之應用中的一穩定輸出電壓。
本發明之目標係提出用於同時(i)導致閘極漏電流減少、(ii)增大臨限電壓及(iii)增大閘極電壓操作窗之一p閘極GaN增強型電晶體之一解決方案。此等三個特徵之結果係(i)避免在切斷期間接通再觸發且限制其中存在高dV/dt比率之特定切斷條件中之振盪，(ii)經由一積體下拉網路來提高總體組態之切換效能。
根據本發明，吾人提出一種GaN功率裝置，其具有一高臨限電壓、具有較小或無p-GaN接面開口之一顯著大閘極電壓操作範圍及無振盪或振盪減少切換行為之能力。將鑑於(但不限於)一pGaN閘極增強型技術來討論本發明之細節。
利用本發明之GaN電晶體意欲(但不限於)用於低至中電壓範圍內之應用。較低電壓能力裝置(＜200 V但高於20 V)將適合於負載點應用，即，IT或消費性電子應用之低電壓DC-DC轉換器。此等裝置亦可用於線性電子器件中以提高效率，然而，諸如功率因數校正(PFC)、不斷電電源供應器(UPS)、馬達驅動及光伏打(PV)系統反相器之應用之600 V範圍存在一巨大市場潛力。可發現600 V GaN裝置亦用作混合電動車(HEV)及/或電動車(EV)之充電器，快速增長之一市場。具有高達1.2 kV之崩潰能力及可達到7.2 kW之功率額定值的GaN電晶體可導致GaN電晶體用於EV及HEV轉換器及反相器中，其中高頻操作將允許減小系統大小(考量行動系統時之一重要參數)。最後，若足夠擴大功率額定值，則可發現GaN電晶體應用於風力渦輪機(1.7 kV)中。需要在MHz範圍內可靠操作之最近應用(諸如IT (行動電話、膝上型電腦)及汽車(EV、HEV)兩個領域中之無線充電)可非常適合於本發明。另外，亦預見超出功率轉換之應用，諸如D類音訊放大器。
一般而言，本發明係關於使用GaN技術之功率半導體裝置。本發明提出一積體輔助閘極端子及一下拉網路，以達成具有高於2 V之臨限電壓、低閘極漏電流及可能增強切換效能之一常斷(增強型) GaN電晶體。高臨限電壓GaN電晶體具有一高電壓主動GaN裝置及一輔助GaN裝置(其可較佳為一低電壓裝置)，其中高電壓GaN裝置使閘極連接至積體輔助GaN電晶體之源極且使汲極成為外部高電壓汲極端子及使源極成為外部源極端子，而輔助GaN電晶體使閘極(第一輔助電極)連接至汲極(第二輔助電極)以充當一外部閘極端子。在其他實施例中，用於切斷高臨限電壓GaN電晶體之一下拉網路由與輔助GaN電晶體並聯連接之一二極體、一電阻器或兩者之一並聯連接形成。
在其他實施例中，用於切斷主動(高電壓) GaN電晶體之一下拉網路由與低電壓輔助GaN電晶體並聯或串聯連接之額外輔助低電壓GaN電晶體及電阻性元件形成。
在其他實施例中，用於切斷主動(高電壓) GaN電晶體之一下拉網路由一主動米勒(Miller)箝位形成。
在其他實施例中，一過電壓保護電路由電阻器或電阻性元件及一低電壓增強型(或空乏型)電晶體形成以限制主動(高電壓)電晶體之閘極處之最大電位。
在其他實施例中，一過電流保護電路由一電流感測電阻器或電阻性元件及一低電壓增強型(或一主動空乏型)電晶體形成以保護免受過電流事件。
根據本發明之一第二態樣，提供一種異質接面(氮化鎵)晶片(亦叫作或稱作GaN晶片或GaN功率積體電路或GaN智慧型裝置或一GaN高電壓積體電路)，其具有至少三個端子(一高電壓端子、一低電壓端子及一控制端子)且含有：至少一高電壓主動GaN裝置(亦指稱主功率異質接面電晶體)，其具有一內部閘極且使其源極及汲極分別連接至該GaN晶片之該低電壓端子及該高電壓端子；一下拉電路；一輔助閘極電路，其含有至少一低電壓異質接面電晶體；及一電流控制電路，其中： 該輔助閘極電路具有至該至少一主功率異質接面電晶體之該內部閘極之一連接、至該控制端子之一第二連接及將該至少一低電壓異質接面電晶體連結至該下拉電路之至少又一連接； 該下拉電路具有至該電流控制電路之至少一連接及至該至少一主功率異質接面電晶體之該源極端子之一連接； 該電流控制電路具有至該控制端子之一連接；且 其中該輔助閘極部分控制進入該至少一主功率異質接面電晶體之該內部閘極之電壓及電流位準，該電流控制電路控制進入該下拉電路之電流位準且結合該下拉電路設計來判定施加於該控制端子之電壓位準，其中該下拉電路主動下拉該至少一低電壓異質接面電晶體之閘極電壓以箝制該至少一主功率異質接面電晶體之該內部閘極之電壓。
GaN晶片中之積體輔助閘極區塊(電路)由一輔助GaN電晶體(其可較佳為一低電壓裝置)組成，其中高電壓主動GaN裝置(主功率異質接面電晶體)使閘極連接至積體輔助GaN電晶體之源極，且輔助GaN電晶體使汲極連接至GaN晶片控制端子。
積體電流控制區塊(電路)連接於輔助GaN電晶體之汲極端子與閘極端子之間。
一積體下拉電路區塊(電路)連接於輔助GaN電晶體之閘極端子與高電壓主動GaN裝置之源極端子之間。
GaN晶片之臨限電壓(相對於其低電壓端子施加於GaN晶片之控制端子之電位，其中主功率異質接面電晶體開始傳導電流)可僅高於主功率異質接面電晶體之本徵臨限電壓。此可由將一電壓信號施加於GaN晶片之控制端子(亦稱作外部閘極端子)上時跨積體輔助閘極區塊之一額外電壓降達成。因此，內部閘極(亦稱作主動閘極端子)上之電位低於施加於GaN晶片之控制端子之電位。
當外部閘極端子(控制端子)上之電壓信號線性增大時，跨輔助閘極區塊(電路)之電壓降係非線性的。
藉由限制內部閘極(主動閘極)端子上之電位來達成高電壓主動GaN裝置(主功率異質接面電晶體)之低閘極漏電流。此藉由允許跨積體輔助閘極區塊之一電壓降來達成。藉由適當設計電流控制區塊及下拉電路區塊使得在外部閘極端子(GaN晶片之控制端子)上之閘極信號增大超過一特定位準時下拉輔助閘極電晶體之閘極來界定對主動閘極端子之電位之限制。因此，GaN晶片之閘極電壓操作窗(即，施加於控制端子之電壓操作窗)比一習知GaN HEMT之閘極電壓操作窗增大。
可施加於裝置之外部閘極(GaN晶片之控制端子)的最大電壓信號可經設計以高於10 V (例如20 V)，使得習知矽閘極驅動器及控制器可用於驅動GaN晶片。
此外，電流控制區塊(及其他電路)需經適當設計使得達成避免在接通期間主動閘極端子(內部閘極端子)過衝之快速接通與裝置之接通狀態操作期間之一低閘極驅動器功耗之間的一平衡。
積體電流控制電路(電流控制區塊)可為一電阻性元件或併入一電阻性元件。替代地，電流控制電路可為或包括一電流源。電流源可由一低電壓空乏型HEMT及一電阻性元件組成。電阻性元件可連接於低電壓空乏型HEMT之閘極端子與源極端子之間。空乏型HEMT之汲極端子連接至輔助閘極HEMT之汲極端子，且空乏型HEMT之閘極端子連接至輔助閘極HEMT之閘極端子。
在類似實施例中，可包含與電阻性元件或電流源並聯之一RCL網路以改良裝置接通或切斷暫態期間之動態特性。
電流控制區塊可進一步包含產生一額外電壓降之一電路。電流控制區塊可進一步包含根據操作條件(諸如接通或切斷條件)來調適電流控制區塊之電流的一電路。此一電流調適電路可包含與電流源中之電阻性元件串聯或並聯之一空乏型HEMT或一增強型HEMT。
在一些實施例中，積體下拉電路(區塊)可為或包括並聯或串聯之一或若干HEMT。該等下拉HEMT之閘極電位經控制以設定跨下拉HEMT之電壓降且因此設定輔助閘極區塊之閘極電壓及跨輔助閘極區塊之電壓降。
下拉電路區塊可進一步包括用於補償或減小溫度對跨下拉電路區塊之電壓降之效應的元件。
在另一實施例中，輔助閘極可包含一低電壓空乏型電晶體而非一低電壓增強型電晶體。此實施例可能無法有效達成GaN晶片之一增大臨限電壓，但可藉由允許增大最大可允許控制信號(外部閘極信號)位準來達成一擴大操作範圍。空乏型GaN電晶體可用作裝置之切斷網路之部分，因為當主動閘極上之電位呈高態且外部閘極端子處之電位呈低態時，空乏型電晶體中存在通道。
在其他實施例中，所描述之一些或所有功能區塊可一起用於添加增強功能。
因為輔助GaN電晶體將較佳為一低電壓裝置，所以其源極及汲極端子可互換，因為其等通常依一對稱(或類似)方式製成。所謂之一低電壓裝置係通常可具有低於20 V之一額定崩潰及有限電流能力(低於100 mA)之一裝置。然而，應瞭解，輔助閘極亦可為一高功率或高電壓裝置，但此會增加成本及複雜性。
根據本發明之大部分實施例係關於一種積體輔助電晶體，其中輔助電晶體及主動電晶體製造於相同基板上(在相同晶片中)。儘管兩者之整合可由於諸如較少墊、低面積消耗、緊湊大小、較低成本及較低複雜性之若干原因而為有利的，但輔助電晶體亦可製造於一分離基板上且依一離散或混合方式連接至主動電晶體。輔助及主動電晶體可並排放置於相同封裝或模組中或離散連接於一板上且未必整合於相同GaN晶片中。
此亦可應用於所描述之其他功能區塊。
根據本發明之一態樣，提供一種基於III族氮化物半導體之異質接面功率裝置，其包括： 一主動異質接面電晶體，其形成於一基板上，該主動異質接面電晶體包括： 一第一III族氮化物半導體區域，其包括一第一異質接面，該第一異質接面包括第二導電類型之一主動二維載子氣體； 一第一端子，其可操作地連接至該III族氮化物半導體區域； 一第二端子，其與該第一端子橫向間隔且可操作地連接至該III族氮化物半導體區域； 一主動閘極區域，其形成於該III族氮化物半導體區域上，該主動閘極區域形成於該第一端子與該第二端子之間； 一輔助異質接面電晶體，其形成於該基板或另一基板上，該輔助異質接面電晶體包括： 一第二III族氮化物半導體區域，其包括一第二異質接面，該第二異質接面包括第二導電類型之一輔助二維載子氣體； 一第一額外端子，其可操作地連接至該第二III族氮化物半導體區域； 一第二額外端子，其與該第一額外端子橫向間隔且可操作地連接至該第二III族氮化物半導體區域； 一輔助閘極區域，其形成於該第二III族氮化物半導體區域上，該輔助閘極區域形成於該第一額外端子與該第二額外端子之間； 其中該第一額外端子與該輔助閘極區域可操作地連接，且其中該第二額外端子與該主動閘極區域可操作地連接， 其中該輔助異質接面電晶體係一第一輔助異質接面電晶體，且其中該異質接面功率裝置進一步包括與該第一輔助電晶體可操作地並聯連接之一第二輔助異質接面電晶體，且其中該第一輔助異質接面電晶體之該第一額外端子可操作地連接至該第二輔助異質接面電晶體之一源極端子，且該第一輔助異質接面電晶體之該第二額外端子可操作地連接至該第二輔助異質接面電晶體之一汲極端子， 其中該輔助異質接面電晶體經組態以(或添加該輔助異質接面電晶體)導致該異質接面功率裝置之一臨限電壓增大及/或該第一額外端子之一操作電壓範圍擴大。
在此，術語「可操作地連接」意謂端子係電連接。換言之，第一額外端子及輔助閘極係電連接，且第二額外端子及主動閘極區域係電連接。此外，在一實施例中，第一端子係主動電晶體之一源極端子，且第二端子係主動電晶體之一汲極端子。另一方面，第一額外端子係輔助電晶體之一汲極端子且第二額外端子係輔助電晶體之一源極端子。在實施例中，經連接之第一額外端子及輔助閘極區域形成一高電壓端子(或形成一外部閘極端子)，其中施加相對高於第二額外端子之一電壓。因此，第二額外端子可稱作輔助電晶體之一低電壓端子。在此，術語「III族氮化物半導體區域」大體上係指包括GaN層及形成於GaN層上之AlGaN層之整個區域。二維載子氣體大體上形成於III族氮化物半導體區域內之GaN層與AlGaN層之間的界面處。在實施例中，二維載子氣體係指二維電子氣(2DEG)或二維電洞氣(2DHG)。
當整合於相同基板上(單片整合)時，異質接面功率裝置可進一步包括主動異質接面電晶體與輔助異質接面電晶體之間的一隔離器區域。隔離器區域分離主動二維載子氣體與輔助二維載子氣體。隔離器區域可分離第一III族氮化物半導體區域與第二III族氮化物半導體區域。
在使用中，當可以一電位(或一電壓)偏壓第一額外端子及輔助閘極區域時，輔助閘極區域下面之輔助二維載子氣體之一部分之一載子密度經控制使得第一額外端子與第二額外端子之間建立一輔助二維載子氣體連接。一般而言，二維電子氣(2DEG)形成於第一額外端子及第二額外端子下面。當將一電壓施加於輔助閘極區域(或高電壓端子)時，其控制輔助閘極下面之2DEG之載子密度，使得第一額外端子及第二額外端子下面之2DEG之間形成一2DEG連接。
主動閘極區域可經組態以透過第一額外端子與第二額外端子之間的輔助二維載子氣體(例如2DEG)連接來接通。自輔助閘極區域下面之2DEG連接之電阻變動亦能夠接通主動閘極。輔助2DEG連接可充當主動閘極區域之一內部電阻。此一內部閘極電阻可用於減慢切換期間之快速dV/dt或防止由di/dt效應引起之高振盪。
第一額外端子及輔助閘極區域可經組態使得電位之一部分用於形成輔助2DEG連接且電位之另一部分用於接通主動閘極區域。
第一III族氮化物半導體區域可包括與第一端子、主動閘極區域及第二端子直接接觸之一主動氮化鋁鎵(AlGaN)層。
第二III族氮化物半導體區域可包括與第一額外端子、輔助閘極區域及第二額外端子直接接觸之一輔助氮化鋁鎵(AlGaN)層。
主動AlGaN層及輔助AlGaN層之厚度可相同或不同。
主動AlGaN層及輔助AlGaN層之摻雜濃度可相同或不同。
主動AlGaN層及輔助AlGaN層之鋁莫耳分率可相同或不同。
主動閘極區域可包括一p型氮化鎵(pGaN)材料。主動pGaN閘極上之金屬接點可為肖特基(Schottky)或歐姆的。替代地，主動閘極區域可包括一凹陷肖特基接點。
第一端子、第二端子、第一額外端子及第二額外端子可各包括一表面歐姆接點。替代地，第一端子、第二端子、第一額外端子及第二額外端子可各包括一凹陷歐姆接點。
輔助閘極區域可包括朝向第一額外端子延伸之一場板，且其中場板在一場氧化物區域上延伸。
功率裝置可具有其中一閘極金屬墊與輔助閘極區域及第一額外端子直接連接且主動閘極區域包括與第二額外端子連接之閘極指部之一指叉式佈局。替代地，裝置可具有其中將輔助閘極區域、第一額外端子及第二額外端子放置於一源極金屬墊下方之一指叉式佈局。有利地，與當前最先進設計相比，無需一額外晶圓面積來包含輔助閘極結構。
在實施例中，第二額外端子及主動閘極區域可沿裝置之一第三維度連接。
主動異質接面電晶體可為一高電壓電晶體，且輔助異質接面電晶體可為相較於主動異質接面電晶體之一低電壓電晶體。
異質接面功率裝置可進一步包括並聯連接於輔助異質接面電晶體之第一額外端子與第二額外端子之間的二極體。並聯二極體在總體組態自主動GaN電晶體之閘極端子連接至接地之切斷期間充當一下拉網路。當將一正偏壓(接通狀態)施加於輔助閘極時，二極體將反向偏壓且零電流將流動通過其以使總體高電壓組態之電行為不受影響。當將一零偏壓(切斷狀態)施加於輔助閘極時，二極體將正向偏壓且流動通過其之切斷電流將使主動電晶體之閘極電容放電以因此能夠切斷總體組態。在切斷狀態中，主動電晶體之閘極將保持偏壓至等於二極體之接通電壓的一最小電壓。因此，將依使得其接通電壓將儘可能低(理想地，數mV)之一方式設計二極體。二極體可與裝置單片成型。二極體可為一簡單肖特基二極體。二極體一般在切斷期間將主動閘極下拉至二極體Vth ，因此，二極體需經設計以具有儘可能低之一臨限電壓。可達成此之一特徵係使用一凹陷陽極以直接接觸2DEG。
替代地，可利用非先前技術之一常通(空乏型) GaN功率裝置。此常通裝置可含有基於不連續p-GaN層(或第一導電類型之不連續區域)之一閘極結構，其含有條帶內之島狀物或圍繞單元之閉合形狀，島狀物或閉合形狀用於在提供一閘極電壓時調變由高電壓端子與低電壓端子之間的2D電子氣(或第二導電類型之2D載子氣體)給出之傳導路徑。所有此等島狀物可連接至相同閘極電極。應瞭解，所謂之不連續島狀物係指相鄰島狀物之間不存在p-GaN層，因而，源極端子與汲極端子之間存在由2D電子氣提供之一直接暢通傳導路徑。然而，相鄰島狀物跨(正交於)電流路徑緊密放置在一起，使得施加於p-GaN閘極島狀物之電位調變島狀物之間的導電區域且因此調變源極與汲極之間的直接路徑。在相同程序步驟中完成連續及不連續閘極結構中之p-GaN層且由相同遮罩之一佈局改變實現連續與不連續之間的差異。
此常通(空乏型)裝置之操作可以存在兩個臨限電壓為特徵。第一臨限電壓可為負的且等效於一經典常通電晶體之臨限電壓，指示自切斷狀態至接通狀態之轉變。第二臨限電壓較佳為正的且以一急劇電流增大為特徵。第二臨限電壓可具有相同於以一連續p-GaN閘極為特徵之一積體常斷裝置之值的值。
下文將更詳細地清楚討論及識別兩個臨限電壓。
可透過佈局修改及磊晶/程序修改來調整本文中指稱裝置臨限電壓之第一臨限電壓。此外，本文中所提出之空乏型(常通)裝置可允許在主接通狀態傳導通道自汲極-源極改變至閘極-源極之前施加一增大正閘極偏壓電壓(＞7 V)。此一裝置可實施於不提供AlGaN層之表面上之一肖特基接點的一製程中。
替代地，使用不連續pGaN島狀物之常通空乏裝置可藉由將閘極及源極連接在一起(其變成陽極端子)(或因為對稱性，藉由將汲極及閘極連接在一起)來用於二極體模式中。pGaN島狀物之間的距離(節距)可用於調整其中二極體依正向模式傳導電流之電壓位準。此尤其優於其中使用會導致一大正向電壓之一連續pGaN層的先前技術。例如，pGaN島狀物(或pGaN島狀物之多個條帶)之間的節距可用於將此斷開正向電壓調整為0.3 V至0.5 V，其專用於矽中之肖特基二極體。為避免二極體不期望之一負斷開電壓，pGaN島狀物之間的節距應非常小(數十或數百奈米級)，或依二極體組態連接之HEMT之源極可以一肖特基接點為特徵。
當形成pGaN層下之2DEG時，在正向傳導期間以一較高電壓位準(高於斷開電壓位準)呈現電流之一第二增大。期望在正向傳導中，二極體超過此第二電壓位準操作以最小化接通狀態電阻。
在所有實施例中，至pGaN島狀物之接點可由歐姆或肖特基敷金屬製成。
(第一)輔助異質接面電晶體之第一額外端子(或汲極(閘極)端子)及第二額外端子(或源極端子)可各充當外部閘極端子。
在本發明中，輔助異質接面電晶體係一第一輔助異質接面電晶體，且異質接面裝置進一步包括與第一輔助電晶體可操作地並聯連接之一第二輔助異質接面電晶體，且第一輔助異質接面電晶體之第一額外端子(或汲極(閘極)端子)可連接至第二輔助異質接面電晶體之一源極端子，且第一輔助異質接面電晶體之第二額外端子(或源極端子)可操作地連接至第二輔助異質接面電晶體之一汲極(閘極)端子。
透過第二輔助異質接面電晶體之下拉網路可進一步包括添加於第二輔助電晶體之閘極端子與汲極端子之間的與第二輔助電晶體串聯之一電阻器。電阻器位於第二輔助電晶體之閘極端子與汲極端子之間。因此，電阻器不形成第一輔助電晶體與主動電晶體之閘極之間的一共同接面。電阻器用於在異質接面功率裝置之切斷期間透過下拉網路來減少主動閘極電容放電時間。額外電阻性元件藉由在切斷期間導致第二輔助電晶體閘極端子相較於第二輔助電晶體汲極端子之一增大電位來執行此功能。一額外電阻器可連接於第二輔助電晶體之汲極端子與主動功率電晶體之源極端子之間。額外電阻器在主動裝置切斷期間充當一並聯下拉網路。因此，應瞭解，額外電阻器不透過連接第一輔助電晶體之源極及主動電晶體之閘極的一共同接面來連接。在主動裝置接通及接通狀態期間，額外電阻器可充當用於保護主動裝置之閘極端子的一電壓限制組件。
透過第二輔助異質接面電晶體之下拉網路可進一步包括添加於第二輔助電晶體之閘極端子與汲極端子之間的與第二輔助電晶體串聯之一第三輔助電晶體。第三輔助電晶體用於在異質接面功率裝置之切斷期間透過下拉網路來減少主動閘極電容放電時間。第三輔助電晶體藉由導致第二輔助電晶體閘極端子相較於第二輔助電晶體汲極端子之一切斷期間增大電位來執行此功能。第三輔助電晶體可為一空乏型低電壓電晶體。空乏型裝置可使用p-GaN島狀物製造(如圖18中所展示)或可為二極體(如圖19中所展示)。第三輔助電晶體之閘極端子可連接至第三輔助電晶體之源極或汲極端子。一額外電阻器可連接於第二輔助電晶體之汲極端子與主動(高電壓)電晶體之源極端子之間。換言之，應瞭解，額外電阻器不透過連接第一輔助電晶體之源極及主動電晶體之閘極的一共同接面來連接。額外電阻器在主動裝置切斷期間充當一並聯下拉網路。在主動裝置接通及接通狀態期間，額外電阻器可充當用於保護主動裝置之閘極端子的一電壓限制組件。
異質接面功率裝置可進一步包括由形成一分電位器之兩個電阻器及一主動切換式低電壓增強型電晶體組成之一電壓限制電路。主動切換式低電壓增強型電晶體之汲極源極路徑連接於主動功率電晶體之閘極與源極之間。分電位器連接於第一輔助異質接面電晶體之第一額外端子(或汲極(閘極)端子)與主動(高電壓)電晶體之源極端子之間。分電位器之中點連接至低電壓增強型電晶體之閘極端子。當第一輔助異質接面電晶體之第一額外端子(或汲極(閘極)端子)之電壓升至高於可藉由選擇所描述之分電位器中之電阻器來控制之一特定值時，增強型電晶體可接通且因此調整主動裝置閘極端子與主動(高電壓)裝置源極端子之間的電阻。此功能可保護主動閘極端子免受過電壓事件。
異質接面功率裝置可進一步包括上文所描述之一電壓限制電路，其中低電壓增強型電晶體由一低電壓空乏型電晶體替換。在此實施例中，當增大第一輔助異質接面電晶體之第一額外端子(或汲極(閘極)端子)之電位時，可減小空乏型電晶體之電阻且因此調整主動(高電壓)裝置閘極端子與主動裝置源極端子之間的電阻。由電阻器形成之分電位器判定空乏型電晶體之閘極端子上之電位。所描述之電路可保護主動閘極端子免受過電壓事件。
異質接面功率裝置可進一步包括由一電流感測電阻器及一主動切換式低電壓增強型電晶體組成之一過電流保護電路。主動(高電壓)電晶體之主動區域分成兩個區域以形成兩個並聯電晶體。兩個電晶體之汲極端子及閘極端子係電連接。兩個並聯電晶體係相對之一低電阻(主功率)電晶體及一高電阻(電流感測)電晶體。電流感測電阻器之第一端子連接至高電阻電晶體之源極端子。主動切換式增強型電晶體連接於主動(高電壓)電晶體之閘極端子與電流感測電阻器之第二端子之間。低電壓增強型電晶體之閘極端子連接至電流感測電阻器之第一端子。隨著通過高電阻電晶體之電流增大，跨電流感測電阻器之電位降增大以升高低電壓增強型電阻器之閘極上之電位且因此調整其電阻。通過低電壓電晶體之一臨界電流可接通低電壓增強型電晶體以限制主動功率電晶體之閘極上之電位。所描述之電路可保護電路免受過電流事件。所描述之組件可單片包含於設計中。
異質接面功率裝置可進一步包括上文所描述之一過電流保護電路，其中低電壓增強型電晶體由一低電壓空乏型電晶體替換。類似地，空乏型電晶體之閘極端子處之電位隨著通過電流感測電阻器之電流增大而增大。隨著通過電流感測電阻器之電流增大，空乏型電晶體之電阻可減小以提供主動(高電壓)裝置之閘極與源極之間的路徑之減小電阻以因此限制主動閘極端子上之電位。所描述之電路可保護電路免受一過電流事件。
異質接面功率裝置可進一步包括一主動米勒箝位以在裝置切斷暫態期間提供主動(高電壓)裝置閘極端子之一額外下拉網路。主動米勒箝位由一邏輯反相器及充當下拉網路之一主動切換式電晶體組成。邏輯反相器可由一電阻器或電阻性元件(即，負載電晶體)及一增強型電晶體組成。
主動切換式電晶體可為一增強型或空乏型電晶體。在操作中，主動米勒箝位使用外部閘極端子(即，連接至閘極驅動器之端子)之電壓偏壓來調整主動切換式電晶體之電阻，使得在主功率裝置切斷或處於切斷狀態中時提供一低電阻下拉路徑。當閘極驅動器信號呈高態時，米勒箝位中之主動切換式電晶體之閘極上之偏壓呈低態(其電阻因此呈高態)，且反之亦然。
電阻器(在本文所展示之任何實施例中)可由程序中之一金屬層、AlGaN層或較佳地2DEG製成。電阻器可經蜿蜒塑形以達成高堆積密度。上述功能區塊可離散、單片或依一混合封裝包含於設計中。
所描述之功能區塊中之空乏型電晶體可為先前技術中所描述之一肖特基閘極HEMT。
另外，所描述之功能區塊中之常通(空乏型)電晶體可為上述pGaN島狀物電晶體。
應瞭解，如已提及，輔助異質接面電晶體可使源極及汲極互換。不同於主動(高電壓)電晶體，輔助異質接面中之源極及汲極可對稱或依一類似方式製造及配置，使得源極可充當汲極，且反之亦然。
根據本發明之一第二態樣，提供一種氮化鎵(GaN)晶片，其包括根據先前態樣之一基於III族氮化物半導體之異質接面功率裝置及根據先前態樣之一輔助低電壓電晶體，但其中輔助閘極區域端子可操作地連接至一電流控制電路(區塊)及一下拉電路(區塊)。
電流控制區塊可連接於第一額外端子與輔助閘極區域之間。下拉電路區塊可連接於輔助閘極端子與異質接面功率裝置之第一端子(源極)(其相同於GaN晶片之低電壓端子)之間。
GaN晶片可進一步包括上文所描述之一過電流保護電路，其中低電壓電晶體與下拉電路並聯。
GaN晶片可進一步包括一積體電流控制電路(區塊)。如上文所描述，電流控制區塊提供電流以使輔助閘極電路中之輔助HEMT之閘極充電及放電。電流控制區塊可連接於第一額外端子與輔助HEMT之閘極之間。
在一些實施例中，積體電流控制區塊可為一電阻性元件。此電阻性元件可使用金屬層或2DEG層來製造。
在其他實施例中，電流控制區塊可為或包括一電流源。電流源可由一低電壓空乏型HEMT及一電阻性元件組成。低電壓HEMT之汲極可連接至第一額外端子，源極可連接至電阻性元件之第一端子，且閘極可連接至電阻性元件之第二端子。電阻性元件之第二端子可進一步連接至輔助HEMT之閘極端子。
在類似實施例中，可包含與電阻性元件或電流源並聯或串聯之一RCL網路以改良電流控制區塊之特性。
電流控制區塊可進一步包含產生一額外電壓降之一電路。此電路可為一或若干低電壓二極體、一或若干低電壓HEMT (其使閘極連接至源極)或一低電壓增強型HEMT (其具有連接於HEMT之汲極端子與源極端子之間的一分電位器，其中分電位器之中點連接至HEMT之閘極端子)。
電流控制區塊可進一步包含調適電流控制區塊中之電流的一電路。此一電流減小電路可包含與電流源中之電阻性元件串聯或並聯之一空乏型HEMT或增強型HEMT。該HEMT之閘極可連接至輔助HEMT之閘極與第一端子之間的一分壓器或積體下拉電路內之一節點。
異質接面GaN晶片可進一步包括一積體下拉電路區塊。下拉電路區塊可連接於輔助HEMT之閘極與第一端子(主功率異質接面電晶體之源極端子——相同於GaN晶片之低電壓端子)之間。
在一些實施例中，積體下拉電路區塊可為一或若干常通或常斷並聯或串聯HEMT。可存在與HEMT串聯之額外電容器或電阻器。該等下拉HEMT之閘極電位經控制以設定跨下拉HEMT之電壓降且因此設定輔助閘極區塊之閘極電壓及跨輔助閘極區塊之電壓降。
在一實施例中，下拉HEMT之閘極端子可連接至輔助HEMT之閘極端子與第一端子之間的一分壓器之輸出。
在另一實施例中，下拉HEMT之閘極端子可連接至電流控制區塊之電流源中之HEMT之源極端子與第一端子之間的一分壓器(或分電位器)之輸出。
在另一實施例中，下拉HEMT之閘極端子可連接至主動閘極與第一端子之間的一分壓器之輸出。
在一第四實施例中，下拉HEMT之閘極端子可連接至第一額外端子與第一端子之間的一分壓器之輸出。
在另一實施例中，一額外電流控制區塊連接至第一額外端子。此額外電流控制區塊連接至一額外下拉電路，額外下拉電路連接至第一端子。在此實施例中，第一下拉HEMT之閘極端子可連接至跨額外下拉電路之一分壓器之輸出。
在一下拉電路之所有此等實施例中，一分壓器可由以下各者組成：電阻性元件，諸如由金屬或2DEG形成之電阻器；電容器；電流源，其等由一空乏型HEMT形成且使源極連接至一電阻性元件之第一端子及使閘極連接至第二端子；肖特基二極體；增強型HEMT，其等使閘極端子連接至其源極端子；HEMT，其等使閘極端子連接至其汲極與源極之間的一分壓器之輸出；或類似分壓器電路。
下拉電路或電流控制電路或輔助閘極電路可進一步包括用於補償或減小溫度效應之一元件。此元件係分壓器之一特定實施例，分壓器係下拉電路之部分。分壓器之第一部分可包括一積體電阻器，且分壓器之第二部分可包括由一常通HEMT組成之一電流源，其使源極連接至一額外電阻器之第一端子且使閘極連接至電阻器之第二端子。分壓器之第一部分可進一步包括與電阻器並聯之一類似電流源。分壓器之第二部分可進一步包括與電流源並聯之一電阻器。
分壓器之兩個部分將隨溫度升高而增大一給定電流處之電壓降。但電流源及電阻器依一不同速率改變電壓降。藉由設計常通HEMT之大小及電阻，可依使得跨下拉電路之電壓降及/或跨輔助HEMT之電壓降具有一小得多溫度相依性之一方式有意設定分壓器之輸出。
在另一實施例中，下拉HEMT之閘極由一過電流保護或過溫度保護電路控制。
在另一實施例中，下拉HEMT之閘極由一外部電路或整合於GaN裝置上之一額外電路直接或間接控制。
GaN晶片可併入一個以上主功率裝置。例如，其中低側功率裝置與一高側主功率裝置串聯連接之半橋組態係可行的。由半橋之兩個臂組成之全橋或三相GaN晶片組態亦係可行的。根據本發明之此態樣，此等組態(半橋或全橋或三相)中之至少一主功率裝置包括一輔助閘極電路、一下拉電路及一電流控制電路，如上文所描述。
根據本發明之另一態樣，提供一種製造一基於III族氮化物半導體之異質接面功率裝置的方法，該方法包括： 在一基板上形成一主動異質接面功率電晶體，該主動異質接面電晶體包括： 一第一III族氮化物半導體區域，其包括一第一異質接面，該第一異質接面包括一主動二維載子氣體； 一第一端子，其可操作地連接至該III族氮化物半導體區域； 一第二端子，其與該第一端子橫向間隔且可操作地連接至該III族氮化物半導體區域； 一主動閘極區域，其形成於該III族氮化物半導體區域上，該主動閘極區域形成於該第一端子與該第二端子之間； 在該基板或另一基板上形成一第一輔助異質接面電晶體，該輔助異質接面電晶體包括： 一第二III族氮化物半導體區域，其包括一第二異質接面，該第二異質接面包括一輔助二維載子氣體； 一第一額外端子，其可操作地連接至該第二III族氮化物半導體區域； 一第二額外端子，其與該第一額外端子橫向間隔且可操作地連接至該第二III族氮化物半導體區域； 一輔助閘極區域，其形成於該第二III族氮化物半導體區域上，該輔助閘極區域形成於該第一額外端子與該第二額外端子之間； 在該基板或該另一基板上形成一第二輔助異質接面電晶體， 可操作地連接該第一額外端子與該輔助閘極區域，及 可操作地連接該第二額外端子與該主動閘極區域， 可操作地並聯連接該第二輔助異質接面電晶體與該第一輔助電晶體， 將該第一輔助異質接面電晶體之該第一額外端子可操作地連接至該第二輔助異質接面電晶體之一源極端子，及 將該第一輔助異質接面電晶體之該第二額外端子可操作地連接至該第二輔助異質接面電晶體之一汲極端子。
方法可進一步包括在主動異質接面電晶體與輔助異質接面電晶體之間形成一隔離器區域以分離主動二維載子氣體與輔助二維載子氣體。
方法可進一步包括在形成第二III族氮化物半導體區域之同時形成第一III族氮化物半導體區域。
方法可進一步包括在形成輔助閘極區域之同時形成主動閘極區域。
方法可進一步包括同時形成第一端子、第二端子、第一額外端子及第二額外端子之一金屬化層。
圖2繪示根據本發明之一實施例之本發明之主動區域之一橫截面之一示意圖。在使用中，電流在半導體裝置之主動區域中流動。在此實施例中，裝置包括界定裝置之底部處之一主(水平)表面之一半導體(例如矽)基板4。基板4下方存在一基板端子5。裝置包含半導體基板4之頂部上之一轉變層3之一第一區域。轉變層3包括III至V族半導體材料之一組合，其充當一中間步驟以允許隨後生長高品質III至V族半導體材料之區域。
轉變層3之頂部上存在一第二區域2。此第二區域2係高品質III至V族半導體(例如GaN)且包括若干層。含有鋁之一莫耳分率的III至V族半導體之一第三區域1形成於第二區域2之頂部上。第三區域1經形成使得一異質結構形成於第二區域2與第三區域1之間的界面處以導致形成二維電子氣(2DEG)。
高度p摻雜III至V族半導體之一第四區域11形成為與第三區域1接觸。此具有在裝置未經偏壓時降低2DEG載子濃度之功能且在此實施例中係pGaN材料。一閘極控制端子10組態於第四區域11上以控制第二區域2與第三區域1之界面處之2DEG之載子密度。一高電壓汲極端子9配置成與第三區域1實體接觸。高電壓汲極端子形成與2DEG之一歐姆接觸。一低電壓源極端子8亦配置成與第三區域1實體接觸且亦形成與2DEG之一歐姆接觸。
表面鈍化介電質7之一部分形成於第四區域11之頂部上及汲極端子9與源極端子8之間。一SiO2 鈍化層6形成於表面鈍化介電質7及源極端子8及汲極端子9上方。
裝置由一垂直切割線分離成兩個橫截面。兩個橫截面可能未必放置於相同平面內。上述特徵在垂直切割線之一側(例如右手側)上。此稱作主動裝置205。垂直切割線之另一側(例如左手側)稱作輔助裝置210，其亦包括一半導體基板4、一轉變層3、一第二區域2及一SiO2 鈍化區域6。
含有鋁之一莫耳分率的III至V族半導體之一第五區域17定位於輔助裝置中之第二區域2上方，使得一異質結構形成於此第五區域17與第二區域2之間的界面處。此導致在將指稱輔助閘極之一區域中形成一第二二維電子氣(2DEG)。輔助裝置210之此AlGaN層17可相同或不同於主動裝置205中之AlGaN層1。AlGaN層厚度及Al莫耳分率係關鍵參數，因為其影響2DEG中之電子之載子密度[15]。
高度p摻雜III至V族半導體之一第六區域14形成於第五區域17之頂部上且與第五區域17接觸。此具有在輔助閘極未經偏壓時降低2DEG載子濃度之功能。一輔助閘極控制端子15組態於第六區域14上以控制第五區域17與第二區域2之界面處之2DEG之載子密度。輔助閘極pGaN層14可相同或不同於主動閘極pGaN層11。可不同之關鍵參數包含(但不限於) pGaN摻雜及沿x軸(如圖中所展示)之寬度。
一隔離區域13沿垂直切割線向下形成。此切割形成於主動裝置205中之2DEG與形成於輔助裝置210中之2DEG之間的電連接。
一第一額外端子16配置於輔助裝置210之第五區域17之頂部上且與輔助裝置210之第五區域17實體接觸。此形成與輔助裝置210之2DEG的一歐姆接觸且亦(經由互連金屬)電連接至組態於第六區域(pGaN) 14上之輔助閘極控制端子15。以相同於輔助裝置之輔助閘極端子15的電位使第一額外端子16偏壓。一第二額外端子12亦配置於輔助裝置210之第五區域17之頂部上且與輔助裝置210之第五區域17實體接觸。此形成與輔助裝置210之2DEG的一歐姆接觸且(經由互連金屬)電連接至組態於主動裝置205之第四區域11上之主動閘極控制端子10。輔助裝置210之第二額外端子12與主動裝置205之主動閘極端子10之間的互連可建立於第三維度上且可使用程序中之不同金屬層。應注意，圖2之示意圖中未展示此互連。輔助閘極中使用一類似但未必相同AlGaN/GaN結構。
當裝置在使用中時，輔助閘極14、15驅動主動閘極10、11。具有輔助p-GaN閘極14下之部分之形成於第一額外端子16與第二額外端子12之間的輔助2DEG層由施加於輔助閘極端子15之電位控制。
當輔助閘極端子15及短路第一額外端子16係0 V時，耗盡輔助pGaN閘極14下之輔助2DEG之部分。隨著輔助閘極偏壓增大(兩個端子15、16)，2DEG開始形成於pGaN閘極14下以連接至已形成之2DEG層，已形成之2DEG連接至第一額外端子16及第二額外端子12。一2DEG連接現位於第一額外端子16與第二額外端子12之間的位置中。
因為第二額外端子12連接至主動閘極10，所以裝置現可接通。使用此結構來觀察裝置臨限電壓之一正(且所要)移位，因為非所有施加於輔助閘極15之電位轉移至主動閘極10。此電位之部分用於形成輔助閘極15下之輔助2DEG，且僅部分轉移至連接至主動閘極10之第二額外端子12。
輔助閘極提供能夠更容易控制裝置之閘極電阻的額外優點。此可藉由變動場板設計或端子12與15或15與16之間的距離來達成。此可用於控制歸因於此等裝置之快速切換而觀察到之無用振盪。
裝置之不同實施例可包含係肖特基或歐姆接點或該兩者之任何組合的端子10、15。
圖3展示圖2之示意性橫截面中所展示之本發明之一實施例之一電路示意圖。圖3中所展示之特徵具有相同於圖2中之特徵的元件符號。
圖4A展示本發明之另一實施例之一電路示意圖，其中一低接通狀態電壓二極體並聯連接於輔助電晶體之汲極與源極之間，如圖4B之示意性3D說明圖中所展示。此實施例之諸多特徵類似於圖2之特徵且因此具有相同元件符號，即，半導體基板4、基板端子5、轉變層3、GaN層2、AlGaN層1、主動pGaN層11、主動閘極端子10、表面鈍化介電質7、低電壓源極端子8、高電壓汲極端子9、SiO2 鈍化層6、隔離區域13、輔助AlGaN層17、輔助pGaN層14、輔助閘極15、第一額外端子16及第二額外端子12。然而，在此實施例中，一低接通狀態電壓二極體31並聯連接於輔助電晶體之汲極16與源極12之間。並聯二極體31在總體組態使主動GaN電晶體之閘極端子10連接至接地之切斷期間充當下拉網路。當將一正偏壓(稱為接通狀態)施加於輔助閘極15時，二極體31將經反向偏壓且零電流將流動通過其以使總體高電壓組態之電行為不受影響。當將一零偏壓(切斷狀態)施加於輔助閘極15時，二極體31將經正向偏壓且流動通過其之切斷電流將使主動電晶體之閘極電容放電以因此能夠切斷總體組態。在切斷狀態中，主動裝置之閘極10將保持偏壓至等於二極體之接通電壓的一最小電壓。因此，將依使得其接通電壓將儘可能低(理想地，數mV)之一方式設計二極體31。圖4B繪示可如何單片包含二極體31。二極體可為一簡單肖特基二極體或可為一正常p-n二極體。二極體31將在切斷期間將主動閘極10下拉至二極體Vth ，因此，二極體需被設計成具有儘可能低之一臨限電壓。可達成此之一特徵係使用一凹陷陽極以直接接觸2DEG，如圖4C中所見。
圖5展示本發明之另一實施例之一電路示意圖，其中輔助電晶體之汲極(閘極)端子16及源極端子12可用作外部閘極端子。此實施例之諸多特徵類似於圖2之特徵且因此具有相同元件符號，即，半導體基板4、基板端子5、轉變層3、GaN層2、AlGaN層1、主動pGaN層11、主動閘極端子10、表面鈍化介電質7、低電壓源極端子8、高電壓汲極端子9、SiO2 鈍化層6、隔離區域13、輔助AlGaN層17、輔助pGaN層14、輔助閘極15、第一額外端子16及第二額外端子12。然而，在此情況中，外部閘極端子分成兩個端子。因為閘極驅動器漏輸出接針現可連接至輔助電晶體之源極端子以直接提供一下拉路徑，所以可(或可不)省略圖4中之組件31。
圖6展示本發明之另一實施例之一電路示意圖，其中一第二輔助電晶體34 (可有利地為低電壓)與第一輔助電晶體並聯連接，其中第一輔助電晶體之汲極(閘極)端子16連接至第二輔助電晶體之源極端子且第一輔助電晶體之源極端子12連接至第二輔助電晶體之汲極(閘極)端子。此實施例之諸多特徵類似於圖2之特徵且因此具有相同元件符號，即，半導體基板4、基板端子5、轉變層3、GaN層2、AlGaN層1、主動pGaN層11、主動閘極端子10、表面鈍化介電質7、低電壓源極端子8、高電壓汲極端子9、SiO2 鈍化層6、隔離區域13、輔助AlGaN層17、輔助pGaN層14、輔助閘極15、第一額外端子16及第二額外端子12。然而，在此情況中，總體組態之切斷期間之下拉網路係一第二輔助電晶體34。
圖7展示本發明之另一實施例之一電路示意圖，其中一電阻器41添加於第二輔助電晶體34之汲極端子12與閘極端子10之間。此實施例之諸多特徵類似於圖6之特徵且因此具有相同元件符號，即，半導體基板4、基板端子5、轉變層3、GaN層2、AlGaN層1、主動pGaN層11、主動閘極端子10、表面鈍化介電質7、低電壓源極端子8、高電壓汲極端子9、SiO2 鈍化層6、隔離區域13、輔助AlGaN層17、輔助pGaN層14、輔助閘極15、第一額外端子16、第二額外端子12及第二輔助電晶體34。在此實施例中，電阻器41用於在主動裝置之切斷期間透過下拉網路來減少主動閘極電容放電時間。額外電阻器藉由在切斷期間產生第二輔助電晶體閘極端子10相較於第二輔助電晶體汲極端子12之一增大電位來執行此功能。
圖8展示本發明之另一實施例之一電路示意圖，其中一額外電阻器42添加於輔助電晶體之源極端子(第二輔助電晶體之汲極端子12)與主動裝置之源極端子8之間。此實施例之諸多特徵類似於圖7之特徵且因此具有相同元件符號，即，半導體基板4、基板端子5、轉變層3、GaN層2、AlGaN層1、主動pGaN層11、主動閘極端子10、表面鈍化介電質7、低電壓源極端子8、高電壓汲極端子9、SiO2 鈍化層6、隔離區域13、輔助AlGaN層17、輔助pGaN層14、輔助閘極15、第一額外端子16、第二額外端子12、第二輔助電晶體34及電阻性元件41。在此實施例中，額外電阻性元件42在主動裝置切斷期間充當一額外下拉網路。在主動裝置接通及接通狀態期間，額外電阻42可充當用於保護主動裝置之閘極端子的一電壓限制組件。
圖9展示本發明之另一實施例之一電路示意圖，其中一第三輔助電晶體58添加於第二輔助電晶體34之汲極端子12與閘極端子10之間。此實施例之諸多特徵類似於圖8之特徵且因此具有相同元件符號，即，半導體基板4、基板端子5、轉變層3、GaN層2、AlGaN層1、主動pGaN層11、主動閘極端子10、表面鈍化介電質7、低電壓源極端子8、高電壓汲極端子9、SiO2 鈍化層6、隔離區域13、輔助AlGaN層17、輔助pGaN層14、輔助閘極15、第一額外端子16、第二額外端子12、第二輔助電晶體34及額外電阻性元件42。在此實施例中，第三輔助電晶體用於在異質接面功率裝置之切斷期間透過下拉網路來減少主動閘極電容放電時間。第三輔助電晶體58藉由在切斷期間產生第二輔助電晶體閘極端子10相較於第二輔助電晶體汲極端子12之一增大電位來執行此功能。第三輔助電晶體係一空乏型裝置。第三輔助電晶體之閘極端子連接至第三輔助電晶體之源極端子。
圖10展示本發明之另一實施例之一電路示意圖，其中一第三輔助電晶體59添加於第二輔助電晶體34之汲極端子12與閘極端子10之間。此實施例之諸多特徵類似於圖8之特徵且因此具有相同元件符號，即，半導體基板4、基板端子5、轉變層3、GaN層2、AlGaN層1、主動pGaN層11、主動閘極端子10、表面鈍化介電質7、低電壓源極端子8、高電壓汲極端子9、SiO2 鈍化層6、隔離區域13、輔助AlGaN層17、輔助pGaN層14、輔助閘極15、第一額外端子16、第二額外端子12、第二輔助電晶體34及額外電阻性元件42。在此實施例中，第三輔助電晶體用於在異質接面功率裝置之切斷期間透過下拉網路來減少主動閘極電容放電時間。第三輔助電晶體59藉由在切斷期間產生第二輔助電晶體閘極端子10相較於第二輔助電晶體汲極端子12之一增大電位來執行此功能。第三輔助電晶體係一空乏型裝置。第三輔助電晶體之閘極端子連接至第三輔助電晶體之汲極端子。
圖11展示本發明之另一實施例之一電路示意圖，其中實施由一電阻器44、一電阻器45 (形成一分電位器)及一主動切換式低電壓增強型電晶體43組成之一電壓限制電路。此實施例之諸多特徵類似於圖6之特徵且因此具有相同元件符號，即，半導體基板4、基板端子5、轉變層3、GaN層2、AlGaN層1、主動pGaN層11、主動閘極端子10、表面鈍化介電質7、低電壓源極端子8、高電壓汲極端子9、SiO2 鈍化層6、隔離區域13、輔助AlGaN層17、輔助pGaN層14、輔助閘極15、第一額外端子16、第二額外端子12及第二輔助電晶體34。在此實施例中，當第一輔助異質接面電晶體之第一額外端子16 (或汲極(閘極)端子16)之電位升至高於可藉由選擇所描述之分電位器中之電阻器(44、45)來控制之一特定值時，增強型電晶體43可接通且因此調整主動裝置閘極端子10與主動裝置源極端子8之間的電阻。此功能可保護主動閘極端子免受過電壓事件。
圖12展示本發明之另一實施例之一電路示意圖，其中實施包括一電阻器44、一電阻器45 (形成一分電位器)及一主動切換式低電壓空乏型電晶體46之一電壓限制電路。此實施例之諸多特徵類似於圖6之特徵且因此具有相同元件符號，即，半導體基板4、基板端子5、轉變層3、GaN層2、AlGaN層1、主動pGaN層11、主動閘極端子10、表面鈍化介電質7、低電壓源極端子8、高電壓汲極端子9、SiO2 鈍化層6、隔離區域13、輔助AlGaN層17、輔助pGaN層14、輔助閘極15、第一額外端子16、第二額外端子12及第二輔助電晶體34。在此實施例中，當增大第一輔助異質接面電晶體之第一額外端子16 (或汲極(閘極)端子16)之電位時，空乏型電晶體46之電阻可減小且因此調整主動裝置閘極端子10與主動裝置源極端子8之間的電阻。由兩個電阻器(44、45)形成之分電位器判定空乏型電晶體46之閘極端子上之電位。所描述之電路可保護主動閘極端子免受過電壓事件。
圖13展示本發明之另一實施例之一電路示意圖，其中實施由一電流感測電阻器48及一主動切換式低電壓增強型電晶體49組成之一過電流保護電路。此實施例之諸多特徵類似於圖6之特徵且因此具有相同元件符號，即，半導體基板4、基板端子5、轉變層3、GaN層2、AlGaN層1、主動pGaN層11、主動閘極端子10、表面鈍化介電質7、低電壓源極端子8、高電壓汲極端子9、SiO2 鈍化層6、隔離區域13、輔助AlGaN層17、輔助pGaN層14、輔助閘極15、第一額外端子16、第二額外端子12及第二輔助電晶體34。在此實施例中，主動(高電壓)電晶體之主動區域分成兩個區域以形成兩個並聯電晶體。兩個電晶體之汲極及閘極端子係電連接。兩個並聯電晶體係相對之一低電阻(主功率)電晶體55及一高電阻(電流感測)電晶體54。電流感測電阻器48之第一端子連接至高電阻電晶體54之源極端子。增強型電晶體49之閘極端子處之電位隨通過電流感測電阻器48之電流增大而增大。當通過電阻性元件48之電流達到一臨界值時，增強型電晶體49接通以提供主動(高電壓)裝置之閘極10與源極8之間的路徑之減小電阻以因此限制主動閘極端子10上之電位。所描述之電路可保護電路免受一過電流事件。
圖14展示本發明之另一實施例之一電路示意圖，其中實施由一電流感測電阻器48及一主動切換式低電壓空乏型電晶體47組成之一過電流保護電路。此實施例之諸多特徵類似於圖6之特徵且因此具有相同元件符號，即，半導體基板4、基板端子5、轉變層3、GaN層2、AlGaN層1、主動pGaN層11、主動閘極端子10、表面鈍化介電質7、低電壓源極端子8、高電壓汲極端子9、SiO2 鈍化層6、隔離區域13、輔助AlGaN層17、輔助pGaN層14、輔助閘極15、第一額外端子16、第二額外端子12及第二輔助電晶體34。在此實施例中，主動(高電壓)電晶體之主動區域分成兩個隔離區域以形成兩個並聯電晶體。兩個電晶體之汲極及閘極端子係電連接。兩個並聯電晶體係相對之一低電阻(主功率)電晶體55及一高電阻(電流感測)電晶體54。電流感測電阻器48之第一端子連接至高電阻電晶體54之源極端子。空乏型電晶體47之閘極端子處之電位隨通過電阻性元件48之電流增大而增大。隨著通過電阻性元件48之電流增大，空乏型電晶體47之電阻可減小以提供主動(高電壓)裝置之閘極10與源極8之間的路徑之減小電阻以因此限制主動閘極端子10上之電位。所描述之電路可保護電路免受一過電流事件。
圖15展示本發明之另一實施例之一電路示意圖，其中實施由一電阻器52、一主動切換式低電壓增強型電晶體50及一主動切換式空乏型電晶體51組成之一主動米勒箝位電路。此實施例之諸多特徵類似於圖6之特徵且因此具有相同元件符號，即，半導體基板4、基板端子5、轉變層3、GaN層2、AlGaN層1、主動pGaN層11、主動閘極端子10、表面鈍化介電質7、低電壓源極端子8、高電壓汲極端子9、SiO2 鈍化層6、隔離區域13、輔助AlGaN層17、輔助pGaN層14、輔助閘極15、第一額外端子16、第二額外端子12及第二輔助電晶體34。在此實施例中，實施主動米勒箝位電路以在裝置切斷暫態期間提供主動裝置閘極端子10之一額外下拉網路。
圖16展示本發明之另一實施例之一電路示意圖，其中實施由一電阻器52、一主動切換式低電壓增強型電晶體50及一主動切換式增強型電晶體53組成之一主動米勒箝位電路。此實施例之諸多特徵類似於圖6之特徵且因此具有相同元件符號，即，半導體基板4、基板端子5、轉變層3、GaN層2、AlGaN層1、主動pGaN層11、主動閘極端子10、表面鈍化介電質7、低電壓源極端子8、高電壓汲極端子9、SiO2 鈍化層6、隔離區域13、輔助AlGaN層17、輔助pGaN層14、輔助閘極15、第一額外端子16、第二額外端子12及第二輔助電晶體34。在此實施例中，實施主動米勒箝位電路以在裝置切斷暫態期間提供主動裝置閘極端子10之一額外下拉網路。
圖17繪示可用作位置46、47、51、58、59、60中之主動切換式電晶體之先前技術中所提出之一空乏型裝置之主動區域之一橫截面之一示意圖。
圖18繪示可用作位置46、47、51、58、59、60中之主動切換式電晶體之具有pGaN島狀物(先前技術中未見)之一所提出之空乏型裝置之主動區域之三維示意圖。
圖19繪示依二極體模式操作且可用於位置34、58、59中之圖18中所展示之具有pGaN島狀物之空乏型裝置之主動區域之三維示意圖。
圖20展示圖18中所展示之所提出之空乏型裝置之轉移特性。
圖21繪示根據本發明之一第二態樣之一額外實施例之橫截面。圖21中所展示之特徵具有相同於圖2中所展示之特徵的元件符號。在此實施例中，第一額外端子16及輔助閘極端子15未可操作地連接。
圖22展示圖21之結構之一示意說明圖，且此圖之對應特徵使用相同元件符號。在此實施例中，一系列組件可添加於輔助閘極端子15與第一額外端子16之間。僅舉例而言，此等組件可包含(但不限於)電阻性元件、被動元件及電流源之任何一或多者。本文中呈現此等實施例之進一步說明性實例。
圖23中展示根據本發明之第二態樣之一實施例之氮化鎵(GaN)晶片1000 (亦指稱一智慧型GaN功率裝置或一GaN功率或高電壓積體電路)。GaN晶片可包括至少三個端子。此等至少三個端子可包含一高電壓端子、一低電壓端子及一控制端子之一或多者。晶片1000可進一步包括具有一內部閘極之一或多個主功率異質接面電晶體500。電晶體500之源極及汲極端子可分別連接至GaN晶片之低電壓及高電壓端子。晶片1000可進一步包括一電流控制電路530、一下拉電路520及/或一輔助閘極電路510。輔助閘極電路510可含有具有一內部閘極之至少一低電壓異質接面電晶體(亦指稱一輔助電晶體)。
輔助閘極電路510可藉由一第一連接來可操作地連接至一主功率異質接面電晶體500之至少內部閘極且可進一步包括一第二連接以將輔助閘極510可操作地連接至控制端子。輔助閘極電路510之一第三連接可將輔助閘極電路510之低電壓異質接面電晶體之內部閘極可操作地連接至下拉電路520。
除至輔助閘極電路之至少一連接之外，下拉電路520亦可包括至電流控制電路之至少一連接及至主功率異質接面電晶體500之源極端子之至少一連接。
電流控制電路530可包括至控制端子、輔助閘極電路510及下拉電路520之各者的至少一連接。
輔助閘極510可部分控制進入主功率異質接面電晶體500之內部閘極的電壓及電流位準。電流控制電路530可控制進入下拉電路520之電流位準且可結合下拉電路進一步判定施加於輔助閘極510之低電壓異質接面電晶體之內部閘極的電壓位準。下拉電路繼而可主動下拉低電壓異質接面電晶體之閘極電壓以箝制主功率異質接面電晶體之內部閘極之電壓。
參考圖22及圖23，在一些實施例中，輔助閘極區塊510之輔助閘極端子15可透過或經由電流控制區塊530來連接至輔助閘極區塊510之第一額外端子16。輔助閘極端子15可進一步透過或經由下拉電路區塊520來連接至主動裝置區塊500之源極端子8。
當輔助閘極端子15等於或接近0 V時，可耗盡輔助pGaN閘極14下之輔助2DEG之部分。隨著第一額外端子偏壓增大，兩個端子15、16上之電位可增大且2DEG可開始形成於pGaN閘極14下。形成於pGaN閘極14下之2DEG可連接至第一額外端子16及第二額外端子12下之(已形成) 2DEG層。可藉由連接此等2DEG層來形成第一額外端子16與第二額外端子12之間的一2DEG連接。
因為第二額外端子12連接至主動閘極10，所以裝置現可接通。使用此結構來觀察裝置臨限電壓之一正移位，因為非所有施加於第一額外端子16之電位轉移至主動閘極(內部閘極) 10。此電位之部分跨輔助閘極510下降，且僅部分轉移至連接至主動閘極(內部閘極) 10之第二額外端子12。有利地，此能夠在不損及裝置之接通狀態電阻的情況下增大臨限電壓，如下文將討論。
圖24展示根據本發明之一實施例之外部閘極電壓偏壓(GaN晶片控制端子偏壓) 2501與主動閘極電壓(內部閘極電壓) 2502之間的關係之一實例。當外部閘極電壓信號最初上升(高達輔助閘極電晶體Vth)時，輔助閘極電晶體具有一高電阻。大部分施加電位跨輔助閘極電晶體下降且主動閘極端子之電位保持接近0 V。當外部閘極電壓信號達到輔助閘極電晶體Vth時，輔助電晶體之電阻性變小且主動閘極端子之電位開始上升。
因此，在裝置之接通狀態電阻無任何受損的情況下達成GaN晶片多區塊HEMT之一臨限電壓增大。使用此結構來觀察裝置臨限電壓之一正移位(如曲線圖2500中所展示)，因為非所有施加於外部閘極之電位轉移至主動閘極(此電位之部分用於形成輔助閘極下之輔助2DEG)且僅部分轉移至連接至主動閘極10之端子12。
當外部閘極16偏壓電壓達到一預先設計位準時，下拉電路區塊520變成可操作且將輔助電晶體之閘極15拉向主動電晶體源極端子8電位。在此條件中，輔助電晶體具有一高電阻，因此，任何額外外部閘極電位跨輔助電晶體下降且主動閘極端子電位隨外部閘極電壓信號上升至(例如)至少約20 V而保持大致恆定。
電流控制區塊530及下拉電路區塊520之設計判定其中箝制主動閘極端子之電位。
本文中包含具有功能區塊510、520、530之不同實施方案的若干說明性實例。應注意，所呈現之實例清單不是窮盡無遺的，而是可在本發明之範疇下考量各區塊之不同實施方案之任何組合。此包含上文所呈現之輔助閘極之若干實例。此外，上文所呈現之任何或所有保護及控制電路(過電壓、過電流、米勒箝位)亦可與圖23中所呈現之功能區塊組合。
圖25展示本發明之GaN晶片1000a之一實施例之一示意圖。輔助閘極區塊510a包括一增強型低電壓HEMT，電流控制區塊530a包括一電阻器，且下拉電路520a包括臨限值倍增器組態中之一HEMT。在此實施例中，臨限值倍增器組態包括一分電位器及一下拉增強型HEMT，其中分電位器之中點連接至下拉HEMT之閘極端子。在此實施例中，分電位器之上端連接至下拉增強型HEMT之汲極及輔助閘極區塊HEMT之閘極端子。
圖26展示本發明之GaN晶片1000b之另一實施例之一示意圖，其中輔助閘極區塊510b包括一增強型低電壓HEMT。電流控制區塊530b包括與一RC電路並聯之一電阻器。並聯RC電路可在接通及切斷暫態期間改良裝置動態特性。下拉電路520b包括與一被動元件並聯之臨限值倍增器組態中之一HEMT。被動元件可在接通及切斷暫態期間改良裝置動態特性。
圖27展示本發明之GaN晶片1000c之另一實施例之一示意圖。輔助閘極區塊510c包括並聯之一增強型低電壓HEMT及一肖特基或p-n二極體。在此實施例中，一低接通狀態電壓二極體並聯連接於輔助電晶體之汲極16與源極12之間。並聯二極體在總體組態使主動GaN電晶體之閘極端子10連接至接地之切斷期間充當下拉網路。當將一正偏壓(稱為接通狀態)施加於外部閘極端子16時，二極體將經反向偏壓且零電流將流動通過其以使總體高電壓組態之電行為不受影響。當將一零偏壓(切斷狀態)施加於輔助閘極15時，二極體經正向偏壓且流動通過其之切斷電流將使主動電晶體之閘極電容放電以因此能夠切斷總體組態。在切斷狀態中，主動裝置之閘極10將保持偏壓至等於二極體之接通電壓的一最小電壓。因此，將依使得其接通電壓將儘可能低(理想地，數mV)之一方式設計二極體。電流控制區塊530c包括使用一低電壓空乏型HEMT及一電阻器之一電流源。可調整電阻器值以設定可流動通過電流源之最大電流位準。下拉電路520c包括臨限值倍增器組態中之一HEMT。
圖28展示本發明之GaN晶片1000d之另一實施例之一示意圖，其中輔助閘極區塊510d包括一增強型低電壓HEMT。電流控制區塊530d包括使用一低電壓空乏型HEMT及一電阻器之一電流源。下拉電路520d包括臨限值倍增器組態中之一HEMT。
圖29展示本發明之GaN晶片1000e之另一實施例之一示意圖，其中輔助閘極區塊510e包括一增強型低電壓HEMT。此外，在此實施例中，一第二輔助電晶體(可有利地為低電壓的)與輔助閘極區塊中之第一輔助電晶體並聯連接，其中第一輔助電晶體之汲極端子16連接至第二輔助電晶體之汲極端子且第一輔助電晶體之源極端子12連接至第二輔助電晶體之源極(閘極)端子。在此實施例中，總體組態之切斷期間之下拉網路係一第二輔助電晶體。此類似於圖27中所展示之實施例，但利用一第二輔助電晶體而非二極體。電流控制區塊530e包括使用一低電壓空乏型HEMT及電阻器之一電流源。下拉電路520e包括臨限值倍增器組態中之一HEMT。
圖30展示本發明之GaN晶片1000f之另一實施例之一示意圖，其中輔助閘極區塊510f包括一增強型低電壓HEMT。此外，在此實施例中，一第二輔助電晶體與第一輔助電晶體並聯連接，如圖29之實施例中所概述。電流控制區塊530f包括使用一低電壓空乏型HEMT及電阻器之一電流源。下拉電路520f包括臨限值倍增器組態中之一HEMT。在此實施例中，臨限值倍增器進一步包括與臨限值倍增器電路之分電位器中之一電阻器並聯之一電流源。包含電流源提供在外部閘極端子之電壓信號呈高態時在高電壓電晶體500之主動閘極上達成之箝位電壓之值之溫度穩定性。
圖31展示本發明之GaN晶片1000j之另一實施例之一示意圖，其中輔助閘極區塊510j包括一增強型低電壓HEMT。電流控制區塊530j包括使用一低電壓空乏型HEMT及電阻器之一電流源。下拉電路520j包括類似於包括一分電位器及一增強型下拉HEMT之先前實施例之臨限值倍增器組態中之一HEMT。然而，在此實施例中，分電位器之上端處之電阻器(其在先前實施例中連接至增強型下拉HEMT之汲極端子)替代地連接至用於控制區塊之電流源中之空乏型HEMT之源極端子。
圖32展示本發明之GaN晶片2000之另一實施例之一方塊示意圖。在此實施例中，相較於圖23中所展示之實施例包含一些額外功能區塊。在此實施例中，包含輔助閘極區塊、電流控制區塊及下拉電路區塊，如同先前實施例。亦包含一積體主動米勒箝位。
主動米勒箝位電路經實施以在裝置切斷暫態期間提供主動裝置閘極端子10之一額外下拉網路。主動米勒箝位電路可包括一單片整合式米勒箝位電晶體570、一邏輯反相器560、一外部閘極信號至邏輯信號轉換540及/或一DC至DC區塊550以產生一適當反相器VDD導軌。
電晶體570可包含一低電壓增強型HEMT，如此實施例中所繪示。邏輯反相器560可包含一低電壓增強型HEMT及一電阻器(類似於圖16中所繪示之反相器電路)。然而，此僅供為一實例性組態，且可利用其他邏輯反相器設計作為此之代替或另外例。用於反相器中之增強型裝置可形成於相同於主動高電壓電晶體之程序步驟中。因此，可施加於反相器電晶體之閘極的電壓信號之上限可低於外部閘極信號。Vg至邏輯區塊540可用於將外部閘極電壓信號減小至適合與一p-GaN技術增強型HEMT一起使用之一電壓信號。
當反相器之輸出呈高態時，積體米勒箝位電晶體可將接近VDD之一信號接收至其閘極端子。因此，若可用VDD導軌高於積體箝位電阻器可容忍之峰值閘極電壓時，則可將一DC/DC步驟550整合至GaN晶片多區塊功率裝置中以將VDD導軌減小至一所要位準。
圖33展示本發明之GaN晶片3000a之另一實施例之一示意圖，其中輔助閘極區塊610a包括一空乏型低電壓HEMT。電流控制區塊630a包括一電阻性元件。下拉電路620a包括臨限值倍增器組態中之一HEMT。此實施例中所繪示之GaN晶片多區塊功率裝置之操作類似於圖25中所繪示之裝置之操作般在外部電壓信號超過一預定(有意)位準時在高電壓HEMT (主功率異質接面電晶體) 500之主動閘極端子(內部閘極端子)上達成一箝位電壓信號。在此實施例中，在輔助閘極區塊中使用一空乏型電晶體無法有效提供比GaN晶片功率裝置1000a增大之GaN晶片功率裝置3000a之一臨限電壓。低電壓空乏型HEMT可更有效提供一切斷路徑作為裝置之切斷網路之部分，因為在主動閘極上之電位呈高態且外部閘極端子處之電位呈低態時空乏型電晶體中存在通道。
圖34展示本發明之GaN晶片3000b之另一實施例之一示意圖，其中輔助閘極區塊610b包括一空乏型低電壓HEMT。在此實施例中，一第二輔助電晶體(其可有利地為一低電壓電晶體)與輔助閘極區塊中之第一輔助電晶體並聯連接，其中第一輔助電晶體之汲極端子16連接至第二輔助電晶體之汲極端子且第一輔助電晶體之源極端子12連接至第二輔助電晶體之源極(閘極)端子。在此實施例中，包含第二輔助電晶體作為高電壓電晶體500之切斷期間之一額外下拉網路。電流控制區塊630b包括使用一低電壓空乏型HEMT及電阻器之一電流源。下拉電路620b包括臨限值倍增器組態中之一HEMT。
圖35展示本發明之GaN晶片3000d之另一實施例之一示意圖，其中輔助閘極區塊610d包括一空乏型低電壓HEMT。此外，在此實施例中，一第二空乏型輔助電晶體(可有利地為低電壓的)與輔助閘極區塊中之第一輔助電晶體並聯連接，其中第一輔助電晶體之汲極端子16連接至第二輔助電晶體之源極端子且第一輔助電晶體之源極端子12連接至第二輔助電晶體之源極端子。第二輔助電晶體之閘極端子連接至高電壓電晶體500之源極端子。在此實施例中，包含第二空乏型輔助電晶體作為高電壓電晶體500之接通期間之一額外電流路徑。當外部閘極信號變成高態時，第二空乏型電晶體處於飽和模式中且提供一額外傳導路徑來使高電壓電晶體500之閘極-源極電容充電。隨著主動閘極端子之電壓升至高於第二空乏型電晶體之臨限電壓，該傳導路徑變成電阻非常大。電流控制區塊630d包括使用一低電壓空乏型HEMT及電阻器之一電流源。下拉電路620d包括臨限值倍增器組態中之一HEMT。
圖36展示本發明之GaN晶片5000b之另一實施例之一示意圖，其中輔助閘極區塊810b包括一增強型低電壓HEMT。電流控制區塊830b包括使用一低電壓空乏型HEMT及電阻器之一電流源。下拉電路820b包括臨限值倍增器組態中之一HEMT，其包括一分電位器及一下拉增強型HEMT，其中分電位器之中點連接至下拉HEMT之閘極端子。在此實施例中，分電位器之上端連接至主動閘極端子，而非如同先前實施例般連接至下拉增強型HEMT之汲極。
在圖37中，分電位器之上端連接至主動閘極端子，分電位器包括與先前實施例中所展示之電阻器串聯之數個源極-閘極連接之E-HEMT 821c。儘管圖37中展示兩個串聯HEMT，但可使用一不同數目。此等HEMT係用於調整需要在下拉增強型HEMT變成可操作之前在主動閘極端子上達到之電壓位準的一可行方法。
圖38展示用於調整需要在下拉增強型HEMT變成可操作之前在主動閘極端子上達到之電壓位準的另一方法。圖38利用臨限值倍增器組態中之一額外HEMT 821d。
圖39展示本發明之GaN晶片6000a之另一實施例之一示意圖，其中輔助閘極區塊910a包括一增強型低電壓HEMT。電流控制區塊930a包括使用一低電壓空乏型HEMT及電阻器之一電流源。下拉電路920a包括臨限值倍增器組態中之一HEMT，其包括一分電位器，其中分電位器之中點連接至下拉HEMT之閘極端子，類似於先前實施例。然而，在此實施例中，分電位器連接至外部閘極端子而非輔助電晶體之閘極端子。另外，臨限值倍增器組態中之另一HEMT可包含於增強型下拉HEMT之閘極端子與源極端子之間。此額外臨限值倍增器用於限制下拉電晶體之閘極端子上之電壓。此額外臨限值倍增器可替代地使用一或多個串聯二極體來實施。
圖40展示本發明之GaN晶片6000b之另一實施例之一示意圖，其中輔助閘極區塊910b包括一增強型低電壓HEMT。電流控制區塊930b包括使用一低電壓空乏型HEMT及電阻器之一電流源。下拉電路920b包括一下拉增強型HEMT，其使閘極連接至一分壓器之輸出，類似於其他實施例。在此實施例中，分壓器連接至外部閘極端子且由一電流源及臨限值倍增器組態中之一HEMT組成。使用一低電壓空乏型HEMT及一電阻器來實施電流源。分壓器(分電位器)之輸出係額外低電壓HEMT之閘極。
在進一步實施例中，下拉HEMT之閘極可由一額外外部信號控制(較佳地透過上文所描述之一VG至Vlogic調節器或藉由整合於GaN裝置上之一額外電路之輸出)以提供諸如過電流保護、欠電壓閉鎖、供應電壓過電壓保護、邏輯反相器或其他之功能。
圖41繪示併入一輔助閘極結構之本發明之另一實施例之一指叉式裝置佈局。此實施例之諸多特徵類似於圖21中所展示之特徵且因此具有相同元件符號，即，主動閘極端子10、低電壓源極端子8、高電壓汲極端子9、第一額外端子16及第二額外端子12。此說明圖中亦展示源極墊金屬18、汲極墊金屬19及閘極墊金屬20。然而，在此實施例中，不是閘極墊金屬20直接與閘極指部10接觸(如同一先前技術裝置)，而是其連接至輔助閘極端子16。指叉式結構中之閘極指部直接連接至第二額外端子12。應注意，在此佈局中，如同先前實施例中之橫截面，一隔離層存在於輔助閘極中之2DEG與主動裝置之間。亦繪示此裝置中之額外操作區塊：輔助閘極區塊510、下拉電路區塊520、電流控制區塊530。可使用互連金屬層210來連接不同區塊。
圖42繪示本發明之另一實施例之一指叉式裝置佈局，其中將輔助閘極及端子區域放置於源極墊金屬下方。類似地，此等電路可放置於閘極墊或汲極墊下(圖中未展示)。此實施例之諸多特徵類似於圖41中所展示之特徵且因此具有相同元件符號，即，主動閘極端子10、低電壓源極端子8、高電壓汲極端子9、第一額外端子16、第二額外端子12、源極墊金屬18、汲極墊金屬19、閘極墊金屬20、輔助閘極區塊510、下拉電路區塊520、電流控制區塊530、互連金屬210。然而，在此實施例中，輔助閘極區塊、電流控制區塊及下拉電路區塊放置於源極墊金屬18下方。金屬間通路220可在程序中連接不同金屬層處之區塊。將需要比一先前技術設計少之額外晶圓面積來包含額外區塊。應注意，在此說明圖中，額外區塊放置於源極墊金屬下，然而，本發明意欲包含其中額外區塊可放置於存在於積體電路佈局中之其他墊下的設計。
圖43展示本發明之另一實施例之一方塊圖，其中GaN晶片功率裝置35之任何實施例依一半橋組態放置，其中兩個功率裝置(高側及低側兩者)之外部閘極連接至閘極驅動區塊，其繼而連接至邏輯區塊。圖中所包含之不同組件及區塊可為離散組件或單片連接。此演示可行單片整合36、37、38之不同實例，同時利用輔助閘極之概念。
圖44展示本發明之另一實施例之一電路示意圖，其中根據本發明之GaN晶片功率裝置35依一標準三相半橋組態連接。
應瞭解，上文相對於所有實施例所描述之輔助電晶體可為一低電壓電晶體或一高電壓電晶體。
亦應瞭解，諸如「頂部」及「底部」、「上方」及「下方」、「橫向」及「垂直」及「下」及「上」、「前面」及「後面」、「下伏」等等之術語可按照慣例用於本說明書中且不隱含整個裝置之特定實體定向。
儘管已依據上文所闡述之較佳實施例描述本發明，但應瞭解，此等實施例僅供說明且申請專利範圍不受限於該等實施例。熟習技術者將能夠鑑於本發明來作出被視為落於隨附申請專利範圍之範疇內的修改及替代。本說明書中所揭示或繪示之各特徵可單獨或依與本文中所揭示或繪示之任何其他特徵之任何適當組合併入本發明中。參考文獻 [1] U. K. Mishra等人之「GaN – Based RF power devices and amplifiers」，Proc. IEEE，vol 96，no 2，pp 287-305，2008。 [2] M. H. Kwan等人之「CMOS-Compatible GaN-on-Si Field-Effect Transistors for High Voltage Power Applications」，IEDM，舊金山，2014年12月，pp 17.6.1-17.6.4。 [3] S. Lenci等人之「Au – free AlGan/GaN power diode 8-in Si substrate with gated edge termination」，Elec. Dev. Lett.，vol 34，no 8，pp 1035，2013。 [4] T. Oka及T. Nozawa之IEEE Electron Device Lett.，29，668 (2008)。 [5] Y. Cai、Y. Zhou、K. J. Chen及K. M. Lau之IEEE Electron Device Lett.，26，435 (2005)。 [6] W. Saito、Y. Takada、M. Kuraguchi、K. Tsuda及I. Omura之IEEE Trans. Electron Devices，53，356，(2006)。 [7] Y. Uemoto、M. Hikita、H. Ueno、H. Matsuo、H. Ishida、M. Yanagihara、T. Ueda、T. Tanaka及D. Ueda之IEEE Trans. Electron Devices，54，3393 (2007)。 [8] I. Hwang、H. Choi、J. Lee、H. S. Choi、J. Kim、J. Ha、C. Y. Um、S. K. Hwang、J. Oh、J. Y. Kim、J. K. Shin、Y. Park、U. I. Chung、I. K. Yoo及K. Kim之 Proc. ISPSD，布魯日，比利時，p.41 (2012)。 [9] M. J. Uren、J. Moreke及 M. Kuball之IEEE Trans. Electron Devices，59，3327 (2012)。 [10] L. Efthymiou等人之「On the physical operation and optimization of the p-GaN gate in normally-off GaN HEMT devices」，Appl. Phys. Lett.，110，123502 (2017)。 [11] GS66504B之「GaN Systems」，渥太華，加拿大。 [12] Infineon 650V CoolMOS C7 Power Transistor IPL65R130C7。 [13] L. Efthymiou等人之「On the Source of Oscillatory Behaviour during Switching of Power Enhancement Mode GaN HEMTs」，Energies，vol. 10，no. 3，2017。 [14] F. Lee、L. Y. Su、C. H. Wang、Y. R. Wu及J. Huang之「Impact of gate metal on the performance of p-GaN/AlGaN/GaN High electron mobility transistors」，IEEE Electron Device Lett.，vol. 36，no. 3，pp. 232–234，2015。 [15] O. Ambacher、J. Smart、J. R. Shealy、N. G. Weimann、K. Chu、M. Murphy、W. J. Schaff、L. F. Eastman、R. Dimitrov、L. Wittmer、M. Stutzmann、W. Rieger及J. Hilsenbeck之「Two-dimensional electron gases induced by spontaneous and piezoelectric polarization charges in N- and Ga-face AlGaN/GaN heterostructures」，J. Appl. Phys.，vol. 85，no. 6，p. 3222，1999。 [16] Okita, H.、Hikita, M.、Nishio, A.、Sato, T.、Matsunaga, K.、Matsuo, H.、Mannoh, M.及Uemoto, Y.，2016年6月之「Through recessed and regrowth gate technology for realizing process stability of GaN-GITs」，In Power Semiconductor Devices and ICs (ISPSD)，2016 28th International Symposium on (pp. 23-26). IEEE。 [17] Lu, B.、Saadat, O.I.及Palacios, T.，2010之「High-performance integrated dual-gate AlGaN/GaN enhancement-mode transistor」，IEEE Electron Device Letters，31(9)，pp.990-992。 [18] Yu, G.、Wang, Y.、Cai, Y.、Dong, Z.、Zeng, C.及Zhang, B.，2013之「Dynamic characterizations of AlGaN/GaN HEMTs with field plates using a double-gate structure」，IEEE Electron Device Letters，34(2)，pp.217-219。 [19] Feng, P.、Teo, K.H.、Oishi, T.、Yamanaka, K.及Ma, R.，2013年5月之「Design of enhancement mode single-gate and doublegate multi-channel GaN HEMT with vertical polarity inversion heterostructure」，In Power Semiconductor Devices and ICs (ISPSD)，2013 25th International Symposium on (pp. 203-206). IEEE。 [20] Xiaobin, X.I.N.、Pophristic, M.及Shur, M.，Power Integrations, Inc.，2013之「Enhancement-mode HFET circuit arrangement having high power and high threshold voltage」，美國專利8,368,121。 [21] 「GaN Systems，GN001 Application Guide Design with GaN Enhancement mode HEMT」。
1:第三區域/AlGaN層 2:GaN層/第二區域 3:轉變層 4:標準矽晶圓/半導體基板 5:基板端子 6:SiO2 鈍化層/SiO2 鈍化區域 7:表面鈍化介電質 8:低電壓源極端子 9:高電壓汲極端子 10:閘極控制端子/主動閘極端子/閘極指部/主動閘極 11:第四區域/主動pGaN層 12:第二額外端子/源極端子/汲極端子 13:隔離區域 14:第六區域/輔助閘極pGaN層/輔助pGaN閘極 15:輔助閘極控制端子/輔助閘極 16:第一額外端子/汲極端子/外部閘極端子 17:第五區域/輔助AlGaN層 18:源極墊金屬 19:汲極墊金屬 20:閘極墊金屬 31:二極體 34:第二輔助電晶體 35:GaN晶片功率裝置 36:單片整合 37:單片整合 38:單片整合 41:電阻器/電阻性元件 42:額外電阻器/額外電阻性元件/額外電阻 43:低電壓增強型電晶體 44:電阻器 45:電阻器 46:低電壓空乏型電晶體 47:低電壓空乏型電晶體 48:電流感測電阻器/電阻性元件 49:低電壓增強型電晶體 50:低電壓增強型電晶體 51:主動切換式空乏型電晶體 52:電阻器 53:主動切換式增強型電晶體 54:高電阻電晶體 55:低電阻電晶體 58:第三輔助電晶體 59:第三輔助電晶體 205:主動裝置 210:輔助裝置/互連金屬層/互連金屬 220:金屬間通路 500:主功率異質接面電晶體/主動裝置區塊/高電壓電晶體 510:輔助閘極區塊/輔助閘極電路/輔助閘極 510a:輔助閘極區塊 510b:輔助閘極區塊 510c:輔助閘極區塊 510d:輔助閘極區塊 510e:輔助閘極區塊 510f:輔助閘極區塊 510j:輔助閘極區塊 520:下拉電路區塊/下拉電路 520a:下拉電路 520b:下拉電路 520c:下拉電路 520d:下拉電路 520e:下拉電路 520f:下拉電路 520j:下拉電路 530:電流控制電路/電流控制區塊 530a:電流控制區塊 530b:電流控制區塊 530c:電流控制區塊 530d:電流控制區塊 530e:電流控制區塊 530f:電流控制區塊 530j:電流控制區塊 540:外部閘極信號至邏輯信號轉換/Vg至邏輯區塊 550:DC至DC區塊/DC/DC步驟 560:邏輯反相器 570:單片整合式米勒箝位電晶體 610a:輔助閘極區塊 610b:輔助閘極區塊 610d:輔助閘極區塊 620a:下拉電路 630a:電流控制區塊 810b:輔助閘極區塊 820b:下拉電路 821c:源極-閘極連接之E-HEMT 821d:額外HEMT 830b:電流控制區塊 910a:輔助閘極區塊 910b:輔助閘極區塊 920a:下拉電路 920b:下拉電路 930a:電流控制區塊 930b:電流控制區塊 1000:氮化鎵(GaN)晶片 1000a:GaN晶片功率裝置/GaN晶片 1000b:GaN晶片 1000c:GaN晶片 1000d:GaN晶片 1000e:GaN晶片 1000f:GaN晶片 1000j:GaN晶片 2500:曲線圖 2501:外部閘極電壓偏壓 2502:主動閘極電壓 3000a:GaN晶片功率裝置/GaN晶片 3000b:GaN晶片 3000d:GaN晶片 5000b:GaN晶片 6000a:GaN晶片 6000b:GaN晶片
將自以下詳細描述及附圖更完全理解本發明，然而，以下詳細描述及附圖不應被視為使本發明受限於所展示之特定實施例，而是僅供說明及理解。
圖1示意性展示一先前技術pGaN HEMT之主動區域之橫截面；
圖2繪示根據本發明之一實施例之本發明之主動區域之一橫截面之一示意圖；
圖3展示圖2之示意性橫截面中所展示之本發明之一實施例之一電路示意圖；
圖4A展示本發明之另一實施例之一電路示意圖，其中一低接通狀態電壓二極體並聯連接於輔助電晶體之汲極與源極之間；
圖4B繪示圖4A之實施例之一3D示意圖；
圖4C展示用於圖4A之實施例中之低電壓二極體之橫截面；
圖5展示本發明之另一實施例之一電路示意圖，其中輔助電晶體之汲極(閘極)端子及源極端子可用作外部閘極端子；
圖6展示本發明之另一實施例之一電路示意圖，其中一第二輔助電晶體與一第一輔助電晶體並聯連接，其中第一低輔助電晶體之汲極(閘極)端子連接至第二輔助電晶體之源極端子且第一輔助電晶體之源極端子連接至第二輔助電晶體之汲極(閘極)端子；
圖7展示本發明之另一實施例之一電路示意圖，其中一電阻器添加於第二輔助電晶體之汲極端子與閘極端子之間；
圖8展示本發明之另一實施例之一電路示意圖，其中一額外電阻器添加於輔助電晶體之源極端子(第二輔助電晶體之汲極端子)與主動裝置之源極端子之間；
圖9展示本發明之另一實施例之一電路示意圖，其中一第三輔助電晶體添加於第二輔助電晶體之汲極端子與閘極端子之間。第三輔助電晶體之閘極端子連接至第三輔助電晶體之源極端子；
圖10展示本發明之另一實施例之一電路示意圖，其中一第三輔助電晶體添加於第二輔助電晶體之汲極端子與閘極端子之間。第三輔助電晶體之閘極端子連接至第三輔助電晶體之汲極端子；
圖11展示本發明之另一實施例之一電路示意圖，其中實施由形成一分電位器之兩個電阻器及一主動切換式低電壓增強型電晶體組成之一電壓限制電路；
圖12展示本發明之另一實施例之一電路示意圖，其中實施由形成一分電位器之兩個電阻器及一主動切換式低電壓空乏型電晶體組成之一電壓限制電路；
圖13展示本發明之另一實施例之一電路示意圖，其中實施由一電阻器及一主動切換式低電壓增強型電晶體組成之一過電流保護電路；
圖14展示本發明之另一實施例之一電路示意圖，其中實施由一電阻器及一主動切換式低電壓空乏型電晶體組成之一過電流保護電路；
圖15展示本發明之另一實施例之一電路示意圖，其中實施由一電阻器、一主動切換式低電壓增強型電晶體及一主動切換式低電壓空乏型電晶體組成之一主動米勒箝位電路；
圖16展示本發明之另一實施例之一電路示意圖，其中實施由一電阻器、一主動切換式低電壓增強型電晶體及一主動切換式增強型電晶體組成之一主動米勒箝位電路；
圖17繪示可用作一主動切換式電晶體之先前技術中所提出之一空乏型裝置之主動區域之一橫截面之一示意圖；
圖18繪示可用作一主動切換式電晶體之具有pGaN島狀物(先前技術中未見)之一所提出之空乏型裝置之主動區域之三維示意圖；
圖19繪示依二極體模式操作之圖18中所展示之具有pGaN島狀物之空乏型裝置之主動區域之三維示意圖；及
圖20展示圖18中所展示之所提出之空乏型裝置之轉移特性。
圖21繪示根據本發明之另一實施例之本發明之主動區域之一橫截面之一示意圖。在此實施例中，第一額外端子16及輔助閘極端子15未可操作地連接。
圖22展示圖21之示意性橫截面中所展示之本發明之一實施例之一電路示意圖。
圖23展示本發明之一實施例之第二態樣之一示意圖，其中輔助閘極區塊之閘極端子由一電流控制區塊及一下拉電路區塊控制。
圖24展示外部閘極電壓偏壓與主動閘極電壓之間的關係。
圖25展示本發明之另一實施例之一電路示意圖，其中電流控制區塊由一電阻性元件組成且下拉電路包括臨限值倍增器組態中之一HEMT。
圖26展示本發明之另一實施例之一電路示意圖，其中電流控制區塊包括一電阻性元件及並聯之電阻性及電容性元件，且其中下拉電路包括臨限值倍增器組態中之一HEMT及額外電容性元件。
圖27展示本發明之另一實施例之一電路示意圖，其中電流控制區塊包括串聯之一常通HEMT及一電阻性元件，其中常通HEMT之閘極連接至電阻性元件之第二端子；且其中下拉電路包括臨限值倍增器組態中之一HEMT。在此實施例中，輔助閘極區塊包括並聯之一增強型低電壓HEMT及一肖特基二極體。
圖28展示本發明之另一實施例之一電路示意圖，其中電流控制區塊包括串聯之一常通HEMT及一電阻性元件，其中常通HEMT之閘極連接至電阻性元件之第二端子；且其中下拉電路包括臨限值倍增器組態中之一HEMT。
圖29展示本發明之另一實施例之一電路示意圖，其中輔助閘極區塊包括與一第一輔助電晶體並聯連接之一第二輔助電晶體，其中第二輔助電晶體之閘極端子連接至第一輔助電晶體之源極端子；
圖30展示本發明之另一實施例之一電路示意圖，其中下拉電路包括臨限值倍增器組態中之一HEMT。在此實施例中，下拉電路之分壓器包括一溫度補償電路，其包括與一電阻性元件並聯之一電流源。
圖31展示本發明之另一實施例之一電路示意圖，其中下拉電路之分壓器連接至電流控制區塊之HEMT之源極端子。
圖32展示本發明之一實施例之一示意圖，其中輔助閘極區塊之閘極端子由一電流控制區塊及一下拉電路區塊控制；且其中米勒箝位HEMT由一邏輯反相器控制。邏輯反相器被供應一積體DC/DC電壓調節器之輸出電壓。此外，邏輯反相器之輸入係一VG至Vlogic電壓調節器之輸出，其將來自第一額外端子之電壓限制於針對包含於反相器電路中之積體GaN HEMT最佳化之一位準。
圖33展示本發明之另一實施例之一電路示意圖，其中輔助閘極區塊包括一常通HEMT。
圖34展示本發明之另一實施例之一電路示意圖，其中輔助閘極區塊包括一常通HEMT，且其中輔助閘極區塊包括與一第一輔助電晶體並聯連接之一第二輔助電晶體，其中第二輔助電晶體之閘極端子連接至第一輔助電晶體之源極端子；
圖35展示本發明之另一實施例之一電路示意圖，其中輔助閘極區塊包括一常通HEMT，且其中輔助閘極區塊包括與一第一輔助電晶體並聯連接之一第二輔助常通HEMT，其中第二輔助電晶體之閘極端子連接至第一端子；
圖36展示本發明之另一實施例之一電路示意圖，其中下拉電路之分壓器連接至主動閘極端子。
圖37展示本發明之另一實施例之一電路示意圖，其中下拉電路之分壓器連接至主動閘極端子，且其中分壓器包括一系列源極-閘極連接之E-HEMT。
圖38展示本發明之另一實施例之一電路示意圖，其中下拉電路之分壓器連接至主動閘極端子，且其中分壓器包括一臨限值倍增器組態中之一HEMT。
圖39展示本發明之另一實施例之一電路示意圖，其中下拉電路之分壓器連接至第一額外端子，且其中分壓器包括一臨限值倍增器組態中之一HEMT。
圖40展示本發明之另一實施例之一電路示意圖，其中下拉電路之分壓器連接至第一額外端子，且其中分壓器包括由一常通HEMT及一電阻器形成之一電流源及一臨限值倍增器組態中之一HEMT。在此實施例中，分壓器之輸出係臨限值倍增器組態中之HEMT之閘極端子。
圖41繪示本發明之另一實施例之一指叉式裝置佈局，其併入一輔助閘極結構與電流控制區塊及下拉電路區塊。
圖42繪示本發明之另一實施例之一指叉式裝置佈局，其中將輔助閘極與電流控制區塊及下拉電路區塊及端子區域放置於源極墊金屬下方。
圖43展示本發明之另一實施例之一方塊圖，其中依一半橋組態放置根據本發明之GaN晶片功率裝置之任何實施例。
圖44展示本發明之另一實施例之一方塊圖，其中依三相半橋組態放置根據本發明之GaN晶片功率裝置之任何實施例。
1:第三區域/AlGaN層
2:GaN層/第二區域
3:轉變層
4:標準矽晶圓/半導體基板
5:基板端子
6:SiO2鈍化層/SiO2鈍化區域
7:表面鈍化介電質
8:低電壓源極端子
9:高電壓汲極端子
10:閘極控制端子/主動閘極端子/閘極指部/主動閘極
11:第四區域/主動pGaN層
12:第二額外端子/源極端子/汲極端子
13:隔離區域
14:第六區域/輔助閘極pGaN層/輔助pGaN閘極
15:輔助閘極控制端子/輔助閘極
16:第一額外端子/汲極端子/外部閘極端子
17:第五區域/輔助AlGaN層
205:主動裝置
210:輔助裝置/互連金屬層/互連金屬

Claims (37)

  1. 一種基於III族氮化物功率半導體之異質接面功率裝置，其包括：一主動異質接面電晶體，其形成於一基板上，該主動異質接面電晶體包括：一第一III族氮化物半導體區域，其包括一第一異質接面，該第一異質接面包括第二導電類型之一主動二維載子氣體；一第一端子，其可操作地連接至該III族氮化物半導體區域；一第二端子，其與該第一端子橫向間隔且可操作地連接至該III族氮化物半導體區域；一主動閘極區域，其形成於該III族氮化物半導體區域上，該主動閘極區域形成於該第一端子與該第二端子之間；一輔助異質接面電晶體，其形成於該基板或另一基板上，該輔助異質接面電晶體包括：一第二III族氮化物半導體區域，其包括一第二異質接面，該第二異質接面包括第二導電類型之一輔助二維載子氣體；一第一額外端子，其可操作地連接至該第二III族氮化物半導體區域；一第二額外端子，其與該第一額外端子橫向間隔且可操作地連接至該第二III族氮化物半導體區域；一輔助閘極區域，其形成於該第二III族氮化物半導體區域上，該輔助閘極區域形成於該第一額外端子與該第二額外端子之間；其中該第一額外端子與該輔助閘極區域可操作地連接，且其中該第 二額外端子與該主動閘極區域可操作地連接；且其中該輔助異質接面電晶體係一第一輔助異質接面電晶體，且其中該異質接面功率裝置進一步包括與該第一輔助電晶體可操作地並聯連接之一第二輔助異質接面電晶體，且其中該第一輔助異質接面電晶體之該第一額外端子可操作地連接至該第二輔助異質接面電晶體之一源極端子，且該第一輔助異質接面電晶體之該第二額外端子可操作地連接至該第二輔助異質接面電晶體之一汲極端子；且該異質接面功率裝置包括一主動米勒箝位，該主動米勒箝位包括一邏輯反相器及充當一下拉網路之一主動切換式電晶體，且其中該邏輯反相器包括一電阻器或電阻性元件及一增強型電晶體。
  2. 如請求項1之異質接面功率裝置，其進一步包括定位成在該第二輔助電晶體之一閘極端子與該汲極端子之間與該第二輔助電晶體串聯之一第一電阻器。
  3. 如請求項2之異質接面功率裝置，其進一步包括可操作地連接於該第二輔助電晶體之該汲極端子與該主動(高電壓)電晶體之該第二端子之間的一第二電阻器。
  4. 如請求項1之異質接面功率裝置，其進一步包括定位成在該第二輔助電晶體之該閘極端子與該汲極端子之間與該第二輔助電晶體串聯之一第三輔助電晶體。
  5. 如請求項4之異質接面功率裝置，其中該第三輔助電晶體之一閘極端子連接至該第三輔助電晶體之一源極端子或一汲極端子。
  6. 如請求項4之異質接面功率裝置，其中該第三輔助電晶體經組態以藉由相較於該第二輔助電晶體之該汲極端子增大該第二輔助電晶體之該閘極端子之電位來減少該異質接面功率裝置在切斷期間之主動閘極電容放電時間。
  7. 如請求項4之異質接面功率裝置，其中該第三輔助電晶體係根據一基於空乏型III族氮化物半導體之異質接面裝置之一空乏型電晶體，該空乏型電晶體包括：一基板；一III族氮化物半導體區域，其形成於該基板上，其中該III族氮化物半導體區域包括一異質接面，該異質接面包括第二導電類型之至少一二維載子氣體；一第一端子，其可操作地連接至該III族氮化物半導體區域；一第二端子，其沿一第一維度與該第一端子橫向間隔且可操作地連接至該III族氮化物半導體區域；一第一導電類型之至少兩個高度摻雜半導體區域，其等形成於該III族氮化物半導體區域上，該至少兩個高度摻雜半導體區域形成於該第一端子與該第二端子之間；及一主動閘極區域，其形成於該至少兩個高度摻雜半導體區域上；其中該至少兩個高度摻雜半導體區域沿一第二維度彼此間隔，且其 中該第二維度垂直於該第一維度。
  8. 如請求項4之異質接面功率裝置，其進一步包括可操作地連接於該第二輔助電晶體之該汲極端子與該主動(高電壓)電晶體之該第二端子之間的一額外電阻器。
  9. 如請求項1之異質接面功率裝置，其進一步包括一電壓限制電路，該電壓限制電路包括形成一分電位器之至少兩個電阻器及一主動切換式低電壓增強型電晶體。
  10. 如請求項9之異質接面功率裝置，其中該主動切換式低電壓增強型電晶體之一汲極端子與該主動高電壓電晶體之該閘極端子連接，且該主動切換式低電壓增強型電晶體之一源極端子與該主動高電壓電晶體之該源極端子連接。
  11. 如請求項9之異質接面功率裝置，其中該分電位器可操作地連接於該第一輔助異質接面電晶體之該第一額外端子與該主動高電壓電晶體之該第二端子之間。
  12. 如請求項9之異質接面功率裝置，其中該分電位器之一中點可操作地連接至該低電壓增強型電晶體之該閘極端子。
  13. 如請求項1之異質接面功率裝置，其進一步包括一電壓限制電路，該 電壓限制電路包括形成一分電位器之至少兩個電阻器及一低電壓空乏型電晶體。
  14. 如請求項1之異質接面功率裝置，其進一步包括一過電流保護電路，該過電流保護電路包括一電流感測電阻器及一主動切換式低電壓增強型電晶體。
  15. 如請求項14之異質接面功率裝置，其中該主動切換式低電壓增強型電晶體連接於該等主動高電壓電晶體之該閘極端子與該電流感測電阻器之一第二端子之間，且其中該主動切換式低電壓增強型電晶體之一閘極端子連接至該電流感測電阻器之一第一端子。
  16. 如請求項1之異質接面功率裝置，其進一步包括一過電流保護電路，該過電流保護電路包括一電流感測電阻器及一低電壓空乏型電晶體。
  17. 如請求項1之異質接面功率裝置，其中該電阻器係單片整合於該異質接面功率裝置中之一2DEG電阻器。
  18. 一種製造一基於III族氮化物半導體之異質接面功率裝置的方法，該方法包括：在一基板上形成一主動異質接面功率電晶體，該主動異質接面電晶體包括：一第一III族氮化物半導體區域，其包括一第一異質接面，該第一 異質接面包括第二導電類型之一主動二維載子氣體；一第一端子，其可操作地連接至該III族氮化物半導體區域；一第二端子，其與該第一端子橫向間隔且可操作地連接至該III族氮化物半導體區域；一主動閘極區域，其形成於該III族氮化物半導體區域上，該主動閘極區域形成於該第一端子與該第二端子之間；在該基板或另一基板上形成一第一輔助異質接面電晶體，該輔助異質接面電晶體包括：一第二III族氮化物半導體區域，其包括一第二異質接面，該第二異質接面包括第二導電類型之一輔助二維載子氣體；一第一額外端子，其可操作地連接至該第二III族氮化物半導體區域；一第二額外端子，其與該第一額外端子橫向間隔且可操作地連接至該第二III族氮化物半導體區域；一輔助閘極區域，其形成於該第二III族氮化物半導體區域上，該輔助閘極區域形成於該第一額外端子與該第二額外端子之間；在該基板或該另一基板上形成一第二輔助異質接面電晶體，可操作地連接該第一額外端子與該輔助閘極區域，及可操作地連接該第二額外端子與該主動閘極區域，使該第二輔助異質接面電晶體與該第一輔助電晶體可操作地並聯連接，將該第一輔助異質接面電晶體之該第一額外端子可操作地連接至該第二輔助異質接面電晶體之一源極端子，及 將該第一輔助異質接面電晶體之該第二額外端子可操作地連接至該第二輔助異質接面電晶體之一汲極端子。
  19. 一種異質接面晶片，其具有至少三個端子，該至少三個端子包括一高電壓端子、一低電壓端子及一控制端子，其中該異質接面晶片進一步包括：至少一主功率異質接面電晶體，其中該至少一主功率異質接面電晶體包括一內部閘極端子、一源極端子及一汲極端子，其中該至少一主功率異質接面電晶體之該源極端子可操作地連接至該低電壓端子且該至少一主功率異質接面電晶體之該汲極端子可操作地連接至該高電壓端子；一輔助閘極電路，其包括至少一第一低電壓異質接面電晶體，其中該輔助閘極電路可操作地連接至該至少一主功率異質接面電晶體之該內部閘極端子及該控制端子；一下拉電路，其包括至少一非線性元件及至少一第二低電壓異質接面電晶體，該非線性元件包括用於驅動該至少一第二低電壓異質接面電晶體之該閘極端子之一分電位器，其中該下拉電路可操作地連接至該至少一第一低電壓異質接面電晶體之一內部閘極端子及該至少一主功率異質接面電晶體之該源極端子；一電流控制電路，其包括至少一電阻器，其中該電流控制電路可操作地連接至該控制端子及該下拉電路；且其中該輔助閘極及該電流控制電路至少部分控制進入該至少一主功率異質接面電晶體之該內部閘極的一電壓及一電流；且其中該電流控制電路至少部分控制進入該下拉電路之一電流且至少 部分判定其中該下拉電路主動下拉該至少一第一低電壓異質接面電晶體之一閘極電壓以箝制該至少一主功率異質接面電晶體之該內部閘極之一電壓的一控制端子電壓位準。
  20. 如請求項19之異質接面晶片，其中該分電位器包括一電阻性、電容性、二極體或電晶體元件之至少一者；且該分電位器具有至該至少一第二低電壓異質接面電晶體之一內部閘極之至少一連接。
  21. 如請求項19或請求項20之異質接面晶片，其中該分電位器可操作地連接至該電流控制電路、該至少一主功率異質接面電晶體之該內部閘極及該控制端子之至少一者。
  22. 如請求項19或請求項20之異質接面晶片，其中該電流控制電路包括以下之至少一者：一電阻器；至少一第三低電壓異質接面電晶體；其中該電阻器及該至少一第三低電壓異質接面電晶體之各者或兩者充當一電流源且控制該下拉電路之動作。
  23. 如請求項22之異質接面晶片，其中該電流控制電路進一步包括至少一電流鏡電路。
  24. 如請求項19或請求項20之異質接面晶片，其中該輔助閘極電路、該下拉電路及該電流控制電路之至少一者包括至少一低電壓空乏型異質接面電晶體。
  25. 如請求項19或請求項20之異質接面晶片，其中該輔助閘極電路、該下拉電路及該電流控制電路之至少一者包括至少一電容器。
  26. 如請求項19或請求項20之異質接面晶片，其中該異質接面晶片進一步包括至少一單片整合式組件，該至少一單片整合式組件係一DC至DC轉換器電路、一電壓調節器及一閘極電壓至邏輯信號箝位電路之一或多者。
  27. 如請求項19或請求項20之異質接面晶片，其中該輔助閘極電路、該下拉電路或該電流控制區塊之至少一者整合於該至少一主功率異質接面電晶體之該內部閘極端子、該源極端子及該汲極端子之一或多者下。
  28. 如請求項19或請求項20之異質接面晶片，其中該至少一主功率異質接面電晶體包括以一半橋連接之兩個主功率異質接面電晶體，且其中該兩個主功率異質接面電晶體之至少一者包括該輔助閘極電路、該下拉電路及該電流控制電路之至少一者。
  29. 如請求項19或請求項20之異質接面晶片，其中該至少一主功率異質接面電晶體包括以一全橋連接之四個該等主功率異質接面電晶體，且其中該四個主功率異質接面電晶體之至少一者包括該輔助閘極電路、該下拉電 路及該電流控制電路之至少一者。
  30. 如請求項19或請求項20之異質接面晶片，其中該至少一主功率異質接面電晶體包括依一三相半橋組態連接之至少六個主功率異質接面電晶體，且其中該六個主功率異質接面電晶體之至少一者包括該輔助閘極電路、該下拉電路及該電流控制電路之至少一者。
  31. 如請求項19或請求項20之異質接面晶片，其中該晶片進一步包括一單片整合式米勒箝位電路，且其中該米勒箝位電路具有至該主功率異質接面電晶體之該內部閘極之一連接且在該裝置切斷狀態或切斷暫態期間繞過該下拉電路。
  32. 如請求項31之異質接面晶片，其中該米勒箝位電路包括至少一米勒箝位低電壓電晶體，其中該至少一米勒箝位低電壓電晶體之一汲極端子可操作地連接至該至少一主功率異質接面電晶體之該內部閘極。
  33. 如請求項32之異質接面晶片，其中該米勒箝位低電壓電晶體之該內部閘極端子可操作地連接至整合於該異質接面晶片上之一額外電路之一輸出，其中該額外電路係以下之至少一者：一過電流保護電路；一欠電壓閉鎖電路；一供應電壓過電壓保護電路；及一邏輯反相器電路。
  34. 如請求項19或請求項20之異質接面晶片，其中該異質接面晶片進一步包括一單片整合式額外電路，且其中該至少一第二低電壓異質接面電晶體可操作地連接至該單片整合式額外電路之一輸出，該單片整合式額外電路係以下之至少一者：一過電流保護電路；欠電壓閉鎖電路；一供應電壓過電壓保護電路；及一邏輯反相器電路。
  35. 如請求項19或請求項20之異質接面晶片，其中該輔助閘極電路進一步包括至少一額外低電壓電晶體，其中該至少一額外低電壓電晶體之一內部閘極端子及一源極端子經可操作地連接以促進該至少一主功率異質接面電晶體切斷。
  36. 如請求項19或請求項20之異質接面晶片，其進一步包括一或多個單片整合式溫度補償電路，其中該一或多個單片整合式溫度補償電路包括：一低電壓異質接面電晶體；一第一電阻器，其與該低電壓異質接面電晶體串聯連接；及一第二電阻器，其與該低電壓異質接面電晶體並聯連接；且其中該一或多個單片整合式溫度補償電路各減少溫度變動對經連接組件之一電路行為的一效應。
  37. 如請求項36之異質接面晶片，其中該一或多個單片整合式溫度補償電路包括該分電位器、該輔助閘極電路、該下拉電路及該電流控制電路之至少一者之部分。
TW109115263A 2019-05-07 2020-05-07 具有輔助閘極結構之功率半導體裝置 TWI839514B (zh)

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