CN115997287A

CN115997287A - 氮化物基半导体ic芯片及其制造方法

Info

Publication number: CN115997287A
Application number: CN202280004810.7A
Authority: CN
Inventors: 严慧; 李思超
Original assignee: Innoscience Zhuhai Technology Co Ltd
Current assignee: Innoscience Zhuhai Technology Co Ltd
Priority date: 2022-11-15
Filing date: 2022-11-15
Publication date: 2023-04-21
Anticipated expiration: 2042-11-15
Also published as: CN115997287B

Abstract

本公开提供一种氮化物基半导体集成电路(IC)芯片，其包含至少一个晶体管和配置成用于将流动通过所述晶体管的反向电流旁路掉的内置式旁路二极管。所述内置式旁路二极管包含电连接到所述晶体管的漏极电极的n型掺杂区以及电连接到所述晶体管的源极电极的p型掺杂区。所述内置式旁路二极管可充当源极到漏极主体二极管以实现反向导通时的低接通电压降。因此，可将所述反向电流旁路掉，且可在不增加PCB面积或不引起额外寄生效应的情况下减小空载时间损耗。

Description

氮化物基半导体IC芯片及其制造方法

技术领域

本发明大体上涉及氮化物基半导体集成电路(IC)芯片。更具体地说，本发明涉及具有旁路反向电流的能力的氮化物基半导体。

背景技术

由于低功率损耗和快速开关转换，诸如氮化镓(GaN)之类的宽带隙材料已广泛用于高频电能转换系统。相较于硅金属氧化物半导体场效应晶体管(MOSFET)，GaN高电子迁移率晶体管(HEMT)在高功率和高频率应用中具有更好的品质因数和更具前景的性能。氮化物基HEMT利用具有不同带隙的两种氮化物基材料之间的异质结界面以形成量子阱状结构，所述量子阱状结构容纳二维电子气(2DEG)区，从而满足高功率/频率装置的需求。除了HEMT之外，具有异质结构的装置的实例进一步包含异质结双极晶体管(HBT)、异质结场效应晶体管(HFET)和调制掺杂FET(MODFET)。

常规地，在功率转换器的半桥式整流器电路中，存在高侧(HS)和低侧(LS)功率晶体管，它们交替地在接通和断开状态之间切换，如图1A和1C中所展示。为了避免电源与接地之间的直接导通，在状态转换期间实施空载时间状态，其中HS和LS晶体管均被断开，如图1B中所展示。在此空载时间状态期间，电流由存储在电感器中的能量诱发，且以源极到漏极方式穿过LS晶体管，也就是说，LS晶体管是呈反向导通形式。与通常具有接通电压降约为0.7V的主体二极管的Si MOS晶体管不同，GaN横向HEMT不具有主体二极管。因此，反向电流必须流动通过GaN HEMT中的2DEG通道，在Si MOS晶体管的情况下，所述通道的电压降比主体二极管的电压降高得多。因此，对于GaN HEMT，因反向导通(或所谓的空载时间损耗)而导致的功率耗散比Si MOS晶体管高得多。解决此问题的一个方法为添加具有GaN FET的反并联二极管以传导反向电流。然而，此类方法不仅需要更大的印刷电路板(PCB)面积，而且增加输出电容并增加开关损耗。

发明内容

根据本公开的第一方面，提供一种氮化物基半导体集成电路芯片，其包含至少一个晶体管和配置成用于将流动通过所述晶体管的反向电流旁路掉的内置式旁路二极管。所述晶体管形成于堆叠半导体结构上，所述堆叠半导体结构包含：衬底；第一氮化物基半导体层，其安置于外延主体层上方；及第二氮化物基半导体层，其安置于所述第一氮化物基半导体层上方且其带隙大于所述第一氮化物基半导体层的带隙，使得邻近于所述第一氮化物基半导体层与所述第二氮化物基半导体层之间的异质结形成二维电子气(2DEG)层。所述晶体管包含：至少一对漏极电极和源极电极，其安置于所述第二氮化物基半导体层上方；及至少一个栅极结构，其安置于所述至少一对漏极电极和源极电极之间。所述内置式旁路二极管包含电连接到所述晶体管的所述漏极电极的n型掺杂区以及电连接到所述晶体管的所述源极电极的p型掺杂区。

根据本公开的第二方面，提供一种用于制造氮化物基半导体集成电路芯片的方法。

所述方法包括：提供主衬底；将第一氮化物基半导体层安置于外延主体层上方；将第二氮化物基半导体层安置于所述第一氮化物基半导体层上，所述第二氮化物基半导体层的带隙大于所述第一氮化物基半导体层的带隙。所述方法进一步包括通过以下操作来构造一个或多个晶体管：在所述第二氮化物基半导体层上方形成一个或多个栅极结构和一个或多个源极/漏极电极，其中所述晶体管中的每一个包含至少一个栅极结构和至少一对源极/漏极电极。所述方法进一步包括分别构造对应于所述一个或多个晶体管的一个或多个旁路二极管，其中所述旁路二极管中的每一个包含电连接到对应晶体管的漏极电极的n

型掺杂区以及电连接到所述对应晶体管的源极电极的p型掺杂区。

所述内置式旁路二极管可充当源极到漏极主体二极管以实现反向导通时的低接通电压降。因此，可将反向电流旁路掉，且可在不增加PCB面积或不引起额外寄生效应的情况下减小空载时间损耗。

附图说明

通过参考附图从以下详细描述可以容易地理解本公开的各方面。图示可能未必按比例绘制。也就是说，为了论述的清楚起见，各种特征的尺寸可任意增大或减小。由于制造工艺和公差，本公开中的工艺再现与实际设备之间可存在区别。可在整个图式和具体实施方式中使用共同参考标号来指示相同或类似组件。

图1A到1C描绘常规功率转换器的半桥式整流器电路的操作机构；

图2描绘根据本发明的一些实施例的氮化物基半导体集成电路芯片的简化横截面图；

图3A到3G描绘根据本发明的用于制造半导体芯片的方法的不同阶段；

图4描绘根据本发明的一些其它实施例的氮化物基半导体集成电路芯片的简化横截面图；并且

图5A到5F描绘根据本发明的用于制造半导体芯片的方法的不同阶段。

具体实施方式

在以下描述中，将阐述本公开的优选实例作为应被视为说明性而非限制性的实施例。

可省略特定细节以免使本公开模糊不清；然而，编写本公开是为了使所属领域的技术人员能够在不进行不当实验的情况下实践本文中的教示。

图2描绘根据本发明的各种实施例的氮化物基半导体集成电路芯片100的简化横截面图。

参看图2，半导体芯片100可包含一个或多个晶体管。半导体芯片100可包含衬底102。半导体芯片100可包含安置于衬底102上方的外延主体层108。在一些实施例中，外延主体层108和衬底102可由相同材料形成。

衬底102可为半导体衬底。衬底102和外延主体层108的示例性材料可包含例如但不限于Si、p掺杂Si、n掺杂Si、SiC、GaN、蓝宝石或其它合适的半导体材料。

半导体芯片100可进一步包含安置于外延主体层108上方的第一氮化物基半导体层104。半导体芯片100可进一步包含安置于第一氮化物基半导体层104上的第二氮化物基半导体层106。在一些实施例中，第二氮化物基半导体层106的带隙可大于第一氮化物基半导体层104的带隙。

选择氮化物基半导体层104和106的示例性材料以使得氮化物基半导体层106的带隙(即，禁带宽度)大于氮化物基半导体层104的带隙，这会使其电子亲和势彼此不同并且在其间形成异质结。举例来说，当氮化物基半导体层104为带隙大约为3.4eV的未掺杂GaN层时，氮化物基半导体层106可选择为带隙大约为4.0eV的AlGaN层。因而，氮化物基半导体层104和106可分别充当沟道层和势垒层。在沟道层与势垒层之间的接合界面处产生三角阱电势，使得电子在三角阱电势中积聚，由此邻近于异质结产生二维电子气(2DEG)区。因此，半导体芯片可用于包含一个或多个GaN基高电子迁移率晶体管(HEMT)。

氮化物基半导体层104的示例性材料可包含例如但不限于氮化物或III-V族化合物，

例如GaN、AlN、InN、InxAl_yGa_(1-x-y)N(其中x+y≤1)、Al_yGa_(1-y)N(其中y≤1)。氮化物基半导体层104的示例性结构可包含例如但不限于多层结构、超晶格结构和组成梯度结构。

氮化物基半导体层106的示例性材料可包含例如但不限于氮化物或III-V族化合物，

例如GaN、AlN、InN、InxAl_yGa_(1-x-y)N(其中x+y≤1)、Al_yGa_(1-y)N(其中y≤1)。

在一些实施例中，半导体芯片100可进一步包含缓冲层和成核层(未图示)，或其组合。缓冲层和成核层可安置于外延主体层108与氮化物基半导体层104之间。缓冲层和成核层可被配置成减少外延主体层108与氮化物基半导体层104之间的晶格和热失配，由此解决因失配/差异而导致的缺陷。缓冲层可包含III-V化合物。III-V化合物可包含例如但不限于铝、镓、铟、氮或其组合。因此，缓冲层的示例性材料可进一步包含例如但不限于GaN、AlN、AlGaN、InAlGaN或其组合。成核层的示例性材料可包含例如但不限于AlN或其合金中的任一个。

晶体管中的每一个可包含至少一个栅极结构110和安置于第二氮化物基半导体层106上/之上/上方的至少一对源极/漏极电极116。S/D电极116中的每一个可取决于装置设计而充当源极电极或漏极电极。S/D电极116可位于对应栅极结构110的两个相对侧处，但可使用其它配置，特别是当装置中采用多个源极、漏极或栅极电极时。栅极结构110中的每一个可被布置成使得栅极结构110中的每一个位于至少两个S/D电极116之间。

在示例性图示中，对于晶体管中的每一个，邻近的S/D电极116关于其间的栅极结构110对称。在一些实施例中，邻近的S/D电极116可任选地关于其间的栅极结构110不对称。也就是说，S/D电极116中的一个相比于S/D电极116中的另一个可更接近栅极结构110。

在一些实施例中，栅极结构110中的每一个可包含任选的栅极半导体层和栅极金属层。栅极半导体层和栅极金属层堆叠于氮化物基半导体层106上。栅极半导体层处于氮化物基半导体层106与栅极金属层之间。栅极半导体层和栅极金属层可形成肖特基势垒(Schottky barrier)。在一些实施例中，晶体管可进一步包含p型掺杂III-V化合物半导体层与栅极金属层之间的任选的介电层(未图示)。

具体地说，栅极半导体层可为p型掺杂III-V化合物半导体层。p型掺杂III-V化合物半导体层可与氮化物基半导体层106产生至少一个p-n结以耗尽2DEG区，使得2DEG区的对应于在对应栅极结构110下方的位置的至少一个区段具有与2DEG区的其余部分不同的特性(例如，不同电子浓度)并且因此被阻塞。由于此类机构，晶体管可具有用于形成增强型装置的常关特性，所述增强型装置在其栅极电极处于大致零偏压时处于常关状态。换句话说，当没有电压施加到栅极电极或施加到栅极电极的电压小于阈值电压(即，在栅极结构110下方形成反型层所需的最小电压)时，保持栅极结构110下方的2DEG区的区段被阻塞，且因此没有电流从其穿过。此外，通过提供p型掺杂III-V化合物半导体层，栅极泄漏电流减小，且实现断开状态期间阈值电压的增大。

在一些实施例中，可省略p型掺杂III-V化合物半导体层，使得晶体管为耗尽型装置，这意味着晶体管在零栅极-源极电压下处于常开状态。

p型掺杂III-V化合物半导体层的示例性材料可包含例如但不限于p掺杂III-V族氮化物半导体材料，例如p型GaN、p型AlGaN、p型InN、p型AlInN、p型InGaN、p型AlInGaN，或其组合。在一些实施例中，通过使用例如Be、Mg、Zn、Cd和Mg的p型杂质来实现p掺杂材料。

在一些实施例中，栅极电极可包含金属或金属化合物。栅极电极可形成为单个层，

或具有相同或不同组成的多个层。金属或金属化合物的示例性材料可包含例如但不限于W、Au、Pd、Ti、Ta、Co、Ni、Pt、Mo、TiN、TaN、Si、金属合金或其化合物，或其它金属化合物。在一些实施例中，栅极电极的示例性材料可包含例如但不限于氮化物、氧化物、硅化物、掺杂半导体或其组合。

在一些实施例中，任选的介电层可由单层或多层的介电材料形成。示例性介电材料可包含例如但不限于一个或多个氧化物层、SiO_x层、SiN_x层、高k介电材料(例如，

HfO₂、Al₂O₃、TiO₂、HfZrO、Ta₂O₃、HfSiO₄、ZrO₂、ZrSiO₂等)或其组合。

在一些实施例中，S/D电极116可包含例如但不限于金属、合金、掺杂半导体材料(例如掺杂结晶硅)、例如硅化物和氮化物的化合物、其它导体材料或其组合。S/D电极116的示例性材料可包含例如但不限于Ti、AlSi、TiN，或其组合。S/D电极116可为单个层，或具有相同或不同组成的多个层。在一些实施例中，S/D电极116可与氮化物基半导体层106形成欧姆接触。欧姆接触可通过将Ti、Al或其它合适的材料应用于S/D电极116来实现。在一些实施例中，S/D电极116中的每一个由至少一个共形层和导电填充物形成。共形层可包覆导电填充物。共形层的示例性材料例如但不限于Ti、Ta、TiN、

Al、Au、AlSi、Ni、Pt或其组合。导电填充物的示例性材料可包含例如但不限于AlSi、

AlCu或其组合。

半导体芯片100可进一步包含一个或多个二极管结构150。每一二极管结构150可包含形成于衬底102中的第一掺杂区151和形成于外延主体层108中的第二掺杂区152。在一些实施例中，第二掺杂区152可具有与第一掺杂区151的掺杂极性相反的掺杂极性。

在一些实施例中，第一掺杂区151可掺杂有n型掺杂剂且电连接到晶体管的漏极电极D；第二掺杂区可掺杂有p型掺杂剂且电连接到晶体管的源极电极S。

n型掺杂剂的示例性材料可为任何V族材料，包含例如但不限于磷、锑和砷。p型掺杂剂的示例性材料可为任何III族材料，包含例如但不限于硼、铟、镓和铝。

第一掺杂区151可经由从第一掺杂区151延伸到第二氮化物基半导体层106的顶部表面的第一导电通孔181电连接到晶体管的漏极电极。第二掺杂区152可经由从第二掺杂区152延伸到第二氮化物基半导体层106的顶部表面的第二导电通孔182电连接到晶体管的源极电极。因而，二极管结构150可充当用于将从晶体管的源极流动到漏极的反向电流旁路掉的内置式旁路二极管150。

图3A到3G中示出了用于制造根据本发明的半导体芯片100的方法的不同阶段，并且在下文中描述。在下文中，沉积技术可包含例如但不限于原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)、金属有机CVD(MOCVD)、等离子体增强型CVD(PECVD)、低压力CVD(LPCVD)、等离子体辅助气相沉积、外延生长或其它合适的工艺。用于形成充当平坦化层的钝化层的工艺通常包含化学机械抛光(CMP)工艺。用于形成导电通孔的工艺通常包含在钝化层中形成通孔并且用导电材料填充通孔。

用于形成导电迹线的工艺通常包含光刻、曝光和显影、蚀刻、其它合适的工艺或其组合。

参看图3A，提供一种衬底102(典型厚度为约0.7到1.2mm)。衬底102可为p掺杂Si衬底。

参看图3B，掺杂区151植入在衬底102的表面中。掺杂区151可通过在衬底102上执行Si氧化、使用光刻技术在衬底102之上产生光致抗蚀剂图案定义、使用植入机将衬底102暴露于p型掺杂剂(例如高能量硼原子)、剥离剩余的光致抗蚀剂、在高温(例如1100℃)下使晶片退火达适当持续时间(例如3小时)，且接着通过浸没在含氟化氢酸中而剥离任何表面氧化物来形成。

参看图3C，可使用成核和生长工艺在衬底102上方形成外延主体层108。外延主体层108可由Si材料的一个或多个子层组成，并且可具有在约2μm至约7μm范围内的厚度。

参看图3D，掺杂区152植入外延主体层108中且邻近于掺杂区151。用于形成掺杂区152的工艺类似于用于形成掺杂区151的工艺，不同之处在于使用例如高能量磷原子等n型掺杂物。

参看图3E，可接着使用上述沉积技术在外延主体层108上形成两个氮化物基半导体层104和106。氮化物基半导体层104充当初级电流通道，并且氮化物基半导体层106充当势垒层。因此，邻近于氮化物基半导体层104与氮化物基半导体层106之间的异质结界面形成2DEG区。氮化物基半导体层104和106的形成可包含沉积厚度通常约为0.01至约0.5μm的GaN或InGaN材料层以形成导电区，并且沉积由AlGaN构成的材料层，其中Al分数(其为Al的含量，使得Al分数加上Ga分数等于1)在约0.1至约1.0的范围内且厚度在约0.01至约0.03μm之间的范围内以形成势垒层。

接着在氮化物基半导体层106之上形成一个或多个栅极结构110和S/D电极116。

栅极结构110可例如通过将p型GaN材料沉积在氮化物基半导体层106的表面上、利用p型GaN材料蚀刻栅极结构110以及在GaN材料之上形成例如钽(Ta)、钛(Ti)、氮化钛(TiN)、钨(W)或硅化钨(WSi₂)等耐火金属接触件而形成。应理解，还可使用用于提供栅极结构110的其它已知方法和材料。S/D电极116可由例如Ti和/或Al的任何已知欧姆接触金属以及例如Ni、Au、Ti或TiN的封盖金属形成。金属层和栅极层的厚度各自优选地为约0.01μm至约1.0μm，并且接着在高温(例如，800℃)下退火达60秒。

参看图3F，导电通孔181接着经形成为从氮化物基半导体层106延伸到外延主体层108中的掺杂区152。可通过在除通孔181的位置之外的任何地方用SiO₂和光致抗蚀剂覆盖氮化物基半导体层106，并且接着将覆盖的装置暴露于蚀刻室中的高能等离子体中来制造开口。高能量等离子体通常含有氯基气体，例如BCl₃或Cl₂，且经由蚀刻室内产生的高频振荡场产生。在通过氮化物基半导体层106蚀刻到掺杂区152之后，使用化学剥离剂、氧等离子体或这些技术的组合来剥离光致抗蚀剂。可将TiN和Al沉积到开口中以形成导电通孔181，其中TiN材料沿着开口的壁形成具有在约

至

范围内的厚度的外层，并且Al材料形成具有在约1um至约5um范围内的厚度的通孔181的内部。

所述TiN外层促进Al材料的粘合。

参看图3G，导电通孔182接着经形成为从氮化物基半导体层106延伸到掺杂区151。

用于形成通孔182的工艺类似于用于形成通孔181的工艺，不同之处在于通过氮化物基半导体层106将开口蚀刻到衬底102中的掺杂区151。

尽管在此实施例中证明了导电通孔181在导电通孔182之前形成，但是应理解，导电通孔182也可在导电通孔181之前形成，这取决于实际的制造程序。

还应理解，可接着沉积和蚀刻钝化层和路由(导电)层以在导电通孔、栅极结构和电极与外部电路之间形成连接。

图4描绘根据本发明的各种实施例的氮化物基半导体集成电路芯片200的简化横截面图。

参看图4，半导体芯片200可包含一个或多个晶体管。半导体芯片200可包含主衬底202。主衬底202的材料选择类似于衬底102的材料选择，且将不进一步详细描述。

半导体芯片200可进一步包含安置于主衬底202之上的第一氮化物基半导体层204。

半导体芯片200可进一步包含安置于第一氮化物基半导体层204上的第二氮化物基半导体层206。在一些实施例中，第二氮化物基半导体层206的带隙可大于第一氮化物基半导体层204的带隙。氮化物基半导体层204和206的材料选择类似于氮化物基半导体层104和106的材料选择，且将不进一步详细描述。

半导体芯片200可进一步包含定位在第二氮化物基半导体层上的一个或多个隔离层230。隔离层230层可由单层或多层的介电材料形成。示例性介电材料可包含例如但不限于SiN_x层、高k介电材料(例如，HfO₂、Al₂O₃、TiO₂、HfZrO、Ta₂O₃、HfSiO₄、ZrO₂、

ZrSiO₂等)或其组合。在一些实施例中，隔离层230可由氮化硅(SiN)制成。

在一些实施例中，半导体芯片200可进一步包含在隔离层230上的一个或多个接合层(未图示)。接合层中的每一个可由单层或多层的介电材料形成。示例性介电材料可包含例如但不限于一个或多个氧化物层、SiO_x层、SiN_x层、高k介电材料(例如，HfO₂、

Al₂O₃、TiO₂、HfZrO、Ta₂O₃、HfSiO₄、ZrO₂、ZrSiO₂等)或其组合。在一些实施例中，接合层可由二氧化硅(SiO₂)制成。

半导体芯片202可进一步包含分别沉积在一个或多个隔离结构230上的一个或多个二极管主体层250。每一二极管主体层250可包含具有第一掺杂极性的第一掺杂区251。

二极管主体层250可进一步包含具有与第一掺杂极性相反的第二掺杂极性的第二掺杂区252。在一些实施例中，第一掺杂区251掺杂有n型掺杂剂，且第二掺杂区252掺杂有p

型掺杂剂。

半导体芯片202可进一步包含一个或多个栅极结构210和安置于第二氮化物基半导体层206上方的一个或多个源极/漏极电极216，其中晶体管中的每一个包含至少一个栅极结构和至少一对源极/漏极电极。

在一些实施例中，n型掺杂区251可邻近于对应晶体管的漏极电极D而定位且电连接到漏极电极D。p型掺杂区252可邻近于对应晶体管的源极电极S而定位且电连接到源极电极S。

图5A到5F中示出了用于制造根据本发明的半导体芯片200的方法的不同阶段，并且在下文中描述。一些阶段类似于用于制造半导体芯片100的方法且将不详细地论述。

参看图5A，提供Si主衬底202。可接着使用上述沉积技术在主衬底202上形成两个氮化物基半导体层204和206，使得邻近于氮化物基半导体层204与206之间的异质结界面形成2DEG区。

接着可在第二氮化物基半导体层206上形成隔离层230。可例如通过在第二氮化物基半导体层206的顶部上沉积氮化硅(SiN)薄膜层而形成隔离层230。接着可对隔离层进行预处理以形成预处理层271。预处理层271可例如通过在隔离层231的顶部上沉积二氧化硅(SiO₂)层来形成。

参看图5B，制备二极管衬底502。二极管衬底502可为Si衬底。可对二极管衬底502进行预处理以形成预处理层272。预处理层272可由与第一预处理层271相同的材料制成。可例如通过在二极管衬底502的表面上沉积SiO₂层来形成第二预处理层272。

参看图5C，二极管衬底502可接着附接到主衬底202上的隔离层230以形成二极管主体层250。可例如通过直接接合预处理层271和272来执行将二极管衬底502附接到隔离层230。在一些实施例中，直接接合工艺可包含使预处理层271和272对准且与所述预处理层接触，且接着在高温下使所接触表面退火。

参看图5D，二极管主体层250的第一区段掺杂有n型掺杂剂以形成n型掺杂区251。

用于形成n型掺杂区251的工艺类似于用于形成n型掺杂区151的工艺，且将不进一步详细描述。

参看图5E，二极管主体层250的第二区段掺杂有p型掺杂剂以形成p型掺杂区252。

用于形成p型掺杂区252的工艺类似于用于形成p型掺杂区152的工艺，且将不进一步详细描述。

参看图5F，接着在氮化物基半导体层206之上形成一个或多个栅极结构210和S/D电极216。用于形成栅极结构210的工艺类似于用于形成栅极结构110的工艺，且将不进一步详细描述。用于形成S/D电极216的工艺类似于用于形成S/D电极116的工艺，且将不进一步详细描述。

n型掺杂区251接着电连接到晶体管的漏极电极。并且p型掺杂区252接着电连接到晶体管的源极电极。

尽管在此实施例中证明了n型掺杂区251在p型掺杂区252之前形成，但是应理解，

p型掺杂区252也可在n型掺杂区251之前形成，这取决于实际的制造程序。

还应理解，接着可沉积和蚀刻钝化层和路由(导电)层以在掺杂区、栅极结构和电极与外部电路之间形成电连接。

选择和描述实施例是为了最好地解释本发明的原理及其实际应用，由此使得所属领域的其他技术人员能够理解本发明的各种实施例以及适合于所预期的特定用途的各种修改。虽然本文中公开的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本公开的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非在本文中具体指示，否则操作的次序及分组并非限制性的。虽然本文所公开的设备已参考特定结构、形状、材料、物质组成和关系等等加以描述，但这些描述和说明并非限制性的。可进行修改以将特定情形适用于本公开的目标、精神和范围。所有此类修改意图在所附权利要求书的范围内。

Claims

1.一种氮化物基半导体集成电路芯片，其包含至少一个晶体管和配置成用于将流动通过所述晶体管的反向电流旁路掉的内置式旁路二极管，

其中所述晶体管形成于堆叠半导体结构上，所述堆叠半导体结构包含：

衬底；

第一氮化物基半导体层，其安置于所述衬底上方；及

第二氮化物基半导体层，其安置于所述第一氮化物基半导体层上方且其带隙大于所述第一氮化物基半导体层的带隙，使得邻近于所述第一氮化物基半导体层与所述第二氮化物基半导体层之间的异质结形成二维电子气(2DEG)层；

其中所述晶体管包含：

至少一对漏极电极和源极电极，其安置于所述第二氮化物基半导体层上方；及

至少一个栅极结构，其安置于所述至少一对漏极电极和源极电极之间；且

其中所述旁路二极管包含电连接到所述晶体管的所述漏极电极的n型掺杂区以及电连接到所述晶体管的所述源极电极的p型掺杂区。

2.根据权利要求1所述的氮化物基半导体集成电路芯片，其中

所述堆叠半导体结构进一步包含安置于所述衬底与所述第一氮化物基半导体层之间的外延主体层；

所述旁路二极管的所述n型掺杂区形成于所述衬底中且所述p型掺杂区形成于所述外延主体层中。

3.根据权利要求2所述的氮化物基半导体集成电路芯片，其中所述n型掺杂区经由从所述n型掺杂区延伸到所述第二氮化物基半导体层的顶部表面的第一导电通孔电连接到所述漏极电极。

4.根据权利要求3所述的氮化物基半导体集成电路芯片，其中所述p型掺杂区经由从所述p型掺杂区延伸到所述第二氮化物基半导体层的顶部表面的第二导电通孔电连接到所述源极电极。

5.根据权利要求2至4中任一项所述的氮化物基半导体集成电路芯片，其中所述衬底和所述外延主体层由相同材料制成。

6.根据权利要求5所述的氮化物基半导体集成电路芯片，其中所述衬底和所述外延主体层由硅制成。

7.根据权利要求6所述的氮化物基半导体集成电路芯片，其中所述晶体管为氮化物基高电子迁移率晶体管(HEMT)。

8.根据权利要求7所述的氮化物基半导体集成电路芯片，其中所述氮化物基HEMT为AlGaN/GaN HEMT。

9.根据权利要求8所述的氮化物基半导体集成电路芯片，其中所述AlGaN/GaN HEMT为增强型AlGaN/GaN HEMT。

10.根据权利要求8所述的氮化物基半导体集成电路芯片，其中所述AlGaN/GaN HEMT为耗尽型AlGaN/GaN HEMT。

11.根据权利要求1所述的氮化物基半导体集成电路芯片，其中

所述堆叠半导体结构进一步包含：

隔离层，其沉积于所述第二氮化物基半导体层上方；及

二极管主体层，其沉积于所述隔离层上方；且

所述旁路二极管的所述n型掺杂区和所述p型掺杂区形成于所述二极管主体层中。

12.根据权利要求11所述的氮化物基半导体集成电路芯片，其中所述衬底和所述二极管主体层由相同材料制成。

13.根据权利要求12所述的氮化物基半导体集成电路芯片，其中所述衬底和所述二极管主体层由硅制成。

14.根据权利要求13所述的氮化物基半导体集成电路芯片，其中所述晶体管为氮化物基高电子迁移率晶体管(HEMT)。

15.根据权利要求14所述的氮化物基半导体集成电路芯片，其中所述氮化物基HEMT为AlGaN/GaN HEMT。

16.根据权利要求15所述的氮化物基半导体集成电路芯片，其中所述AlGaN/GaN HEMT为增强型AlGaN/GaN HEMT。

17.根据权利要求15所述的氮化物基半导体集成电路芯片，其中所述AlGaN/GaN HEMT为耗尽型AlGaN/GaN HEMT。

18.一种用于制造氮化物基半导体集成电路芯片的方法，其包括：

提供主衬底；

在外延主体层上方安置第一氮化物基半导体层；

将第二氮化物基半导体层安置于所述第一氮化物基半导体层上，所述第二氮化物基半导体层的带隙大于所述第一氮化物基半导体层的带隙；

通过以下操作来构造一个或多个晶体管：在所述第二氮化物基半导体层上方形成一个或多个栅极结构和一个或多个源极/漏极电极，其中所述晶体管中的每一个包含至少一个栅极结构和至少一对源极/漏极电极；及

构造分别对应于所述一个或多个晶体管的一个或多个旁路二极管，其中所述旁路二极管中的每一个包含电连接到对应晶体管的漏极电极的n型掺杂区以及电连接到所述对应晶体管的源极电极的p型掺杂区。

19.根据权利要求18所述的方法，其进一步包括：

在所述主衬底的表面中形成所述一个或多个n型掺杂区；

在所述主衬底之上安置外延主体层；及

在所述外延主体层中形成所述一个或多个p型掺杂区。

20.根据权利要求19所述的方法，其进一步包括通过形成从所述n型掺杂区延伸到所述第二氮化物基半导体层的顶部表面的第一导电通孔而将所述n型掺杂区中的每一者电连接到对应晶体管的漏极电极。

21.根据权利要求13所述的方法，其进一步包括通过形成从所述p型掺杂区延伸到所述第二氮化物基半导体层的顶部表面的第二导电通孔而将所述p型掺杂区中的每一者电连接到对应晶体管的源极电极。

22.根据权利要求18所述的方法，其进一步包括：

在所述第二氮化物基半导体层上方安置一个或多个隔离层；

分别在所述一个或多个隔离层上方安置一个或多个二极管主体层；

在一个或多个二极管主体层中的每一个中形成n型掺杂区；及

在一个或多个二极管主体层中的每一个中形成p型掺杂区。

23.根据权利要求22所述的方法，其进一步包括将所述n型掺杂区中的每一个电连接到对应晶体管的漏极电极。

24.根据权利要求23所述的方法，其进一步包括将所述p型掺杂区中的每一个电连接到对应晶体管的源极电极。

25.根据权利要求22所述的方法，其中通过以下操作来形成所述一个或多个二极管主体层：对所述一个或多个隔离层的表面进行预处理以形成一个或多个第一预处理层；

对一个或多个二极管衬底的表面进行预处理以形成一个或多个第二预处理层；及

通过将所述一个或多个第一预处理层中的每一个直接接合到对应的第二预处理层，分别将所述一个或多个二极管衬底附接到所述一个或多个隔离层上。