JP2016157747A

JP2016157747A - 化合物半導体装置及びその製造方法

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Publication number: JP2016157747A
Application number: JP2015033205A
Authority: JP
Inventors: 遠藤　聡; Satoshi Endo; 聡遠藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2015-02-23
Filing date: 2015-02-23
Publication date: 2016-09-01
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Also published as: JP6572556B2

Abstract

【課題】ゲート電極に正の高い電圧が印加されたときでも高速動作が可能な化合物半導体装置及びその製造方法を提供する。
【解決手段】基板１０１と、基板１０１上方のバッファ層１０３と、バッファ層１０３上方のチャネル層１０４と、チャネル層１０４上方のバリア層１０７と、チャネル層１０４上方のゲート電極１２３、ソース電極１２１及びドレイン電極１２２と、が含まれる。チャネル層１０４の量子井戸がバッファ層１０３側の第１の面においてバリア層１０７側の第２の面よりも深い。
【選択図】図３

Description

本発明は、化合物半導体装置及びその製造方法に関する。

ミリ波帯（３０ＧＨｚ〜３００ＧＨｚ）及びサブミリ波帯（３００ＧＨｚ〜３ＴＨｚ）領域で動作可能な通信用超高速トランジスタの一つに高電子移動度トランジスタ（high electron mobility transistor：ＨＥＭＴ）がある。ＨＥＭＴの高速化は、例えばゲート長の短縮により達成される。ゲート長の短縮は、閾値電圧の負方向シフト、相互コンダクタンスの減少、遮断周波数の減少及びドレインコンダクタンスの増大等の短チャネル効果を引き起こすが、短チャネル効果は、バリア層及びチャネル層の総厚を小さくすることで抑制できる。

しかしながら、バリア層及びチャネル層の総厚が小さくなると、ゲート電極に正の高い電圧を印加したときに、チャネル層中に形成される量子準位のうち、基底準位と第一励起準位との間のエネルギー差が小さくなる。この結果、サブバンド間散乱の頻度が高くなり、ＨＥＭＴの高速化が妨げられてしまう。

特開平０５−３１５３６５号公報特開２００２−１７６１６９号公報

S.-J. Yeon et al., IEDM Tech. Dig., p. 613 (2007) E.-Y. Chang et al., Appl. Phys. Express, vol.6, 034001 (2013)

本発明の目的は、ゲート電極に正の高い電圧が印加されたときでも高速動作が可能な化合物半導体装置及びその製造方法を提供することにある。

化合物半導体装置の一態様には、基板と、前記基板上方のバッファ層と、前記バッファ層上方のチャネル層と、前記チャネル層上方のバリア層と、前記チャネル層上方のゲート電極、ソース電極及びドレイン電極と、が含まれる。前記チャネル層の量子井戸が前記バッファ層側の第１の面において前記バリア層側の第２の面よりも深い。

化合物半導体装置の製造方法の一態様では、基板上方にバッファ層を形成し、前記バッファ層上方にチャネル層を形成し、前記チャネル層上方にバリア層を形成し、前記チャネル層上方にゲート電極、ソース電極及びドレイン電極を形成する。前記チャネル層の量子井戸を前記バッファ層側の第１の面において前記バリア層側の第２の面よりも深くする。

上記の化合物半導体装置等によれば、適切なチャネル層が含まれるため、ゲート電極に正の高い電圧が印加されたときでも高速動作を行うことができる。

参考例に係る化合物半導体装置を示す断面図である。図１の参考例におけるバッファ層、チャネル層及びバリア層の伝導帯のエネルギーを示す図である。第１の実施形態に係る化合物半導体装置の構成を示す断面図である。第１の実施形態におけるバッファ層、チャネル層及びバリア層の伝導帯のエネルギーを示す図である。第２の実施形態に係る化合物半導体装置の構造を示す断面図である。ゲート電極に正の電圧が印加されている時の伝導帯のエネルギーを示す図である。第２の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。図７Ａに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。図７Ｂに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。図７Ｃに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。図７Ｄに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。図７Ｅに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。第２の実施形態の変形例に係る化合物半導体装置の構造を示す断面図である。電界強度と差ΔＥとの関係を示す図である。

本願発明者は、上記課題を解決すべく鋭意検討を行った。この結果、バリア層及びチャネル層の総厚が小さくなると、チャネル層内の電界が強くなり、ＨＥＭＴに印加されたバイアス、特にドレイン電圧又は熱により、電子が基底準位から励起準位へ遷移しやすくなることが判明した。このような遷移はサブバンド間遷移とよばれ、サブバンド間遷移が起こると、励起準位に遷移した電子の速度が減少し、真性遅延時間が増大してＨＥＭＴの高速化が妨げられる。

ここで、参考例を用いてサブバンド間遷移について説明する。図１は、参考例に係る化合物半導体装置６００を示す断面図である。

参考例に係る化合物半導体装置６００には、図１に示すように、基板６０１上のバッファ層６０３、チャネル層６０４及びバリア層６０７が含まれる。基板６０１はＩｎＰ基板、バッファ層６０３はＩｎ_0.52Ａｌ_0.48Ａｓ層、チャネル層６０４はＩｎ_0.53Ｇａ_0.47Ａｓ層、バリア層６０７はＩｎ_0.52Ａｌ_0.48Ａｓ層である。化合物半導体装置６００には、バリア層６０７上のソース電極６２１、ドレイン電極６２２及びゲート電極６２３も含まれる。

図２は、バッファ層６０３、チャネル層６０４及びバリア層６０７の伝導帯のエネルギーを示す図である。化合物半導体装置６００では、バッファ層６０３及びバリア層６０７の伝導帯のエネルギーが平坦であると仮定すると、図２（ａ）のように、チャネル層６０４の伝導帯のエネルギーも平坦である。そして、ゲート電極６２３に正の電圧が印加されると、図２（ｂ）に示すように、バッファ層６０３及びバリア層６０７の伝導帯のエネルギーが傾斜する。この結果、チャネル層６０４のバリア層６０７側の伝導帯のエネルギーがバッファ層６０３の伝導帯のエネルギーに対して相対的に下がり、チャネル層６０４の伝導帯のエネルギーも同程度に傾斜する。つまり、チャネル層６０４のバリア層６０７側の面（上面）における伝導帯のエネルギーが、バッファ層６０３側の面（下面）における伝導帯のエネルギーよりも低くなり、三角ポテンシャルが形成される。

一般に、チャネル層の量子井戸の伝導帯のエネルギーの変化の割合が大きいほど、その基底準位Ｅ₀が高い。このため、図２（ｂ）に示すように、量子井戸の伝導帯のエネルギーの変化の割合が大きいほど、基底準位Ｅ₀と第一励起準位Ｅ₁との差ΔＥ（＝Ｅ₁−Ｅ₀）が小さく、ドレイン電圧の印加や熱により、基底準位Ｅ₀に存在していた電子が第一励起準位Ｅ₁に遷移しやすい。第一励起準位Ｅ₁に遷移した電子の運動エネルギーは差ΔＥの分だけ減少するため、電子の速度が低下してしまう。本願発明者は、このような知見に基づき、サブバンド間遷移を抑制できる構成について鋭意検討を重ねた結果、以下の実施形態に想到した。

（第１の実施形態）
先ず、第１の実施形態について説明する。第１の実施形態は、ＨＥＭＴの一例である。図３は、第１の実施形態に係る化合物半導体装置の構成を示す断面図である。

第１の実施形態に係る化合物半導体装置１００には、図３に示すように、基板１０１上のバッファ層１０３、チャネル層１０４及びバリア層１０７が含まれる。チャネル層１０４、バリア層１０７は、それぞれ電子走行層、電子供給層でもある。化合物半導体装置１００には、バリア層１０７上のソース電極１２１、ドレイン電極１２２及びゲート電極１２３も含まれる。チャネル層１０４の量子井戸はバッファ層１０３側の面（下面）においてバリア層１０７側の面（上面）よりも深い。

図４は、バッファ層１０３、チャネル層１０４及びバリア層１０７の伝導帯のエネルギーを示す図である。化合物半導体装置１００では、バッファ層１０３及びバリア層１０７の伝導帯のエネルギーが平坦であると仮定すると、図４（ａ）のように、チャネル層１０４の量子井戸がバッファ層１０３側の面（下面）においてバリア層１０７側の面（上面）よりも深い。つまり、下面における量子井戸の深さＤ₁が上面における量子井戸の深さＤ₂よりも大きい。本願において、チャネル層の上面又は下面における量子井戸の深さとは、当該面において隣接する層との間の伝導帯のエネルギーの差を示す。そして、ゲート電極１２３に正の電圧が印加されると、図４（ｂ）に示すように、バッファ層１０３及びバリア層１０７の伝導帯のエネルギーが傾斜する。この結果、チャネル層１０４のバリア層１０７側の伝導帯のエネルギーがバッファ層１０３側の伝導帯のエネルギーに対して相対的に下がり、チャネル層１０４のバリア層１０７側の伝導帯のエネルギーがバッファ層１０３側の伝導帯のエネルギーに近づく。つまり、チャネル層１０４のバリア層１０７側の面（上面）における伝導帯のエネルギーとバッファ層１０３側の面（下面）における伝導帯のエネルギーとの相違が小さくなり、量子井戸が矩形ポテンシャルに近づく。

上記のように、一般に、チャネル層の量子井戸の伝導帯のエネルギーの変化の割合が大きいほど、その基底準位Ｅ₀が高く、基底準位Ｅ₀と第一励起準位Ｅ₁との差ΔＥが小さく、基底準位Ｅ₀に存在していた電子が第一励起準位Ｅ₁に遷移しやすい。本実施形態では、ゲート電極１２３に正の電圧が印加されると、量子井戸が矩形ポテンシャルに近づくため、チャネル層１０４の量子井戸の伝導帯のエネルギーの変化の割合が小さくなる。従って、差ΔＥが参考例のものよりも大きく、電子のサブバンド間遷移及びこれに伴う運動エネルギーの低下が抑制され、電子の速度を高く維持することができる。

（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態は、ＩｎＰ系ＨＥＭＴの一例である。図５は、第２の実施形態に係る化合物半導体装置の構造を示す断面図である。

第２の実施形態に係る化合物半導体装置２００には、図５に示すように、基板２０１上のバッファ層２０２、バッファ層２０３、チャネル層２０４、スペーサ層２０５、δドープ領域２０６及びバリア層２０７が含まれる。チャネル層２０４、バリア層２０７は、それぞれ電子走行層、電子供給層でもある。化合物半導体装置２００には、更に、バリア層２０７上のエッチングストッパ層２０８、キャップ層２０９及びキャップ層２１０が含まれる。バッファ層２０２、バッファ層２０３、チャネル層２０４、スペーサ層２０５、δドープ領域２０６、バリア層２０７、エッチングストッパ層２０８、キャップ層２０９及びキャップ層２１０に素子分離領域２２０が形成されている。素子分離領域２２０により区画された素子領域内で、キャップ層２１０上にソース電極２２１及びドレイン電極２２２が形成されている。キャップ層２１０上には、平面視でソース電極２２１とドレイン電極２２２との間の絶縁膜２２４も形成されている。キャップ層２０９及びキャップ層２１０に、平面視でソース電極２２１とドレイン電極２２２との間の開口部２４５が形成されている。ソース電極２２１とドレイン電極２２２との間で、開口部２４５は絶縁膜２２４より小さく形成されており、絶縁膜２２４の一部とエッチングストッパ層２０８との間に空隙が存在する。絶縁膜２２４に、平面視で開口部２４５より内側の開口部２４４が形成されている。化合物半導体装置２００には、エッチングストッパ層２０８に接し、開口部２４５及び開口部２４４を貫通し、開口部２４４より上方まで延びるゲート電極２２３が更に含まれる。例えば、ゲート電極２２３の断面形状はＴ字型である。絶縁膜２２４下に空隙が存在するため、平面視でゲート電極２２３はキャップ層２０９及びキャップ層２１０から離間されている。

例えば、基板２０１は表面のミラー指数が（１００）の半絶縁性ＩｎＰ基板であり、バッファ層２０２は結晶品質を高めるための、厚さが３０ｎｍ程度の意図的な不純物の導入が行われていないＩｎ_0.53Ｇａ_0.47Ａｓ層（ｉ−ＩｎＧａＡｓ層）である。例えば、バッファ層２０３は厚さが２００ｎｍ程度の意図的な不純物の導入が行われていないＩｎ_0.52Ａｌ_0.48Ａｓ層（ｉ−ＩｎＡｌＡｓ層）である。例えば、チャネル層２０４は厚さが１０ｎｍ程度の意図的な不純物の導入が行われていないＩｎ_xＧａ_1-xＡｓ層（ｉ−ＩｎＧａＡｓ層）である。ｘの値（Ｉｎ組成）は、下面で０．８０、上面で０．５３であり、これらの間では上面に近づくほど連続的又は段階的に小さくなっている。従って、チャネル層２０４の量子井戸はバッファ層２０３側の面（下面）においてバリア層２０７側の面（上面）よりも深い。

例えば、スペーサ層２０５は厚さが３ｎｍ程度の意図的な不純物の導入が行われていないＩｎ_0.52Ａｌ_0.48Ａｓ層（ｉ−ＩｎＡｌＡｓ層）である。δドープ領域２０６は、スペーサ層２０５の表面へのδドーピング（不純物のシート状のドーピング）により形成されている。例えば、不純物としてＳｉが用いられ、そのドーピング量は１×１０¹³ｃｍ^-2程度である。例えば、バリア層２０７は厚さが６ｎｍ程度の意図的な不純物の導入が行われていないＩｎ_0.52Ａｌ_0.48Ａｓ層（ｉ−ＩｎＡｌＡｓ層）である。例えば、エッチングストッパ層２０８は厚さが３ｎｍ程度の意図的な不純物の導入が行われていないＩｎＰ層（ｉ−ＩｎＰ層）である。例えば、キャップ層２０９は厚さが２０ｎｍ程度のｎ型のＩｎ_0.53Ａｌ_0.47Ａｓ層（ｎ−ＩｎＡｌＡｓ層）であり、キャップ層２１０は厚さが１０ｎｍ程度のｎ型のＩｎ_0.70Ａｌ_0.30Ａｓ層（ｎ−ＩｎＡｌＡｓ層）である。例えば、不純物としてＳｉが用いられ、そのドーピング濃度は１×１０¹⁹ｃｍ^-3程度である。

例えば、ソース電極２２１、ドレイン電極２２２及びゲート電極２２３は、Ｔｉ膜、その上のＰｔ膜及びその上のＡｕ膜を含み、絶縁膜２２４は厚さが２０ｎｍ程度のシリコン酸化膜である。

図６は、ゲート電極２２３に正の電圧が印加されている時のバッファ層２０３、チャネル層２０４、スペーサ層２０５、δドープ領域２０６、バリア層２０７、エッチングストッパ層２０８、キャップ層２０９の伝導帯のエネルギーを示す図である。図６（ａ）は第２の実施形態における伝導帯のエネルギーを示し、図６（ｂ）は、チャネル層２０４に代えて組成が均一なＩｎ_0.53Ｇａ_0.47Ａｓ層が設けられた参考例における伝導帯のエネルギーを示す。図６（ａ）に示すように、第２の実施形態では、チャネル層２０４の下面における量子井戸の深さＤ₁が上面における量子井戸の深さＤ₂よりも大きい。一方、図６（ｂ）に示すように、参考例では、チャネル層の下面における量子井戸の深さＤ₁が上面における量子井戸の深さＤ₂と等しい。従って、第２の実施形態では、参考例と比較して、チャネル層２０４の量子井戸のエネルギーの傾斜が極めて緩やかであり、基底準位Ｅ₀と第一励起準位Ｅ₁との差ΔＥが大きい。このことは、第２の実施形態では電子のサブバンド間遷移が生じにくく、電子の運動エネルギーの低下が抑制され、電子の速度を高く維持することができることを示す。

次に、第２の実施形態に係る化合物半導体装置の製造方法について説明する。図７Ａ乃至図７Ｆは、第２の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。

先ず、図７Ａ（ａ）に示すように、基板２０１上にバッファ層２０２、バッファ層２０３、チャネル層２０４、スペーサ層２０５、δドープ領域２０６、バリア層２０７、エッチングストッパ層２０８、キャップ層２０９及びキャップ層２１０を形成する。これら化合物半導体層は、例えば、有機金属化学気相成長（metal organic chemical vapor deposition：ＭＯＣＶＤ）法、又は分子線エピタキシー（molecular beam epitaxy：ＭＢＥ）法等の結晶成長法により形成することができる。

次いで、図７Ａ（ｂ）に示すように、バッファ層２０２、バッファ層２０３、チャネル層２０４、スペーサ層２０５、δドープ領域２０６、バリア層２０７、エッチングストッパ層２０８、キャップ層２０９及びキャップ層２１０に素子分離領域２２０を形成する。

その後、図７Ｂ（ｃ）に示すように、素子分離領域２２０により区画された素子領域内で、キャップ層２１０上にソース電極２２１及びドレイン電極２２２を形成する。ソース電極２２１及びドレイン電極２２２は、例えば次のようにして形成することができる。先ず、ソース電極２２１又はドレイン電極２２２を形成する予定の領域を露出し、他の領域を覆うフォトレジストマスクをキャップ層２１０上に形成する。次いで、Ｔｉ膜、Ｐｔ膜及びＡｕ膜を蒸着法により形成し、フォトレジストマスクをその上のＴｉ膜、Ｐｔ膜及びＡｕ膜と共に除去する。このように、ソース電極２２１及びドレイン電極２２２はリフトオフ法により形成することができる。

続いて、図７Ｂ（ｄ）に示すように、キャップ層２１０上に、平面視でソース電極２２１とドレイン電極２２２との間の絶縁膜２２４を形成する。絶縁膜２２４は、例えばプラズマＣＶＤ法により形成することができる。

次いで、図７Ｃ（ｅ）に示すように、レジスト膜２３１を絶縁膜２２４上に形成し、ソース電極２２１及びドレイン電極２２２上にレジスト膜２３２を形成し、レジスト膜２３２上にレジスト膜２３３を形成する。つまり、汎用的な３層レジスト膜を形成する。レジスト膜２３１、レジスト膜２３２及びレジスト膜２３３は、例えば塗布により形成することができる。例えば、レジスト膜２３１及びレジスト膜２３３の材料は日本ゼオン社製のＺＥＰレジストであり、レジスト膜２３２の材料はポリジメチルグルタルイミド（poly-dimethylglutarimide：ＰＭＧＩ）である。

その後、図７Ｃ（ｆ）に示すように、レジスト膜２３３に開口部２４３を形成し、レジスト膜２３２に開口部２４２を形成する。開口部２４３及び開口部２４２の形成では、電子ビーム露光法によるゲート電極２２３のヘッド部分を形成する領域の露光及び現像を行う。レジスト膜２３３の感光感度とレジスト膜２３２の感光感度とが互いに相違するため、開口部２４３及び開口部２４２の露光を一度に行っても、開口部２４３よりも開口部２４２を広く形成することができる。開口部２４３を形成するための現像液と開口部２４２を形成するための現像液とは互いに相違する。

続いて、図７Ｄ（ｇ）に示すように、レジスト膜２３１に開口部２４１を形成する。開口部２４１の形成では、電子ビーム露光法によるゲート電極２２３のフット部分を形成する領域の露光及び現像を行う。開口部２４１のゲート長方向の寸法はゲート長と一致させる。

次いで、図７Ｄ（ｈ）に示すように、レジスト膜２３１をマスクとして、反応性イオンエッチングにより絶縁膜２２４に開口部２４４を形成する。このときのエッチングガスとしては、例えばＣＦ₄を用いる。

その後、図７Ｅ（ｉ）に示すように、ウェットエッチングにより、キャップ層２０９及びキャップ層２１０に開口部２４５を形成する。このときのエッチング液としては、例えばクエン酸（Ｃ₆Ｈ₈Ｏ₇）と過酸化水素水（Ｈ₂Ｏ₂）との混合液を用いる。キャップ層２０９及びキャップ層２１０のウェットエッチングはエッチングストッパ層２０８で停止する。

続いて、図７Ｅ（ｊ）に示すように、Ｔｉ膜、Ｐｔ膜及びＡｕ膜を蒸着法により形成することでゲート電極２２３を形成する。３層レジスト膜が用いられているため、ゲート電極２２３の断面形状はＴ字型になる。

次いで、図７Ｅ（ｋ）に示すように、フォトレジストマスクをその上のＴｉ膜、Ｐｔ膜及びＡｕ膜と共に除去する。このように、ゲート電極２２３はリフトオフ法により形成することができる。

そして、必要に応じてパッシベーション膜及び配線等を形成して化合物半導体装置を完成させる。

なお、図８に示すように、バッファ層２０２が含まれていない化合物半導体装置３００によっても第２の実施形態と同様の効果を得ることができる。

また、チャネル層がＩｎＧａＡｓ層であり、バリア層がＡｌＧａＡｓ層又はＩｎＡｌＡｓ層であり、チャネル層に含まれるＩｎの割合がチャネル層の上面に近づくほど連続的又は段階的に小さくなっていてもよい。チャネル層がＩｎＧａＳｂ層であり、バリア層がＡｌＧａＳｂ層又はＩｎＡｌＳｂ層であり、チャネル層に含まれるＩｎの割合がチャネル層の上面に近づくほど連続的又は段階的に小さくなっていてもよい。チャネル層がＩｎＧａＮ層であり、バリア層がＡｌＧａＮ層又はＩｎＡｌＮ層であり、チャネル層に含まれるＩｎの割合がチャネル層の上面に近づくほど連続的又は段階的に小さくなっていてもよい。

次に、本願発明者が行った実験について説明する。この実験では、３種の試料を作製し、それらの縦方向の電界強度と基底準位Ｅ₀と第一励起準位Ｅ₁との差ΔＥ（＝Ｅ₁−Ｅ₀）との関係を求めた。これらの試料は第２の実施形態に倣ったものであり、チャネル層としてＩｎ_xＧａ_1-xＡｓ層を用いた。試料Ｎｏ．１では、ｘの値（Ｉｎ組成）を０．５３に固定した。試料Ｎｏ．２では、ｘの値（Ｉｎ組成）を第２の実施形態と同様に下面で０．８０、上面で０．５３とし、これらの間では上面に近づくほど小さくした。試料Ｎｏ．３では、ｘの値（Ｉｎ組成）を下面で１．００、上面で０．５３とし、これらの間では上面に近づくほど小さくした。この実験の結果を図９に示す。

図９に示すように、ｘの値が０．５３に固定された試料Ｎｏ．１では、電界強度が２００ｋＶ／ｃｍに達する前に差ΔＥが急激に低下した。これに対し、試料Ｎｏ．２及びＮｏ．３では、２００ｋＶ／ｃｍ超の電界強度でも差ΔＥが高く維持された。これは、ｘの値が適切に変化し、これに伴ってチャネル層の量子井戸がバッファ層側の第１の面（下面）においてバリア層側の第２の面（上面）よりも深くなっているからである。

以下、本発明の諸態様を付記としてまとめて記載する。

（付記１）
基板と、
前記基板上方のバッファ層と、
前記バッファ層上方のチャネル層と、
前記チャネル層上方のバリア層と、
前記チャネル層上方のゲート電極、ソース電極及びドレイン電極と、
を有し、
前記チャネル層の量子井戸が前記バッファ層側の第１の面において前記バリア層側の第２の面よりも深いことを特徴とする化合物半導体装置。

（付記２）
前記チャネル層の組成が厚さ方向で変化していることを特徴とする付記１に記載の化合物半導体装置。

（付記３）
前記チャネル層がＩｎＧａＡｓ層であり、
前記バリア層がＡｌＧａＡｓ層又はＩｎＡｌＡｓ層であり、
前記チャネル層に含まれるＩｎの割合が前記第２の面に近づくほど連続的又は段階的に小さいことを特徴とする付記１又は２に記載の化合物半導体装置。

（付記４）
前記チャネル層がＩｎＧａＳｂ層であり、
前記バリア層がＡｌＧａＳｂ層又はＩｎＡｌＳｂ層であり、
前記チャネル層に含まれるＩｎの割合が前記第２の面に近づくほど連続的又は段階的に小さいことを特徴とする付記１又は２に記載の化合物半導体装置。

（付記５）
前記チャネル層がＩｎＧａＮ層であり、
前記バリア層がＡｌＧａＮ層又はＩｎＡｌＮ層であり、
前記チャネル層に含まれるＩｎの割合が前記第２の面に近づくほど連続的又は段階的に小さいことを特徴とする付記１又は２に記載の化合物半導体装置。

（付記６）
前記バリア層と前記ソース電極との間及び前記バリア層と前記ドレイン電極との間のキャップ層を有することを特徴とする付記１乃至５のいずれか１項に記載の化合物半導体装置。

（付記７）
基板上方にバッファ層を形成する工程と、
前記バッファ層上方にチャネル層を形成する工程と、
前記チャネル層上方にバリア層を形成する工程と、
前記チャネル層上方にゲート電極、ソース電極及びドレイン電極を形成する工程と、
を有し、
前記チャネル層の量子井戸を前記バッファ層側の第１の面において前記バリア層側の第２の面よりも深くすることを特徴とする化合物半導体装置の製造方法。

（付記８）
前記チャネル層の組成を厚さ方向で変化させることを特徴とする付記７に記載の化合物半導体装置の製造方法。

（付記９）
前記チャネル層がＩｎＧａＡｓ層であり、
前記バリア層がＡｌＧａＡｓ層又はＩｎＡｌＡｓ層であり、
前記チャネル層に含まれるＩｎの割合を前記第２の面に近づくほど連続的又は段階的に小さくすることを特徴とする付記７又は８に記載の化合物半導体装置の製造方法。

（付記１０）
前記チャネル層がＩｎＧａＳｂ層であり、
前記バリア層がＡｌＧａＳｂ層又はＩｎＡｌＳｂ層であり、
前記チャネル層に含まれるＩｎの割合を前記第２の面に近づくほど連続的又は段階的に小さくすることを特徴とする付記７又は８に記載の化合物半導体装置の製造方法。

（付記１１）
前記チャネル層がＩｎＧａＮ層であり、
前記バリア層がＡｌＧａＮ層又はＩｎＡｌＮ層であり、
前記チャネル層に含まれるＩｎの割合を前記第２の面に近づくほど連続的又は段階的に小さくすることを特徴とする付記７又は８に記載の化合物半導体装置の製造方法。

（付記１２）
前記バリア層と前記ソース電極との間及び前記バリア層と前記ドレイン電極との間のキャップ層を形成する工程を有することを特徴とする付記７乃至１１のいずれか１項に記載の化合物半導体装置の製造方法。

１００、２００、３００：化合物半導体装置
１０１、２０１：基板
１０３、２０２、２０３：バッファ層
１０４、２０４：チャネル層
１０７、２０７：バリア層
１２１、２２１：ソース電極
１２２、２２２：ドレイン電極
１２３、２２３：ゲート電極
２０６：δドープ領域
２０９、２１０：キャップ層

Claims

基板と、
前記基板上方のバッファ層と、
前記バッファ層上方のチャネル層と、
前記チャネル層上方のバリア層と、
前記チャネル層上方のゲート電極、ソース電極及びドレイン電極と、
を有し、
前記チャネル層の量子井戸が前記バッファ層側の第１の面において前記バリア層側の第２の面よりも深いことを特徴とする化合物半導体装置。
前記チャネル層の組成が厚さ方向で変化していることを特徴とする請求項１に記載の化合物半導体装置。
前記チャネル層がＩｎＧａＡｓ層であり、
前記バリア層がＡｌＧａＡｓ層又はＩｎＡｌＡｓ層であり、
前記チャネル層に含まれるＩｎの割合が前記第２の面に近づくほど連続的又は段階的に小さいことを特徴とする請求項１又は２に記載の化合物半導体装置。
前記チャネル層がＩｎＧａＳｂ層であり、
前記バリア層がＡｌＧａＳｂ層又はＩｎＡｌＳｂ層であり、
前記チャネル層に含まれるＩｎの割合が前記第２の面に近づくほど連続的又は段階的に小さいことを特徴とする請求項１又は２に記載の化合物半導体装置。
前記チャネル層がＩｎＧａＮ層であり、
前記バリア層がＡｌＧａＮ層又はＩｎＡｌＮ層であり、
前記チャネル層に含まれるＩｎの割合が前記第２の面に近づくほど連続的又は段階的に小さいことを特徴とする請求項１又は２に記載の化合物半導体装置。
基板上方にバッファ層を形成する工程と、
前記バッファ層上方にチャネル層を形成する工程と、
前記チャネル層上方にバリア層を形成する工程と、
前記チャネル層上方にゲート電極、ソース電極及びドレイン電極を形成する工程と、
を有し、
前記チャネル層の量子井戸を前記バッファ層側の第１の面において前記バリア層側の第２の面よりも深くすることを特徴とする化合物半導体装置の製造方法。
前記チャネル層の組成を厚さ方向で変化させることを特徴とする請求項６に記載の化合物半導体装置の製造方法。
前記チャネル層がＩｎＧａＡｓ層であり、
前記バリア層がＡｌＧａＡｓ層又はＩｎＡｌＡｓ層であり、
前記チャネル層に含まれるＩｎの割合を前記第２の面に近づくほど連続的又は段階的に小さくすることを特徴とする請求項６又は７に記載の化合物半導体装置の製造方法。
前記チャネル層がＩｎＧａＳｂ層であり、
前記バリア層がＡｌＧａＳｂ層又はＩｎＡｌＳｂ層であり、
前記チャネル層に含まれるＩｎの割合を前記第２の面に近づくほど連続的又は段階的に小さくすることを特徴とする請求項６又は７に記載の化合物半導体装置の製造方法。
前記チャネル層がＩｎＧａＮ層であり、
前記バリア層がＡｌＧａＮ層又はＩｎＡｌＮ層であり、
前記チャネル層に含まれるＩｎの割合を前記第２の面に近づくほど連続的又は段階的に小さくすることを特徴とする請求項６又は７に記載の化合物半導体装置の製造方法。