JPH05206171A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH05206171A JPH05206171A JP1225792A JP1225792A JPH05206171A JP H05206171 A JPH05206171 A JP H05206171A JP 1225792 A JP1225792 A JP 1225792A JP 1225792 A JP1225792 A JP 1225792A JP H05206171 A JPH05206171 A JP H05206171A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- layer
- channel layer
- undoped layer
- undoped
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 ドレイン電流の狭窄を防ぎ、かつゲート容量
の増大を防止したＭＥＳＦＥＴ及びその製造方法を提供
する。 【構成】 基板１上に形成されたｎ−ＧａＡｓチャネル
層２上にゲート電極３が設けられ、その周囲のチャネル
層表面はｎ- −ＧａＡｓアンドープ層４により完全に覆
われている。ゲート電極３側の端面は傾斜して形成さ
れ、アンドープ層４のゲート電極側の端面からその側面
にかけて、絶縁材ＳｉＯ2 による側壁５が設けられる。
これらゲート電極及び側壁を囲むアンドープ層やチャネ
ル層にはイオンが注入され不純物領域を形成する。従っ
てチャネル層２はゲート電極３とアンドープ層により覆
われているため、表面準位による電位変動の影響を受け
難く、高周波入力時でも直流入力時に流れるドレイン電
流が減少することはない。さらに不純物領域がゲート電
極に対し自己整合的に形成されるので、ソース抵抗を低
減でき、ゲート容量の増大を防止できる。
の増大を防止したＭＥＳＦＥＴ及びその製造方法を提供
する。 【構成】 基板１上に形成されたｎ−ＧａＡｓチャネル
層２上にゲート電極３が設けられ、その周囲のチャネル
層表面はｎ- −ＧａＡｓアンドープ層４により完全に覆
われている。ゲート電極３側の端面は傾斜して形成さ
れ、アンドープ層４のゲート電極側の端面からその側面
にかけて、絶縁材ＳｉＯ2 による側壁５が設けられる。
これらゲート電極及び側壁を囲むアンドープ層やチャネ
ル層にはイオンが注入され不純物領域を形成する。従っ
てチャネル層２はゲート電極３とアンドープ層により覆
われているため、表面準位による電位変動の影響を受け
難く、高周波入力時でも直流入力時に流れるドレイン電
流が減少することはない。さらに不純物領域がゲート電
極に対し自己整合的に形成されるので、ソース抵抗を低
減でき、ゲート容量の増大を防止できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関するものであり、詳細には、化合物半導体を
用い高出力に適した電界効果トランジスタ（以下、ＦＥ
Ｔという）の構造及びその製造方法に関するものであ
る。
造方法に関するものであり、詳細には、化合物半導体を
用い高出力に適した電界効果トランジスタ（以下、ＦＥ
Ｔという）の構造及びその製造方法に関するものであ
る。
【０００２】
【従来の技術】図４に、従来用いられてきた高出力用の
ＦＥＴの構造を示す。同図に示すように、ゲート電極３
下のチャネル層２はエッチングにより除去されており、
いわゆるリセス構造が形成されている。この構造は、ゲ
ート電極３部分のチャネル層２を削り込むことによっ
て、ゲート電極３とドレイン電極６との間隔を広げて耐
圧を向上させるものである。
ＦＥＴの構造を示す。同図に示すように、ゲート電極３
下のチャネル層２はエッチングにより除去されており、
いわゆるリセス構造が形成されている。この構造は、ゲ
ート電極３部分のチャネル層２を削り込むことによっ
て、ゲート電極３とドレイン電極６との間隔を広げて耐
圧を向上させるものである。
【０００３】ところが図５に示すように、チャネル層２
としてＧａＡｓのような表面準位の多い半導体を用いる
と、高周波電圧が入力される際、ゲート電極３のドレイ
ン端には表面準位によって極性が反対の電荷が誘起され
る。このため、空乏層がドレイン電極６側に引き延ばさ
れ、ドレイン電流が流れるチャネル部分が狭窄され、Ｆ
ＥＴの出力特性が劣化する。
としてＧａＡｓのような表面準位の多い半導体を用いる
と、高周波電圧が入力される際、ゲート電極３のドレイ
ン端には表面準位によって極性が反対の電荷が誘起され
る。このため、空乏層がドレイン電極６側に引き延ばさ
れ、ドレイン電流が流れるチャネル部分が狭窄され、Ｆ
ＥＴの出力特性が劣化する。
【０００４】図６は、上述の出力特性の劣化を防ぐため
の構造を有するＦＥＴの断面概略を示したものである。
この構造では、例えばｎ型の不純物がドープされたチャ
ネル層２上に、そのチャネル層２よりも不純物濃度の低
いアンドープ層４が設けられている。このため、ゲート
電極３近傍のチャネル層２には表面準位による影響が伝
わらないので、チャネル狭窄を回避することができる。
なお、この構造は、下記の文献 「第５２回応用物理学会学術講演会 講演予稿集No.3,
p.1198,10p-H-9, 10p-H-10」 に示されている。
の構造を有するＦＥＴの断面概略を示したものである。
この構造では、例えばｎ型の不純物がドープされたチャ
ネル層２上に、そのチャネル層２よりも不純物濃度の低
いアンドープ層４が設けられている。このため、ゲート
電極３近傍のチャネル層２には表面準位による影響が伝
わらないので、チャネル狭窄を回避することができる。
なお、この構造は、下記の文献 「第５２回応用物理学会学術講演会 講演予稿集No.3,
p.1198,10p-H-9, 10p-H-10」 に示されている。
【０００５】
【発明が解決しようとする課題】しかし、上述の図６に
示す構造は、ｎ型チャネル層２上に積層されたアンドー
プ層４をエッチングにより選択的に除去し、これにより
露出したチャネル層２上にゲート電極３を配することに
よって得られる。このため図７に示すように、エッチン
グ時にサイドエッチが生じ、ゲート電極３とアンドープ
層４との間に隙間が入ってチャネル層２が露出してしま
う。したがって、ドレイン電流の狭窄を完全に防ぎきれ
ないという問題があった。
示す構造は、ｎ型チャネル層２上に積層されたアンドー
プ層４をエッチングにより選択的に除去し、これにより
露出したチャネル層２上にゲート電極３を配することに
よって得られる。このため図７に示すように、エッチン
グ時にサイドエッチが生じ、ゲート電極３とアンドープ
層４との間に隙間が入ってチャネル層２が露出してしま
う。したがって、ドレイン電流の狭窄を完全に防ぎきれ
ないという問題があった。
【０００６】一方、図６のようにゲート電極３をアンド
ープ層４に完全に埋め込み、隙間をなくそうとする場
合、アンドープ層４をリセスエッチする際にサイドエッ
チの発生を防止しなければならない。さらに、そのエッ
チングに使用したマスクを用いてゲート電極３を形成し
なければならず、製造が非常に困難なものとなる。また
この構造の場合は、ゲート電極３の側面と、チャネル層
２及びアンドープ層４の端面とが接してしまい、ゲート
容量が増大するという問題があった。
ープ層４に完全に埋め込み、隙間をなくそうとする場
合、アンドープ層４をリセスエッチする際にサイドエッ
チの発生を防止しなければならない。さらに、そのエッ
チングに使用したマスクを用いてゲート電極３を形成し
なければならず、製造が非常に困難なものとなる。また
この構造の場合は、ゲート電極３の側面と、チャネル層
２及びアンドープ層４の端面とが接してしまい、ゲート
容量が増大するという問題があった。
【０００７】本発明は、上記の問題点を解決した半導体
装置及びその製造方法を提供するものである。
装置及びその製造方法を提供するものである。
【０００８】
【課題を解決するための手段】本発明は、不純物がドー
プされた半導体からなるチャネル層上にゲート電極が配
され、ゲート電極を囲む前記チャネル層上にそのチャネ
ル層よりも不純物濃度の低い半導体からなるアンドープ
層が積層され、アンドープ層上にソース電極及びドレイ
ン電極が配されたショットキゲート型電界効果トランジ
スタ構造を有する半導体装置において、アンドープ層の
ゲート電極側の端面は、そのチャネル層に接する下端が
ゲート電極の側面の下部と接して上端方向に沿って傾斜
し、アンドープ層の端面の上端はゲート電極の側面の上
部から離れた構造に形成され、ゲート電極の側面及びそ
の周囲のアンドープ層の傾斜した端面上には絶縁材料に
より側壁が設けられ、その側壁の周囲のアンドープ層及
びチャネル層にはイオン注入による不純物領域が設けら
れていることを特徴とする。
プされた半導体からなるチャネル層上にゲート電極が配
され、ゲート電極を囲む前記チャネル層上にそのチャネ
ル層よりも不純物濃度の低い半導体からなるアンドープ
層が積層され、アンドープ層上にソース電極及びドレイ
ン電極が配されたショットキゲート型電界効果トランジ
スタ構造を有する半導体装置において、アンドープ層の
ゲート電極側の端面は、そのチャネル層に接する下端が
ゲート電極の側面の下部と接して上端方向に沿って傾斜
し、アンドープ層の端面の上端はゲート電極の側面の上
部から離れた構造に形成され、ゲート電極の側面及びそ
の周囲のアンドープ層の傾斜した端面上には絶縁材料に
より側壁が設けられ、その側壁の周囲のアンドープ層及
びチャネル層にはイオン注入による不純物領域が設けら
れていることを特徴とする。
【０００９】上述の半導体装置の製造方法は、半絶縁性
基板上に不純物がドープされた半導体からなるチャネル
層を形成する第１の工程と、チャネル層上に耐熱性金属
からなるゲート電極を形成する第２の工程と、ゲート電
極をマスクとして、チャネル層上にチャネル層よりも不
純物濃度が低い半導体からなるアンドープ層を選択的に
エピタキシャル成長させる第３の工程と、全面に絶縁材
料を堆積した後エッチングを行い、ゲート電極の側面及
びその周囲のアンドープ層上にのみ絶縁材料を残して側
壁を形成する第４の工程と、ゲート電極及び側壁をマス
クとしてイオンを注入し、チャネル層及びアンドープ層
内に不純物領域を形成する第５の工程と不純物領域が形
成されたアンドープ層上に、ドレイン電極及びソース電
極を配置する第６の工程とを有することを特徴とする。
基板上に不純物がドープされた半導体からなるチャネル
層を形成する第１の工程と、チャネル層上に耐熱性金属
からなるゲート電極を形成する第２の工程と、ゲート電
極をマスクとして、チャネル層上にチャネル層よりも不
純物濃度が低い半導体からなるアンドープ層を選択的に
エピタキシャル成長させる第３の工程と、全面に絶縁材
料を堆積した後エッチングを行い、ゲート電極の側面及
びその周囲のアンドープ層上にのみ絶縁材料を残して側
壁を形成する第４の工程と、ゲート電極及び側壁をマス
クとしてイオンを注入し、チャネル層及びアンドープ層
内に不純物領域を形成する第５の工程と不純物領域が形
成されたアンドープ層上に、ドレイン電極及びソース電
極を配置する第６の工程とを有することを特徴とする。
【００１０】
【作用】本発明の半導体装置によれば、アンドープ層の
端面の下端とゲート電極の下部とは接しているのでチャ
ネル層がゲート電極とアンドープ層により完全に覆われ
る。このため、ゲート電極下のチャネル部分が表面準位
による電位変動の影響を受けにくい。しかも、ゲート電
極の側面とアンドープ層の端面とは離れているため、ゲ
ート容量の増大を防ぐことができる。さらに、前述した
エピタキシャル層内には不純物領域が形成されており、
ソース抵抗の低減を容易に図ることができる。
端面の下端とゲート電極の下部とは接しているのでチャ
ネル層がゲート電極とアンドープ層により完全に覆われ
る。このため、ゲート電極下のチャネル部分が表面準位
による電位変動の影響を受けにくい。しかも、ゲート電
極の側面とアンドープ層の端面とは離れているため、ゲ
ート容量の増大を防ぐことができる。さらに、前述した
エピタキシャル層内には不純物領域が形成されており、
ソース抵抗の低減を容易に図ることができる。
【００１１】一方、本発明に係る半導体装置の製造方法
によれば、チャネル層上に配されたゲート電極の周囲に
アンドープ層を選択的にエピタキシャル成長させること
ができるので、特定の成長方位を選ぶことによってその
結晶成長面がある角度をもって成長する。このため、ゲ
ート電極の側面とアンドープ層の端面とが接触しない構
造を得ることができる。さらに、前述の不純物領域を側
壁の設けられたゲート電極に対し自己整合的に設けるの
で、ソース抵抗の低減化された半導体装置を容易に得る
ことができる。
によれば、チャネル層上に配されたゲート電極の周囲に
アンドープ層を選択的にエピタキシャル成長させること
ができるので、特定の成長方位を選ぶことによってその
結晶成長面がある角度をもって成長する。このため、ゲ
ート電極の側面とアンドープ層の端面とが接触しない構
造を得ることができる。さらに、前述の不純物領域を側
壁の設けられたゲート電極に対し自己整合的に設けるの
で、ソース抵抗の低減化された半導体装置を容易に得る
ことができる。
【００１２】
【実施例】図１は、本発明に係る半導体装置の一例を示
す断面概略図である。同図に示すように、ＧａＡｓから
なる半絶縁性基板１上には、ｎ型の不純物がドープされ
たＧａＡｓ（以下、ｎ−ＧａＡｓという）からなるチャ
ネル層２が形成され、さらにそのチャネル層２上の所定
位置にはゲート電極３が設けられている。ゲート電極３
の周囲のチャネル層２の表面は、チャネル層２よりも不
純物濃度の低いＧａＡｓ（以下、ｎ- −ＧａＡｓとい
う）からなるアンドープ層４によってチャネル層２が露
出しないように完全に覆われている。即ち、このアンド
ープ層４のゲート電極３側の端面は、チャネル層２に接
している下端がゲート電極３の側面の下部に接してお
り、チャネル層２を被覆している。しかもこのアンドー
プ層４の端面は、下端から上端方向に向かって傾斜して
おり、その上端はゲート電極３の側面の上部から離れた
構造となっている。さらに、アンドープ層４のゲート電
極３側の端面からゲート電極３の側面にかけて、絶縁材
料であるＳｉＯ2 により側壁５が設けられている。これ
らゲート電極３及び側壁５を囲む領域にはイオンが注入
され、ゲート電極３から側壁５の厚さだけ離れたアンド
ープ層４及びチャネル層２の内部に不純物領域が設けら
れている。
す断面概略図である。同図に示すように、ＧａＡｓから
なる半絶縁性基板１上には、ｎ型の不純物がドープされ
たＧａＡｓ（以下、ｎ−ＧａＡｓという）からなるチャ
ネル層２が形成され、さらにそのチャネル層２上の所定
位置にはゲート電極３が設けられている。ゲート電極３
の周囲のチャネル層２の表面は、チャネル層２よりも不
純物濃度の低いＧａＡｓ（以下、ｎ- −ＧａＡｓとい
う）からなるアンドープ層４によってチャネル層２が露
出しないように完全に覆われている。即ち、このアンド
ープ層４のゲート電極３側の端面は、チャネル層２に接
している下端がゲート電極３の側面の下部に接してお
り、チャネル層２を被覆している。しかもこのアンドー
プ層４の端面は、下端から上端方向に向かって傾斜して
おり、その上端はゲート電極３の側面の上部から離れた
構造となっている。さらに、アンドープ層４のゲート電
極３側の端面からゲート電極３の側面にかけて、絶縁材
料であるＳｉＯ2 により側壁５が設けられている。これ
らゲート電極３及び側壁５を囲む領域にはイオンが注入
され、ゲート電極３から側壁５の厚さだけ離れたアンド
ープ層４及びチャネル層２の内部に不純物領域が設けら
れている。
【００１３】上述の構造によれば、チャネル層２はゲー
ト電極３とアンドープ層４により完全に覆われているた
め、ゲート電極３下のチャネル部分が、表面準位による
電位変動の影響を受けにくい。しかも、ゲート電極３の
側面とアンドープ層４の端面とは接触していないので、
ゲート容量の増大を防ぐことができる。さらに、側壁が
設けられたゲート電極に対し不純物領域が自己整合的に
形成されているので、ソース抵抗の低減を図ることがで
きる。
ト電極３とアンドープ層４により完全に覆われているた
め、ゲート電極３下のチャネル部分が、表面準位による
電位変動の影響を受けにくい。しかも、ゲート電極３の
側面とアンドープ層４の端面とは接触していないので、
ゲート容量の増大を防ぐことができる。さらに、側壁が
設けられたゲート電極に対し不純物領域が自己整合的に
形成されているので、ソース抵抗の低減を図ることがで
きる。
【００１４】次に、図２及び図３を用いて、本発明に係
る半導体装置の製造方法を説明する。まず、半絶縁性Ｇ
ａＡｓ基板１上に、ｎ−ＧａＡｓチャネル層２をエピタ
キシャル成長させる（図２（ａ）図示）。このチャネル
層２の不純物濃度は５×１０17／ｃｍ3 であり、層の厚
さは１０００オングストロームである。このチャネル層
２上に、スパッタ法を用いてゲート電極用の金属である
ＷＳｉ層３１を形成する（同図（ｂ）図示）。このＷＳ
ｉ層３１の厚さは、約１０００オングストロームであ
る。次に、通常のフォトリソグラフィ技術によりゲート
電極形成用のマスクパターンを形成後、反応性イオンエ
ッチング（ＲＩＥ）を行ってＷＳｉ層３１を加工し、ゲ
ート電極３を形成する（同図（ｃ）図示）。その後、形
成されたゲート電極３をマスクとし、有機金属気相エピ
タキシャル（ＯＭＶＰＥ）法を用い、ｎ- −ＧａＡｓア
ンドープ層４を選択成長させる（同図（ｄ）図示）。こ
のアンドープ層４の不純物濃度は５×１０16／ｃｍ3 で
あり、層の厚さは１０００オングストロームである。さ
らに、化学気相成長（ＣＶＤ）法を用い、絶縁材料とし
てＳｉＯ2 層５１を２０００オングストロームの厚さに
堆積する（同図（ｅ）図示）。この時のＳｉＯ2 層５１
の厚みは、次の工程で形成される電極３の側壁の厚みに
相当するものである。次に、ＲＩＥによる異方性エッチ
ングを行い、ゲート電極３の側面にＳｉＯ2 層５１の一
部を残して側壁５を形成する（図３（ａ）図示）。この
ゲート電極３及びその側壁５をマスクとして、Ｓｉイオ
ンを４×１０13／ｃｍ2 、１００ｋｅＶで注入し、ｎ+
領域をゲート電極３に対して自己整合的に形成する。さ
らに、８６０℃、２秒の熱処理を行い、注入されたＳｉ
イオンの活性化を行う。最後に、ＡｕＧｅ／Ｎｉを用い
てドレイン電極６及びソース電極７を形成し、ＦＥＴを
完成する。
る半導体装置の製造方法を説明する。まず、半絶縁性Ｇ
ａＡｓ基板１上に、ｎ−ＧａＡｓチャネル層２をエピタ
キシャル成長させる（図２（ａ）図示）。このチャネル
層２の不純物濃度は５×１０17／ｃｍ3 であり、層の厚
さは１０００オングストロームである。このチャネル層
２上に、スパッタ法を用いてゲート電極用の金属である
ＷＳｉ層３１を形成する（同図（ｂ）図示）。このＷＳ
ｉ層３１の厚さは、約１０００オングストロームであ
る。次に、通常のフォトリソグラフィ技術によりゲート
電極形成用のマスクパターンを形成後、反応性イオンエ
ッチング（ＲＩＥ）を行ってＷＳｉ層３１を加工し、ゲ
ート電極３を形成する（同図（ｃ）図示）。その後、形
成されたゲート電極３をマスクとし、有機金属気相エピ
タキシャル（ＯＭＶＰＥ）法を用い、ｎ- −ＧａＡｓア
ンドープ層４を選択成長させる（同図（ｄ）図示）。こ
のアンドープ層４の不純物濃度は５×１０16／ｃｍ3 で
あり、層の厚さは１０００オングストロームである。さ
らに、化学気相成長（ＣＶＤ）法を用い、絶縁材料とし
てＳｉＯ2 層５１を２０００オングストロームの厚さに
堆積する（同図（ｅ）図示）。この時のＳｉＯ2 層５１
の厚みは、次の工程で形成される電極３の側壁の厚みに
相当するものである。次に、ＲＩＥによる異方性エッチ
ングを行い、ゲート電極３の側面にＳｉＯ2 層５１の一
部を残して側壁５を形成する（図３（ａ）図示）。この
ゲート電極３及びその側壁５をマスクとして、Ｓｉイオ
ンを４×１０13／ｃｍ2 、１００ｋｅＶで注入し、ｎ+
領域をゲート電極３に対して自己整合的に形成する。さ
らに、８６０℃、２秒の熱処理を行い、注入されたＳｉ
イオンの活性化を行う。最後に、ＡｕＧｅ／Ｎｉを用い
てドレイン電極６及びソース電極７を形成し、ＦＥＴを
完成する。
【００１５】上述の工程では、ＯＭＶＰＥ法を用いた選
択成長によってアンドープ層４を形成するので、特定の
成長方位、本実施例では（１００）面を選ぶことによ
り、結晶成長面がある角度をもって成長する。このた
め、ゲート電極３の側面とアンドープ層４とは接触する
ことがない。なお、ゲート耐圧を増加させたい場合は、
不純物領域とゲート電極３との距離が拡がるよう、側壁
５の厚みを制御すればよい。
択成長によってアンドープ層４を形成するので、特定の
成長方位、本実施例では（１００）面を選ぶことによ
り、結晶成長面がある角度をもって成長する。このた
め、ゲート電極３の側面とアンドープ層４とは接触する
ことがない。なお、ゲート耐圧を増加させたい場合は、
不純物領域とゲート電極３との距離が拡がるよう、側壁
５の厚みを制御すればよい。
【００１６】本実施例における各半導体層の材料及び形
成条件等は、本発明の目的を達成できる範囲内で変更可
能である。
成条件等は、本発明の目的を達成できる範囲内で変更可
能である。
【００１７】
【発明の効果】以上説明したように本発明によれば、表
面準位によるチャネル狭窄の影響を除去することができ
るので、高周波入力時においても直流入力時同様のドレ
イン電流を得ることができる。しかも、ゲート電極の側
面とアンドープ層の端面とは離れており、さらに不純物
領域がゲート電極に対して自己整合的に設けられる。こ
のため、ゲート容量の増大を防止し、かつソース抵抗の
低減を容易に実現することができる。
面準位によるチャネル狭窄の影響を除去することができ
るので、高周波入力時においても直流入力時同様のドレ
イン電流を得ることができる。しかも、ゲート電極の側
面とアンドープ層の端面とは離れており、さらに不純物
領域がゲート電極に対して自己整合的に設けられる。こ
のため、ゲート容量の増大を防止し、かつソース抵抗の
低減を容易に実現することができる。
【００１８】上述の半導体装置を製造する際には、選択
的なエピタキシャル成長法を用いているためにリセス構
造を形成する場合と異なり、チャネル厚の制御が容易で
あり、しかもゲート電極の側面とアンドープ層の端面と
が接触しないよう形成することができる。さらに、ゲー
ト電極の側壁の厚さを制御することによって、ゲート電
極と不純物領域との距離を適度に保って形成することが
できる。
的なエピタキシャル成長法を用いているためにリセス構
造を形成する場合と異なり、チャネル厚の制御が容易で
あり、しかもゲート電極の側面とアンドープ層の端面と
が接触しないよう形成することができる。さらに、ゲー
ト電極の側壁の厚さを制御することによって、ゲート電
極と不純物領域との距離を適度に保って形成することが
できる。
【００１９】したがって本発明によれば、高周波帯で高
出力を要するＦＥＴの高性能化を図ることが可能にな
る。
出力を要するＦＥＴの高性能化を図ることが可能にな
る。
【図１】本発明の実施例に係る半導体装置の断面構造を
示す図である。
示す図である。
【図２】本発明の実施例に係る半導体装置の工程断面図
である。
である。
【図３】本発明の実施例に係る半導体装置の工程断面図
である。
である。
【図４】従来の半導体装置を示す図である。
【図５】従来の半導体装置における電流狭窄状態を示す
図である。
図である。
【図６】従来の半導体装置を示す図である。
【図７】従来の半導体装置を示す図である。
１…半絶縁性基板、２…チャネル層、３…ゲート電極、
４…アンドープ層、５…側壁、６…ドレイン電極、７…
ソース電極。
４…アンドープ層、５…側壁、６…ドレイン電極、７…
ソース電極。
Claims (2)
- 【請求項１】 不純物がドープされた半導体からなるチ
ャネル層上にゲート電極が配され、該ゲート電極を囲む
前記チャネル層上にそのチャネル層よりも不純物濃度の
低い半導体からなるアンドープ層が積層され、前記アン
ドープ層上にソース電極及びドレイン電極が配されたシ
ョットキゲート型電界効果トランジスタ構造を有する半
導体装置において、 前記アンドープ層の前記ゲート電極側の端面は、その前
記チャネル層に接する下端が前記ゲート電極の側面の下
部と接して上端方向に沿って傾斜し、該アンドープ層の
端面の上端は前記ゲート電極の側面の上部から離れてお
り、 前記ゲート電極の側面及びその周囲の前記アンドープ層
の傾斜した端面上には絶縁材料により側壁が設けられ、
その側壁の周囲の前記アンドープ層及び前記チャネル層
にはイオン注入による不純物領域が設けられていること
を特徴とする半導体装置。 - 【請求項２】 半絶縁性基板上に、不純物がドープされ
た半導体からなるチャネル層を形成する第１の工程と、 前記チャネル層上に耐熱性金属からなるゲート電極を形
成する第２の工程と、 前記ゲート電極をマスクとして、前記チャネル層上に該
チャネル層よりも不純物濃度が低い半導体からなるアン
ドープ層を、選択的にエピタキシャル成長させる第３の
工程と、 全面に絶縁材料を堆積した後エッチングを行い、前記ゲ
ート電極の側面及びその周囲の前記アンドープ層上にの
み前記絶縁材料を残して側壁を形成する第４の工程と、 前記ゲート電極及び前記側壁をマスクとしてイオンを注
入し、前記チャネル層及び前記アンドープ層内に不純物
領域を形成する第５の工程と、 前記不純物領域が形成された前記アンドープ層上に、ド
レイン電極及びソース電極を配置する第６の工程とを有
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1225792A JPH05206171A (ja) | 1992-01-27 | 1992-01-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1225792A JPH05206171A (ja) | 1992-01-27 | 1992-01-27 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206171A true JPH05206171A (ja) | 1993-08-13 |
Family
ID=11800319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1225792A Pending JPH05206171A (ja) | 1992-01-27 | 1992-01-27 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206171A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5504352A (en) * | 1993-12-28 | 1996-04-02 | Nec Corporation | Semiconductor MESFET device with edge portion |
| KR100250793B1 (ko) * | 1996-02-27 | 2000-04-01 | 아끼구사 나오유끼 | 반도체장치 |
| KR100293460B1 (ko) * | 1994-05-31 | 2001-11-30 | 구자홍 | 반도체소자제조방법 |
-
1992
- 1992-01-27 JP JP1225792A patent/JPH05206171A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5504352A (en) * | 1993-12-28 | 1996-04-02 | Nec Corporation | Semiconductor MESFET device with edge portion |
| KR100293460B1 (ko) * | 1994-05-31 | 2001-11-30 | 구자홍 | 반도체소자제조방법 |
| KR100250793B1 (ko) * | 1996-02-27 | 2000-04-01 | 아끼구사 나오유끼 | 반도체장치 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4714948A (en) | HEMT with epitaxial narrow bandgap source/drain contacts isolated from wide bandgap layer | |
| US4717685A (en) | Method for producing a metal semiconductor field effect transistor | |
| US4601095A (en) | Process for fabricating a Schottky-barrier gate field effect transistor | |
| US5336626A (en) | Method of manufacturing a MESFET with an epitaxial void | |
| US5192700A (en) | Method of making field effect transistor | |
| US6190179B1 (en) | Method of making a field effect transistor having a channel in an epitaxial silicon layer | |
| JPH0324060B2 (ja) | ||
| JPH05206171A (ja) | 半導体装置及びその製造方法 | |
| US5580803A (en) | Production method for ion-implanted MESFET having self-aligned lightly doped drain structure and T-type gate | |
| US11195915B2 (en) | Semiconductor devices with a sloped surface | |
| US5389807A (en) | Field effect transistor | |
| US5514606A (en) | Method of fabricating high breakdown voltage FETs | |
| EP0437702B1 (en) | Semiconductor integrated circuit of compound semiconductor devices comprising isolation regions and method of making the same | |
| US5413947A (en) | Method for manufacturing a semiconductor device with an epitaxial void | |
| KR100261461B1 (ko) | 비대칭 리쎄스 구조를 갖는 화합물반도체 소자의 제조 방법 | |
| JPH05206170A (ja) | 半導体装置及びその製造方法 | |
| GB2239557A (en) | High electron mobility transistors | |
| JPS62115781A (ja) | 電界効果トランジスタ | |
| JP2996267B2 (ja) | 絶縁ゲート型電界効果トランジスタの製造方法 | |
| JPH0429225B2 (ja) | ||
| JPH0439942A (ja) | 半導体装置及びその製造方法 | |
| JP2000124228A (ja) | 半導体装置の製造方法 | |
| JPH0199263A (ja) | 半導体集積回路およびその製造方法 | |
| JPH06232168A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPS6317561A (ja) | 電界効果トランジスタ構造 |