KR100450740B1 - 헤테로접합형 전계효과 트랜지스터 소자의 제조방법 - Google Patents

헤테로접합형 전계효과 트랜지스터 소자의 제조방법 Download PDF

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Abstract

본 발명은 헤테로접합형 전계효과 트랜지스터 소자의 제조방법을 제공하며, 이 제조방법은 기판상에 비도핑된 GaN 반도체층과 AlGaN 반도체층을 순차적으로 형성하는 단계; 상기 결과물을 에칭하여 소자를 분리해내는 단계; 상기 단계로부터 얻어진 결과물상에 포토레지스트막 패턴을 형성한 다음, 이를 이용하여 게이트 전극 물질을 증착하여 게이트 전극을 형성하는 단계; 상기 결과물을 표면처리하는 단계; 및 상기 결과물상에 포토레지스트막 패턴을 형성한 다음, 이를 이용하여 오믹 전극용 금속을 증착하여 오믹 전극을 형성하는 단계;를 포함하는 것을 특징으로 한다. 본 발명에 의하면, 게이트 전극을 오믹 전극 전에 제작하므로 게이트 전극 형성을 위해 실시되었던 오믹전극 사이에 게이트 전극을 정렬해야 하는 어려움을 극복할 수 있다. 따라서 오믹전극에 의해 유발된 기판의 단차를 없앨 수 있으므로, 게이트 전극 형성을 위한 포토리지스트막 패턴을 더욱 미세하게 형성할 수 있을 뿐만 아니라, 게이트 전극의 정렬도를 향상시킬 수 있다. 또한, 본 발명에서는 오믹전극 층의 형성 전에 AlGaN 반도체층 표면을 유도결합 플라스마로 표면 처리함으로써 오믹 전극 형성용 금속의 증착 상태에서 오믹 특성이 얻을 수 있어서 열처리과정이 불필요하다. 본 발명의 제조방법에 따라 형성된 AlGaN/GaN HFET 소자는 최대 트랜스컨덕턴스와 최대 드레인 전류가 모두 우수하여 증폭 능력이 양호하다.

Description

헤테로접합형 전계효과 트랜지스터 소자의 제조방법{Method of producing hetero-junction field-effect transistor device}
본 발명은 헤테로접합형 전계효과 트랜지스터(HFET) 소자의 제조방법에 관한 것으로서, 보다 상세하기로는 미세화된 게이트 전극 패턴을 형성할 수 있을 뿐만 아니라 게이트 전극의 정렬도를 향상시킬 수 있는 AlGaN/GaN HFET 소자의 제조방법에 관한 것이다.
무선 통신 서비스를 위한 주파수 대역이 점차 고주파화됨에 따라 통신용 소자 제작 공정은 점차 복잡하고 어려워진다. 특히 고주파 대역의 통신용 증폭 소자로 사용되는 부정규형 고전자 이동 트랜지스터(Heterostructure field effect transitor: HFET) 소자에서 소오스(source) 전극, 드레인(drain) 전극 및 게이트(gate) 전극 형성 기술은 소자의 전기적 특성 및 주파수 특성을 좌우 하는매우 중요한 핵심 공정이다.
AlGaN/GaN HFET 소자는, 밴드 갭(bandgap)이 큰 AlGaN와 밴드갭이 작은 GaN를 헤테로 접합시켜 AlGaN/GaN 계면에 양자 우물(quantum well)을 형성시켜, 이 양자 우물에 전자를 가둠으로써, 전자 이동도를 극대화할 수 있는 소자이다. 이러한 HFET 소자에서는, 반도체와 오믹접촉(ohmic contact)을 이루는 소오스-드레인 전극 사이를 통하여 흐르는 전자가 쇼트키 접촉(Schottky contact)을 이루는 게이트 전극에 전압을 인가하여 전류의 양을 조절한다. 따라서 오믹전극의 접촉 저항은 소자의 드레인 전류, 트랜스컨덕턴스(transconductance), 무릅전압(knee voltage) 등의 직류 특성뿐만 아니라, 소자의 신호 이득(associate gain), 전력 효율(power added efficiency) 등의 주파수 특성에 결정적인 영향을 미친다. 따라서, 소자의 전기적 특성 및 주파수 특성을 향상시키기 위해서는 소오스-드레인 오믹 전극간의 간격을 점차 좁히고 있으며, 오믹전극 사이에 형성되는 게이트 전극의 크기(size)는 점차 서브마이크론화되는 추세이다. 따라서 협소한 소오스-드레인 전극 사이에 미세한 게이트 전극을 제작하고 정렬하는 기술은 HFET 소자의 재현성 및 특성을 결정하는 데 매우 중요하다.
도 1은 종래 기술에 따라 HFET 소자를 제작하기 위한 공정 순서도 이다.
이를 참조하면, 먼저 사파이어 기판 상에 비도핑 GaN 반도체층(i-GaN 반도체층)과 AlGaN 반도체층을 순차적으로 적층한다(도 1a). 이어서, 상기 결과물에서 버퍼층인 i-GaN 반도체층까지 에칭하여 소자와 소자 사이를 분리하고(도 1b), 소오스 전극(S)과 드레인 전극(D)을 형성한 후, 600℃ 이상의 온도에서 10초 이상 급속 열처리를 실시하여 오믹 접촉을 형성한다(도 1c). 이와 같이, 오믹 접촉은 열처리 온도가 500oC 이상의 고온에서 형성되므로, 오믹 접합층(ohmic junction)이 깊이 방향뿐 아니라 측면 방향으로도 침투하여 소오스 전극과 드레인 전극간의 폭은 더욱 협소해 진다.
그 후, 포토레지스트를 이용하여 게이트 전극 패턴을 형성하고, 이를 이용하여 게이트 전극(G)을 형성한다(도 1d).
게이트 전극은 열처리조건에 따라 쇼트키 특성을 상실하므로 상술한 제조방법에서는 소오스 전극와 드레인 전극을 증착하고 나서 열처리를 통해 오믹 전극을 형성한 후, 게이트 전극을 형성하는 순서를 따른다.
한편, 소자의 게이트 전극의 선폭이 작을수록 이의 특성이 우수하다. 그런데 소오스 전극과 드레인 전극을 형성한 후, 단차가 생긴 기판에 미세한 게이트 전극 형성용 포토레지스트막 패턴을 형성하는 경우, 기판 표면의 소오스 전극과 드레인 전극사이에 위치하는 포토레지스트막의 두께가 그 이외의 부분에 비해 두껍기 때문에 미세화된 게이트 전극 패턴 형성이 용이하지 않을 뿐만 아니라 공정의 재현성이 떨어지게 된다. 따라서 게이트 전극을 얇은 선폭의 미세 패턴으로 형성하는 것이 어렵게 되므로, 반도체 소자의 설계시 설정된 디자인 룰(design rule)을 만족시키기가 어렵다는 문제점을 갖고 있다.
본 발명이 이루고자 하는 기술적 과제는 상기 문제점을 해결하여 게이트 전극의 정렬도를 향상시키면서 미세화된 패턴 형성이 가능한 AlGaN/GaN HFET 소자의제조방법을 제공하는 것이다.
도 1a 내지 1d는 종래 기술에 따라 헤테로접합형 전계효과 트랜지스터(hetero-junction field-effect transistor: HFET) 소자를 제조하는 과정을 설명하기 위한 도면들이고,
도 2a 내지 2d는 본 발명에 따라 HFET 소자를 제조하는 과정을 설명하기 위한 도면들이고,
도 3은 본 발명의 실시예 1 및 비교예 1에 따라 제조된 HFET 소자에 있어서, 전압-전류 특성을 나타낸 그래프이고,
도 4는 본 발명의 실시예 1에 따른 유도 결합 플라즈마 (ICP) 표면처리에 따른 광전자 분석 깊은 준위 스펙트라를 나타낸 도면들이고,
도 5는 본 발명의 실시예 1에 따른 ICP 표면처리에 따른 상대적 원자농도 비 변화를 나타낸 것이고,
도 6은 본 발명의 실시예 1에 따라 제조된 오믹 전극에서 ICP 표면처리 전후의 금속/반도체 계면에서의 에너지 밴드 다이어그램이고,
도 7은 본 발명의 바람직한 일실시예에 따라 제조된 HFET 소자의 평면상태를 나타낸 도면들이고,
도 8은 본 발명의 실시예 1에 따라 제조된 HFET 소자에 있어서, 드레인 전압에 따른 드레인 전류 변화를 나타낸 도면이고,
도 9는 본 발명의 실시예 1에 따라 제조된 HFET 소자에 있어서, 드레인 펄스 전압에 따른 드레인 전류 변화를 나타낸 도면이고,
도 10은 본 발명의 실시예 1에 따라 제조된 HFET 소자에 있어서, 게이트 직류 전압에 따른 드레인 전류 및 트랜스컨덕턴스 특성 변화를 나타낸 도면이고,
도 11은 본 발명의 실시예 1에 따라 제조된 HFET 소자에 있어서, 게이트 펄스 전압에 따른 드레인 전류 및 트렌랜컨덕턴스 특성 변화를 나타낸 도면이다.
상기 기술적 과제를 이루기 위하여 본 발명에서는, (a) 기판상에 비도핑된 GaN 반도체층과 AlGaN 반도체층을 순차적으로 형성하는 단계;
(b) 상기 결과물을 에칭하여 소자를 분리해내는 단계;
(c) 상기 (b) 단계로부터 얻어진 결과물상에 포토레지스막 패턴을 형성한 다음, 이를 이용하여 게이트 전극 물질을 증착하여 게이트 전극을 형성하는 단계;
(d) 상기 결과물을 표면처리하는 단계; 및
(e) 상기 결과물상에 포토레지스트막 패턴을 형성한 다음, 이를 이용하여 오믹 전극용 금속을 증착하여 오믹 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 헤테로접합형 전계효과 트랜지스터(HFET) 소자의 제조방법을 제공한다.
상기 (d) 단계의 표면처리는 유도 결합 플라즈마에 의하여 이루어지며, 이 유도 결합 플라즈마 처리시, N2, Ar, Cl2, BCl3, H2, HBr, O2로 이루어진 군으로부터 선택된 하나 이상을 사용하며, 유도 결합 플라즈마를 이용한 표면처리시, 챔버 압력이 5 내지 10 mTorr이고, 가스 유량이 10 내지 30 sccm이고, 소스 파워가 200 내지 800W이며 특히 바람직하게는 600W이고, 척 파워가 50 내지 100W이고, 표면처리시간이 1 내지 3분인 것이 바람직하다.
상기 (c) 단계의 게이트 전극 물질과 (e) 단계의 오믹 전극 물질 증착시, 전자선 증착법, 열증착법 등을 이용하며, 이 방법에 따라 형성된 게이트 전극의 선폭은 0.5 내지 1μm이다. 그리고 상기 게이트 전극 물질은 백금으로 이루어지고, 상기 오믹 전극 물질은 Ti/Al 및 Ti/Al/Ni/Au중에서 선택된 하나 이상으로 이루어지는 것이 바람직하다.
본 발명에서 상기 기판은 특별히 제한되지는 않으나, 사파이어 기판, 실리콘 카바이드(SiC) 기판을 사용하는 것이 바람직하다.
본 발명의 HFET 소자 제조방법은, 선폭이 미세한 게이트 전극을 먼저 형성한 후에 선폭이 큰 오믹 전극을 형성하는 것이다. 이와 같이 게이트 전극을 오믹 전극을 형성하기 이전에 형성하므로 오믹 전극 사이에 게이트 전극을 정렬해야 하는 어려움을 극복할 수 있다. 따라서 오믹전극에 의해 유발된 기판의 단차를 없앨 수 있으므로, 게이트 전극 형성을 위한 포토레지스트 패턴을 더욱 미세하게 형성할 수 있다.
또한, 오믹 전극을 형성하기 이전에 게이트 전극이 형성된 AlGaN 반도체층 표면에 ICP 표면처리를 실시함으로써 오믹 전극용 금속을 증착한 후에 열처리를 하지 않고서도 오믹 특성을 얻을 수 있게 된다.
이하, 도 2a-d를 참조하여, 본 발명에 따른 HFET 소자의 제조방법을 살펴보기로 한다.
먼저, 기판상에 비도핑된 GaN 반도체로 i-GaN 반도체층과 AlGaN 반도체층을 순차적으로 적층한다(도 2a). 여기에서 기판으로는 사파이어 기판이외에, 실리콘 카바이드(SiC) 기판 등을 사용할 수 있는데, 도 2에서는 사파이어 기판을 사용하고 있다.
이어서, 상기 결과물에서 버퍼층인 i-GaN 반도체층까지 메사에칭하여 소자와소자 사이를 분리한다(도 2b). 이 때 에칭 방법으로는 건식 에칭법을 사용한다.
그 후, 상기 AlGaN 반도체층 상부에 형상반전 (image reversal) 리소그래피 방법을 이용하여 게이트 전극 패턴대로 포토레지스트막 패턴을 형성하고 이를 이용하여 게이트 전극 물질을 증착하여 게이트 전극(G)을 형성한다(도 2c). 여기에서 게이트 전극 물질의 증착방법으로는 전자선 증착법, 열증착법 등을 이용하며, 게이트 전극 형성 물질로는 (Pt, Pd, Ni, Au 등을 이용한다.
그리고 나서, 오믹 전극 패턴을 형성하기 전에 표면 처리를 실시한다. 이와 같이 표면처리를 실시함으로써 상온에서 오믹 전극을 형성할 수 있는 잇점이 있다.
상기 표면 처리 과정을 N2, Ar, Cl2, BCl3, H2, HBr, O2로 이루어진 군으로부터 선택된 하나 이상의 가스를 이용한 유도 결합 플라즈마를 이용하여 실시하는 것이 바람직하다.
이와 같이 표면처리를 시행한 후, 형상반전 리소그래피법을 이용하여 오믹 전극 패턴대로 포토레지스트막 패턴을 형성하고 이를 이용하여 오믹 전극용 금속을 증착하여 오믹 전극 즉, 소오스 전극(S)과 드레인 전극(D)이 제조됨으로써 HFET 소자가 완성된다(도 2d). 여기에서 오믹 전극용 금속으로는 Pt, Ni을 이용하며, 오믹 금속 증착방법은 전자선 증착법, 열증착법 등을 이용한다.
상술한 본 발명의 HFET 소자의 제조방법은 종래의 제조방법과 달리 오믹 전극이 없는 평활한 상태의 기판상에 게이트 전극 패턴을 형성하기 때문에, 미세한 선폭의 게이트 전극 제작이 가능하며 전극간 정렬도를 향상시킬 수 있음과 동시에 디자인 룰을 만족시킬 수 있는 장점을 갖고 있다.
상기 방법에 따라 제조된 HFET 소자에서, 게이트 전극의 선폭은 0.5 내지 1㎛이며, 이 전극의 두께는 100 내지 500Å이다. 그리고 오믹 전극의 두께는 특별히 제한되지는 않으나 각각 2000 내지 4000Å이다.
이하, 본 발명을 하기 실시예를 들어 설명하기로 하되, 본 발명이 하기 실시예로만 한정되는 것은 아니다.
실시예 1
사파이어 기판상에 비도핑된 GaN 반도체층과 AlGaN 반도체층을 순차적으로 적층하였다. 이어서, 상기 결과물에서 GaN 반도체층까지 메사에칭하였다.
그 후, 상기 AlGaN 반도체층 상부에 형상반전 리소그래피 방법을 이용하여 게이트 전극 패턴대로 포토레지스트막을 형성하고 이를 이용하여 게이트 전극 물질인 Pt을 6.5KV, 220mA에서 증착하여 게이트 전극을 형성하였다.
그리고 나서, 유도결합 플라즈마를 이용하여 표면처리하였고, 이 때 표면처리 조건은 다음과 같다.
챔버 압력은 10 mTorr, N2유량은 10 sccm, 소스 파워(Source power)는 600W, 척 파워(Chuck power)는 100W을 사용하여, 1분간 표면처리를 실시하였다.
상술한 바와 같이 표면처리를 시행한 후, 형상반전 리소그래피법을 이용하여 오믹 전극 패턴대로 포토레지스트막 패턴을 형성하고 이를 이용하여 오믹 전극용 금속인 Ti/Al을 증착하여 오믹 전극인 소오스 전극(S)과 드레인 전극(D)을 제조하여 HFET 소자를 완성하였다. 상기 오믹 전극은 열증착법을 이용하여 Ti는 200Å 두께로 그리고 Al은 150Å 두께로 형성하였다.
실시예 2-7
유도 결합 플라즈마를 이용한 표면처리시 질소 가스 대신, 아르곤(Ar), 염소(Cl2), BCl3, 수소(H2), 브롬화수소(HBr), 산소(O2) 가스를 각각 사용한 것을 제외하고는, 실시예 1과 동일한 방법에 따라 실시하여 HFET 소자를 완성하였다.
비교예 1
사파이어 기판상에 비도핑된 GaN 반도체층과 AlGaN 반도체층을 순차적으로 적층하였다. 이어서, 상기 결과물에서 GaN 반도체층까지 메사에칭하였다.
그 후, 상기 AlGaN 반도체층 상부에 형상반전 리소그래피 방법을 이용하여 오믹 전극 패턴대로 포토레지스트막을 형성하였다.
상기 결과물을 염산 수용액(HCl:H2O = 1:1)으로 1분간 표면처리한 다음, 금속 Ti/Al 증착을 실시한 다음, 약 550℃에서 열처리하여 오믹 전극을 형성하였다.
그 후, 형상반전 리소그래피 방법을 이용하여 게이트 전극 패턴대로 포토레지스트막을 형성하고 이를 이용하여 게이트 전극 물질인 Pt을 전자선 증착법에 의하여 증착하여 게이트 전극을 형성함으로써 HEFT 소자를 완성하였다.
상기 실시예 1 및 비교예 1에 따라 제조된 HFET소자에 있어서, 전류-전압 특성을 도 3에 나타냈다.
도 3을 참조하면, 비교예 1에 따라 오믹 전극용 금속을 증착한 경우 (a)에는 전압에 따라 전류의 크기가 거의 변하지 않는 특성 즉, 금속과 반도체 사이에 전류가 흐르지 않는 쇼트키 특성이 나타났다. 오믹 금속을 증착하고 이를 약 550oC에서열처리한 경우 (b)는 오믹전극의 접촉저항이 최소값을 나타냈으며, 그 값은 2 x 10-4Ωcm2로 나타났다.
한편, 실시예 1에서 N2유도결합 플라즈마 표면처리를 실시한 경우 (c)는 전압의 변화에 따라 전류가 비례적으로 변화하는 오믹 특성을 나타냈다. 이 때의 접촉저항은 1.02×10-4Ωcm2로 나타났다.
이러한 결과로부터 알 수 있듯이, 실시예 1에 의하면 ICP 표면처리를 실시함으로써 상온에서 오믹 전극용 금속을 증착하고 열처리과정을 거치지 않고서도 오믹 특성을 얻을 수 있었다.
또한, 상기 실시예 1의 경우에 있어서, N2가스를 이용한 유도결합 플라즈마를 이용하여 AlGaN 반도체층이 형성된 사파이어 기판을 표면처리 한 후, 표면 원자들의 결합 에너지를 X-선 광전자 분석기법(X-ray photoelectron spectroscopy)으로 분석하였고, 그 결과를 도 4에 나타내었다.
도 4를 참조하면, Ga 3d의 경우 (c)와, Al 2p의 경우 (d)는 유도결합 플라즈마 표면처리에 의해 표면원자의 결합에너지가 약 0.3 eV 증가함을 확인하였다. 이와 동시에 질소의 상대적 양이 표면처리 후 크게 감소하는 것을 확인하였다.
도 5는 X-선 광전자 분석법에 있어서, 기판 표면과 광전자 감지기의 검출각도에 따른 N 원자의 농도에 대한 (Al+Ga) 원자 농도의 비 변화를 나타낸 것이다.
일반적으로 기판 표면과 광전자 감지기의 검출각도가 큰 경우는 AlGaN 기판의 내부에 있는 원자결합 정보를 알 수 있고, 기판 표면과 광전자 감지기의 검출 각도가 작은 경우는 기판 표면 부분의 원자결합 정보를 알 수 있다.
기판 표면과 광전자 감지기의 검출각도가 90o일 때의 [(Ga+Al)원자농도/N 원자농도] 비를 1로 하였고, 검출각도에 따른 [(Ga+Al)원자농도/N 원자농도] 비율의 변화로부터 AlGaN 반도체층 표면에서의 원자 조성비를 알 수 있다. 그리고 기판 표면과 광전자 감지기의 검출각도가 20o에서는 AlGaN 반도체층 표면에서 깊이방향으로 약 49.7Å 위치인 것으로 계산된다.
도 5를 참조하면, 검출각도가 작아질수록, 즉, 표면부분으로 갈수록, 유도결합 플라즈마 표면처리에 의해 [(Ga+Al)원자농도/N 원자농도] 비가 증가하였다. 이것은 표면부위에 질소 공공(nitrogen vacancy)의 양이 증가한다는 것을 뒷받침한다. 질소 공공의 에너지 준위는 전도대(conduction band) 가까이 존재하므로, 즉, 이온화 에너지가 작기 때문에 전자가 생성된다. 따라서 AlGaN 반도체층의 표면 영역은 유도 결합 플라즈마 표면처리에 의해 전자의 농도가 증가함을 확인하였다.
한편, 도 6은 본 발명의 오믹 전극에서 ICP 표면처리를 실시하기 전후의 금속/반도체 계면에서의 에너지 밴드 다이어그램을 나타낸 것이다. 도 6에서, (a)는 ICP 표면처리를 실시하기 전의 에너지 밴드 다이어그램이고 (b)는 ICP 표면처리를 실시한 후의 에너지 밴드 다이어그램이다.
ICP 표면처리를 실시하면 표면에 질소 공공이 다량 발생하고 질소 공공의 에너지 준위에 따라 반도체의 페르미 에너지 준위는 전도대(conduction band)쪽으로이동해서 표면은 고 도핑된 것과 같은 에너지 상태가 된다. 따라서 에너지 밴드 다이어그램은 도 6의 (b) 와 같이 변하게 되고, 공핍 영역의 폭이 줄어 전자가 쉽게 터널링 됨으로써 오믹 특성을 나타내게 된다.
도 7은 상기 실시예 1에 따라 제조된 상온 오믹 전극을 채용한 HFET 소자의 평면상태를 나타낸 도면들이다.
도 7을 참조하면, 게이트 전극 형성후 소오스 전극과 드레인 전극을 형성하게 되면, 미세한 게이트 전극 형성이 가능하며, 평탄도가 우수한 것으로 나타났다.
도 8은 상기 실시예 1에 따라 제조된 HFET 소자의 특성을 나타내는 소오스 드레인 직류 전압에 따른 드레인 전류 변화를 나타낸 그래프이다.
이를 참조하면, 채널을 완전히 닫는 전압인 핀치 오프(pinch off) 전압은 약 -7 V로 나타났으며, 소자의 증폭 효율을 나타내는 무릅전압(knee voltage)은 약 4.3 V로 측정되었다.
도 9는 상기 실시예 1에 따라 제조된 HFET 소자에 있어서, 드레인 펄스 전압에 따른 드레인 전류 변화를 나타낸 그래프이다.
펄스 전압은 직류 전압과는 달리 게이트 전극에 인가하는 전압의 크기가 증가함에 따라 소자에서 발생되는 열로 인하여 소자의 성능이 떨어지는 효과를 줄인 측정 방법이다. 이 때의 핀치 오프 전압은 -7 V 이며, 최대 소오스 드레인 전류(source drain saturation current)는 약 735mA/mm, 무릅전압 4.2 V로 매우 우수한 특성을 나타내었다.
도 10은 상기 실시예 1에 따라 제조된 HFET 소자에 있어서 게이트 직류 전압의 변화에 따른 드레인 전류의 변화와 트랜스컨덕턴스(transconductance)의 변화를 나타낸다.
이를 참조하면, 최대 트랜스컨덕턴스가 약 117mS/mm로 나타났다.
도 11은 상기 실시예 1에 따라 제조된 HFET 소자에 있어서, 게이트 펄스 전압에 따른 드레인 전류의 변화와 트랜스컨덕턴스의 변화를 나타낸다.
도 11을 참조하면, 최대 트랜스컨덕턴스는 145.8mS/mm로 나타났으며, 최대 드레인 전류(maximum drain current)는 약 887.5mA/mm로 우수한 증폭 능력을 보인다.
본 발명에 의하면, 게이트 전극을 오믹 전극 전에 제작하므로 게이트 전극 형성을 위해 실시되었던 오믹전극 사이에 게이트 전극을 정렬해야 하는 어려움을 극복할 수 있다. 따라서 오믹전극에 의해 유발된 기판의 단차를 없앨 수 있으므로, 게이트 전극 형성을 위한 포토리지스트막 패턴을 더욱 미세하게 형성할 수 있을 뿐만 아니라, 게이트 전극의 정렬도를 향상시킬 수 있다. 또한, 본 발명에서는 오믹전극 층의 형성 전에 AlGaN 반도체층 표면을 유도결합 플라스마로 표면 처리함으로써 오믹 전극 형성용 금속의 증착 상태에서 오믹 특성이 얻을 수 있어서 열처리과정이 불필요하다. 본 발명의 제조방법에 따라 형성된 AlGaN/GaN HFET 소자는 최대 트랜스컨덕턴스와 최대 드레인 전류가 모두 우수하여 증폭 능력이 양호하다.

Claims (9)

  1. (a) 기판상에 비도핑된 GaN 반도체층과 AlGaN 반도체층을 순차적으로 형성하는 단계;
    (b) 상기 결과물을 에칭하여 소자를 분리해내는 단계;
    (c) 상기 (b) 단계로부터 얻어진 결과물상에 포토레지스트막 패턴을 형성한 다음, 이를 이용하여 게이트 전극 물질을 증착하여 게이트 전극을 형성하는 단계;
    (d) 상기 결과물을 N2, Ar, Cl2, BCl3, H2, HBr, O2로 이루어진 군으로부터 선택된 하나 이상을 사용한 유도 결합 플라즈마를 이용하여 표면처리하는 단계; 및
    (e) 상기 결과물상에 포토레지스트막 패턴을 형성한 다음, 이를 이용하여 오믹 전극용 금속을 증착하여 오믹 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 헤테로접합형 전계효과 트랜지스터(HFET) 소자의 제조방법.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 (d) 단계의 유도 결합 플라즈마를 이용한 표면처리시,
    챔버 압력이 5 내지 10 mTorr이고, 가스 유량이 10 내지 30sccm이고, 소스 파워이 200 내지 800W이고, 척 파워가 50 내지 100W이고, 표면 처리 시간이 1분 내지 3분인 것을 특징으로 하는 HFET 소자의 제조방법.
  5. 제1항에 있어서, 상기 (c) 단계의 게이트 전극의 선폭은 0.5 내지 1㎛인 것을 특징으로 하는 HFET 소자의 제조방법.
  6. 제1항에 있어서, 상기 (c) 단계의 게이트 전극 물질과, 상기 (e) 단계의 오믹 전극용 금속 증착시, 전자선 증착법 또는 열 증착법을 이용하는 것을 특징으로 하는 HFET 소자의 제조방법.
  7. 제1항에 있어서, 상기 게이트 전극 물질이 Pt, Pd, Ni, Au로 이루어진 군으로부터 선택된 하나 이상으로 이루어지는 것을 특징으로 하는 HFET 소자의 제조방법.
  8. 제1항에 있어서, 상기 오믹 전극용 금속이 Ti/Al 및 Ti/Al/Ni/Au로 이루어진 군으로부터 선택된 하나 이상으로 이루어지는 것을 특징으로 하는 HFET 소자의 제조방법.
  9. 제1항에 있어서, 상기 기판이, 사파이어 기판 및 실리콘 카바이드로 이루어진 군으로부터 선택되는 것을 특징으로 하는 HFET 소자의 제조방법.
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