TW202032787A

TW202032787A - 半導體裝置及其製造方法

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Publication number: TW202032787A
Application number: TW108105377A
Authority: TW
Inventors: 陳志諺; 洪章响
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2019-02-19
Filing date: 2019-02-19
Publication date: 2020-09-01
Also published as: TWI726282B

Abstract

本發明實施例提供一種半導體裝置。此半導體裝置包括設置在基板之上的通道層、設置在通道層之上的阻障層、及設置在阻障層之上的氮化物層。此半導體裝置亦包括具有上部及下部的化合物半導體層，其中下部穿過氮化物層及一部分之阻障層。此半導體裝置亦包括順應性地設置在一部分的阻障層上並延伸至氮化物層上的間隔層。此外，上述半導體裝置更包括設置在化合物半導體層之上的閘極電極、以及設置在閘極電極兩側的一對源極/汲極電極。上述源極/汲極電極延伸穿過間隔層、氮化物層及至少一部分阻障層。

Description

半導體裝置及其製造方法

本發明實施例是關於半導體裝置，且特別是有關於高電子遷移率電晶體及其製造方法。

高電子遷移率電晶體(high electron mobility transistor, HEMT)，又稱為異質結構場效電晶體(heterostructure FET, HFET)或調變摻雜場效電晶體(modulation-doped FET, MODFET)，為一種場效電晶體(field effect transistor, FET)，其由具有不同能隙(energy gap)的半導體材料組成。在鄰近不同半導體材料的所形成界面處會產生二維電子氣(two dimensional electron gas, 2DEG)層。由於二維電子氣的高電子移動性，高電子遷移率電晶體可以具有高崩潰電壓、高電子遷移率、低導通電阻與低輸入電容等優點，因而適合用於高功率元件上。

在設計高電子遷移率電晶體時，主要考慮的是低導通電阻(on-resistance, R_on )、以及高開關電壓(threshold voltage, V_th )。然而，氮化鎵高電子遷移率電晶體的二維電子氣並不需要摻雜，其載子來源主要為表面態(surface state)及非刻意摻雜(unintentional doping)，本質上是由缺陷所游離的載子而來。因此氮化鎵高電子遷移率電晶體的二維電子氣對於電場變化十分敏感，在開關切換的操作過程中會發生電性散射(dispersion)。

因此，雖然現有氮化鎵高電子遷移率電晶體大致上合乎其預期目的，其並非在所有方面都完全令人滿意。而如何有效地解決電性散射對元件性能的影響，是目前的技術發展重點。

本發明實施例提供一種半導體裝置的製造方法。此方法包括在基板之上形成通道層、在通道層之上形成阻障層、在阻障層之上形成氮化物層、凹蝕氮化物層及阻障層以形成凹口，其中上述凹口穿過氮化物層及一部分之阻障層、在氮化物層上及在凹口中順應性地形成間隔層、以及在間隔層之上形成化合物半導體層。上述化合物半導體層具有上部及下部，其中化合物半導體層的下部填入凹口中。此方法更包括在化合物半導體層之上形成閘極電極、以及在閘極電極兩側形成一對源極/汲極電極，其中源極/汲極電極延伸穿過間隔層、氮化物層及至少一部分之阻障層。

以下的實施例與所附的參考圖式將提供詳細的描述。

以下的揭示內容提供許多不同的實施例或範例，以展示本發明實施例的不同部件。以下將揭示本說明書各部件及其排列方式之特定範例，用以簡化本揭露敘述。當然，這些特定範例並非用於限定本揭露。例如，若是本說明書以下的發明內容敘述了將形成第一部件於第二部件之上或上方，即表示其包括了所形成之第一及第二部件是直接接觸的實施例，亦包括了尚可將附加的部件形成於上述第一及第二部件之間，則第一及第二部件為未直接接觸的實施例。此外，本揭露說明中的各式範例可能使用重複的參照符號及/或用字。這些重複符號或用字的目的在於簡化與清晰，並非用以限定各式實施例及/或所述配置之間的關係。

再者，為了方便描述圖式中一元件或部件與另一(些)元件或部件的關係，可使用空間相對用語，例如「在…之下」、「下方」、「下部」、「上方」、「上部」及諸如此類用語。除了圖式所繪示之方位外，空間相對用語亦涵蓋使用或操作中之裝置的不同方位。當裝置被轉向不同方位時(例如，旋轉90度或者其他方位)，則其中所使用的空間相對形容詞亦將依轉向後的方位來解釋。應可理解的是，於本發明實施例所述的方法之前、之中、及/或之後可提供額外的操作，且在方法的其他實施例中，可替換或省略一些所述的操作。

在此，「約」、「大約」、「大抵」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。應注意的是，說明書中所提供的數量為大約的數量，亦即在沒有特定說明「約」、「大約」、「大抵」的情況下，仍可隱含「約」、「大約」、「大抵」之含義。

此處描述示例方法及結構的一些變化。本領域具有通常知識者將可容易理解在其他實施例的範圍內可做其他的修改。雖然討論的一些方法實施例以特定順序進行，各式其他方法實施例可以另一合乎邏輯的順序進行，且可包括少於或多於此處討論的步驟。在一些圖示中，其中所示的一些組件或部件的元件符號可被省略，以避免與其他組件或部件混淆；此係為了便於描繪此些圖示。

本發明實施例提供一種半導體裝置及其製造方法，特別適用於高電子遷移率電晶體(HEMT)。在本發明一些實施例中，藉由在阻障層上設置氮化物層及間隔層，並在閘極區將這兩層截斷以形成凹口，可以消除裝置的電性散射(dispersion)問題，同時可讓閘極區以外的阻障層厚度較厚以降低導通電阻，亦可降低閘極摻雜而不會降低開關電壓。如此一來，即可解除導通電阻(on-resistance, R_on )、開關電壓(threshold voltage, V_th )、以及電性散射三方抵換(tripartite trade-off)的僵局。

第1-5圖係根據一些實施例，繪示出用於形成第6圖之半導體裝置10之示例方法的各個中間階段的剖面示意圖。

第1圖根據本發明實施例繪示出形成半導體裝置10之方法的起始步驟。如第1圖所示，提供基板100。接著，在基板100之上形成緩衝層104，在緩衝層104之上形成通道層106，並在通道層106之上形成阻障層108。在一些實施例中，可在基板100與緩衝層104之間形成成核層(nucleation layer)102，如第1圖所示。

上述基板100可以為或包括塊體半導體(bulk semiconductor)基板、絕緣體上覆半導體(semiconductor-on-insulator, SOI)基板或類似基板，其可為摻雜(例如，使用p-型或n-型摻質(dopant))或未摻雜的。一般而言，絕緣體上覆半導體基板包括形成於絕緣體上的半導體材料的膜層。舉例來說，此絕緣層可為，氧化矽(silicon oxide)層、氮化矽(silicon nitride)層、多晶矽(poly-silicon)層、或上述膜層的堆疊組合。提供上述絕緣層於基板上，通常是矽(silicon)或氮化鋁(AlN)基板。亦可使用其他基板，例如多層(multi-layered)或梯度(gradient)基板。在一些實施例中，半導體基板之半導體材料可包括含不同晶面的矽，包括Si(111)或Si(110) 。在一些實施例中，基板100可以是半導體基底或陶瓷基底，例如氮化鎵(GaN)基底、碳化矽(SiC)基底、氮化鋁(AlN)基底或藍寶石(Sapphire)基底。

上述成核層102可以緩解基板100與上方成長的膜層之間的晶格差異，以提升結晶品質。成核層102是選擇性的。在一些實施例中，成核層102的材料可以為或包括氮化鋁(AlN)、氮化鋁鎵(AlGaN)、其他適當的材料、或上述之組合。舉例來說，成核層102的厚度可以在約1奈米(nanometer, nm)至約500奈米的範圍，例如約200奈米。在一些實施例中，可以藉由沉積製程來形成此成核層102，例如有機金屬化學氣相沉積(Metal Organic Chemical Vapor Deposition, MOCVD)、原子層沉積(Atomic Layer Deposition, ALD)、分子束磊晶(Molecular Beam Epitaxy, MBE)、液相磊晶(Liquid Phase Epitaxy, LPE)、其他適當的製程、或前述之組合。

緩衝層104可減緩後續形成於緩衝層104上方的通道層106的應變(strain)，以防止缺陷形成於上方的通道層106中，應變是由通道層106與基底102之間的不匹配造成。在另一些實施例中，如先前所提及的，可以不設置成核層102，直接在基底上方形成緩衝層104，以簡化製程步驟，且亦可達到改善的效果。在一些實施例中，緩衝層104的材料可以包含III-V族化合物半導體材料，例如III族氮化物。舉例來說，緩衝層104的材料可以為或包括氮化鎵(Gallium Nitride, GaN)、氮化鋁(AlN)、氮化鋁鎵(AlGaN)、氮化鋁銦(AlInN)、其他適當的材料、或前述之組合。舉例來說，緩衝層104的厚度可以在約500奈米至約50000奈米的範圍。在一些實施例中，可以藉由沉積製程來形成緩衝層104，例如有機金屬化學氣相沉積(MOCVD)、原子層沉積(ALD)、分子束磊晶(MBE)、液相磊晶(LPE)、其他適當的製程、或上述之組合。

透過通道層106與阻障層108之間不同晶格常數所引發之壓電極化(piezoelectric polarization)效應及各自的自發性極化(spontaneous polarization)，可以在通道層106與阻障層108之間的異質界面上形成二維電子氣(two-dimensional electron gas, 2DEG)(未顯示)。如第6圖所示的半導體裝置10是利用二維電子氣(2DEG)作為導電載子的高電子遷移率電晶體(high electron mobility transistor, HEMT)。在一些實施例中，通道層106和阻障層108中沒有摻質。在一些其他實施例中，通道層106和阻障層108可具有摻質，例如n型摻質或p型摻質。在本發明一特定實施例中，通道層106藉由本身的非刻意摻雜(unintentional doping)作為二維電子氣的來源。舉例來說，上述非刻意摻雜可以是存在在背景中的缺陷、游離的施體(donor)等。在一些實施例中，上述非刻意摻雜之摻質濃度在約5x10¹⁶ 至約5x10¹⁷ cm^-3 的範圍。

在一些實施例中，通道層106的材料可以包含一或多種III-V族化合物半導體材料，例如III族氮化物。舉例來說，通道層106的材料可以為或包括GaN、AlGaN、AlInN、InGaN、InAlGaN、其他適當的材料、或上述之組合。在一些實施例中，通道層106的厚度可以在約0.05微米(micrometer, µm)和約1微米之間的範圍，例如約0.2微米。根據一些實施例，可以藉由沉積製程來形成通道層106，例如有機金屬化學氣相沉積(MOCVD)、原子層沉積(ALD)、分子束磊晶(MBE)、液相磊晶(LPE)、其他適當的製程、或上述之組合。

在一些實施例中，阻障層108的材料可以包含III-V族化合物半導體材料，例如III族氮化物。舉例來說，阻障層108可以為或包括AlN、AlGaN、AlInN、AlGaInN、其他適當的材料、或上述之組合。阻障層108可以包含單層或多層結構。相較於一般高電子遷移率電晶體，本發明實施例的高電子遷移率電晶體具有較厚的阻障層，因此可顯著降低裝置的導通電阻(R_on )。舉例來說，阻障層108具有最大厚度W1，此最大厚度W1可以在約10奈米至約60奈米的範圍，例如約40奈米。在一些實施例中，可以藉由沉積製程來形成阻障層108，例如有機金屬化學氣相沉積(MOCVD)、原子層沉積(ALD)、分子束磊晶(MBE)、液相磊晶(LPE)、其他適當的製程、或前述之組合。

繼續參考第1圖，在阻障層108之上形成氮化物層110。此氮化物層110可以保護阻障層108免於在後續的製程中氧化。此外，氮化物層110亦可消除裝置之電性散射問題，細節將於後詳述。在一些實施例中，氮化物層110的材料可以為或包括氮化鎵(GaN)、氮化鋁鎵(AlGaN)、氮化鋁銦(AlInN)、氮化鋁銦鎵(AlGaInN)、氮化銦鎵(InGaN)、其他適當材料、或上述之組合。在一些實施例中，氮化物層110的厚度可以在約1奈米至約20奈米的範圍，例如約5奈米。根據一些實施例，可以藉由沉積製程來形成氮化物層110，例如有機金屬化學氣相沉積(MOCVD)、原子層沉積(ALD)、分子束磊晶(MBE)、液相磊晶(LPE)、其他適當的製程、或上述之組合。

接下來，如第2圖所示，凹蝕氮化物層110及阻障層108以形成凹口112，其中凹口112穿過氮化物層110及一部分之阻障層108。上述凹口112對應於預定形成閘極電極118(沒有繪示於第3圖中，但可參照下述關於第5圖的說明)的位置。凹口112的形成使位於凹口112下方的一部分之阻障層108具有減小的厚度W2。此減小的厚度W2位於將於後形成的閘極電極118下方(沒有繪示於第2圖中，但可參照下述關於第5圖的說明)，這有助於提高裝置的開關電壓(V_th )。在一些實施例中，此減小的厚度W2可以在約5奈米至約15奈米的範圍，例如約10奈米。

一般而言，氮化鎵高電子遷移率電晶體的二維電子氣主要來源有二，一是來自於表面態(surface states)所游離的載子，二是來自於通道層的非刻意摻雜；而因為阻障層與通道層之間的異質結構和極化電場，通常二維電子氣的來源為前者。因此當半導體裝置在關閉狀態(off state)時，通道層中的載子會受到表面的高電場牽引而被限制住。當半導體裝置由關閉狀態切換成開啟狀態(on state)時，通道層106中被限制住的載子來不及釋放(即，鬆弛時間(relaxation time)太長)，造成電流降低，此即為電性散射問題。在本發明實施例中，由於氮化物層容納了絕大部分來自於表面態的游離載子，迫使下層的通道層必須從非刻意摻雜吸取載子，因此避免了通道層受關閉狀態時的高電場影響。此外，氮化物層110被凹口112截斷，因此半導體裝置10在開啟狀態下，氮化物層110不會參與電流導通，故不會有電性散射問題。如此一來，氮化物層110即可代替通道層116承受表面狀態的高電場，以避免半導體裝置10的電性散射問題。

在一些實施例中，可以藉由圖案化製程來凹蝕氮化物層110及阻障層108，以形成凹口112。舉例來說，上述圖案化製程可以包括微影製程(例如，光阻塗佈(photoresist coating)、軟烘烤、遮罩對準(mask aligning)、曝光、曝光後烘烤、光阻顯影、其他適當的製程、或上述之組合)、蝕刻製程(例如，濕式蝕刻製程、乾式蝕刻製程、其他適當的製程、或上述之組合)、其他適當的製程、或上述之組合。在一些實施例中，可以藉由微影製程以在氮化物層110上形成具有對應於凹口112之開口的圖案化光阻層(未繪示)，接著可以進行蝕刻製程來去除上述圖案化光阻層之開口所露出之部分氮化物層110及阻障層108，以在氮化物層110及阻障層108中形成凹口112。然後，可以通過例如灰化或濕式剝除等製程移除圖案化光阻層。

請參考第3圖，在氮化物層110上及凹口112中順應性地形成間隔層114，因此間隔層114順應性地形成於凹口112的底面和側壁上。在一些實施例中，間隔層114的能隙(bandgap)大於後續形成的化合物半導體層116(沒有繪示於第3圖中，但可參照下述關於第5圖的說明)。因此，間隔層114可以防止化合物半導體層116中的摻質擴散至半導體裝置10的其他組件中，以避免導通電阻的提高及減少裝置的電性散射問題。此外，在後續用於形成化合物半導體層116的蝕刻製程期間，間隔層114亦可以作為蝕刻停止層(etch stop layer, ESL)以停止蝕刻製程。

間隔層114可由與相鄰的膜層或部件(即，化合物半導體層116)中具有不同蝕刻選擇性的材料形成。在一些實施例中，間隔層114為含鋁氮化物。舉例來說，間隔層114的材料可以為或包括AlN、AlGaN、AlInN、AlGaInN、其他適當的材料、或上述之組合。在一特定實施例中，上述間隔層114為AlN。此外，在一些實施例中，間隔層114的厚度可在約1奈米至約7奈米的範圍，例如約2奈米。

第4圖繪示出化合物半導體層116的形成。在一些實施例中，在間隔層114之上順應性地形成化合物半導體層116，再以微影蝕刻定義出圖形，其中化合物半導體層具有上部116a及下部116b，其中化合物半導體層116的下部116b定義為化合物半導體層116填入凹口112中的部分，如第4圖所示。換句話說，化合物半導體層116對應於預定形成閘極電極118(沒有繪示於第3圖中，但可參照下述關於第5圖的說明)的位置。化合物半導體層116可抑制閘極電極118下方的二維電子氣(2DEG)的產生，以達成半導體裝置的常關(normally-off)狀態。

在一些實施例中，化合物半導體層116的材料可以是以p型摻雜或n型摻雜的氮化鎵(GaN)。舉例來說，化合物半導體層116的上部116a的厚度可以在約5至約100奈米的範圍，例如約60奈米，並且化合物半導體層116的下部116b的厚度可以在約7至約72奈米的範圍，例如約40奈米。在一些實施例中，化合物半導體層116的上部116a的摻雜濃度可與化合物半導體層116的下部116b的摻雜濃度不同。

在一些實施例中，可以藉由沉積製程以及圖案化製程來形成化合物半導體層116。舉例來說，可以藉由沉積製程在間隔層114上形成沉積的材料層，其中部分之沉積的材料層填入凹口112中。在一些實施例中，圖案化製程包括在沉積的材料層上形成圖案化遮罩層(未繪示)，然後蝕刻沉積的材料層未被圖案化遮罩層覆蓋的部分，並且形成化合物半導體層116。

在一些實施例中，沉積製程可以包含有機金屬化學氣相沉積(MOCVD)、原子層沉積(ALD)、分子束磊晶(MBE)、液相磊晶(LPE)、類似的製程或前述之組合。

在一些實施例中，圖案化遮罩層可以是光阻，例如正型光阻或負型光阻。在另一些實施例中，圖案化遮罩層可以是硬遮罩，例如氧化矽、氮化矽、氮氧化矽、碳化矽、氮碳化矽、類似的材料或前述之組合。在一些實施例中，可以藉由旋轉塗佈(spin-on coating)、物理氣相沉積(physical vapor deposition, PVD)、化學氣相沉積(chemical vapor deposition, CVD)、其他適當的製程、或上述之組合來形成上述圖案化遮罩層。

在一些實施例中，可以藉由乾式蝕刻製程、濕式蝕刻製程、或前述之組合來蝕刻沉積的材料層。舉例來說，沉積的材料層的蝕刻包含反應性離子蝕刻(reactive ion etch, RIE)、感應耦合式電漿(inductively-coupled plasma, ICP)蝕刻、中子束蝕刻(neutral beam etch, NBE)、電子迴旋共振式(electron cyclotron resonance, ERC)蝕刻、其他適當的蝕刻製程、或上述之組合。

在一些實施例中，化合物半導體層116的上部116a可以延伸至間隔層114位於凹口外的表面上，即化合物半導體層116在剖面示意圖中具有T形形狀，如第4圖所示。在另一些實施例中，化合物半導體層116的上部116a沒有延伸至間隔層114位於凹口外的表面上，則化合物半導體層116在剖面示意圖中具有矩形形狀(未繪示)。在一些實施例中，化合物半導體層116的上表面可以是不平坦的。在一些實施例中，化合物半導體層116的上部116a延伸至間隔層114位於凹口外的表面上的長度可以是不對稱的。

在一些實施例中，化合物半導體層116的形成更包含使用摻質進行摻雜，以提升半導體裝置10的開關電壓(V_th )。舉例來說，對化合物半導體層116的材料為p型摻雜的氮化鎵而言，摻質可以包含鎂(Mg)。一般而言，在半導體裝置的製程期間，通常會進行多次熱處理，使得摻質熱擴散至化合物半導體層之外，進入其他組件，進而影響半導體裝置的性能，例如提高導通電阻及造成裝置的電性散射問題。然而，在本發明實施例中，由於化合物半導體層116藉由間隔層114與其他組件隔開，因此可防止化合物半導體層116中的摻質熱擴散進入其他組件。如此一來，即可避免導通電阻的提高及裝置的電性散射問題，提升半導體裝置10的性能。

此外，在本發明實施例中，由於位於閘極電極118預定位置下方的阻障層108具有減小的厚度W2(參見第5圖)，此減小的厚度W2有助於提高半導體裝置10的開關電壓。換句話說，在相同的開關電壓下，化合物半導體層116可具有較小的摻質濃度，降低了摻質熱擴散至其他組件的影響，這也有助於降低裝置的電性散射問題。

請參考第5圖，在化合物半導體層116上形成閘極電極118。在一些實施例中，閘極電極118的材料可以為或包括導電材料，例如金屬、金屬矽化物、半導體材料、或上述之組合。舉例來說，金屬可以是金(Au)、鎳(Ni)、鉑(Pt)、鈀(Pd)、銥(Ir)、鈦(Ti)、鉻(Cr)、鎢(W)、鋁(Al)、銅(Cu)、氮化鈦(TiN)、類似材料、上述之合金、上述之多層結構、或上述之組合，並且半導體材料可以是多晶矽(poly-Si)或多晶鍺(poly-Ge)。在一些實施例中，形成閘極電極118的步驟可包含在基板100之上全面地沉積用於閘極電極118的導電材料層(未顯示)，以及對導電材料層執行圖案化製程，以形成閘極電極118於化合物半導體層116之上。形成導電材料的沉積製程可以是原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)(例如，濺鍍)、前述之組合、或類似製程。

接著，請參考第6圖，在閘極電極118的兩側設置一對源極/汲極電極120，其中此對源極/汲極電極120延伸穿過間隔層114、氮化物層110、及一部分之阻障層108。在一些實施例中，此對源極/汲極120的形成包含執行圖案化製程，以在化合物半導體層116的兩側凹蝕間隔層114、氮化物層110、及一部分之阻障層108，形成穿過間隔層114及氮化物層110並延伸至阻障層108的一對凹口，然後在此對凹口上方沉積導電材料，並對沉積的導電材料執行圖案化製程，以在預期的位置形成此對源極/汲極120。用於形成此對源極/汲極電極120的沉積製程及材料可以類似於閘極電極118的沉積製程及材料，於此不再贅述。

雖然在第6圖繪示的實施例中，此對源極/汲極120位於間隔層114上，穿過間隔層114及氮化物層110並延伸至阻障層108，但本發明不限於此，可以依據實際產品所需的特性調整此對源極/汲極120延伸的深度。舉例來說，此對源極/汲極120也可以穿過阻障層108並延伸至通道層106中。

雖然在此描述在不同的步驟中形成源極/汲極電極120和閘極電極118，但本發明不限於此。舉例來說，可以在形成閘極電極118之前，先形成用於源極/汲極電極120的凹口，再藉由沉積製程及圖案化製程來同時形成源極/汲極電極120和閘極電極118。並且，源極/汲極電極120和閘極電極118的形成可以獨立地包含相同或不同的製程和材料。此外，源極/汲極電極120和閘極電極118的形狀不限於圖式中的垂直側壁，也可以是傾斜的側壁或具有其他形貌。

如第6圖所示，半導體裝置10包括設置於基板100之上的通道層106、設置於通道層106之上的阻障層108、及設置在阻障層108之上的氮化物層110。在一些實施例中，阻障層108具有範圍在約10奈米至約60奈米的最大厚度W1。相較於一般高電子遷移率電晶體，半導體裝置10具有較厚的阻障層108，因此可顯著降低導通電阻(R_on )。此外，上述氮化物層110可以代替通道層116承受表面狀態的高電場，進而避免半導體裝置10之電性散射問題。

此半導體裝置10亦包括具有上部116a及下部116b的化合物半導體層116，其中下部116b穿過氮化物層110及一部分之阻障層108。此外，半導體裝置10亦包括順應性地設置在化合物半導體層116的下部116b並延伸至氮化物層110上的間隔層114。上述間隔層114可以防止化合物半導體層116中的摻質擴散至半導體裝置10的其他組件中，以避免導通電阻的提高及裝置的電性散射問題，進而提升半導體裝置10的性能。

上述半導體裝置10更包括設置在化合物半導體層116之上的閘極電極118、以及設置在閘極電極118兩側的一對源極/汲極電極120，上述源極/汲極電極120延伸穿過間隔層114、氮化物層110及至少一部分阻障層108。阻障層108在閘極電極118下方具有減小的厚度W2(參見第5圖)，此減小的厚度W2有助於提高半導體裝置10的開關電壓(V_th )。換句話說，在相同的開關電壓下，化合物半導體層116可具有較小的摻質濃度，降低了摻質熱擴散至其他組件的影響，這也有助於降低裝置的電性散射問題。在一些實施例中，此減小的厚度W2範圍在約5奈米至約15奈米。

在一些實施例中，半導體裝置10更包括位於基板100及通道106之間的緩衝層104，此緩衝層104可減緩後續形成於緩衝層104上方的通道層106的應變(strain)，以防止缺陷形成於上方的通道層106中。

綜上所述，本發明實施例之半導體裝置包括設置在在阻障層之上的氮化物層，藉由此氮化物層可以消除半導體裝置的電性散射(dispersion)問題。如此一來，即可解除導通電阻(R_on )、開關電壓(V_th )、以及電性散射三方抵換的僵局。

以上概略說明了本發明數個實施例的特徵，使所屬技術領域內具有通常知識者對於本揭露可更為容易理解。任何所屬技術領域內具有通常知識者應瞭解到本說明書可輕易作為其他結構或製程的變更或設計基礎，以進行相同於本揭露實施例的目的及/或獲得相同的優點。任何所屬技術領域內具有通常知識者亦可理解與上述等同的結構或製程並未脫離本揭露之精神及保護範圍內，且可在不脫離本揭露之精神及範圍內，當可作更動、替代與潤飾。

10:半導體裝置100:基板102:成核層104:緩衝層106:通道層108:阻障層110:氮化物層112:凹口114:間隔層116:化合物半導體層116a:上部116b:下部118:閘極電極120:源極/汲極電極W1、W2:厚度

以下將配合所附圖式詳述本發明的一些實施例。應注意的是，依據在業界的標準做法，各種部件並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的部件。第1-5圖係根據一些實施例，繪示出用於形成第6圖之半導體裝置之示例方法的各個中間階段的剖面示意圖。

10:半導體裝置

100:基板

102:成核層

104:緩衝層

106:通道層

108:阻障層

110:氮化物層

114:間隔層

116:化合物半導體層

116a:上部

116b:下部

118:閘極電極

120:源極/汲極電極

Claims

一種半導體裝置，包括：一通道層，設置於一基板之上；一阻障層，設置於該通道層之上；一氮化物層，設置於該阻障層之上；一化合物半導體層，具有一上部及一下部，其中該下部穿過該氮化物層及一部分之該阻障層；一間隔層，順應性地設置於一部分的阻障層上並延伸至該氮化物層上；一閘極電極，設置於該化合物半導體層之上；以及一對源極/汲極電極，設置於該閘極電極兩側，其中該對源極/汲極電極延伸穿過該間隔層、該氮化物層及至少一部分之該阻障層。
如申請專利範圍第1項所述之半導體裝置，其中該氮化物層包括氮化鎵(GaN)、氮化鋁鎵(AlGaN)、氮化鋁銦(AlInN)、氮化鋁銦鎵(AlGaInN)、氮化銦鎵(InGaN)、或上述之組合。
如申請專利範圍第1項所述之半導體裝置，其中該氮化物層的厚度範圍在約1奈米至約20奈米。
如申請專利範圍第1項所述之半導體裝置，其中該間隔層具有較該化合物半導體層及該氮化物層大的能隙(bandgap)。
如申請專利範圍第4項所述之半導體裝置，其中該間隔層包括氮化鋁(AlN)、氮化鋁鎵(AlGaN)、氮化鋁銦(AlInN)、氮化鋁銦鎵(AlGaInN)、或上述之組合。
如申請專利範圍第1項所述之半導體裝置，其中該間隔層的厚度範圍在約1奈米至約7奈米。
如申請專利範圍第1項所述之半導體裝置，其中該對源極/汲極電極穿過該阻障層且延伸至該通道層。
如申請專利範圍第1項所述之半導體裝置，其中該阻障層具有一最大厚度，其中該最大厚度範圍在約10奈米至約60奈米。
如申請專利範圍第8項所述之半導體裝置，其中該阻障層在該閘極電極下方具有一厚度，該厚度範圍在約5奈米至約15奈米。
如申請專利範圍第1項所述之半導體裝置，更包括一緩衝層，位於該基板及該通道層之間。
如申請專利範圍第1項所述之半導體裝置，其中該化合物半導體層的上部及下部具有不同的摻雜濃度。
一種半導體裝置的製造方法，包括：在一基板之上形成一通道層；在該通道層之上形成一阻障層；在該阻障層之上形成一氮化物層；凹蝕該氮化物層及該阻障層以形成一凹口，其中該凹口穿過該氮化物層及一部分之該阻障層；在該氮化物層上、且於該凹口中順應性地形成一間隔層；在該間隔層之上形成一化合物半導體層，該化合物半導體層具有一上部及一下部，其中該化合物半導體層的下部填入該凹口中；在該化合物半導體層之上形成一閘極電極；以及在該閘極電極兩側形成一對源極/汲極電極，其中該對源極/汲極電極延伸穿過該間隔層、該氮化物層及至少一部分之該阻障層。
如申請專利範圍第12項所述之半導體裝置的製造方法，其中該氮化物層包括氮化鎵(GaN)、氮化鋁鎵(AlGaN)、氮化鋁銦(AlInN)、氮化鋁銦鎵(AlGaInN)、氮化銦鎵(InGaN)、或上述之組合。
如申請專利範圍第12項所述之半導體裝置的製造方法，其中該氮化物層的厚度範圍在約1奈米至約20奈米。
如申請專利範圍第12項所述之半導體裝置的製造方法，其中該間隔層具有較該化合物半導體層及該氮化物層大的能隙(bandgap)。
如申請專利範圍第15項所述之半導體裝置的製造方法，其中該間隔層包括氮化鋁(AlN)、氮化鋁鎵(AlGaN)、氮化鋁銦(AlInN)、氮化鋁銦鎵 (AlGaInN)、或上述之組合。
如申請專利範圍第12項所述之半導體裝置的製造方法，其中該間隔層的厚度範圍在約1奈米至約7奈米。
如申請專利範圍第12項所述之半導體裝置的製造方法，其中該對源極/汲極電極穿過該阻障層且延伸至該通道層。
如申請專利範圍第12項所述之半導體裝置的製造方法，其中該阻障層具有一最大厚度，其中該最大厚度範圍在約10奈米至約60奈米。
如申請專利範圍第19項所述之半導體裝置的製造方法，其中該阻障層在該閘極電極下方具有一厚度，該厚度範圍在約5奈米至約15奈米。
如申請專利範圍第12項所述之半導體裝置的製造方法，更包括在該基板及該通道層之間形成一緩衝層。
如申請專利範圍第12項所述之半導體裝置的製造方法，其中該化合物半導體層的上部及下部具有不同的摻雜濃度。