KR20150020423A - 반도체 장치 - Google Patents

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KR20150020423A
KR20150020423A KR1020130096441A KR20130096441A KR20150020423A KR 20150020423 A KR20150020423 A KR 20150020423A KR 1020130096441 A KR1020130096441 A KR 1020130096441A KR 20130096441 A KR20130096441 A KR 20130096441A KR 20150020423 A KR20150020423 A KR 20150020423A
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Abstract

반도체 장치가 제공된다. 본 발명의 일 실시예에 따른 반도체 장치는, 기판에 대해 수직 방향으로 연장하는 제1 내지 제4 반도체 기둥; 상기 제1 내지 제4 반도체 기둥의 하부에서 상기 제1 내지 제4 반도체 기둥을 연결시키는 연결 부재; 상기 제1 내지 제4 반도체 기둥 중 서로 인접한 상기 제3 및 제4 반도체 기둥 상에서 이들과 전기적으로 연결되는 소스라인; 상기 제1 및 제2 반도체 기둥 상에서 이들과 전기적으로 연결되는 비트라인; 상기 제1 내지 제4 반도체 기둥을 각각을 따라 형성되고, 상기 기판 상에 적층된 패스 워드라인, 하나 이상의 워드라인 및 선택 라인을 포함하는 제1 내지 제4 적층 구조물; 상기 제1 내지 제4 반도체 기둥 각각과 상기 워드라인 사이에 개재되는 메모리막; 및 상기 제1 내지 제4 반도체 기둥 각각과 상기 패스 워드라인 사이, 및 상기 제1 내지 제4 반도체 기둥 각각과 상기 선택 라인 사이에 개재되는 게이트 절연막을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 특허 문헌은 반도체 장치에 관한 것으로, 보다 상세하게는 기판으로부터 수직으로 적층된 복수의 메모리 셀을 포함하는 반도체 장치에 관한 것이다.
데이터를 저장할 수 있으며 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 반도체 장치로서 예컨대, 낸드형 플래시 등이 개발되어 왔다.
최근 실리콘 기판 상에 단층으로 메모리 셀을 형성하는 2차원 반도체 장치의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 복수의 메모리 셀을 적층하는 3차원 반도체 장치가 다양하게 제안되고 있다.
본 발명의 실시예들이 해결하고자 하는 과제는, 메모리 셀의 균일성을 확보할 수 있고, 사이즈 감소 및 공정 단순화가 가능한 반도체 장치를 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 기판에 대해 수직 방향으로 연장하는 제1 내지 제4 반도체 기둥; 상기 제1 내지 제4 반도체 기둥의 하부에서 상기 제1 내지 제4 반도체 기둥을 연결시키는 연결 부재; 상기 제1 내지 제4 반도체 기둥 중 서로 인접한 상기 제3 및 제4 반도체 기둥 상에서 이들과 전기적으로 연결되는 소스라인; 상기 제1 및 제2 반도체 기둥 상에서 이들과 전기적으로 연결되는 비트라인; 상기 제1 내지 제4 반도체 기둥을 각각을 따라 형성되고, 상기 기판 상에 적층된 패스 워드라인, 하나 이상의 워드라인 및 선택 라인을 포함하는 제1 내지 제4 적층 구조물; 상기 제1 내지 제4 반도체 기둥 각각과 상기 워드라인 사이에 개재되는 메모리막; 및 상기 제1 내지 제4 반도체 기둥 각각과 상기 패스 워드라인 사이, 및 상기 제1 내지 제4 반도체 기둥 각각과 상기 선택 라인 사이에 개재되는 게이트 절연막을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 반도체 장치는, 직렬 연결된 제1 드레인 선택 트랜지스터, 하나 이상의 메모리 셀 및 제1 드레인 패스 트랜지스터를 포함하는 제1 드레인 서브 스트링; 직렬 연결된 제2 드레인 선택 트랜지스터, 하나 이상의 메모리 셀 및 제2 드레인 패스 트랜지스터를 포함하는 제2 드레인 서브 스트링; 직렬 연결된 제1 소스 선택 트랜지스터, 하나 이상의 메모리 셀 및 제1 소스 패스 트랜지스터를 포함하는 제1 소스 서브 스트링; 직렬 연결된 제2 소스 선택 트랜지스터, 하나 이상의 메모리 셀 및 제2 소스 패스 트랜지스터를 포함하는 제2 소스 서브 스트링; 상기 제1 및 제2 드레인 서브 스트링의 일단에 공통적으로 연결되는 비트라인; 및 상기 제1 및 제2 소스 서브 스트링의 일단에 공통적으로 연결되는 소스라인을 포함하고, 상기 제1 및 제2 드레인 서브 스트링, 및 상기 제1 및 제2 소스 서브 스트링의 타단은 직접 또는 트랜지스터를 통하여 서로 연결된다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 반도체 장치는, 기판 상에서 제1 방향 및 제2 방향을 따라 배열된 복수의 연결 부재; 상기 복수의 연결 부재 각각에 연결되면서 상기 제1 방향으로 배열되고, 상기 기판에 대해 수직 방향으로 연장하는 제1 내지 제4 반도체 기둥; 상기 제1 내지 제4 반도체 기둥 중 서로 인접한 상기 제1 및 제2 반도체 기둥 상에서 이들과 전기적으로 연결되면서 상기 제2 방향으로 연장하는 소스라인; 상기 제3 및 제4 반도체 기둥 상에서 이들과 전기적으로 연결되면서 상기 제1 방향으로 연장하는 비트라인; 상기 제1 내지 제4 반도체 기둥을 각각을 따라 형성되고, 상기 기판 상에 적층된 패스 워드라인, 하나 이상의 워드라인 및 선택 라인을 포함하고, 상기 제2 방향으로 연장하는 제1 내지 제4 적층 구조물; 상기 제1 내지 제4 반도체 기둥 각각과 상기 워드라인 사이에 개재되는 메모리막; 및 상기 제1 내지 제4 반도체 기둥 각각과 상기 패스 워드라인 사이, 및 상기 제1 내지 제4 반도체 기둥 각각과 상기 선택 라인 사이에 개재되는 게이트 절연막을 포함한다.
본 발명의 실시예들의 반도체 장치에 의하면, 메모리 셀의 균일성을 확보할 수 있고, 사이즈 감소 및 공정 단순화가 가능하다.
도 1은 본 발명의 일실시예에 따른 반도체 장치를 나타내는 평면도이다.
도 2는 도 1의 A-A'선에 따른 단면도이다.
도 3은 도 1의 B-B'선에 따른 단면도이다.
도 4는 도 2 또는 도 3에 대응하는 회로도이다.
도 5는 도 2의 제1 메모리 셀을 확대하여 나타낸 도면이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
이하, 도 1 내지 도 5를 참조하여 본 발명의 일 실시예에 따른 반도체 장치를 설명하기로 한다.
도 1은 본 발명의 일실시예에 따른 반도체 장치를 나타내는 평면도이고, 도 2는 도 1의 A-A'선에 따른 단면도이고, 도 3은 도 1의 B-B'선에 따른 단면도이고, 도 4는 도 2 또는 도 3에 대응하는 회로도이고, 도 5는 도 2의 제1 메모리 셀을 확대하여 나타낸 도면이다. 이하, 도 1 내지 도 3를 참조하여 본 발명의 일 실시예에 따른 반도체 장치를 설명하면서, 필요에 따라 도 4 및/또는 도 5를 함께 참조하기로 한다. 또한, 설명의 편의를 위하여 기판과 평행하면서 워드라인, 드레인 선택 라인, 소스 선택 라인 및/또는 소스라인이 연장하는 방향을 Y 방향이라 하고, 기판과 평행하면서 Y 방향과 교차하는 방향을 X 방향이라 하고, 기판에 대해 수직인 방향을 Z 방향이라 하기로 한다.
도 1 내지 도 3을 참조하면, 기판(110)이 제공된다. 기판(110)은 반도체 등 다양한 물질로 형성될 수 있으며, 최상부에 절연층(미도시됨)을 포함할 수 있다. 이 절연층은 제1 도전층(140)과 기판(110)을 절연시키는 역할 또는 제1 도전층(140)이 생략된 경우에는 연결 부재(400)와 기판(110)을 절연시키는 역할을 수행할 수 있다.
기판(110) 상에는 내부에 하나 이상의 연결 부재(400)가 매립된 제1 도전층(140)이 형성될 수 있다. 제1 도전층(140)은 평면상 판 형상을 가질 수 있으며, 반도체 기둥(390)과 접촉하는 연결 부재(400)의 일부를 제외하고, 연결 부재(400)를 감싸도록 형성될 수 있다. 제1 도전층(140)은 도전 물질 예컨대, 금속, 금속 질화물, 불순물이 도핑된 폴리실리콘 등으로 형성될 수 있다. 복수의 연결 부재(400)는 X 방향 및 Y 방향을 따라 매트릭스 타입으로 배열될 수 있고, 폴리실리콘 등과 같은 반도체 물질, 또는 금속, 금속 질화물, 불순물이 도핑된 폴리실리콘 등과 같은 도전 물질로 형성될 수 있다. 제1 도전층(140)과 연결 부재(400) 사이에는 도시되지 않은 게이트 절연막이 개재될 수 있다. 게이트 절연막은, 산화막, 질화막 등을 포함하는 단일막 또는 다중막일 수 있고, 후술할 메모리막과 동일한 막으로 형성될 수도 있다.
제1 도전층(140)의 형상이 본 도면에 도시된 것에 한정되는 것은 아니며, 제1 도전층(140)은 게이트 절연막을 개재하여 연결 부재(400)의 적어도 일부와 접하면 족하다. 나아가, 연결 부재(400)가 금속, 금속 질화물 등과 같이 도전성이 높은 물질로 형성된 경우에는, 제1 도전층(140)은 생략될 수도 있다. 제1 도전층(140)이 생략되어도 연결 부재(400)가 자신에게 연결된 4개의 반도체 기둥(390)을 직접 연결시킬 수 있기 때문이다. 제1 도전층(140)이 생략된 경우에는, 연결 부재(400) 사이의 공간은 절연 물질(미도시됨)로 매립될 수 있다.
하나의 연결 부재(400), 이와 접하는 제1 도전층(140) 및 이들 사이에 개재된 게이트 절연막이 하나의 파이프 채널 트랜지스터(도 4의 PCT 참조)를 구성할 수 있다. 제1 도전층(140)은 파이프 채널 트랜지스터에서 게이트의 역할을 수행하므로, 파이프 채널 게이트(PCG)라고도 할 수 있다. 연결 부재(400)는 파이프 채널 트랜지스터의 채널로서 역할할 수 있다. 파이프 채널 트랜지스터는 하나의 연결 부재(400)에 연결되는 4개의 반도체 기둥(390)의 연결을 제어하는 역할을 수행할 수 있다.
연결 부재(400) 및 제1 도전층(140) 상에는(만약, 제1 도전층(140)이 생략되었다면 연결 부재(400) 및 연결 부재(400) 사이의 절연 물질 상에는) 복수의 층간 절연층(210) 및 복수의 제2 도전층(220)이 교대로 적층된 구조물(이하, 적층 구조물)이 형성될 수 있다. 또한, 연결 부재(400) 상에는 적층 구조물 및/또는 제1 도전층(140)을 관통하여 연결 부재(400)와 접하는 복수의 반도체 기둥(390)이 형성될 수 있다. 이때, 하나의 연결 부재(400)는 X 방향을 따라 배열되는 4개의 반도체 기둥(390)과 접할 수 있다. 즉, 각 연결 부재(400)는 자신에게 연결된 4개의 반도체 기둥(390)과 접하여 이들을 서로 연결시킬 수 있다. 이를 위하여 연결 부재(400)는 평면상 X 방향으로는 장축을 갖고 Y 방향으로 단축을 갖는 바(bar) 형상을 가질 수 있다. 층간 절연층(210)은 산화물, 질화물 등의 다양한 절연 물질로 형성될 수 있고, 제2 도전층(220)은 도전 물질 예컨대, 금속, 금속 질화물, 불순물이 도핑된 폴리실리콘 등으로 형성될 수 있다. 반도체 기둥(390)은 폴리실리콘 등의 반도체 물질로 형성될 수 있다.
X 방향으로 배열되는 반도체 기둥(390) 사이의 적층 구조물 내에는 Y 방향으로 연장하는 슬릿(S)이 형성될 수 있다. 이 슬릿(S)에 의하여, 적층 구조물은 X 방향에서 반도체 기둥(390) 별로 분리되면서, Y 방향으로 연장하는 형상을 가질 수 있다. 이하, 설명의 편의상, 하나의 연결 부재(400)에 연결되는 4개의 반도체 기둥(390)을 일측 예컨대, 좌측부터 각각 제1 내지 제4 반도체 기둥이라 하고, 제1 내지 제4 반도체 기둥 각각을 둘러싸는 적층 구조물을 제1 내지 제4 적층 구조물이라 하기로 한다.
이때, 제1 및 제2 반도체 기둥이 후술하는 비트라인(510)과 전기적으로 연결되고, 제3 및 제4 반도체 기둥이 후술하는 소스라인(470)과 전기적으로 연결된다고 가정한다. 이 경우, 제1 및 제2 적층 구조물에서 최하부의 제2 도전층(220)은 제1 및 제2 드레인 패스 워드라인(DPWL1, DPLW2)으로 기능할 수 있고, 최상부의 제2 도전층(220)은 제1 및 제2 드레인 선택 라인(DSL1, DSL2)으로 기능할 수 있고, 나머지 제2 도전층(220)은 워드라인(WL)으로 기능할 수 있다. 또한, 제3 및 제4 적층 구조물에서 최하부의 제2 도전층(220)은 제1 및 제2 소스 패스 워드라인(SPWL1, SPLW2)으로 기능할 수 있고, 최상부의 제2 도전층(220)은 제1 및 제2 소스 선택 라인(SSL1, SSL2)으로 기능할 수 있고, 나머지 제2 도전층(220)은 워드라인(WL)으로 기능할 수 있다.
그러나, 비트라인(510) 및 소스라인(470)과 연결되는 반도체 기둥(390)의 위치는 다양하게 변경될 수 있다. 순서에 상관 없이 서로 인접한 두 개의 반도체 기둥(390)은 소스라인(470)에 연결될 수 있고, 나머지 두 개의 반도체 기둥(390)은 비트라인(510)에 연결될 수 있다. 이러한 경우 반도체 기둥(390)과 대응하는 적층 구조물에서 제2 도전층(220)의 기능도 함께 변경될 수 있다. 예컨대, 제1 및 제2 반도체 기둥이 소스라인(470)과 연결되고 제3 및 제4 반도체 기둥이 비트라인(510)과 연결될 수 있고, 그에 따라 제1 및 제2 적층 구조물은 제1 및 제2 소스 패스 워드라인(SPWL1, SPWL2)과 제1 및 제2 소스 선택 라인(SSL1, SSL2)을 포함하고 제3 및 제4 적층 구조물은 제1 및 제2 드레인 패스 워드라인(DPWL1, DPLW2)과 제1 및 제2 드레인 선택 라인(DSL1, DSL2)을 포함할 수 있다. 또는, 예컨대, 제1 및 제4 반도체 기둥이 비트라인(510)과 연결되고, 제2 및 제3 반도체 기둥이 소스라인(470)과 연결될 수 있고, 그에 따라 제2 및 제3 적층 구조물은 제1 및 제2 소스 패스 워드라인(SPWL1, SPWL2)과 제1 및 제2 소스 선택 라인(SSL1, SSL2)을 포함하고 제1 및 제4 적층 구조물은 제1 및 제2 드레인 패스 워드라인(DPWL1, DPLW2)과 제1 및 제2 드레인 선택 라인(DSL1, DSL2)을 포함할 수 있다.
워드라인(WL)으로 기능하는 제2 도전층(220)과 반도체 기둥(390) 사이에는 전하의 저장이 가능한 메모리막(도 5의 ML 참조)이 개재될 수 있다. 하나의 반도체 기둥(390), 이와 접하는 하나의 워드라인(WL) 및 이들 사이의 메모리막이 하나의 메모리 셀(도 4의 MC 참조)을 구성할 수 있다. 도 5는 복수의 메모리 셀 중 어느 하나 예컨대, 도 2에 표시된 제1 메모리 셀(MC1)을 확대한 도면으로, 도 5를 참조하면, 메모리막(ML)은 반도체 기둥(390) 쪽에 배치되고 전하의 터널링을 가능하게 하는 터널 절연막(ML1), 워드라인(WL) 쪽에 배치되고 전하의 이동을 차단하는 전하 차단막(ML3), 및 터널 절연막(ML1)과 전하 차단막(ML3) 사이에 개재되고 전하를 저장하는 기능을 갖는 전하 저장막(ML2)을 포함할 수 있다. 여기서, 터널 절연막(ML1) 및 전하 차단막(ML3)은 예컨대, 산화막일 수 있고, 전하 저장막(ML2)은 예컨대, 질화막 또는 폴리실리콘막일 수 있다. 전하 저장막(ML2)의 전하 저장 또는 방출에 따라 메모리 셀에는 데이터 '0' 또는 '1'이 저장될 수 있다. 도 5에서는 메모리막(ML)이 반도체 기둥(390)을 둘러싸는 것처럼 도시되어 있으나 본 발명이 이에 한정되는 것은 아니며, 메모리막(ML)은 워드라인(WL)과 반도체 기둥(390) 사이에 개재되면 족하다.
제1 및 제2 소스 패스 워드라인(SPWL1, SPWL2), 제1 및 제2 소스 선택 라인(SSL1, SSL2), 제1 및 제2 드레인 패스 워드라인(DPWL1, DPLW2), 및 제1 및 제2 드레인 선택 라인(DSL1, DSL2) 각각과 반도체 기둥(390) 사이에는 도시되지 않은 게이트 절연막이 개재될 수 있다. 하나의 반도체 기둥(390), 이와 접하는 제1 및 제2 소스 패스 워드라인(SPWL1, SPWL2), 제1 및 제2 소스 선택 라인(SSL1, SSL2), 제1 및 제2 드레인 패스 워드라인(DPWL1, DPLW2), 및 제1 및 제2 드레인 선택 라인(DSL1, DSL2) 각각과, 이들 사이의 게이트 절연막이 제1 및 제2 소스 패스 트랜지스터(도 4의 SPT1, SPT2 참조), 제1 및 제2 소스 선택 트랜지스터(도 4의 SST1, SST2 참조), 제1 및 제2 드레인 패스 트랜지스터(도 4의 DPT1, DPT2 참조), 및 제1 및 제2 드레인 선택 트랜지스터(도 4의 DST1, DST2 참조)를 구성할 수 있다.
결과적으로, 반도체 기둥(390) 각각을 따라서 직렬 연결된 패스 트랜지스터, 하나 이상의 메모리 셀 및 선택 트랜지스터가 형성될 수 있으며, 이를 서브 스트링이라 할 수 있다. 예컨대, 제1 반도체 기둥을 따라서 직렬 연결된 제1 드레인 패스 트랜지스터(DTP1), 메모리 셀(MC) 및 제1 드레인 선택 트랜지스터(DST1)가 제1 드레인 서브 스트링을 형성하고, 제2 반도체 기둥을 따라서 직렬 연결된 제2 드레인 패스 트랜지스터(DPT2), 메모리 셀(MC) 및 제2 드레인 선택 트랜지스터(DST2)가 제2 드레인 서브 스트링을 형성하고, 제3 반도체 기둥을 따라서 직렬 연결된 제1 소스 패스 트랜지스터(SPT1), 메모리 셀(MC) 및 제1 소스 선택 트랜지스터(SST1)가 제1 소스 서브 스트링을 형성하고, 제4 반도체 기둥을 따라서 직렬 연결된 제2 소스 패스 트랜지스터(SPT2), 메모리 셀(MC) 및 제2 소스 선택 트랜지스터(SST2)가 제2 소스 서브 스트링을 형성할 수 있다. 제1 드레인 서브 스트링과 제1 및 제2 소스 서브 스트링 중 어느 하나는 연결 부재(400) 또는 파이프 채널 트랜지스터(PCT)에 의해 연결되어 U자 형상의 제1 메모리 스트링을 형성할 수 있고, 제2 드레인 서브 스트링과 제1 및 제2 소스 서브 스트링 중 다른 하나는 연결 부재(400) 또는 파이프 채널 트랜지스터(PCT)에 의해 연결되어 U자 형상의 제2 메모리 스트링을 형성할 수 있다. 결과적으로, 하나의 연결 부재(400)를 이용하여 2개의 메모리 스트링이 형성될 수 있다.
소스라인(470)은 4개의 반도체 기둥(390) 중 서로 인접한 두개의 상단과 전기적으로 연결되면서 Y 방향으로 연장할 수 있다. 본 실시예에서 소스라인(470)은 제3 및 제4 반도체 기둥과 연결되었으나, 본 발명이 이에 한정되는 것은 아니며, 소스라인(470)은 제1 및 제2 반도체 기둥과 연결되거나 또는 제2 및 제3 반도체 기둥과 연결될 수 있다. 비트라인(510)은 소스라인(470)에 연결되지 않는 나머지 2개의 반도체 기둥(390) 예컨대, 제1 및 제2 반도체 기둥의 상단과 전기적으로 연결되면서 X 방향으로 연장할 수 있다. 여기서, 비트라인(510)이 소스라인(470)보다 위에 위치할 수 있고, 이러한 경우 비트라인(510)은 도전 콘택(480)을 개재하여 반도체 기둥(390)과 전기적으로 연결될 수 있다. 반면, 소스라인(470)은 반도체 기둥(390)과 직접 연결될 수 있다. 비트라인(510) 및 소스라인(470) 각각은 금속 등과 같은 저저항 물질로 형성될 수 있다.
하나의 소스라인(470)에는 제1 및 제2 메모리 스트링 각각의 일단이 동시에 연결될 수 있고, 하나의 비트라인(510)에는 제1 및 제2 메모리 스트링 각각의 타단이 동시에 연결될 수 있다. 하나의 소스라인(470)에 연결되는 복수의 제1 메모리 스트링 및 복수의 제2 메모리 스트링이 하나의 메모리 블록을 형성할 수 있다. 즉, 도 1에는 세 개의 메모리 블록을 예시적으로 도시하였다.
한편, 본 실시예에서, Y 방향으로 배열되는 반도체 기둥(390)은 일직선상에 위치하는 것이 아니고 지그재그(zigzag) 타입으로 배열될 수 있다. 예컨대, Y 방향에서 홀수번째의 반도체 기둥(390)들은 X 방향에서 우측으로 치우쳐 배치될 수 있고, 짝수번째의 반도체 기둥(390)들은 X 방향에서 좌측으로 치우쳐 배치될 수 있다. 이는 인접한 반도체 기둥(390) 사이의 간격을 확보함으로써 공정을 용이하게 하고 메모리 셀 특성을 확보하기 위함이다. 이 때문에, Y 방향에서 홀수번째의 연결 부재(400) 또한 X 방향에서 우측으로 치우쳐 배치될 수 있고, Y 방향에서 짝수번째의 연결 부재(400) 또한 X 방향에서 좌측으로 치우쳐 배치될 수 있다.
이상으로 설명한 반도체 장치에 의하면, 하나의 연결 부재(400)를 이용하여 두 개의 메모리 스트링을 형성할 수 있기 때문에, 장치의 사이즈 감소가 가능하다.
또한, 층간 절연층(210) 및 제2 도전층(220)의 적층 구조물 내에 일정한 간격으로 반복적으로 슬릿(S)을 형성함으로써, 공정이 단순할 뿐만 아니라 제2 도전층(220) 특히, 워드라인(WL)의 X 방향 폭을 일정하게 할 수 있어 메모리 셀의 균일성을 확보할 수 있다.
나아가, 비트라인(510) 및 소스라인(470) 전부가 메모리 셀 상부에 위치하기 때문에, 저저항의 도전물질로 비트라인(510) 및 소스라인(470)을 형성할 수 있는 장점도 있다.
이상으로 설명한 반도체 장치에서 프로그램/이레이즈/리드(또는 검증) 동작은 아래와 같이 수행될 수 있다. 이 동작 과정에서 파이프 채널 트랜지스터(PCT)는 턴온된 상태일 수 있다.
먼저, 전술한 도 1 내지 도 5 및 아래의 [표 1]을 참조하여 이레이즈 동작을 설명한다. [표 1]은 이레이즈 동작시 라인들에 인가될 수 있는 전압을 나타내고 있다.
Figure pat00001
이레이즈시 비트라인(BL) 및 소스라인(SL) 중 적어도 하나에는 이레이즈 전압(Vera)이 인가될 수 있다. 즉, 비트라인(BL) 및 소스라인(SL) 전부에 이레이즈 전압(Vera)이 인가되거나, 비트라인(BL)에 이레이즈 전압(Vera)이 인가되고 소스라인(SL)은 플로팅되거나, 소스라인(SL)에 이레이즈 전압(Vera)이 인가되고 비트라인(BL)은 플로팅될 수 있다. 이레이즈 전압(Vera)은 양의 고전압 예컨대, 약 20V일 수 있다. 워드라인(WL)에는 이레이즈 전압(Vera)보다 충분히 작은 전압 예컨대, 약 0V가 인가될 수 있다. 나머지 라인들 즉, 제1 및 제2 드레인 선택 라인(DSL1, DSL2), 제1 및 제2 드레인 패스 워드라인(DPWL1, DPWL2), 제1 및 제2 소스 선택 라인(SSL1, SSL2), 및 제1 및 제2 소스 패스 워드라인(SPWL1, SPWL2)은 플로팅될 수 있다. 이러한 경우, 비트라인(BL) 및 소스라인(SL) 중 적어도 하나에 인가된 이레이즈 전압(Vera)이 반도체 기둥(390)으로 전달되고 이러한 이레이즈 전압(Vera)과 워드라인(WL)에 인가되는 저전압 사이의 차이에 의해 메모리 셀(MC)에 저장된 전자가 반도체 기둥(390)으로 방출됨으로써 메모리 셀(MC)의 데이터 이레이즈가 수행될 수 있다.
다음으로, 전술한 도 1 내지 도 5 및 아래의 [표 2]를 참조하여 프로그램 동작을 설명한다. [표 2]는 선택된 메모리 셀에 대한 프로그램시 라인들에 인가될 수 있는 전압을 나타내고 있다. 여기서, 선택된 메모리 셀은 도 2의 제1 메모리 셀(MC1)이라고 가정한다.
Figure pat00002
제1 메모리 셀(MC1)은 제1 드레인 서브 스트링과 제1 소스 서브 스트링을 포함하는 제1 메모리 스트링에 포함될 수 있다. 제1 메모리 셀(MC1)을 포함하는 제1 메모리 스트링이 연결된 비트라인(BL)을 이하, 선택된 비트라인(sel. BL)이라 하고, 나머지 비트라인(BL)을 이하, 비선택된 비트라인(unsel. BL)이라 하기로 한다. 이때, 비트라인(BL)은 X 방향으로 연장하므로, 제1 메모리 셀(MC1)을 포함하지 않으면서 제1 메모리 스트링과 연결 부재(400)를 공유하는 제2 메모리 스트링도 선택된 비트라인(sel. BL)에 연결되게 된다. 선택된 비트라인(sel. BL)은 도 2에 도시된 비트라인(BL)일 수 있고, 비선택된 비트라인(unsel. BL)은 예컨대, 도 3에 도시된 비트라인(BL)일 수 있다. 또한, 제1 메모리 셀(MC)에 연결된 워드라인(WL)을 이하, 선택된 워드라인(sel. WL)이라 하고, 나머지 워드라인(WL)을 이하, 비선택된 워드라인(unsel. WL)이라 하기로 한다. 제1 메모리 스트링을 구성하는 제1 드레인 선택 라인(DSL1), 제1 드레인 패스 워드라인(DPWL1) 및 제1 소스 패스 워드라인(SPWL1)은 각각 선택된 드레인 선택 라인(sel. DSL), 선택된 드레인 패스 워드라인(sel. DPWL) 및 선택된 소스 패스 워드라인(sel. SPWL)일 수 있다. 또한, 제2 메모리 스트링을 구성하는 제2 드레인 선택 라인(DSL2), 제2 드레인 패스 워드라인(DPWL2) 및 제2 소스 패스 워드라인(SPWL2)은 각각 비선택된 드레인 선택 라인(unsel. DSL), 비선택된 드레인 패스 워드라인(unsel. DPWL) 및 비선택된 소스 패스 워드라인(unsel. SPWL)일 수 있다.
이때, 제1 메모리 셀(MC1)을 프로그램하기 위하여 선택된 비트라인(sel. BL)에는 저전압 예컨대, 0V를 인가하고, 제1 드레인 선택 라인(DSL1), 제1 드레인 패스 워드라인(DPWL1), 제1 소스 패스 워드라인(SPWL1) 및 비선택된 워드라인(unsel. WL)에는 제1 드레인 선택 트랜지스터(DST1), 제1 드레인 패스 트랜지스터(DPT1), 제1 소스 패스 트랜지스터(SPT1) 및 메모리 셀 트랜지스터를 턴온시키는 전압으로서 예컨대, 전원 전압(Vcc) 및/또는 패스 전압(Vpass)을 인가하고, 선택된 워드라인(sel. WL)에는 프로그램 전압(Vpgm)으로서 양의 고전압 예컨대, 약 20V를 인가할 수 있다. 이때, 제1 소스 선택 라인(SSL1)에는 예컨대, 0V가 인가되고, 소스라인(SL)에는 예컨대, 전원 전압(Vcc)이 인가되어 제1 메모리 스트링과 소스라인(SL)이 차단될 수 있다. 이러한 경우, 선택된 워드라인(sel. WL)에 인가되는 프로그램 전압(Vpgm)과 선택된 비트라인(sel. BL)을 통하여 반도체 기둥(390)으로 전달되는 저전압 사이의 차에 의하여 제1 메모리 셀(MC1)의 메모리막(ML)으로 전자가 주입됨으로써, 제1 메모리 셀(MC1)이 프로그램될 수 있다.
한편, 선택된 비트라인(sel. BL)에 연결된 제2 메모리 스트링의 메모리 셀들의 프로그램 방지는, 제2 드레인 선택 라인(DSL2), 제2 드레인 패스 워드라인(DPWL2), 제2 소스 패스 워드라인(SPWL2) 및 제2 소스 선택 라인(SSL2)에 제2 드레인 선택 트랜지스터(DST2), 제2 드레인 패스 트랜지스터(DPT2), 제2 소스 패스 트랜지스터(SPT2) 및 제2 소스 선택 트랜지스터(SST2)를 턴오프시키는 전압으로서 예컨대, 0V를 인가함으로써, 선택된 비트라인(sel. BL)의 전압이 반도체 기둥(390)으로 전달되는 것을 막는 방식으로 수행될 수 있다. 또한, 비선택된 비트라인(unsel. BL)에 연결된 메모리 스트링들의 프로그램 방지는, 비선택된 비트라인(unsel. BL)에는 프로그램 방지를 위한 양전압 예컨대, 전원 전압(Vcc)을 인가하는 방식으로 수행될 수 있다.
다음으로, 전술한 도 1 내지 도 5 및 아래의 [표 3]를 참조하여 리드(또는 검증) 동작을 설명한다. [표 3]은 선택된 메모리 셀에 대한 리드 동작시 라인들에 인가될 수 있는 전압을 나타내고 있다. 여기서, 선택된 메모리 셀은 도 2의 제1 메모리 셀(MC1)이라고 가정한다.
Figure pat00003
제1 메모리 셀(MC1)을 리드하기 위해서 선택된 비트라인(sel. BL)을 프리차지할 수 있는 소정 전압 예컨대, 약 1V 정도를 인가하고, 제1 드레인 선택 라인(DSL1), 제1 드레인 패스 워드라인(DPWL1), 제1 소스 패스 워드라인(SPWL1), 제1 소스 선택 라인(SSL1) 및 비선택된 워드라인(unsel. WL)에는 제1 드레인 선택 트랜지스터(DST1), 제1 드레인 패스 트랜지스터(DPT1), 제1 소스 패스 트랜지스터(SPT1), 제1 소스 선택 트랜지스터(SST1) 및 메모리 셀 트랜지스터를 턴온시키는 전압으로서 예컨대, 전원 전압(Vcc) 및/또는 패스 전압(Vpass)을 인가하고, 선택된 워드라인(sel. WL)에는 리드 전압(Vread)을 인가하고 소스라인(SL)에는 0V를 인가할 수 있다. 이러한 경우, 선택된 비트라인(sel. BL)의 전압 레벨이 변화하는지 여부를 감지함으로써 제1 메모리 셀(MC1)에 저장된 데이터를 읽어낼 수 있다.
한편, 선택된 비트라인(sel. BL)에 연결된 제2 메모리 스트링의 메모리 셀들의 리드 방지는, 제2 드레인 선택 라인(DSL2), 제2 드레인 패스 워드라인(DPWL2) 및 제2 소스 패스 워드라인(SPWL2)에 제2 드레인 선택 트랜지스터(DST2), 제2 드레인 패스 트랜지스터(DPT2) 및 제2 소스 패스 트랜지스터(SPT2)를 턴오프시키는 전압으로서 예컨대, 0V를 인가함으로써, 선택된 비트라인(sel. BL)으로부터의 전류 흐름을 차단하는 방식으로 수행될 수 있다. 제2 소스 선택 라인(SSL2)에는 동일하게 0V가 인가될 수도 있지만, 제1 소스 선택 라인(SSL1)과 동일한 전압 예컨대, 전원 전압(Vcc)이 인가되어도 무방하다. 또한, 비선택된 비트라인(unsel. BL)에 연결된 메모리 스트링들의 리드 방지를 위하여 비선택된 비트라인(unsel. BL)은 0V로 유지될 수 있다.
이상으로 설명한 동작 방법을 살펴보면, 제1 및 제2 메모리 스트링이 동일한 비트라인(BL) 및 동일한 소스라인(SL)에 연결되더라도, 제1 및 제2 드레인 패스 워드라인(DPWL1, DPWL2), 제1 및 제2 드레인 선택 라인(DSL1, DSL2), 제1 및 제2 소스 패스 워드라인(SPWL1, SPWL2), 및 제1 및 제2 소스 선택 라인(SSL1, SSL2)에 인가되는 전압을 제어함으로써, 어느 하나의 메모리 스트링에 포함되는 메모리 셀만을 선택적으로 프로그램/리드할 수 있다. 제1 드레인 패스 워드라인(DPWL1) 및 제1 소스 패스 워드라인(SPWL1)은 대응하는 제1 드레인 선택 라인(DSL1)과 동일한 전압이 인가될 수 있고, 제2 드레인 패스 워드라인(DPWL2) 및 제2 소스 패스 워드라인(SPWL2)은 대응하는 제2 드레인 선택 라인(DSL2)과 동일한 전압이 인가될 수 있다.
또한, 전술한 동작들 각각에서 제1 및 제2 소스 선택 라인(SSL1, SSL2)에는 동일한 전압이 인가되어도 무방하다. 따라서, 전술한 실시예들에서 제1 및 제2 소스 선택 라인(SSL1, SSL2)은 슬릿(S)에 의해 서로 분리되는 것으로 설명하였으나, 분리되지 않아도 무방하다. 다시 말하면, 제1 및 제2 소스 선택 라인(SSL1, SSL2)은 소스라인(SL)과 유사한 형상을 갖는 하나의 라인일 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
110: 기판 140: 제1 도전층
210: 층간 절연막 220: 제2 도전층
390: 반도체 기둥 400: 연결 부재
470: 소스라인 480: 도전 콘택
510: 비트라인

Claims (17)

  1. 기판에 대해 수직 방향으로 연장하는 제1 내지 제4 반도체 기둥;
    상기 제1 내지 제4 반도체 기둥의 하부에서 상기 제1 내지 제4 반도체 기둥을 연결시키는 연결 부재;
    상기 제1 내지 제4 반도체 기둥 중 서로 인접한 상기 제3 및 제4 반도체 기둥 상에서 이들과 전기적으로 연결되는 소스라인;
    상기 제1 및 제2 반도체 기둥 상에서 이들과 전기적으로 연결되는 비트라인;
    상기 제1 내지 제4 반도체 기둥을 각각을 따라 형성되고, 상기 기판 상에 적층된 패스 워드라인, 하나 이상의 워드라인 및 선택 라인을 포함하는 제1 내지 제4 적층 구조물;
    상기 제1 내지 제4 반도체 기둥 각각과 상기 워드라인 사이에 개재되는 메모리막; 및
    상기 제1 내지 제4 반도체 기둥 각각과 상기 패스 워드라인 사이, 및 상기 제1 내지 제4 반도체 기둥 각각과 상기 선택 라인 사이에 개재되는 게이트 절연막을 포함하는
    반도체 장치.
  2. 제1 항에 있어서,
    상기 메모리막은, 터널 절연막, 전하 저장막 및 전하 차단막을 포함하는
    반도체 장치.
  3. 제2 항에 있어서,
    상기 게이트 절연막은, 상기 메모리막과 동일한 막으로 형성되는
    반도체 장치.
  4. 제1 항에 있어서,
    게이트 절연막을 사이에 두고 상기 연결 부재와 접하는 도전층을 더 포함하는
    반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 내지 제4 적층 구조물 각각은 슬릿에 의해 서로 분리된
    반도체 장치.
  6. 제1 항에 있어서,
    상기 제3 적층 구조물에 포함된 제3 선택 라인과 상기 제4 적층 구조물에 포함된 제4 선택 라인을 제외하고, 상기 제1 내지 제4 적층 구조물 각각은 슬릿에 의해 서로 분리되고,
    상기 제3 선택 라인과 상기 제4 선택 라인은 일체로 연결된
    반도체 장치.
  7. 제1 항에 있어서,
    상기 제1 내지 제4 적층 구조물 각각에 포함된 워드라인은, 일정한 폭을 갖는
    반도체 장치.
  8. 제1 항에 있어서,
    상기 제1 반도체 기둥, 상기 제1 적층 구조물, 상기 제3 반도체 기둥 및 상기 제3 적층 구조물이 제1 메모리 스트링을 구성하고,
    상기 제2 반도체 기둥, 상기 제2 적층 구조물, 상기 제4 반도체 기둥 및 상기 제4 적층 구조물이 제2 메모리 스트링을 구성하는
    반도체 장치.
  9. 제8 항에 있어서,
    상기 제1 메모리 스트링에 포함된 메모리 셀 중 선택된 메모리 셀에 대한 프로그램 동작 또는 리드 동작시,
    상기 제1 적층 구조물에 포함된 선택 라인, 및 상기 제1 및 제3 적층 구조물에 포함된 패스 워드라인에, 선택 트랜지스터 및 패스 트랜지스터를 턴온시키는 전압이 인가되고,
    상기 제2 적층 구조물에 포함된 선택 라인, 및 상기 제2 및 제4 적층 구조물에 포함된 패스 워드라인에, 선택 트랜지스터 및 패스 트랜지스터를 턴오프시키는 전압이 인가되는
    반도체 장치.
  10. 제9 항에 있어서,
    상기 프로그램 동작 또는 상기 리드 동작시
    상기 제3 적층 구조물에 포함된 선택 라인 및 상기 제4 적층 구조물에 포함된 선택 라인에 동일한 전압이 인가되는
    반도체 장치.
  11. 직렬 연결된 제1 드레인 선택 트랜지스터, 하나 이상의 메모리 셀 및 제1 드레인 패스 트랜지스터를 포함하는 제1 드레인 서브 스트링;
    직렬 연결된 제2 드레인 선택 트랜지스터, 하나 이상의 메모리 셀 및 제2 드레인 패스 트랜지스터를 포함하는 제2 드레인 서브 스트링;
    직렬 연결된 제1 소스 선택 트랜지스터, 하나 이상의 메모리 셀 및 제1 소스 패스 트랜지스터를 포함하는 제1 소스 서브 스트링;
    직렬 연결된 제2 소스 선택 트랜지스터, 하나 이상의 메모리 셀 및 제2 소스 패스 트랜지스터를 포함하는 제2 소스 서브 스트링;
    상기 제1 및 제2 드레인 서브 스트링의 일단에 공통적으로 연결되는 비트라인; 및
    상기 제1 및 제2 소스 서브 스트링의 일단에 공통적으로 연결되는 소스라인을 포함하고,
    상기 제1 및 제2 드레인 서브 스트링, 및 상기 제1 및 제2 소스 서브 스트링의 타단은 직접 또는 트랜지스터를 통하여 서로 연결되는
    반도체 장치.
  12. 제11 항에 있어서,
    상기 제1 소스 패스 트랜지스터의 게이트와 상기 제2 소스 패스 트랜지스터의 게이트는 서로 연결된
    반도체 장치.
  13. 제11 항에 있어서,
    상기 제1 드레인 서브 스트링과 상기 제1 소스 서브 스트링은 제1 메모리 스트링을 구성하고,
    상기 제2 드레인 서브 스트링과 상기 제2 소스 서브 스트링은 제2 메모리 스트링을 구성하는
    반도체 장치.
  14. 제13 항에 있어서,
    상기 제1 메모리 스트링에 포함된 메모리 셀 중 선택된 메모리 셀에 대한 프로그램 동작 또는 리드 동작시,
    상기 제1 드레인 선택 트랜지스터, 상기 제1 드레인 패스 트랜지스터 및 상기 제1 소스 패스 트랜지스터는 턴온되고,
    상기 제2 드레인 선택 트랜지스터, 상기 제2 드레인 패스 트랜지스터 및 상기 제2 소스 패스 트랜지스터는 턴오프되는
    반도체 장치.
  15. 제14 항에 있어서,
    상기 프로그램 동작 또는 상기 리드 동작시
    상기 제1 및 제2 소스 선택 트랜지스터는 함께 제어되는
    반도체 장치.
  16. 기판 상에서 제1 방향 및 제2 방향을 따라 배열된 복수의 연결 부재;
    상기 복수의 연결 부재 각각에 연결되면서 상기 제1 방향으로 배열되고, 상기 기판에 대해 수직 방향으로 연장하는 제1 내지 제4 반도체 기둥;
    상기 제1 내지 제4 반도체 기둥 중 서로 인접한 상기 제1 및 제2 반도체 기둥 상에서 이들과 전기적으로 연결되면서 상기 제2 방향으로 연장하는 소스라인;
    상기 제3 및 제4 반도체 기둥 상에서 이들과 전기적으로 연결되면서 상기 제1 방향으로 연장하는 비트라인;
    상기 제1 내지 제4 반도체 기둥을 각각을 따라 형성되고, 상기 기판 상에 적층된 패스 워드라인, 하나 이상의 워드라인 및 선택 라인을 포함하고, 상기 제2 방향으로 연장하는 제1 내지 제4 적층 구조물;
    상기 제1 내지 제4 반도체 기둥 각각과 상기 워드라인 사이에 개재되는 메모리막; 및
    상기 제1 내지 제4 반도체 기둥 각각과 상기 패스 워드라인 사이, 및 상기 제1 내지 제4 반도체 기둥 각각과 상기 선택 라인 사이에 개재되는 게이트 절연막을 포함하는
    반도체 장치.
  17. 제16 항에 있어서,
    게이트 절연막을 사이에 두고 상기 복수의 연결 부재와 접하는 도전층을 더 포함하는
    반도체 장치.
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