JP2021503683A - フローティングソースメモリ構造体の検出方法 - Google Patents

Abstract

アクセス可能なドレインストリングと、直接アクセスできないフローティングソースストリングとの間に接続された３次元または平面の不揮発性のメモリセルアレイにおける高速のデータ取得および低消費電力のためのアルゴリズムをＮＯＲ論理型の構造で提示している。【選択図】図２０

Description

本発明は、ＮＯＲ型メモリストリングとして構成された、メモリセルの３次元の不揮発性メモリ構造体に関する。より詳細には、本発明は、各メモリセルが、直接アクセス可能なドレイン電極と、直接アクセス可能ではないフローティングソース電極との間に接続されている、メモリセルの構造からのデータの読み出しに関する。

不揮発性メモリセル群は、多くの場合、外部からアクセス可能な２つの電気ノード（「電極」）間で直列（ＮＡＮＤ）または並列（ＮＯＲ）に接続される。ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルとは対照的に、不揮発性メモリセルは、データ取得のためにアクセスした後、または電源を切った後も、保存された情報を保持する。典型的な不揮発性メモリセルでは、データは、例えば、ファウラーノルドハイムトンネリングによって作成される絶縁された電荷トラップ層に注入された電荷の形で記憶される。記憶された情報は、通常、測定可能な電流の流れまたは測定可能な電圧レベルの変化のいずれかに基づく非破壊的な方法を用いて取得される。測定結果は、一般的に「センスアンプ」によってデジタル情報として提供される。電流の流れを利用する方法は「電流検出法（電流センシング）」、電圧を変化させる方法は「電圧検出法（電圧センシング）」と呼ばれる。このような観点から、センスアンプとして、電流検出法の場合はデジタル電流計、電圧検出の場合はデジタル電圧計が用いられる。

図１Ａは、米国特許第７，０４６，５６８号明細書に記載されている電流検出および電圧検出のいずれも可能なセンスアンプ回路を示す。図１Ｂは、図１Ａのセンスアンプ回路をもとに、電流検出モードで動作する簡略化したセンスアンプ回路を示す図である。図１Ａおよび図１Ｂに示すように、メモリセル１００は、寄生容量（図１Ｂの寄生ビット線コンデンサ１０２に代表される）の負荷が大きいビット線（ＢＬ）１０１とグランド基準との間に接続されている。ＮＭＯＳトランジスタ１０３、１０４は、メモリセル１００を時間に依存しないドレイン電圧にバイアスするようにカスコード構成で接続されており、これにより、ノード１０６における電位（信号ＳＥＮ）に依存せず、メモリセル１００内の電流を一定に保つことができる。

図１Ｃは、図１Ｂの電流検出動作における各種信号の電圧波形を示す図である。図１Ｂおよび図１Ｃに示すように、ノード１０６は、レベルセンシティブ型であるＰＭＯＳ初期化トランジスタ１１０が非導電状態となるように、ＰＭＯＳ初期化トランジスタ１０５によって電源電圧ＶＤＤに初期化され、ビット線１０１は電圧ＢＬＣ−Ｖ_Ｔに保持される。ここで、電圧ＢＬＣはＮＭＯＳトランジスタ１０３のゲート電極の電圧でありＶ_ＴはＮＭＯＳトランジスタ１０３のしきい値電圧である。コンデンサ１０７はノード１０６と電源電圧ＶＤＤとの間に接続されており、寄生ビット線コンデンサ１０２に対して相対的に小さい容量を有する専用コンデンサ（すなわち、寄生コンデンサではなく、明示的に提供されるコンデンサ）であってもよい。時刻Ｔ₁において、ＰＭＯＳ初期化トランジスタ１０５はオフになり、メモリセル１００は、その導電状態に応じて、コンデンサ１０７を放電してもよいし、放電しなくてもよい。メモリセル１００が導電状態でない場合、ノード１０６は電荷を失うことなく、電源電圧ＶＤＤのままであるため、ＰＭＯＳ初期化トランジスタ１１０は非導電状態である。この場合、結合されたインバータの一方の出力電極１１１は、グランド基準のままである。しかし、メモリセル１００が導電状態であれば、ノード１０６上の電圧は低下する。時刻Ｔ₂で、ノード１０６の電圧が「トリップポイント」（ＴＰ）レベル１１７を下回ると、ＰＭＯＳ初期化トランジスタ１１０が導通し、出力電極１１１を駆動して電源電圧ＶＤＤを供給する。

コンデンサ１０７は、ノイズフィルタとしての役割と、セル電流評価装置としての役割（時間積分による）の２つの役割を果たす。メモリセル内の一定の電流は、図１Ｃに示されるように、異なるセル電流は、ノード１０６の電圧が異なる波形１１３、１１４を有する結果となり、波形１１４によって示されるより急な勾配は、より高い放電電流に対応する。出力電極１１１の電圧は、ノード１０６上の電圧がＴＰレベル１１７を越えると、波形１１５および１１６（それぞれ波形１１３および１１４に対応する）で示されるように、論理状態が変化する。ＴＰレベル１１７は、ＰＭＯＳ初期化トランジスタ１１０のしきい値電圧に対応する。

図１Ｂにおいて、追加のトランジスタ１０８は、そのゲート電極にＮＭＯＳトランジスタ１０３の電圧ＢＬＣよりも高い電圧ＢＬＸを有し、そのドレイン電極に電源電圧ＶＤＤを供給する。トランジスタ１０８は、ＮＭＯＳトランジスタ１０３のドレイン電極の電圧を維持する。これは、ノード１０６の電圧が低下すると、ＮＭＯＳトランジスタ１０３のドレイン電極がビット線１０１の電圧ＢＬＣ−Ｖ_Ｔよりも高い電圧ＢＬＸ−Ｖ_Ｔに保持されるため、ビット線１０１の電圧をＢＬＣ−Ｖ_Ｔで一定に保つことができるからである。Ｔ_１とＴ_４の間の期間にまたがる放電時間窓１１８は、電源電圧ＶＤＤとＴＰレベル１１７との間のノード１０６における放電直線性を提供するように、電流検出動作に先立って較正される。ＴＰレベル１１７以下では、全体的な回路応答により、直線性が失われる場合がある。回路応答には、ＰＭＯＳ初期化トランジスタ１１０が導電状態となり、ＮＭＯＳトランジスタ１０３のドレイン電極の電圧が精度に影響を与えずにＢＬＸ−Ｖ_Ｔに保持されることが含まれる。この図１Ｂおよび図１Ｃの動作は、電流検出動作の一種に過ぎないことを示している。あるいは、セル電流をミラーリングして既知の基準と比較することにより、セル電流を評価することもできる。

図１Ｄは、図１Ａのセンスアンプ回路をベースに、電圧検出モードで動作する簡略化されたセンスアンプ回路を示す図である。図１Ｅは、図１Ｄの電圧検出動作における各種信号の電圧波形を示す図である。図１Ｄに示すように、ＮＭＯＳトランジスタ１０３は、そのゲート電極が電圧ＢＬＣ₁にある状態で、ビット線１０１（寄生ビット線コンデンサ１０２によって示される容量性ノード）をグランドから電圧ＢＬＣ_１−Ｖ_Ｔ（図１Ｅの波形１１９によって示されるように）までプリチャージする。そして、ＮＭＯＳトランジスタ１０３のゲート電極の電圧を電圧ＢＬＣ_２−Ｖ_Ｔ（波形１２０で示される）まで下げることにより、ビット線１０１をノード１０６から切り離す。時刻Ｔ_１において、読み出し電圧がメモリセル１００に印加される。符号化された状態に応じて、メモリセル１００を活性化すると、ビット線１０１を放電してもよいし、放電しなくてもよい。ビット線１０１における放電率は、寄生ビット線コンデンサ１０２が上述したコンデンサ１０７よりも数桁大きい可能性があるため、上述した「電流検出」動作と比較して著しく低い（例えば、数桁）可能性がある。電流検出とは異なり、電圧検出動作では、専用のコンデンサ１０７を必要としない。図１Ｅに示すように、ビット線１０１の電圧がＢＬＣ_２−Ｖ_Ｔ（すなわち、波形１２０）以下に低下すると、ノード１０６は直ちにプルダウンされる（図１Ｅでは参照数字１２１で示されている）。最終的に、ビット線１０１はグランドに放電する。電圧検出方法の大きな欠点は、時間がかかることである。

メモリセル１００のソース電極が接地されていない場合には、メモリセル１００がグランドへのアクティブプルダウンとして機能することができなくなるため、電流検出方法および電圧検出方法のいずれも使用することができない。センスアンプの容量性入力端子に中間回路を介して判別点を横切ることを強制できるようなグランドへの電流の流れはない。

本発明の一実施形態は、メモリセルのストリング群から選択されたメモリセルより記憶された情報を取得する方法である。その実施形態では、ストリング内のすべてのメモリセルは共通のビット線を共有し、一部のメモリセルは共通のソース線に関連付けられ、他のメモリセルはそれぞれ他の共通のソース線に関連付けられている。メモリストリング内の各メモリセルは、異なるワード線に関連付けられている。この方法は、（ａ）メモリセルの共通ビット線および関連する共通ソース線を、電源電圧とグランドとの間の所定の電圧に初期化するステップと、（ｂ）共通ビット線、関連する共通ソース線、またはその両方を所定の電圧から偏位させることによって、関連する共通ソース線と共通ビット線との間の電圧分離を行うステップと、（ｃ）関連するワード線上で、メモリセルを、メモリセルに記憶された情報に対応する導電状態に置くための読み出し電圧を提供するステップと、および（ｄ）電流検出回路を使用し、関連するワード線上での読み出し電圧の結果として関連する共通ソース線への電荷の流れまたは関連する共通ソース線からの電荷の流れを検出することに基づいて、導電状態を決定するステップとを含む。

本発明は、添付の図面と併せて、以下の詳細な説明を検討するとよりよく理解される。

電流検出動作と電圧検出動作の両方が可能なセンスアンプ回路を示す図である。 図１Ａのセンスアンプ回路をベースに、電流検出モードで動作する簡略化されたセンスアンプ回路を示す図である。 図１Ｂの電流検出動作における各種信号の電圧波形を示す図である。 図１Ａのセンスアンプ回路をベースに、電圧検出モードで動作する簡略化されたセンスアンプ回路を示す図である。 図１Ｄの電圧検出動作における各種信号の電圧波形を示す図である。 本発明の一実施形態による電荷検出の原理を示す図である。 本発明の一実施形態によるメモリセルの導電状態を評価するために電荷検出の原理の適用を示す図である。 本発明の一実施形態による、センスアンプ回路を使用して非導電状態のメモリセル上の電荷共有の評価を示す図である。 本発明の一実施形態による、センスアンプ回路を使用して導電状態にあるメモリセルの電荷共有の評価を示す図である。 本発明の一実施形態による３次元不揮発性メモリ構造体２０を異なる観点から示す図である。 本発明の一実施形態による３次元不揮発性メモリ構造体２０を異なる観点から示す図である。 本発明の一実施形態による３次元不揮発性メモリ構造体２０を異なる観点から示す図である。 本発明の一実施形態による、センスアンプ２５５を共有する２つのアクティブストリップによって形成されたＮＯＲストリング５０１および５０１内のメモリセルの概略回路を示す図である。 本発明の一実施形態による寄生コンデンサが示されたＮＯＲストリング５０１を示す図である。 ＮＭＯＳ選択トランジスタ（ストリング選択トランジスタ）２３０によってセンスアンプ２５５に直結されたＮＯＲストリング５０１のメモリセルの導電状態を決定するための条件を準備するプリチャージセル２２４を示す図である。 本発明の一実施形態による、「プログラム済」（すなわち、非導電状態）メモリセルおよび「消去済」（すなわち、導電状態）メモリセルの読み出しをそれぞれ示す図である。 本発明の一実施形態による、「プログラム済」（すなわち、非導電状態）メモリセルおよび「消去済」（すなわち、導電状態）メモリセルの読み出しをそれぞれ示す図である。 本発明の一実施形態による、ドレイン電極２１７とソース電極２１９との間の寄生容量を考慮した、図７Ｂおよび図７Ｃの読み出しメモリセル２１０を示す図である。 本発明の一実施形態による、電源電圧ＶＤＤに設定したワード線に結合したソース電極２１９を有するＮＯＲストリング５０１内のメモリセルの導電状態を決定するための条件を準備するプリチャージセル（トランジスタ）２２４を示す図である。 本発明の一実施形態による、結合したワード線電圧を変化させる技術を使用して、「プログラム済」（すなわち、非導電状態）メモリセル２１０の読み出しを示す図である。 本発明の一実施形態による、結合したワード線電圧を変化させる技術を使用して、「プログラム済」（すなわち、非導電状態）メモリセル２１０の読み出しを示す図である。 フローティングノード３０１を入力電極（ノード３００）および接地にそれぞれ結合するコンデンサＣ０およびＣ１を示す図である。 図９のモデルのさらなる改良を示す図である。 図１０Ａのモデルのノード３０１、３０２および３０３における例示的な波形を示す図である。 図１０Ａ〜図１０Ｂのモデルにおける動作原理を使用した直接接続データ検出のための別の方法を示す図である。 図１０Ａ〜図１０Ｂのモデルにおける動作原理を使用した直接接続データ検出のための別の方法を示す図である。 図１０Ａ〜図１０Ｂのモデルにおける動作原理を使用した直接接続データ検出のための別の方法を示す図である。 ドレイン電極２１７とセンスアンプの入力電極２５１との間の「ダイオード類似」接続を使用したストレージトランジスタ（メモリセル）２１０のデータ検出を示す図である。 ドレイン電極２１７とセンスアンプの入力電極２５１との間の「ダイオード類似」接続を使用したストレージトランジスタ（メモリセル）２１０のデータ検出を示す図である。 ドレイン電極２１７とセンスアンプの入力電極２５１との間の「ダイオード類似」接続を使用したストレージトランジスタ（メモリセル）２１０のデータ検出を示す図である。 ドレイン電極２１７とセンスアンプの入力電極２５１との間の「ダイオード類似」接続を使用したストレージトランジスタ（メモリセル）２１０のデータ検出を示す図である。 ドレイン電極２１７とセンスアンプの入力電極２５１との間の「ダイオード類似」接続を使用したストレージトランジスタ（メモリセル）２１０のデータ検出を示す図である。 図１２Ａから図１２Ｅの方法による非導電状態の（すなわち、プログラム済）メモリセル上の動作を示す図である。 図１２Ａから図１２Ｅの方法による非導電状態の（すなわち、プログラム済）メモリセル上の動作を示す図である。 図１２Ａから図１２Ｅの方法による非導電状態の（すなわち、プログラム済）メモリセル上の動作を示す図である。 ロングメモリストリングにおけるサブスレッショルドリーク効果を緩和するために、共通のソース線をセグメント（例えば、ソースセグメント４０２、４０３、４０４および４０５）に分割することを示す図である。 上述の図１２Ａ〜図１２Ｅに示したダイオード類似接続に基づいて適切なセグメントサイズを決定するための方法を示す図である。 上述の図１２Ａ〜図１２Ｅに示したダイオード類似接続に基づいて適切なセグメントサイズを決定するための方法を示す図である。 ドレイン―接地容量を無視した場合のドレイン―ソース容量（すなわち、コンデンサ４５０）を考慮した場合を示す図である。 ドレイン電極２１７が、（ｉ）アクティブソースセグメントに関連するワード線を表すノード４１２および（ｉｉ）非アクティブソースセグメントのすべてに関連するワード線を表すノード４１３に容量結合されているモデルを示す図である。 ソース電極が２つのセグメントに分割されている場合について、ドレイン電極２１７がアクティブセグメントおよび非アクティブセグメントにそれぞれ結合された図１６Ａのモデルの一部を示す図である。 ソース電極が２つのセグメントに分割されている場合について、ドレイン電極２１７がアクティブセグメントおよび非アクティブセグメントにそれぞれ結合された図１６Ａのモデルの一部を示す図である。 図１６Ａ〜図１６Ｃのモデルにおけるソースセグメント４１２、４１３、ドレイン電極２１７および部分ドレイン電極４０３における電圧波形を示す図である。 ドレイン電極２１７からソース電極２１９を分離した後、ドレイン電極２１７に電圧の「昇圧（ステップアップ）」ステップを設けた場合の効果を示す図である。 ドレイン電極２１７からソース電極２１９を分離した後、ドレイン電極２１７において、図１７の昇圧電圧ではなく、正パルスを印加した場合の効果を示す図である。 ソース電極の分割を利用して、様々なワード線ベースの容量結合ステップが実行されるセンシングシーケンス中のドレイン電極、分割されたソース電極およびセンスアンプの入力電極における信号の波形を示す図である。 垂直に隣接する２つのＮＯＲストリング５０１、５０２の間の寄生容量を使用した、フローティング共通ソース線の１つに結合された電圧ステップまたはパルスの誘導を示す図である。

絶縁系では、システム内部にトラップされた電荷は、検出動作の下で保存される。例えば、グランドノードに接続されていないメモリセルでは、電圧検出時にメモリセル内の電荷を 「０」に放電することができず、また、電流検出時に一定の電流を供給して測定することができない。本発明は、このようなメモリセルの電荷共有の原理に基づく「電荷検出」方法を提供するものである。

本発明の電荷検出方法は、例えば、２０１６年７月２６日に出願された「Ｍｕｌｔｉ−Ｇａｔｅ ＮＯＲ Ｆｌａｓｈ Ｔｈｉｎ−ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ Ｓｔｒｉｎｇｓ Ａｒｒａｎｇｅｄ ｉｎ Ｓｔａｃｋｅｄ Ｈｏｒｉｚｏｎｔａｌ Ａｃｔｉｖｅ Ｓｔｒｉｐｓ ｗｉｔｈ−Ｖｅｒｔｉｃａｌ Ｃｏｎｔｒｏｌ Ｇａｔｅｓ」なる標題の米国特許出願第１５／２２０，３７５号明細書（非仮出願Ｉ）および、２０１７年８月２６日に出願された「Ｃａｐａｃｉｔｉｖｅ−Ｃｏｕｐｌｅｄ Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｔｈｉｎ−Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ Ｓｔｒｉｎｇｓ ｉｎ Ｔｈｒｅｅ−Ｄｉｍｅｎｓｉｏｎａｌ Ａｒｒａｙｓ」なる標題の米国特許出願第１５／２４８，４２０号明細書（非仮出願ＩＩ）に開示されているＮＯＲストリング内のメモリセルの検出に適用可能であってもよい。これらの各実施例において、本発明の方法は、メモリセルのフローティングドレイン電極を介してアクセスされるメモリセルのフローティングソース電極とセンスアンプのフローティング入力電極との間の電荷共有動作の結果を評価するために使用されてもよい。メモリセルの導電状態は、メモリセルのソース電極とセンスアンプの入力電極との間の電圧バランスの判定結果から決定される。メモリセルの導電状態が非導電状態の場合、ノード間の電位は等しくならない。そうでなければ、メモリセルの導電状態が導通状態である場合、ノード間の電位は等しくなる。

図２Ａに示すように、２つの異なる電圧Ｖ_１およびＶ_２に初期化された２つのコンデンサは、フローティングプレートが接続されていない限り、そのフローティングプレート上の電圧を保持する。これらのコンデンサの容量と電圧に応じて、これらのコンデンサはまた、２つの異なる量の電荷を蓄積する。しかし、接続した場合、２つのコンデンサに保持されている電荷量は、それぞれの接続前の電荷量の合計のままであるが、それぞれのプレート間の電圧はＶ_１とＶ_２の間の電圧に等しくなる。

図２Ｂは、本発明の一実施形態による、メモリセルの導電状態を評価するために電荷検出の原理の適用を説明する図である。図２Ｂに示すように、非導電状態（「プログラム済」）では、メモリセルのゲート電極に読み出し電圧を印加すると、そのドレイン電極とソース電極に異なる電圧が維持される。一方、導電状態（「消去済」）では、ゲート電極に読み出し電圧を印加することで、ドレイン電極とソース電極の電圧が等しくなり、蓄積された電荷量が再配分される。

本発明の方法の下での電荷共有は、図３Ａおよび３Ｂに図示されているように、メモリセルのノードの１つをセンスアンプ回路に接続することによって評価されてもよい。図３Ａに示すように、ソース電極Ｓとドレイン電極Ｄを有するメモリセルは、メモリセルのドレイン電極Ｄを介してセンスアンプＳＡの入力電極ＩＮに接続されている。３つの容量性ノードであるＳ、Ｄ、ＩＮは、それぞれ電圧Ｖ_ｓ、Ｖ_Ｄ、Ｖ_ＩＮで、例えば電圧Ｖ_ｓが電圧Ｖ_ＩＮよりも低い状態で電源ノードによって初期化される。これらの容量性ノードは、充電され、その後、それぞれの電源ノードから分離される。例えば、ソース電極Ｓは、電圧源に直接接続することはできないが、ドレイン電極Ｄに結合された導電状態のセルを介して充電することができる。図３Ａに示すように、容量性ノードであるＳ、Ｄ、ＩＮの電圧は、メモリセルが非導通状態（「オフ」または「プログラム済」）にある場合、無期限に（寄生リークを無視して）維持されてもよい。反対に、メモリセルが導通状態（「オン」または「消去済」）にある場合、図３Ｂに示すように、センスアンプのソース電極Ｓ、ドレイン電極Ｄ、および入力電極ＩＮは、共通の共通電圧Ｖ_ＳＨに収束する。ソース電極Ｓの初期電圧Ｖｓは、センスアンプの入力電極ＩＮの電圧Ｖ_ＩＮよりも低いため、共通電圧Ｖ_ＳＨはＶ_ｓとＶ_ＩＮの中間にある（つまりＶｓ＜Ｖ_ＳＨ＜Ｖ_ＩＮ）。そして、センスアンプ回路は、アナログ電圧の小振幅が判別値を超えるとＶ_ＩＮからＶ_ＳＨへのアナログ電圧の小振幅をフルＣＭＯＳデジタル電圧振幅に変換する。

図４Ａ〜図４Ｃは、本発明の一実施形態による３次元不揮発性メモリ構造体２０の様々な態様を示す（３次元不揮発性メモリ構造体２０は、例えば、上記の非仮出願Ｉおよび非仮出願ＩＩに開示されているように、ＮＯＲストリングの配列を提供する）。図４Ａに示されるように、メモリ構造体２０は、アクティブストリップの堆積を含む。図４Ａでは、参照符号２００、２０１、２０２および２０３の隣接する各対の間に、半導体および誘電体材料の細長い層から形成されたアクティブストリップがある。堆積されたアクティブストリップのいずれかの側には、図４Ａで参照符号２０４、２０５、２０６、２０７および２０８によって示される垂直なローカルワード線が提供され、各ワード線は、誘電体材料の垂直な列（例えば、誘電体列２０９）によって、堆積が同じ側の別のワード線から分離されている。各ローカルワード線と各アクティブストリップとの重なり部分（例えば、２１１、２１２または２１３）は、メモリセルまたはストレージトランジスタが形成される位置である。

記憶材料の特殊な層、例えば電荷トラッピング層２１０は、電荷を捕獲することを可能にする。蓄積情報は、電荷の有無などの電荷の捕獲量を１ビット単位のセルケースで表し、電荷の量の異なる電荷を複数ビット単位のセルケースでそれぞれ異なる蓄積値を表している。図４Ｂに示すように、各アクティブストリップは、半導体層２１５と誘電体層２１６とを含み、半導体層２１５は、導電性半導体層２１８と２１９との間に設けられている。導電性半導体層２１８および２１９は、例えば、Ｎ^＋ポリシリコンであってもよい。図４Ｂでは、抵抗を低減するために、導電性半導体層２１８に隣接する追加の導電性層２１７（例えば、金属）を設けてもよい。この例では、導電性層（金属層）２１７とその隣接する導電性半導体層２１８の組み合わせは、関連するメモリセルに共通ドレイン電極を提供し、導電性半導体層２１９は、関連するメモリセルに共通ソース電極を提供する。各共通ドレイン電極は、３次元不揮発性メモリ構造体２０の外部の１以上の回路に電気的に接続され、共通ソース電極は、３次元不揮発性メモリ構造体２０の外部の回路から絶縁されている。半導体層２１５は、メモリセルのためのフローティング基板を提供する。半導体層２１５は、例えば、Ｐ⁻ポリシリコン層であってもよい。同じアクティブストリップ内の２つ以上のメモリセル（例えば、図４Ｃのメモリセル２２１、２２２および２２３）は、共通のドレイン電極を共有している。同様に、同じアクティブストリップ内の２つ以上のメモリセル（例えば、図４Ｃのメモリセル２２１、２２２および２２３）は、共通ソース電極を共有する。同じアクティブストリップに沿ったメモリセルは、１以上のＮＯＲストリングを形成する。

電荷トラッピング層２１０は、浅いＰ⁻ポリシリコン基板層（半導体層）２１５の表面で、導電性半導体層２１８と２１９（両方ともＮ^＋型ポリシリコン）間の伝導を可能にする（「チャネル形成」）正電荷を蓄積することができる。しかし、電荷トラッピング層２１０における負の電荷の蓄積は、チャネルの形成を妨げ、それによって導電性半導体層２１８および２１９を分離した状態に保つ。

図５は、本発明の一実施形態による、センスアンプ２５５を共有する２つのアクティブストリップ内の２つのＮＯＲストリング５０１、５０２内のメモリセルの概略回路を示す。図５に示すように、ＮＯＲストリング５０１のビット線または共通ドレイン電極２１７（図４Ｂでは金属層２１７およびＮ^＋ポリシリコン層（導電性半導体層）２１８を表す）は、ＮＭＯＳ選択トランジスタ２３０によってセンスアンプ２５５に接続されている。ＮＯＲストリング５０２の共通ドレイン電極２２０は、そのゲート電極が接地される（すなわち、非選択される）ように、図５に示されているＮＭＯＳ選択トランジスタ２３１によってセンスアンプから絶縁されている。メモリセル、例えばメモリセル２１０、２１１、２１２、２１３、２１４は、共通ドレイン電極２１７と共通ソース電極２１９との間にＮＯＲ構成で並列に接続され、ＮＯＲストリング５０１を形成する。ＮＯＲストリング内の各メモリセルは、その関連ワード線によって個別に選択され、活性化されてもよい。例えば、ＮＯＲストリング５０１において、ワード線２０４は、メモリセル２１０を選択して活性化する。メモリセル２１０の導電状態を決定するために、ＮＯＲストリング５０１に沿った他のすべてのワード線は接地され、それらの選択されていないメモリセルにおける導通を防止する。

図５において、ワード線２２３は、図示されたＮＯＲストリング５０１、５０２の各々において、その関連するメモリセル（例えば、メモリセル２２４）を活性化するために提供された結果、共通ドレイン電極と共通ソース電極との間の電圧を等しくする。ワード線２２３に関連付けられたメモリセル（「プリチャージセル」）は、典型的には「消去済」の導電状態にあり、各関連付けられたＮＯＲストリングのドレイン電極およびソース電極上の電圧を意図的に等しくする「プリチャージ段階」の間、一時的に活性化される。

図６は、本発明の一実施形態による、寄生コンデンサが明示的に示されているＮＯＲストリング５０１を示す。図６に示すように、寄生コンデンサ２５０は、ドレイン電極２１７とソース電極２１９との間に存在する寄生容量を表している。また、図６には、（ａ）ドレイン電極２１７とＮＯＲストリング５０１に関連付けられたワード線（例えばワード線２０４）との間に存在する寄生容量を表す寄生コンデンサ２４１〜２４８と、（ｂ）ソース電極２１９とＮＯＲストリング５０１に関連付けられたワード線（例えばワード線２０４）との間に存在する寄生容量を表す寄生コンデンサ２６１〜２６８とが示されている。図６において、寄生コンデンサ２４０は、ワード線が接地されている場合のワード線とドレイン電極２１７との間の寄生容量（例えば、寄生コンデンサ２４１〜２４８）の全ての和を表している。同様に、寄生コンデンサ２６０は、ワード線が接地されている場合のワード線とソース電極２１９との間のすべての寄生容量（例えば、寄生コンデンサ２６１〜２６８）の和を表す。寄生コンデンサ２２５は、センスアンプ２５５の入力電極とグランドとの間の寄生容量を表す。

ＮＯＲストリング５０１に沿ったメモリセルは、電気的に絶縁された電荷トラップ層において、もしくはそこから電荷を捕獲または除去することにより、情報を記憶および消去する。電荷は、トンネリング（例えば、ファウラーノルドハイムトンネリング）または別の好適なプロセスを介して、電荷トラップ層に注入されるか、または電荷トラップ層から除去される。電荷は、ＮＯＲストリングに電力が供給されていない期間中であっても、電荷トラップ層内に長時間存在していてもよい。センスアンプ２５５は、制御された条件下でメモリセルの導電状態を検出することによって間接的に決定されるので、電荷トラップ層に取り込まれた電荷の量を顕著に変化させることなく、関連するＮＯＲストリング内のメモリセルの導電状態を決定する。

本発明のＮＯＲストリング（例えば、ＮＯＲストリング５０１）のメモリセルは、その共通ソース電極がＮＯＲストリングの外部の回路から直接アクセスできない点で、従来の不揮発性ＮＯＲ型メモリセルと大きく異なる。従って、メモリセルの導電状態を判定するための従来の電流検出方法や電圧検出方法は適用できない。例えば、従来の「電流検出法」では、導電状態のメモリセルの電流を比較的一定にする必要があり、従来はドレイン電極の電圧を実質的に一定に保ち、ソース電極を接地することで実現してきた。本発明のＮＯＲストリングでは、メモリセルの電荷共有を伝導により可能にすると、ソース電極の電圧とメモリセルの電流が連続的に変化するため、一定のメモリセル電流を満たすことができない。同様に、本発明のＮＯＲストリングでは、導電状態のメモリセルではメモリセルのドレイン電極の電圧をグランドの状態にすることができないため、「電圧検出」の方法は機能しない。

図７Ａは、活性化されたＮＭＯＳ選択トランジスタ２３０によってセンスアンプ２５５に直接接続されたＮＯＲストリング５０１のメモリセルの読み出し（すなわち、導電状態の決定）のための条件を準備するプリチャージセル２２４を示す。この構成では、外部回路からアクセス可能なドレイン電極２１７がグランドに初期化され、ＮＯＲストリング５０１に関連付けられた全てのワード線も接地される。その後、プリチャージセル２２４が活性化されてソース電極２１９とドレイン電極２１７とが接続され、これにより、センスアンプ２５５の入力電極もＮＭＯＳ選択トランジスタ２３０を介してグランドに放電される。プリチャージセル２２４のゲート電極は、後にオフ状態（すなわち、０ボルト）に設定され、これにより、ソース電極２１９をドレイン電極２１７から分離する。そして、ＮＭＯＳ選択トランジスタ２３０のゲート電極に少なくとも（ＶＤＤ＋Ｖ_Ｔ）である電圧を提供することにより、センスアンプ２５５の入力電極およびドレイン電極２１７へ電源電圧ＶＤＤがもたらされるが、ここでＶ_ＴはＮＭＯＳ選択トランジスタ２３０のしきい値電圧である。この時点で、ＮＯＲストリング５０１内の任意のメモリセル（例えば、メモリセル２１０）を読み出しのために選択してもよい。

図７Ｂおよび７Ｃは、本発明の一実施形態による、「プログラム済」（すなわち、非導電状態）メモリセルおよび「消去済」（すなわち、導電状態）メモリセルの読み出しをそれぞれ示している。図７Ｂに示すように、読み出されるメモリセル（すなわち、メモリセル２１０）のワード線上に読み出し電圧が印加されると、メモリセル２１０が非導電状態であるか、または 「プログラム済」であるので、ドレイン電極２１７とソース電極２１９との間に電荷の共有は起こらない。あるいは、図７Ｃに示すように、メモリセル２１０が「消去済」になると、メモリセル２１０は導通し、それにより、メモリセル２１０のソース電極およびドレイン電極とセンスアンプ２５５の入力電極との間で電荷を共有することが可能になる。例えば、メモリセル２１０のドレインおよびソース電極の接地に対する静電容量とセンスアンプ２５５の入力電極のグランドに対する静電容量とが等しい場合、電荷共有から生じる最終的な電圧はＶ_ＳＨ＝２／３ＶＤＤである。適切に設計されたセンスアンプでは、理想的には、その入力電極の電圧スイングは、センスアンプの出力状態の変化を確実に提供するのに十分な１／３ＶＤＤ（この場合のように）である。図７Ｂおよび７Ｃの例は、ソース電極２１９とドレイン電極２１７との間の寄生容量を考慮していない。図７Ｄは、本発明の一実施形態による、ドレイン電極２１７とソース電極２１９との間の寄生容量を考慮した、図７Ｂおよび７Ｃの読み出しメモリセル２１０の例を示す。

ソース電極２１９とドレイン電極２１７との間の寄生容量Ｃが他のノードの寄生容量のそれぞれと等しい場合、ＮＭＯＳ選択トランジスタ２３０の活性化によりドレイン電極２１７を電源電圧ＶＤＤにして、フローティングソース電極２１９を電圧１／２ＶＤＤにしてもよい。その場合、読み出し動作中の電荷共有により、共通電圧Ｖ_ＳＨ＝５／６ＶＤＤとなり、図７Ｃに示した場合の１／３ＶＤＤに比べて、センスアンプ２５５の入力電極の電圧スイングを１／６ＶＤＤに低減することができる。また、センスアンプ２５５の入力電極２５１における寄生容量が、ドレイン電極２１７及びソース電極２１９における寄生容量に対して無視できるほど小さい場合には、センスアンプ２５５の入力電極２５１における電圧スイングは１／４ＶＤＤに改善される。この２つのケースの間では、「直接接続」アプローチでは十分なマージンが得られない可能性がある。また、ＮＭＯＳ選択トランジスタ２３０のゲート電極を電源電圧ＶＤＤ以上にするためのバイアスをかけるには、内部でチャージポンプを必要とするため、消費電力が増大し、アクセス信号が遅くなる。

センスアンプ２５５の入力電極２５１の電圧を電荷共有交換の判別レベルを越えて変化させるために、ＮＯＲストリング５０１の共通ソース電極２１９は、十分なプルダウンウェイト（すなわち、少なくともドレイン電極２１７とセンスアンプ２５５の入力電極２５１の合計容量に匹敵する寄生容量）を提供しなければならない。ソース電極２１９とドレイン電極２１７の容量が等しいと仮定すると（単純化するために、センスアンプ２５５の入力電極２５１における寄生容量を無視する）、ソース電極２１９とドレイン電極２１７との間の電圧分離は、トリップポイント電圧スイングの少なくとも２倍であることが望ましい。

ソース電極２１９がセンスアンプ２５５の入力電極２５１に接続された結果、ドレイン電極２１７が上昇した電圧にされた後に、ソース電極２１９とドレイン電極２１７との間に十分な電圧分離を提供する１つの方法は、ワード線を使用してソース電極２１９の電圧を引き下げるようにすることである。図８Ａは、本発明の一実施形態に従って、ソース電極２１９が、電源電圧ＶＤＤに設定された所定数のワード線に結合された状態で、ＮＯＲストリング５０１内のメモリセルの導電状態を決定するための条件を準備するプリチャージセル２２４を示している。図７Ａと同様に、図８Ａの構成では、ドレイン電極２１７はグランドに初期化されている。ただし、図７Ａの構成とは異なり、ソース電極２１９に結合された所定数のワード線は、電源電圧ＶＤＤに設定されている。次いで、プリチャージセル２２４は、ソース電極２１９およびドレイン電極２１７の電圧を等しくするために活性化され、それによってセンスアンプ２５５の入力電極２５１もまた、ＮＭＯＳ選択トランジスタ２３０を介してグランドに放電される。そして、プリチャージセル２２４のゲート電極は、ソース電極２１９とドレイン電極２１７とを分離するために、負論理状態（例えば、０ボルト）に設定される。

図８Ｂおよび８Ｃは、本発明の一実施形態による、結合されたワード線電圧の変化を使用する技術を使用して、「プログラム済」（すなわち、非導電状態）メモリセル２１０の読み出しを示している。図８Ｂに示すように、ソース電極２１９がドレイン電極２１７から分離された後（図８Ａと併せて上述したように）、ＮＭＯＳ選択トランジスタ２３０のゲート電極の電圧は、電源電圧ＶＤＤ＋のそのしきい値電圧Ｖ_Ｔよりも大きくなるように上昇し、その結果、センスアンプ２５５のドレイン電極２１７および入力電極２５１の両方が電源電圧ＶＤＤまで引き上げられる。ドレイン電極２１７とソース電極２１９との間に寄生容量があるため、図７Ｄと併せて上述したように、ソース電極２１９を電圧１／２ＶＤＤまで同時に引き上げてもよい。その後電源電圧ＶＤＤに設定されたソース電極２１９に結合されたワード線は、図８Ｃに示されるように、接地される。これらのワード線の接地は、十分な数のワード線がこのステップダウン（降圧）技術に関与している場合には、ソース電極２１９をグランド（すなわち、０Ｖ）に戻すか、またはそれよりも低い値にする。

本発明は、半導体層への実質上均一な容量性結合を使用して、様々な形状および振幅のワード線信号を作り出すことにより、フローティングノードへの電圧を適切な値に設定するためのアプローチを提供する。図９は、フローティングノード３０１を入力電極（すなわち、ノード３００）に、そしてグランドにそれぞれ結合するコンデンサＣ０およびＣｌを例示的に示す。フローティングノード３０１は、例えば、共通のソース電極（例えば、図８Ｂのソース電極２１９）として機能するフローティング半導体層を表してもよい。コンデンサＣｌは、フローティングノード３０１のある数の接地されたワード線への結合を表してもよく、ノード３００は、作成された波形を受信するワード線の残りの部分を表してもよい。図９に示すように、ノード３００で受信されたパルスは、ノード３００で受信されたパルスの振幅の分数ＣＲ（「結合比」）である電圧の変化をフローティングノード３０１で誘導する。具体的には、結合比ＣＲは、ＣＲ＝Ｃｌ／（Ｃ０＋Ｃｌ）で与えられる。

図１０Ａは、図９のモデルをさらに改良したものである。全てのＯＤＤワード線の半分の電圧がノード３０２の電圧で表される場合を考える。この電圧は、寄生容量Ｃによってフローティングノード３０１（例えば、図８Ａのソース電極２１９）にされる。グランドに設定されているすべてのＯＤＤワード線の残りの半分もまた、フローティングノード３０１に同じ寄生容量Ｃによって比較的高い精度で結合されている。同様に、ノード３０３で表される全ＥＶＥＮワード線の半分の電圧は、フローティングノード３０１にも寄生容量Ｃにされており、残りのＥＶＥＮワード線の電圧はグランドに設定されている。接地されたＯＤＤおよびＥＶＥＮワード線の寄生容量は、接地された寄生容量結合フローティングノード３０１の総寄生容量を２Ｃにする。各ノード３０２、３０３のそれ自体は、フローティングノード３０１に対する結合比が１／４である。したがって、図１０Ｂでは、ノード３０２におけるＶＤＤ振幅の昇圧信号は、フローティングノード３０１における対応する１／４のＶＤＤ振幅の初期値以上の昇圧をもたらす。初期状態では、ノード３０３はＶＤＤで安定している（したがって、「ＡＣグランド」として機能する）。ノード３０３のＶＤＤからグランドへの降圧は、１／４ＶＤＤの振幅の降圧としてフローティングノード３０１になされ、フローティングノード３０１をノード３０２によって誘発される電圧の昇圧の前の初期値に戻す。結合された信号の振幅および形状は、所定の入力信号に適切な数のワード線を設定し、ＤＣまたはＡＣグランドに適切な数のワード線を設定することによって制御することができる。

図１０Ａおよび図１０Ｂによって示される原理は、直接接続データ検出の別の方法を提供する。はじめに、図１１Ａを参照すると、ドレイン電極２１７およびソース電極２１９は、所定数のローカルワード線を電源電圧ＶＤＤに設定した後、プリチャージセル（トランジスタ）２２４をオンすることにより、ＨＩＧＨ（すなわち、電源電圧ＶＤＤ時）に初期化される（そのゲート電極が、そのしきい値電圧と電源電圧ＶＤＤの和よりも大きい電圧に設定されているストリング選択トランジスタ２３０は、ドレイン電極２１７を電源電圧ＶＤＤに設定する）。次に、プリチャージセル（トランジスタ）２２４をオフにして、ドレイン電極２１７をソース電極２１９から絶縁する（図１１Ｂ）（このデータ検出を準備するためのシーケンスは、ドレイン電極２１７およびソース電極２１９が０Ｖに初期化されている図８Ａ、８Ｂおよび８Ｃによって示されるものとは異なる）。さらに、図１１Ｃに示すように、ソース電極２１９は、電源電圧ＶＤＤにあったワード線をグランドに降圧することにより、都合の良い電圧になされる。この方法は、図８Ａ〜図８Ｃに関連して上述したＬＯＷ初期化セットアップ手順の別の手段を提供する。

あるいは、センスアンプ２５５のドレイン電極２１７とセンスアンプ２５５の入力電極２５１は、図１２Ａに図示されているような「ダイオード類似」接続を介して、高バイアス（すなわち、電源電圧ＶＤＤ）で所定の数のワード線と接続されてもよい。図１２Ａに示すように、プリチャージセル（トランジスタ）２２４が導通状態にある時は、ストリング選択トランジスタ２３０のゲート電極の電圧が電源電圧ＶＤＤに設定されているため、ソース電極２１９およびドレイン電極２１７、およびそれらの寄生容量の両方が電圧ＶＤＤ−Ｖ_ＴＮ（すなわち、電源電圧ＶＤＤからストリング選択トランジスタ２３０のしきい値電圧を差し引いた電圧）にもたらされる。この方法では、上述した図１１Ａ〜図１１Ｃの方法とは異なり、ストリング選択トランジスタ２３０のゲート電極に電源電圧ＶＤＤよりも大きな電圧を必要としないため、電圧の発生および管理の課題が簡素化される。この方法では、ドレイン電極２１７およびソース電極２１９は、センスアンプ２５５のトリップポイントＶＤＤ−Ｖ_ＴＰ以下の電圧ＶＤＤ−Ｖ_ＴＮに初期化される。この例では、ストリング選択トランジスタ２３０のゲート端子の電圧は電源電圧ＶＤＤであるが、電源電圧ＶＤＤとグランドとの間のソース電極２１９およびドレイン電極２１７におけるプリチャージ電圧を達成するために、電源電圧ＶＤＤよりも低い電圧がストリング選択トランジスタ２３０のゲート端子で使用されてもよい。この高度な一方向性のタイプの接続では、電源電圧ＶＤＤとグランドとの間の電圧は、ドレイン電極２１７上で非常に長い時間にわたって実質的に維持されることがある。

次に、プリチャージセル（トランジスタ）２２４をオフにすることにより、ソース電極２１９を分離する（図１２Ｂ）。上述のように、高バイアスのソース電極２１９は、結合されたワード線の一部または全部を電源電圧ＶＤＤからグランドに降圧することによって結合されることがある。この動作に関連するワード線の数に応じて、図１２Ｃに示されるように、任意の所望のソース電極の電圧Ｖ_ｓを設定することができる。メモリセル２１０がプログラム済状態（すなわち、非導電状態）にある場合、そのゲート電極に印加された読み出し電圧（例えば、電源電圧ＶＤＤ）は、センスアンプの入力電極２５１が電源電圧ＶＤＤのままであるように、ドレイン電極２１７およびソース電極２１９の電圧の変化をもたらさないであろう（図１２Ｄ）。この場合、センスアンプ２５５の出力電極では論理状態の変化は生じない。この場合、センスアンプ２５５の出力値は、ＬＯＷ（すなわち、グランド時）となるように設計されていてもよい。しかしながら、メモリセル２１０が消去済状態（すなわち、導電状態）にある場合、そのゲート電極に読み出し電圧を設定すると、ソース電極２１９、ドレイン電極２１７およびセンスアンプ２５５の入力電極２５１（図１２Ｅ）の間で電荷共有が発生し、センスアンプ２５５の入力電極２５１で電圧スイングが生じる。後述する特定の条件の下では、電荷共有から生じる最終的な電圧はＶＤＤ−Ｖ_ＴＮまたはそれ以下になることがある。先に指摘したようにＶＤＤ−Ｖ_ＴＮ電圧レベルはセンスアンプのトリップポイントＶＤＤ−Ｖ_ＴＰ以下であるため、センスアンプ２５５の出力電極はロジックＨＩ（すなわち電源電圧ＶＤＤ）にトリップする。

図１２Ａ〜図１２Ｅの方法による非導電状態の（すなわち、プログラム済）メモリセルのための検出動作を、図１３Ａ〜図１３Ｃの信号波形に関してさらに説明する。図１３Ａに示すように、ダイオード類似接続では、初期等化ステップ（図１２Ａ〜図１２Ｃ）が時間間隔３０５にわたって実行され、その間、ドレイン電極２１７およびソース電極２１９の両方が電圧ＶＤＤ−Ｖ_ＴＮに可能な限り近づけられる。そして、プリチャージセル（トランジスタ）２２４をオフにすると、ソース電極２１９はドレイン電極２１７から分離され、ドレイン電極２１７はセンスアンプ２５５の入力電極２５１に接続されたままとなる。現在フローティングしているソース電極２１９は、その後、初期化ステップにおいて高電圧に保持された所定数の結合ワード線をグランド電圧にすることにより、ダウン結合される。図１３Ａに示すように、ソース電極２１９における電圧波形は、波形３１９によって、この降圧ステップを示している。ドレイン電極２１７もワード線での電圧降圧により結合されているが、グリッチ３１０は、ドレイン電極２ｌ７がセンスアンプ２５５の入力電極２５１に接続されていることにより妨害が低減されていることを示している。しかし、グリッチ３１０のタイミングでセンスアンプ２５５の入力電極２５１がデータ評価のために解放されると、グリッチ３１０の影響と波形３１１で示されるセンスアンプ２５５の入力電極２５１のリーク電流は、読み出されるメモリセルが非導電状態であるにもかかわらず、センスアンプの出力状態のスプリアス変化（波形３１２）を引き起こす可能性がある（すなわち、読み出される動作中に電荷共有がない）。

センスアンプ２５５における誤った出力論理状態の変化を回避するために、グリッチ３１０後のドレイン電極２１７が電圧ＶＤＤ−Ｖ_ＴＮに戻るように回復時間が必要である。この回復時間は、図１３Ｂに図示されている。図１３Ｂに示すように、回復時間間隔３０６の終了時に、センスアンプ２５５の入力電極２５１がメモリセルの検出を可能にするために解放されると、時間間隔３０７が経過した後（非導通またはプログラム済メモリセルが読み出される場合）になって初めて、センスアンプ２５５の入力電極２５１（波形３１８）のリーク電流によって、センスアンプ２５５の出力状態のフリップが引き起こされる。この場合、センスアンプの出力状態のスプリアス変化のトリガは、ドレイン電極２１７における充電電流である。(ただし、出力状態の変化は、やはり疑似信号であることに注意)。図１３Ｃは、さらにＶＤＤ−Ｖ_ＴＨまで充電されたコンデンサの電流が減少していく様子を対数で示し、検出遅延の重要性を示している。図１３Ｃに示すように、充電電流は、ある程度の時間が経過すると、線形に見えるように漸近的に減少する。

図１３Ｃの充電電流は対数目盛で示されているため、このほぼ直線的な減少は、ドレイン電極２１７の電圧が電圧ＶＤＤ−Ｖ_ＴＨに向かって漸近的に増加し、等間隔で一定の電圧利得が得られることを意味する。回復時間間隔が不足すると、センスアンプの出力状態が早くトリップしすぎてしまう（図１３Ａ）。回復時間間隔が長く、充電電流が小さいほど、疑似出力状態変化は時間的にさらに押し出される。言い換えれば、スプリアス信号は、遅かれ早かれ発生する。スプリアス信号が早く発生する場合は、グリッチ３１０に起因する（図１３Ａ）。また、十分な回復時間間隔が許容されている場合は、スプリアス信号は遅く発生する（図１３Ｂ）。

図１３Ａおよび図１３Ｂは、回復時間間隔が、ドレイン電極２１７のダウン結合のグリッチ３１０によって引き起こされる疑似信号の機会を減少させることができるが、データ検出は、選択されていないメモリセル内の高い累積サブスレッショルドリーク電流に対して依然として脆弱である可能性があることを示している。ソース電極２１９が切り離されてデータ検出を開始した直後に電流のリークが始まるので、長い回復時間間隔を取ったとしても、リーク電流による誤った出力状態変化が引き起こされる。このように、メモリセルのリーク電流が大きい場合には、回復時間間隔は偽似トリガを防止できない可能性がある。

以下の図１４〜図１９は、図１３Ａおよび１３Ｂによって示されるように、図１２Ａ〜図１２Ｅの方法の欠点を克服する改良を示す。ある点までは、メモリストリング内のビット線を選択して駆動する回路は、より長いメモリストリングでスケールアップする必要がないため、より長いメモリストリングをチップ面積の優位性として提供することができる。しかし、メモリストリングが長くなると、共通ソース電極とドレイン電極の充放電に長い時間が必要となり、また、単にメモリセルの数が多いために、より大きなサブスレッショルドリーク電流が必要となる。図１３Ａおよび図１３Ｂの例では、メモリセルのリーク電流が大きいほど、疑似検出信号が早く現れる。この影響を緩和するために、導電層であるソース電極をセグメントに分割してもよい。図１４は、ソース層（例えば、図１２Ａのソース電極２１９）をソースセグメント４０２、４０３、４０４および４０５に分割したものである。共通ソース層をセグメント化することは、２０１７年６月２０日に出願された「３―Ｄｉｍｅｎｓｉｏｎａｌ ＮＯＲ Ｓｔｒｉｎｇｓ ｗｉｔｈ Ｓｅｇｍｅｎｔｅｄ Ｓｈａｒｅｄ Ｓｏｕｒｃｅ Ｒｅｇｉｏｎｓ」なる標題の米国仮特許出願第６２／５２２，６６５号明細書に開示されている。

ソースのセグメント化はリーク電流を減少させるが、ソース電極のプルダウン強度も低下させる。このように、適切なセグメントの大きさは、センスアンプ２５５の入力電極２５１の入力容量に対するセグメントの総容量の比率に依存する。図１５Ａおよび１５Ｂは、上述の図１２Ａ〜図１２Ｅに示されたダイオード接続アプローチに基づいて適切なセグメントサイズを決定するための方法を例示する。図１５Ａに示すように、全ての結合ワード線を降圧した後、ソースセグメント４０３は電圧Ｖ_ｓ＝ＶＤＤ−Ｖ_ＴＨＮ−δＶでフローティング状態となり、ドレイン電極２１７はゲート電極が電源電圧ＶＤＤに設定されたストリング選択トランジスタ２３０によりＶＤＤ−Ｖ_ＴＮに充電され、次に、センスアンプの入力電極２５１を電源電圧ＶＤＤから切断することにより、全てのノードをフローティングする。メモリセル２１０がプログラム済であるか消去済であるかにかかわらず、電荷は保存される。導通状態（すなわち、消去済状態）では、センスアンプのソースセグメント４０３、ドレイン電極２１７、および入力電極２５１上の電圧は、３つの容量の合計に対する総電荷の比率によって決定される共通値に向かって収束する。この最終値は、ノードが接続されている順序に依存しない。

次に、どの程度のセグメント化が許容されるかを判断する一つの方法について説明する。同電位の２つのノード間には電流が流れないため、導電路が存在しても、３つのコンデンサ（すなわち、ソース電極２１９、ドレイン電極２１７、センスアンプ２５５の入力電極２５１の寄生容量）は、理論的には全て同じ電圧「ＶＤＤ−Ｖ_ＴＮ」を保持していてもよい。図１５Ｂは、ドレイン電極２１７が電圧ＶＤＤ−Ｖ_ＴＮに充電され、ソースセグメント４０３とセンスアンプ２５５の入力電極２５１が電荷共有後に個別に同じ電圧ＶＤＤ−Ｖ_ＴＮに到達する場合の一例を示している。すなわち、消去済のメモリセル２０４では、たまたま、センスアンプ２５５の入力電極２５１（すなわち、寄生容量Ｃ_ＩＮ）とソースセグメント４０３との間で共有される電荷量Ｑ（すなわち、寄生容量Ｃ_ｓ）がＱ＝δＶ＊Ｃ_Ｓ＝Ｖ_ＴＮ＊Ｃ_ＩＮであるとき、ドレイン電極２１７の電圧は変化しないが、ここで、δＶは電荷共有前のドレイン電極２１７とソースセグメント４０３との間の電圧差であり、Ｖ_ＴＮは電荷共有前のドレイン電極２１７とセンスアンプ２５５の入力電極２５１との間の電圧差である。

したがって、δＶ＝Ｖ_ＴＮ＊Ｃ_ＩＮ／Ｃ_Ｓ、ここで、δＶがドレイン電極とソース電極との間の初期電圧分離である場合、ドレイン電極２１７は、メモリセル２０４がプログラム済か消去済かにかかわらず、その電圧を変化させず、センスアンプ２５５の入力電極２５１は、１）メモリセル２０４がプログラム済である場合（すなわち、非導通）には、変化しないままであるか、または、２）メモリセル２０４が消去済である場合（すなわち、導通している場合）にはＶ_ＴＮの電圧スイングを有するかのいずれかである。識別条件を定義するために、メモリセルが導通しているときに、センスアンプが少なくともＶ_ＴＰ（センスアンプのトリップポイント）の入力電圧スイングを発生させるために、ドレイン電極２１７とソースセグメント４０３との間の初期電圧分離δＶは、δＶ＞Ｖ_ＴＰ＊Ｃ_ＩＮ／Ｃ_Ｓの関係を満たさなければならない。ソース層をセグメント化することは、アクセス時間やリーク削減などの利点があるが、δＶ＊Ｃ_ｓ＝Ｖ_ＴＰ＊Ｃ_ＩＮの関係が満たされた後は、それ以上のセグメント化は発生しない。上記の関係は、所与のセグメントサイズについて、ドレイン電極２１７とソースセグメント４０３との間の電圧分離は、センスアンプの入力電極における静電容量に関連しているが、ドレイン層の長さには依存しないことを示している。

図１５Ｃは、ドレイン対グランド容量が無視される場合（すなわち、ドレイン対グランド容量は、Ｃ_ＤＳまたはソース対グランド容量（Ｃ_ｓ）のいずれかに対して無視できるものとみなされる場合）に、ドレイン対ソース容量（すなわち、コンデンサ４５０に代表されるＣ_ＤＳ）が考慮される場合を示している。読み出し電圧がメモリセル２０４上に配置される前に、電圧Ｖ_ＤＳ０はソースセグメント４０２およびドレイン電極２１７を横断して維持される。ドレイン電極２１７における電圧ＶＧ−Ｖ_ＴＮは、メモリセル２０４が非導電状態である場合、ストリング選択トランジスタ２３０のゲートにおける電圧ＶＧによって提供される「ダイオード類似」接続のために、非常に長い期間維持することができる。メモリセル２０４が導通しているとき、容量性ノード間の電荷共有が起こり、センスアンプ２５５の入力電極２５１における電圧が、ソース電極４０３における電圧を犠牲にして減少する結果となる。ドレイン電極２１７の電圧をＶＧ−Ｖ_ＴＮで一定にしてもＶ_ＤＳ０＊Ｃ_Ｓ＞Ｖ_ＴＰ＊Ｃ_ＩＮであれば、センスアンプ２５５の入力電極２５１に少なくともＶ_ＴＰのスイングを誘発することができる。

本発明者は、ダイオード類似の接続アプローチとセグメント化されたソース電極とを組み合わせることにより、検出が高速化されることを認めている。上述の図１３Ｃと関連して論じたように、電圧ＶＤＤ−Ｖ_ＴＮまで充電されたドレイン電極に対して、ソースセグメント上の電圧をδＶ変化させるためにワード線結合を使用することは、ドレイン電極で望ましくない結合を誘発する可能性がある。しかしながら、そのような結合を防止することは、図１３Ａのグリッチ３１０を回避し、それ故に必要な回復時間間隔を提供しなければならないことを避けることができる。ドレイン電極の電圧に影響を与えることなくソースセグメントをダウン結合する方法が、それに応じて次に提示される。

上述したメモリ構造体では、ドレイン電極２１７における電圧は、外部回路への接続によって初期化することができるが、共通フローティングソース電極２１９における電圧は、所望により、ドレイン電極２１７との均等化およびその後のローカルワード線からの容量結合によってのみ設定することができる。ドレイン電極２１７およびソース電極２１９は、連続的なソース層として提供されるか、またはソースセグメントとして提供されるかにかかわらず、ドレイン電極２１７およびソース電極２１９の両方において電圧変化を誘導するために使用されよいかなりの数のローカルワード線に結合される。メモリセル２１０を読み取る際には、上述したように、ソース電極２１９をドレイン電極２１７からの電圧分離を介して活性化またはロードする必要がある。ソース電極２１９がソースセグメントである場合、他のすべてのソースセグメントは非アクティブのままであるべきであり、すなわち、各ソースセグメントとドレイン電極２１７との間には、リーク電流を低減するために電圧分離が存在してはならない。ワード線信号の結合を行う場合には、ドレイン電極２１７が妨害される可能性があるため、ドレイン回復時間間隔が必要となる。

ワード線の信号は、ドレイン層またはビット線に沿って任意の場所に適用された場合、完全なドレイン層とワード線に関連付けられたソースセグメント（「アクティブソースセグメント」）には印加されるが、他のソースセグメント（「非アクティブソースセグメント」）には印加されない。図１６Ａは、ドレイン電極２１７が、（ｉ）アクティブソースセグメントに結合されたワード線を表すノード４１２、および（ｉｉ）非アクティブソースセグメントに結合されたワード線を表すノード４１３に容量的に結合されたモデルを示す。ソース層が２つのソースセグメントにセグメント化されている場合については、図１６Ｂおよび図１６Ｃは、それぞれ、アクティブセグメントおよび非アクティブセグメントに結合されたドレイン電極２１７のための図１６Ａのモデルの一部を示している。非アクティブソースセグメント４１２およびアクティブソースセグメント４１３による個々の容量結合を示すために、ドレイン電極２１７への誘導電圧は、それぞれノード４０２および４０３の電圧の和よって表される。図１６Ａ〜図１６Ｃのモデルにおける非アクティブソースセグメント４１２およびアクティブソースセグメント４１３、ドレイン電極２１７および部分ドレイン電極４０３における電圧波形をそれぞれ図１６Ｄに示す。図１６Ｄに示すように、非アクティブソースセグメント４１２に関連付けられたワード線における昇圧ワード線信号は、非アクティブソースセグメント４１２と共通ドレイン電極２１７の両方に印加され、アクティブソースセグメント４１３に印加されない。その後、降圧ワード線信号は、関連するアクティブソースセグメント４１３と共通ドレイン電極２１７の両方に印加され、非アクティブソースセグメント４１２に印加されない。降圧信号では、共通ドレイン電極２１７の電圧は、初期値（すなわち、非アクティブソースセグメント４１２における昇圧前の値）に戻る。従って、ソース層がセグメント化され、ドレイン層がダイオード疑似接続（すなわち一方向性）でセンスアンプに接続されている限り、ドレイン電極とソース電極に独立した電圧を誘導する技術を提供することができる。

ダイオード疑似接続アプローチでは、センスアンプ２５５から見たドレイン層充電電流は、時間とともに漸近的に減少する（図１３Ｃ参照）。スプリアス検出信号を回避するためには、上述したように回復時間間隔が必要である長いセットアップ時間を避けるための１つの方法は、正の「昇圧」ドレイン電圧を提供することであり、これはダイオード接続に逆バイアスをかけ、それによってセンスアンプ２５５の入力電極２５１からドレイン電極２１７への一方向の電流の流れを防ぐことができる。このような電圧上昇は、関連ワード線で実行される昇圧信号を介して容易に達成でき、正確に制御することができる。

図１７は、ドレイン電極２１７からソース電極２１９を分離した後、ドレイン電極２１７に昇圧電圧を印加した場合の効果を説明するための図である。図１７に示すように、ドレイン電極２１７とソース電極２１９が等化される時間間隔３０５の後、ドレイン電極２１７の電圧は、波形３１７で示される正の昇圧電圧で昇圧される。その結果、ストリング選択トランジスタ２３０を介したドレイン充電電流が実質的に停止する。昇圧電圧がなければ、ドレイン電極２１７は、回復時間間隔３０６にわたって（線分２１７の点線部分によって示される）連続的に充電し、その後、点線の波形３１８によって示されるように、リーク電流が発生する。その場合、時間間隔３０７の後、センスアンプの出力状態（波形３２２で示される）にスプリアス遷移が発生する可能性がある。しかし、波形３１７の昇圧電圧では、センスアンプ２５５の入力電極２５１（波形３１９）の電圧が高いままであるため、センスアンプの出力状態３２３の疑似遷移が引き起されることを防止することができる。

図１８は、ドレイン電極２１７からアクティブソースセグメントを分離した後の、図１７の昇圧電圧ではなく、ドレイン電極２１７における正のパルスの効果を示す図である。図１８に示すように、時間間隔３０５の終了時の昇圧電圧に続く所定の時間間隔３０８の後、ワード線信号は、ドレイン電極２１７における電圧を波形３２０によって示される電圧レベルにダウン結合させる（すなわち、ドレイン電極２１７における電圧を電圧パルスの前の値に実質的に戻す）。時間間隔３０５の満了時には、ソース電極２１９はドレイン電極２１７から電気的に絶縁される。このときのソース電極２１９の電圧は、電圧レベル３０４で示されている。ストリング選択トランジスタ２３０のドレイン連結を横切る逆バイアスのため、時間間隔３０８の終了時に電圧が降圧されることによってドレイン電極２１７に望ましくないグリッチが誘発されることはない。ドレイン電極２１７での電圧降圧は、アクティブソースセグメントによる電圧降圧と同時に行われ、アクティブソースセグメントでの電圧を電圧レベル３０４にする。

時間間隔３０８にわたるドレイン電極２１７における電圧パルスは、対応するワード線結合信号における電圧パルスによって達成されてもよい。従って、ワード線の電圧パルスが同じ電圧レベルから始まり、同じ電圧レベルに戻る限り、ドレイン電極２１７における誘起電圧パルスも同じ電圧レベルから始まり、同じ電圧レベルに戻るであろう。また、誘起パルスの振幅は、ドレイン電極２１７と対応するワード線との間の容量間の結合比に依存する。このように、関係しているワード線の数によってパルス振幅を制御することができる。異なる形状のパルス（例えば、波形で表した３０４および３２０の形状）は、すべての信号がドレイン電極を結合させる一方で、アクティブソースセグメントにおけるワード線信号のみがドレイン電極およびアクティブソースセグメントの両方を結合させるように、非アクティブソースセグメントに隣接するワード線に関連するアクティブソースセグメントに隣接するワード線に区分的信号を適用することによって作成することができる。

一方向接続のダイオード疑似接続のため、時間間隔３０８を過ぎないと検出は行われないが、時間間隔３０５の満了時の昇圧電圧の直後にセンスアンプの入力電極が解放され、検出が可能になる場合がある。

ソース電極２１９のみをダウン結合させ、ドレイン電極２１７をダウン結合させないデータ検出の方法は、ドレイン電極２１７での望ましくないグリッチを防止するため、回復時間間隔の負荷を回避する。また、関連するワード線の数を調整することにより、ドレイン電極２１７の電圧を微調整してもよい（例えば、開始時よりも若干高い電圧が生じるようにする）。ドレイン電極２１７におけるわずかに高い最終電圧は、小さな「昇圧」電圧に相当し、ドレイン充電電流を防止する。また、ソース電極２１９の電圧の（ドレイン電極２１７の電圧との相対的な）降圧は、アクティブソースセグメントに関連するワード線のみを関与させることが好ましく、それによってリーク電流を低減する。

ドレイン電圧パルスのもう一つの利点は、ソース／ドレイン分離が、リーク電流と潜在的なメモリセル伝導に同期することである。これは、ソース電極とドレイン電極の電圧分離の前にメモリセルを読み出す（すなわちオンにする）ことができ、これにより、より長いワード線ＲＣ遅延を打ち消すことができる。

図１９は、ソース層におけるセグメント化を利用した、様々なワード線ベースの容量性結合ステップが実行される検出シーケンスの間のセンスアンプ２５５のドレイン電極２１７、セグメント化されたソース電極、および入力電極２５１における信号の波形を示す図である。図１９に示すように、ドレイン電極２１７およびアクティブソースセグメントは、図１２Ａ〜図１２Ｃに図示されるような技法を用いて、アクティブソースセグメントのワード線のある数を電源電圧ＶＤＤに設定することによって、初めに両方とも電圧ＶＤＤ−Ｖ_ＴＮにもたらされる。次に、アクティブソースセグメントはドレイン電極２１７から分離され、さらに、非アクティブソースセグメントに関連付けられた同じ数のワード線を電源電圧ＶＤＤに上昇させ、それにより、アクティブソースセグメント（波形３２５）において対応する電圧上昇なしにドレイン電極２１７において昇圧電圧（波形３１７）を提供する。ドレイン電極２１７はすべてのソースセグメントに共通であるので、任意のソースセグメントに沿った任意のワード線は、ドレイン電極２１７において電圧昇圧または電圧降圧を誘発するために使用されてもよい。実際のところ、ドレイン電極２１７の電圧が上昇すると、アクティブソースセグメントも同様にアップ結合するが、マイナスの影響はない。最小遅延の後、アクティブソースセグメントに関連付けられたワード線は、電源電圧ＶＤＤからグランドにリセットされ、ドレイン電極２１７を昇圧電圧の前の電圧に戻し（すなわち、波形３２０によって示される電圧レベルに戻る）、同時に、アクティブソースセグメントには、アクティブソースセグメントとドレイン電極２１７との間の所望の電圧分離を達成するための降圧電圧が提供される。アクティブソースセグメント上の電圧は、波形３２５によって提供される。下方に移動するアクティブソースセグメントに関連付けられたワード線の数は、昇圧電圧を生成するために上方に移動する非アクティブソースセグメントに関連付けられたワード線の数と等しいため、ドレイン電極２１７は、昇圧電圧を生成する前の電圧レベルに戻る。しかし、アクティブソースセグメントは、アクティブソースセグメントに関連付けられたワード線の関連している数に応じてダウン結合する。すべての非アクティブソースセグメントは、非アクティブソースセグメントからのリーク電流を防止するために、好ましくはドレイン電極２１７に接続された状態に保たれる。

電圧パルスの間は検出が可能であるが、センスアンプ２５５のドレイン電極２０７と入力電極２５１との間に電流が流れないように、ストリング選択トランジスタ２３０の逆バイアス連結により、センスアンプ２５５の出力状態は変化しない。また、パルスの立下りエッジの前には、ドレイン電極２１７とソース電極２１９との間の電圧分離のためのワード線が既に選択されている。アクティブソースセグメントに関連するワード線が低いレベルになると、データ検出が開始され、電圧分離とメモリセル電流があれば基本的に完全に同期して、早期リーク電流を発生させずに電荷を共有できるようになる。

図２０は、垂直に隣接する２つのＮＯＲストリング５０１、５０２の間の寄生容量を使用して、フローティング共通ソース線の１つに結合された電圧ステップまたはパルスの誘導を示す。図２０において、ＮＯＲストリング５０１のフローティング共通ソース線２１９は、垂直に隣接するＮＯＲストリング５０２の共通ビット線２２０に近接している。共通ビット線２２０は選択トランジスタ５３０を介して電気的にアクセス可能であるので、選択トランジスタ５３０を介して信号５４０を共通ビット線２２０上に印加することにより、結合されたステップまたはパルス信号をフローティング共通ソース線２１９上に誘導することができる。

上記の詳細な説明は、本発明の特定の実施形態を例示するために提供されるものであり、限定することを意図したものではない。本発明の範囲内での多数の変形および修正が可能である。本発明は、以下の特許請求の範囲に記載されている。

Claims (45)

1. 共通ビット線を共有する複数のメモリセルであって、それぞれが共通ソース線とワード線に関連する前記複数のメモリセルのうちのあるメモリセルに記憶されている情報を取得する方法であって、
   前記共通ビット線および関連する前記共通ソース線を、電源電圧とグランドの間の所定の電圧に初期化するステップと、
   前記共通ビット線および関連する前記共通ソース線の少なくとも一方を所定の電圧から偏位させることにより、関連する前記共通ソース線と前記共通ビット線との間の電圧分離を行うステップと、
   関連する前記ワード線において、前記メモリセルに記憶された情報に対応する導電状態にするための読み出し電圧を前記メモリセルに与えるステップと、
   検出回路を使用し、関連する前記ワード線の前記読み出し電圧の結果として生じる、関連する前記共通ソース線への電荷の流れまたは前記共通ソース線からの電荷の流れを検出することによって、導電状態を決定するステップとを含む方法。
2. 前記所定の電圧が、実質上前記電源電圧またはグランドである、請求項１に記載の方法。
3. 前記共通ビット線が、選択装置または回路を介して外部回路からアクセス可能であり、前記共通ビット線を初期化する前記所定の電圧が前記外部回路から供給される、請求項１に記載の方法。
4. 関連する前記共通ソース線が、互いに電気的に絶縁され、かつそれぞれ前記外部回路から電気的に絶縁された複数の共通ソース線のうちの１つであり、関連する前記共通ソース線のみまたはすべての前記共通ソース線が、前記共通ビット線との接続の活性化により、前記所定の電圧に初期化される、請求項３に記載の方法。
5. 前記接続が、１または複数の指定された前記メモリセルによって実施される、請求項４に記載の方法。
6. 前記検出回路が、前記電荷の流れの後に、前記共通ビット線上の電圧に基づいて、前記記憶された情報を決定する、請求項４に記載の方法。
7. 前記検出回路が、前記共通ビット線上の電圧が判別レベルを超えるか否かを検出する、請求項６に記載の方法。
8. 前記所定の電圧が、前記判別レベルよりも高い前記電源電圧に実質的に等しい、請求項７に記載の方法。
9. 前記所定の電圧と前記電荷の流れに起因する前記共通ビット線上の電圧の両方が、前記判別レベルよりも低い、請求項７に記載の方法。
10. 前記検出回路が、前記ワード線上に前記読み出し電圧が供給されてから所定の期間内に、前記共通ビット線上の電圧が判別レベルを超えるか否かを検出する、請求項６に記載の方法。
11. 前記電圧分離が、関連する前記共通ソース線と前記ワード線の所定のセットにおける前記共通ソース線との間の容量結合の結果として、関連する前記共通ソース線の電位の変化によって行われる、請求項４に記載の方法。
12. 前記電荷の流れが、関連する前記共通ソース線の電位の変化の後の所定の回復時間の後に起こる、請求項１１に記載の方法。
13. 前記共通ビット線は、導電性半導体材料の層上に形成される、請求項１１に記載の方法。
14. 前記共通ビット線を共有するメモリセルの数が、前記共通ソース線のいずれか１つに関連付けられたメモリセルの数よりも多い、請求項１３に記載の方法。
15. 前記ワード線の所定のセット内の第１グループが、関連する前記共通ソース線に関連付けられ、前記ワード線の所定のセット内の第２グループが、関連する前記共通ソース線以外の共通ソース線に関連付けられ、前記電位の変化が、前記ワード線の前記第１グループ内の電位の変化によって少なくとも部分的に達成される、請求項１４に記載の方法。
16. ワード線の前記第１グループの電位の変化が、関連する前記共通ソース線と前記共通ビット線との間の前記電圧分離を提供する、請求項１５に記載の方法。
17. 選択装置が前記検出回路の入力端子を一方向導電モードで選択メモリセルの前記共通ビット線に接続し、ワード線の前記第２グループ内の電位の変化が、前記共通ビット線と前記検出回路の前記入力端子の間の前記一方向導電モードを中断させる、請求項１４に記載の方法。
18. ワード線の前記第２グループ内の電位のさらなる変化が、前記共通ビット線と前記検出回路の入力端子の間の前記一方向導電モードを復元する、請求項１７に記載の方法。
19. ワード線の前記第２グループ内の電位の変化が等振幅である、請求項１７に記載の方法。
20. 前記振幅が、グランドに対する電源電圧に等しい、請求項１９に記載の方法。
21. 前記判別レベルが電源電圧以下のＰＭＯＳしきい値電圧である、請求項７に記載の方法。
22. 前記入力端子が、ＰＭＯＳトランジスタを有する前記検出回路の入力部分に接続され、前記検出回路の判別レベルが前記ＰＭＯＳトランジスタのしきい値電圧に対応する、請求項１７に記載の方法。
23. 前記検出回路が２つのデジタルＣＭＯＳ出力レベルのうちの１つを出力として提供し、前記デジタルＣＭＯＳ出力レベルがグランドまたは前記電源電圧のいずれかである、請求項２２に記載の方法。
24. 前記検出回路の出力として前記デジタルＣＭＯＳ出力レベルのうちの１つを提供するため、電荷共有を有効にする前に、前記検出回路の入力端子を、電源レベルを含むしきい値電圧よりも高い電圧レベルに強制するステップをさらに含む、請求項２３に記載の方法。
25. 較正された遅延の後に、前記検出回路の前記入力端子の電圧が、電荷の流れによって判別レベルを超え、前記検出回路の出力として前記デジタルＣＭＯＳ出力レベルの他の１つを変化させる、請求項２４に記載の方法。
26. 前記判別レベルが、前記電源電圧よりも小さく、かつグランドよりも大きい電圧である、請求項２２に記載の方法。
27. 前記検出回路がオペアンプを有する、請求項２６に記載の方法。
28. 前記検出回路が差動アンプを有する、請求項２６に記載の方法。
29. 前記検出回路が、前記電荷の流れが安定する前であって、前記共通ビット線上の電圧が判別点を超えた後に、前記記憶された情報を決定する、請求項６に記載の方法。
30. 前記所定の電圧が、実質的にＮＭＯＳトランジスタのしきい値電圧を差し引いた電圧である、請求項５に記載の方法。
31. 前記メモリセルがメモリストリングに編成されており、前記選択されたメモリセルが前記メモリストリングの１つに含まれており、前記選択装置が、前記選択されたメモリセルを含む前記メモリストリングに前記検出回路の入力端子を一方向導電モードで接続している、請求項２９または３０に記載の方法。
32. 各前記メモリストリングのメモリセルが並列に接続されている、請求項３１に記載の方法。
33. 前記共通ビット線を共有するメモリセルの数が、関連する共通ソース線に関連するメモリセルの数に等しい、請求項１に記載の方法。
34. 共通ソース線と共通ビット線を共有する複数のメモリセルのうち、アドレス指定されたメモリセルに記憶された情報を取得する方法であって、前記共通ビット線が、選択装置または回路によって検出回路の入力端子に選択的に接続されており、前記各メモリセルが、複数のワード線のうちのワード線に関連付けられており、
    前記共通ビット線を前記検出回路の入力端子に一時的に接続し、前記共通ビット線と前記共通ソース線を１以上の指定されたトランジスタに一時的に接続することにより、前記共通ビット線と前記共通ソース線の両方を電源電圧とグランドの間の第１電圧に初期化するステップと、
    指定されたトランジスタを非導電状態にし、前記共通ビット線を前記共通ソース線から切断することで、前記共通ソース線を前記第１電圧について浮動させるステップと、
    前記選択装置または回路を使用して、前記共通ビット線に第２電圧を印加し、前記検出回路の入力端子に第３電圧を印加することで、前記共通ビット線と前記共通ソース線との間に異なった電圧を生じさせ、前記第３電圧と前記第２電圧が異なるようにするステップと、
    前記アドレス指定されたメモリセルに関連付けられた前記ワード線上の読み出し電圧を提供して、前記アドレス指定されたメモリセルを前記アドレス指定されたメモリセルに記憶された情報に対応する導電状態にすることで、前記共通ソース線と前記共通ビット線の容量間の電荷の流れを可能とするステップと、
    前記電荷の流れの検出に基づいて、前記アドレス指定されたメモリセルの導電状態を決定するステップとを含む方法。
35. 前記選択装置または回路が、前記共通ビット線に接続されたソース端子を有するＭＯＳトランジスタを有し、前記第２電圧が前記ＭＯＳトランジスタのゲート端子と前記共通ソース線との間のダイオード接続によって維持される、請求項３４に記載の方法。
36. フローティング共通ソース線が、前記検出回路の判別レベルよりも低い電圧を有する、請求項３４に記載の方法。
37. 好ましい電圧が、隣接する導体との容量結合によってフローティング共通ソース線内で生成される、請求項３４に記載の方法。
38. 前記フローティング共通ソース線は、前記検出回路の判別レベルよりも低い電圧を有する、請求項３７に記載の方法。
39. 前記アドレス指定されたメモリセルの導電状態が、前記検出回路の入力端子における電圧スイングによって決定される、請求項３４に記載の方法。
40. 前記アドレス指定されたメモリセルの導電状態が導通状態であるとき、前記検出回路の入力端子における前記電圧スイングの振幅が判別レベルを超える、請求項３９に記載の方法。
41. 外部の前記検出回路の前記入力端子の電圧スイングが、基準時間内に前記判別レベルを超える、請求項４０に記載の方法。
42. 前記基準時間が特定の場所で作成される、請求項４１に記載の方法。
43. 前記複数のメモリセルがＮＯＲ型メモリストリングを有するメモリセルであり、前記基準期間が、前記ＮＯＲ型メモリストリングの前記アドレス指定されたメモリセルの位置に応じて変化することがある、請求項４１に記載の方法。
44. 基準時間が環境条件に応じて変化する、請求項４０に記載の方法。
45. 前記環境条件が温度と電源電圧を含む、請求項４４に記載の方法。
    

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