KR102565057B1 - 가변 정전 용량형 가중치 메모리 소자와 가중치 메모리 시스템 및 그 동작 방법 - Google Patents

가변 정전 용량형 가중치 메모리 소자와 가중치 메모리 시스템 및 그 동작 방법 Download PDF

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Abstract

인공신경망 연산을 지원하는 가중치 메모리 소자 및 이를 이용한 가중치 메모리 시스템이 개시된다. 본 발명의 일 실시예에 따른 가중치 메모리 소자는, 입력 단자; 공통 출력 단자; 및 상기 입력 단자와 상기 공통 출력 단자 사이에 배치되며, 전하를 저장하는 전하 스토리지를 포함한다. 이때 상기 전하 스토리지에 저장되는 전하량에 기반하여 상기 입력 단자와 상기 공통 출력 단자 사이의 정전 용량이 결정되고, 주어진 데이터에 기반하여 상기 정전 용량이 정량화됨으로써 상기 가중치 메모리 소자는 상기 주어진 데이터를 저장한다. 상기 입력 단자는 상기 기판 상의 일부 영역 또는 상기 기판 상에 배치되는 웰 상의 일부 영역에 배치되는 드레인 또는 소스 영역이고, 상기 공통 출력 단자는 상기 드레인 영역 및 상기 소스 영역 사이의 영역과 대응하는 게이트 전극이다.

Description

가변 정전 용량형 가중치 메모리 소자와 가중치 메모리 시스템 및 그 동작 방법 {WEIGHT MEMORY DEVICE AND WEIGHT MEMORY SYSTEM WITH VARIABLE CAPACITANCE AND OPERATING METHOD THEREFOR}
본 발명은 신경망을 모방하기 위한 뉴로모픽 시스템에서 신경망의 시냅스를 대체하여 사용되는 가중치 메모리 소자, 가중치 메모리 시스템, 및 동작 방법에 관한 것이다. 구체적으로는 입력단자와 출력단자가 교차하는 셀 어레이 구조를 가지며, 셀 어레이 구조에서 곱셈-누산기(MAC, Multiply-and-Accumulate) 연산을 인공 신경망 연산에 최적화된 형태로 제공하기 위한 가중치 메모리 소자, 가중치 메모리 시스템, 및 동작 방법에 관한 것이다.
인공지능은 사물 인터넷(Internet of Things), 빅데이터 등과 함께 미래 산업의 핵심 기술로 주목받고 있다. 개별적인 코드 프로그래밍 없이도 기계 시스템 스스로 데이터를 평가하고 일반화할 수 있는 기술인 머신 러닝(machine learning)은 인공지능의 한 분야로, 인터넷 검색, 뉴스 카테고리 분류, 번역 및 이미지 인식과 같은 다양한 분야에 적용되고 있다.
머신 러닝은 일반적으로 소프트웨어를 통하여 구현되지만, 머신 러닝을 하드웨어 형태로 구현하고자 하는 노력이 있다. 이러한 노력은 뇌의 신경망을 모방하는 시스템으로부터 출발하여, 인공 신경망의 연산을 소프트웨어가 아닌 하드웨어에 의하여 실행하려는 뉴로모픽(neuromorphic) 시스템으로 제안되고 있다.
머신 러닝을 폰 노이만 아키텍처 기반의 집적회로에서 구현하는 경우 반복적인 연산으로 인하여 전력 소모가 크게 증가하고 발열 문제가 심각해지면서 동물의 신경계를 모방하는 뉴로모픽에 의하여 머신 러닝을 구현하려는 시도가 많이 시도되고 있다. 특히, 동물의 신경계를 모방한 기술에서는 전력 소모를 크게 줄이면서, 인지 기능이 가능하고 학습이 가능함으로써 인식 기능과 판단 기능을 개선할 수 있게 되었다. 이에 따라 기존의 폰 노이만 방식의 집적회로의 기능을 대체하거나 크게 개선할 수 있는 기회가 생겼다.
뉴로모픽 시스템의 예시로서, 한국공개특허 KR 10-2019-0066400 "다중 레벨의 가중치 소자" 등이 제안되었다. 상기 KR 10-2019-0066400 은 멤리스터를 메모리 셀로 이용하여, 인가되는 펄스열의 양상에 따라 저항 변화층의 저항을 변화시키고, 저항의 변화량에 기반하여 메모리 셀에 저장되는 가중치가 특정된다.
이 방식은 전압을 입력으로 하고, 전류를 출력으로 하며, 동일한 데이터 라인에 연결되는 메모리 셀들의 출력 전류를 합산할 경우 곱셈-누산기(MAC, Multiply-and-Accumulate) 연산이 자연스럽게 가능하므로 폰 노이만 구조로 머신 러닝을 구현하는 경우보다 전력 소모를 줄일 수 있다.
상기 선행기술 KR 10-2019-0066400 에서는 가중치를 저장한 메모리 셀을 머신 러닝의 추론(inference) 과정에 이용할 경우, 인공 신경망의 각 레이어의 출력을 다음 레이어로 전달하는 함수를 구현한 회로가 integrate를 위한 커패시터를 포함하는 등, 면적이 증가하고 전력 소모 또한 증가하는 문제가 있어 전달 함수의 firing을 개선하는 노력으로 KR 10-2017-0138047 "뉴런 모방 소자 및 회로", KR 10-2019-0065145 "신경 모방 시스템" 등이 제안되었다.
상기 선행기술은 KR 10-2017-0138047, KR 10-2019-0065145는 메모리 셀 소자 각각에 전달 함수에 대응하는 firing 기능을 부여하여 전력 소모를 개선하고자 하였으나, 이 과정에서 firing이 조기에 발생하는 시냅스에 의하여 다른 시냅스들이 영향을 받을 수 있기 때문에 주변 회로에 의한 제어가 추가로 필요한 문제점이 있다.
선행 기술들은 전압을 입력으로 하고, 전류를 출력으로 하므로 독출(readout) 시 큰 전류가 흐르며 전력 소모가 크고, 이를 제어하기 위하여 정밀한 타이밍 제어 및 주변 시냅스 소자와의 영향을 고려하는 타이밍 제어가 필요하다. 출력 전류를 이용하므로 기본적으로 DC전류가 발생하여 소비 전력이 증가한다.
한국공개특허 KR 10-2017-0138047 "뉴런 모방 소자 및 회로" (2017.12.14) 미국공개특허 US 2017/0352750 "Neuromorphic Devices and Circuits" (2017.12.07) 한국공개특허 KR 10-2019-0065146 "신경 모방 시스템" (2019.06.11) 미국공개특허 US 2019/0171933 "Neuromorphic System" (2019.06.06) 한국공개특허 KR 10-2019-0066400 "다중 레벨의 가중치 소자" (2019.06.13)
종래의 뉴로모픽 기술들은 폰 노이만 구조의 인공 신경망 구성에 비하여 소비 전력을 획기적으로 저감하기는 하지만, 종래의 뉴로모픽 기술들은 전압을 입력으로 하고, 전류를 출력으로 하므로 독출(readout) 과정에서 지속적인 DC 전류가 흐르는 점이 소비 전력을 더 이상 저감하지 못하는 원인으로 알려져 있다. 특히 전류에 기반하여 곱셈-누산기(MAC) 연산을 수행하는 경우 각 전류 성분의 값이 계속 유지되어야 하므로 각 전류 성분이 동시에 흘러야 하며 이 과정에서 소비 전력은 더욱 증가하는 문제점이 있다. 또한 각 셀의 검출 과정이 동시에 이루어져야 하므로 타이밍 제어가 매우 까다로운 문제점도 있었다.
또한 뉴로모픽 시스템의 구성에 따라서는, 한번 저장된 가중치가 한번의 인공 신경망 추론 연산을 거치면 삭제되는 등 지속적인 연산이 어려운 문제점이 있었다.
또한 멤리스터 공정이 일반적으로 널리 쓰이는 공정이 아니며, 주변 회로는 일반적인 CMOS 공정에 기반하여 형성되어야 하므로 제조 공정이 복잡해지고 비용이 증가하는 문제점이 있었다.
본 발명은 기존 메모리 반도체 공정을 활용하면서도 셀의 구조와 동작 방식을 변경하여 인공 신경망 연산에 최적화된 뉴로모픽 소자, 가중치 메모리 소자, 가중치 메모리 시스템, 및 동작 방법을 제안하는 것을 목적으로 한다.
본 발명은 가중치 메모리 셀의 데이터를 출력할 때 전류에 기반하는 종래 기술들과 달리 차분 전압(voltage difference)을 검출하는 방식을 제안하고, 뉴로모픽 시스템의 독출 동작 시 지속적인 DC 전류를 필요로 하지 않고 소모 전력을 절감하는 것을 목적으로 한다.
본 발명은 시냅스의 가중치 값을 저장한 메모리 셀 어레이에서, 인공 신경망 연산에서 발생하는 가중치 값을 이용한 레이어 간 프로퍼게이션 연산을 저렴한 비용으로 수행할 수 있는 빌트-인 곱셈-누산기(MAC) 연산을 지원하는 메모리 셀 구조를 제안하는 것을 목적으로 한다. 본 발명은 곱셈-누산기(MAC) 연산을 별도의 연산 회로 없이도 즉각적으로 수행할 수 있는 인공 신경망 연산에 최적화된 가중치 메모리 구조를 제안하는 것을 목적으로 한다.
본 발명은 기존 메모리 반도체 공정의 일부 공정을 활용함으로써 가중치 메모리 소자의 제조 공정의 최적화와 안정화가 용이하며 집적도를 매우 높일 수 있는 가중치 메모리 셀 구조를 제안하는 것을 목적으로 한다. 또한 본 발명은 가중치 메모리 소자에 저장된 데이터를 인공 신경망 연산에 따라 독출하는 회로가 점유하는 면적을 저감하고 독출 회로의 구성을 간단하게 하여 어레이를 포함하는 시스템의 전체 집적도를 높이는 가중치 메모리 셀 구조를 제안하는 것을 목적으로 한다.
본 발명은 가중치 메모리 셀 어레이의 3차원 적층을 통하여 어레이를 포함하는 시스템의 전체 집적도를 높이고 인공 신경망 연산을 신속하게 실행할 수 있는 뉴로모픽 시스템을 제안하는 것을 목적으로 한다. 또한 본 발명은 인공 신경망 내부의 레이어 간의 전달 함수에 맞추어 독출 회로의 전달 특성을 구현하기 용이하고, 합성곱 신경망(CNN), 순환 신경망(RNN)을 포함한 다양한 인공 신경망의 구성에 용이하게 대응할 수 있는 뉴로모픽 시스템을 제안하는 것을 목적으로 한다.
본 발명은 저장된 가중치 값을 가중치 메모리 셀 소자의 단자 간 바이어스를 소정의 시간 동안 인가하거나 펄스의 극성과 개수를 조정함으로써 재조정할 수 있고, 이에 따라 추론 과정 뿐만 아니라 학습 과정에서도 적용할 수 있는 적용 범위가 넓은 뉴로모픽 시스템을 제안하는 것을 목적으로 한다.
본 발명은 드레인/소스 영역, 전하 스토리지(예를 들어 플로팅 게이트 구조인 경우를 포함할 수 있음), 게이트 단자를 포함하는 가중치 메모리 셀 소자에서 입력 신호와 출력 신호를 모두 전압으로 설정할 수 있는 데이터 읽기 동작을 제안하는 것을 목적으로 한다.
본 발명은 입력 단자로 드레인/소스 영역, 출력 단자로 게이트 단자를 이용하는 효과적인 가중치 메모리 셀 소자 및 그 동작 방법을 제안하는 것을 목적으로 한다.
본 발명은 상기의 목적을 달성하기 위하여 도출된 구성으로서, 본 발명의 일 실시예에 따른 가중치 메모리 소자는, 입력 단자; 공통 출력 단자; 및 상기 입력 단자와 상기 공통 출력 단자 사이에 배치되며, 전하를 저장하는 전하 스토리지를 포함한다. 이때 상기 전하 스토리지에 저장되는 전하량에 기반하여 상기 입력 단자와 상기 공통 출력 단자 사이의 정전 용량이 결정되고, 주어진 데이터에 기반하여 상기 정전 용량이 정량화됨으로써 상기 가중치 메모리 소자는 상기 주어진 데이터를 저장한다. 상기 입력 단자는 기판 상의 일부 영역 또는 상기 기판 상에 배치되는 웰 상의 일부 영역에 배치되는 드레인 영역 및 소스 영역 중 적어도 하나 이상을 포함하고, 상기 공통 출력 단자는 상기 드레인 영역 및 상기 소스 영역 사이의 영역과 대응하는 게이트 전극이다.
상기 공통 출력 단자는 상기 공통 출력 단자의 전압을 구동 및 제어하는 인터페이스 회로와 스위치를 경유하여 전기적으로 연결되고, 상기 공통 출력 단자와 상기 인터페이스 회로가 상기 스위치에 의하여 전기적으로 차단될 경우, 의도된 전하 누설 경로와 전기적으로 연결되지 않고 전기적으로 고립된(isolated) 토폴로지를 가질 수 있다.
상기 전하 스토리지는 상기 공통 출력 단자 측에 인접하게 배치되는 제1 유전체층; 상기 입력 단자 측에 인접하게 배치되는 제2 유전체층; 및 상기 제1 유전체층과 상기 제2 유전체층 사이에 배치되며, 내부에 전자 또는 전하를 저장할 수 있는 도체, 반도체 또는 유전체로 이루어지는 스토리지층을 포함할 수 있다.
상기 주어진 데이터에 기반하여 상기 입력 단자와 상기 공통 출력 단자 사이의 제1 바이어스 전압 및 상기 제1 바이어스 전압이 인가되는 시간 구간의 길이가 결정될 수 있다. 또한 상기 제1 바이어스 전압 및 상기 제1 바이어스 전압이 인가되는 상기 시간 구간의 길이에 따라서 상기 전하 스토리지에 저장되는 전하량이 변화되고, 상기 전하 스토리지에 저장되는 전하량에 기반하여 상기 공통 출력 단자와 상기 입력 단자 간의 정전 용량-전압 특성이 결정될 수 있다.
입력 전압 상한(VXH)과 입력 전압 하한(VXL) 사이의 제1 구간에 대해서 상기 입력 단자에 인가되는 전압이 스윕된 후에, 상기 공통 출력 단자와 상기 입력 단자 간의 정전 용량-전압 특성 및 상기 제1 구간에 대해서 스윕된 상기 입력 단자의 전압 변화에 기반하여 상기 공통 출력 단자에 형성되는 전압 또는 전하량의 변화가 상기 공통 출력 단자의 출력 신호로서 생성될 수 있다. 입력 전압 상한과 하한의 차이는 ΔVHL이다.
상기 전압 상한 및 상기 전압 하한 중 적어도 하나 이상은 상기 입력 단자와 관련되는 인공 신경망 오퍼레이션의 입력값에 기반하여 결정될 수 있다.
상기 전압 상한 또는 상기 전압 하한은 고정된 값이고, 상기 입력 단자에 인가되는 전압은 상기 제1 구간 내에서 스윕하며, 스윕하는 전압 범위(제1 입력 범위, ΔVX(i) )의 크기가 인공 신경망 오퍼레이션의 입력값에 비례하는 전압 파형일 수 있다.
상기 전압 상한과 상기 전압 하한은 고정된 값이고, 상기 입력 단자에 인가되는 전압이 상기 제1 구간에 대해서 스윕되는 횟수가 상기 입력 단자와 관련되는 인공 신경망 오퍼레이션의 입력값에 기반하여 결정될 수 있다.
상기 공통 출력 단자는 상기 공통 출력 단자의 전압 또는 전하량의 변화를 검출하여 누적하는 출력 회로에 연결되고, 상기 입력 단자에 인가되는 전압이 상기 제1 구간 내에서 제1 방향으로 변화하는 경우에 상기 입력 단자의 전압 변화 및 상기 공통 출력 단자와 상기 입력 단자 간의 정전 용량-전압 특성에 기반하여 상기 공통 출력 단자의 전압 또는 전하량의 변화가 형성되고, 상기 공통 출력 단자의 전압 또는 전하량의 변화는 상기 출력 회로에 전달되어 누적될 수 있다. 상기 입력 단자에 인가되는 전압이 상기 제1 구간 내에서 제2 방향으로 변화하는 경우에는 상기 공통 출력 단자의 전압 또는 전하량의 변화가 상기 출력 회로에 누적되지 않도록 상기 출력 회로가 제어될 수 있다.
발명의 일 실시예에 따른 가중치 메모리 시스템은, 제1 방향으로 배열되며 복수 개의 메모리 셀들 중 상기 제1 방향으로 배열된 메모리 셀들의 공통 출력 단자를 연결하는 제1 전극; 상기 제1 방향과 다른 제2 방향으로 배열되며 상기 복수 개의 메모리 셀들 중 상기 제2 방향으로 배열된 메모리 셀들의 입력 단자를 연결하는 제2 전극; 상기 제1 전극과 상기 제2 전극이 교차하는 위치에 대응하여 배치되며, 상기 제1 전극과 상기 제2 전극의 교차에 의하여 특정되고 상기 제1 전극은 제1 공통 출력 단자에 연결되고 상기 제2 전극은 제1 입력 단자에 연결되는 제1 메모리 셀; 상기 제1 전극의 전압을 구동 및 제어하거나, 상기 제1 전극의 전압 또는 전하량의 변화를 감지하여 출력 전달 신호를 생성하는 제1 인터페이스 회로; 및 상기 제2 전극의 전압을 구동 및 제어하는 제1 구동 회로를 포함한다.
이때 상기 제1 메모리 셀은 상기 제1 입력 단자와 상기 제1 공통 출력 단자 사이에 배치되며, 전하를 저장하는 전하 스토리지를 포함할 수 있다. 상기 전하 스토리지에 저장되는 전하량에 기반하여 상기 제1 입력 단자와 상기 제1 공통 출력 단자 사이의 제1 정전 용량이 결정되고, 상기 제1 메모리 셀에 주어진 제1 데이터에 기반하여 상기 제1 정전 용량이 정량화됨으로써 상기 제1 메모리 셀이 상기 제1 데이터를 저장할 수 있다. 상기 제1 입력 단자는 상기 제1 메모리 셀의 드레인 영역 및 소스 영역 중 적어도 하나 이상에 연결될 수 있다. 상기 제1 공통 출력 단자는 상기 제1 메모리 셀의 게이트 전극일 수 있다.
상기 제1 인터페이스 회로의 동작에 의하여 상기 제1 인터페이스 회로 및 상기 제1 전극이 전기적으로 차단될 경우, 상기 제1 전극은 의도된 전하 누설 경로와 전기적으로 연결되지 않고 전기적으로 고립된(isolated) 토폴로지를 가질 수 있다.
상기 제1 구동 회로에 의하여 입력 전압 상한(VXH)과 입력 전압 하한(VXL) 사이의 제1 구간에 대해서 상기 제1 입력 단자에 인가되는 전압이 스윕된 후에, 상기 제1 공통 출력 단자와 상기 제1 입력 단자 간의 정전 용량-전압 특성 및 상기 제1 구간에 대해서 스윕된 상기 제1 입력 단자의 전압 변화에 기반하여 상기 제1 공통 출력 단자에 형성되는 전압 또는 전하량의 변화가 상기 제1 공통 출력 단자의 출력 신호로서 상기 공통 출력 단자를 경유하여 상기 제1 전극에 출력될 수 있다.
본 발명의 일 실시예에 따른 가중치 메모리 소자의 동작 방법은, 주어진 데이터에 기반한 정량화된 정전 용량을 형성함으로써 상기 데이터를 저장하는 메모리 셀의 입력 단자에 인가되는 전압을 전압 상한과 전압 하한 사이의 제1 구간에 대해서 스윕하는 단계; 상기 입력 단자에 인가되는 전압이 상기 제1 구간에 대해서 스윕된 이후, 공통 출력 단자와 상기 입력 단자 간의 정전 용량-전압 특성에 기반하여 상기 공통 출력 단자에 형성되는 전압 또는 전하량의 변화 성분이 상기 메모리 셀의 상기 공통 출력 단자를 경유하여 출력되는 단계; 및 상기 공통 출력 단자의 전압 또는 전하량의 변화를 인터페이스 회로가 검출하는 단계를 포함한다. 상기 입력 단자는 상기 메모리 셀의 드레인 영역 및 소스 영역 중 적어도 하나 이상을 포함하고, 상기 공통 출력 단자는 상기 메모리 셀의 게이트 전극일 수 있다.
본 발명의 일 실시예에 따른 가중치 메모리 소자의 동작 방법은, 상기 입력 단자와 관련되는 인공 신경망 오퍼레이션의 입력값에 기반하여 상기 제1 입력 범위를 결정하는 단계를 더 포함할 수 있다. 이때에는 고정된 상기 전압 상한 혹은 전압 하한 중 적어도 하나가 상기 제1 입력 범위의 경계가 될 수 있다.
본 발명의 일 실시예에 따른 가중치 메모리 소자의 동작 방법은, 상기 입력 단자와 관련되는 인공 신경망 오퍼레이션의 입력값에 기반하여 상기 입력 단자에 인가되는 전압이 상기 제1 구간에 대해서 스윕되는 횟수를 결정하는 단계를 더 포함할 수 있다. 이때에는 전압 상한과 전압 하한은 고정된 값일 수 있다.
본 발명의 일 실시예에 따른 가중치 메모리 소자의 동작 방법은, 상기 입력 단자에 인가되는 전압이 상기 제1 구간 내에서 제1 방향으로 변화하는 경우에 상기 인터페이스 회로가 상기 공통 출력 단자의 전압 또는 전하량의 변화를 누적하는 단계; 및 상기 입력 단자에 인가되는 전압이 상기 제1 구간 내에서 제2 방향으로 변화하는 경우에 상기 인터페이스 회로가 상기 공통 출력 단자의 전압 또는 전하량의 변화를 누적하지 않는 단계를 더 포함할 수 있다.
상기 입력 단자와 관련되는 인공 신경망 오퍼레이션의 입력값은 인공 신경망의 제1 레이어의 노드들 중 어느 하나인 제1 노드의 액티베이션 파라미터일 수 있다. 상기 주어진 데이터는 상기 제1 노드와 상기 인공 신경망의 제2 레이어의 노드들 중 어느 하나인 제2 노드 간의 가중치 값일 수 있다. 상기 공통 출력 단자의 전압 또는 전하량의 변화는 상기 제1 레이어의 노드들의 액티베이션 파라미터, 및 상기 제1 레이어의 노드들과 상기 제2 노드 간의 시냅스에 대응하는 가중치 값들의 곱들의 합에 기반하여 얻어지는 상기 제2 노드의 액티베이션 파라미터일 수 있다.
본 발명에 따르면, 기존 메모리 반도체 공정을 활용하면서도 셀의 구조와 동작 방식을 변경하여 인공 신경망 연산에 최적화된 뉴로모픽 소자, 가중치 메모리 소자, 가중치 메모리 시스템, 및 동작 방법을 구현할 수 있다.
본 발명에 따르면 가중치 메모리 셀의 데이터를 출력할 때 전류에 기반하는 종래 기술들과 달리 차분 전압(voltage difference)의 검출을 이용함으로써 뉴로모픽 시스템의 독출 동작 시 지속적인 DC 전류를 필요로 하지 않고 소모 전력을 절감할 수 있다.
본 발명에 따르면 시냅스의 가중치 값을 저장한 메모리 셀 어레이에서, 인공 신경망 연산에서 발생하는 가중치 값을 이용한 레이어 간 프로퍼게이션 연산을 저렴한 비용으로 수행할 수 있는 빌트-인 곱셈-누산기(MAC) 연산을 지원하는 메모리 셀 구조를 구현할 수 있다. 본 발명에 따르면 곱셈-누산기(MAC) 연산을 별도의 연산 회로 없이도 즉각적으로 수행할 수 있는 인공 신경망 연산에 최적화된 가중치 메모리 구조를 구현할 수 있다.
본 발명에 따르면 기존 메모리 반도체 공정의 일부 공정을 활용함으로써 가중치 메모리 소자의 제조 공정의 최적화와 안정화가 용이하며 가중치 메모리 셀 어레이의 집적도를 매우 높일 수 있다. 또한 본 발명에 따르면 가중치 메모리 소자에 저장된 데이터를 인공 신경망 연산에 따라 읽기(추론) 회로가 점유하는 면적을 저감하고 읽기(추론) 회로의 구성을 간단하게 하여 가중치 메모리 소자의 어레이를 포함하는 시스템의 전체 집적도를 높일 수 있다.
본 발명에 따르면 가중치 메모리 셀 어레이의 3차원 적층을 통하여 어레이를 포함하는 시스템의 전체 집적도를 높이고 인공 신경망 연산을 신속하게 실행할 수 있는 뉴로모픽 시스템을 구현할 수 있다. 또한 본 발명에 따르면 인공 신경망 내부의 레이어 간의 전달 함수에 맞추어 독출 회로의 전달 특성을 구현하기 용이하고, 합성곱 신경망(CNN), 순환 신경망(RNN)을 포함한 다양한 인공 신경망의 구성에 용이하게 대응할 수 있는 뉴로모픽 시스템을 구현할 수 있다.
본 발명에 따르면 저장된 가중치 값을 가중치 메모리 셀 소자의 단자 간 바이어스를 소정의 시간 동안 인가하거나 펄스의 극성과 개수를 조정함으로써 재조정할 수 있고, 이에 따라 추론 과정 뿐만 아니라 학습 과정에서도 적용할 수 있는 적용 범위가 넓은 뉴로모픽 시스템을 구현할 수 있다.
본 발명에 따르면 기존 메모리 반도체 공정의 적어도 일부를 활용할 수 있으므로 가중치 메모리 소자의 제조 공정의 최적화와 안정화가 용이하며, 집적도를 매우 높일 수 있다. 또한 저장된 가중치 값의 리셋은 저장 시와 반대되는 극성의 바이어스를 게이트 전극과 드레인/소스 또는 웰 사이에 소정의 시간 동안 인가함으로써 용이하게 달성할 수 있으므로 쓰기, 읽기, 지우기(리셋) 과정이 모두 용이하게 구현될 수 있어서 컨벌루션 신경망(CNN), 리커런트 신경망(RNN) 등 다양한 인공 신경망의 구성에 용이하게 대응할 수 있는 장점이 있다.
본 발명에 따르면 드레인/소스 영역, 전하 스토리지(예를 들어 플로팅 게이트 구조인 경우를 포함할 수 있음), 게이트 단자를 포함하는 가중치 메모리 셀 소자에서 입력 신호와 출력 신호를 모두 전압으로 설정할 수 있는 데이터 읽기 동작을 구현할 수 있다.
본 발명에 따르면 입력 단자로 드레인/소스 영역, 출력 단자로 게이트 단자를 이용하는 효과적인 가중치 메모리 셀 소자 및 그 동작 방법을 구현할 수 있다.
도 1은 본 발명의 일 실시예에 따른 가중치 메모리 소자 및 가중치 메모리 소자 시스템을 도시하는 도면이다.
도 2는 본 발명의 일 실시예에 따른 가중치 메모리 소자를 도시하는 도면이다.
도 3은 본 발명의 일 실시예에 따른 가중치 메모리 소자의 바이어스를 도시하는 도면이다.
도 4는 본 발명의 일 실시예에 따른 가중치 메모리 소자의 C-V 특성 곡선과 문턱전압 변화에 따른 곡선의 이동을 도시하는 도면이다.
도 5는 본 발명의 일 실시예에 따른 메모리 소자의 읽기/쓰기의 제1 실시예에서 각 가중치 값에 대응되는 C-V 특성 곡선의 형태를 도시하는 도면이다.
도 6은 본 발명의 일 실시예에 따른 메모리 소자의 읽기/쓰기의 제2 실시예에서 특정 가중치 값에 대응되는 C-V 특성 곡선의 개요를 도시하는 도면이다.
도 7은 본 발명의 일 실시예에 따른 가중치 메모리 소자의 읽기 동작을 도시하는 도면이다.
도 8은 본 발명의 일 실시예에 따른 반도체 증착층을 사용한 가중치 메모리 소자를 도시하는 도면이다.
도 9는 본 발명의 일 실시예에 따른 음(-)의 가중치 구현을 위한 차동 쌍 가중치 메모리 소자 시스템을 도시하는 도면이다.
도 10은 본 발명의 일 실시예에 따른 가중치 메모리 소자의 읽기 동작의 제2 실시예에 대응하는 회로 구성의 일 실시예를 도시하는 도면이다.
도 11은 도 10의 실시예를 위한 타이밍도의 일 실시예를 도시하는 도면이다.
도 12 내지 도 14는 본 발명의 일 실시예에 따른 가중치 메모리 소자의 어레이 및 가중치 메모리 시스템을 도시하는 도면이다.
도 15은 본 발명의 일 실시예에 따른 가중치 메모리 소자의 동작 방법을 도시하는 동작 흐름도이다.
도 16은 본 발명의 일 실시예에 따른 가중치 메모리 시스템의 동작 방법을 도시하는 동작 흐름도이다.
도 17는 본 발명의 일 실시예에 따른 가중치 메모리 시스템의 동작 방법을 도시하는 동작 흐름도이다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부 도면을 참조한 실시예에 대한 설명을 통하여 명백히 드러나게 될 것이다.
본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 가중치 메모리 소자 및 가중치 메모리 시스템을 도시하는 도면이다.
도 1을 참조하면 어레이 내에서 하나의 row를 형성하는 가중치 메모리 소자들(110)이 도시된다. 도 1의 가중치 메모리 소자들(110) 각각은 입력 신호 X(i) (i=0부터 M-1)가 인가되는 입력 단자(130)와 연결되고, 합성 출력 신호 Y(j) (j=0부터 N-1)를 출력하는 공통 출력 단자(120)와 연결된다. 도 1의 가중치 메모리 소자들(110) 각각은 인공 신경망의 시냅스에 대응하는 가중치 데이터 W(i, j)를 저장하며, 가중치 데이터 W(i, j)는 도 1의 가중치 메모리 소자들(110) 각각에 형성되는 제1 입력 범위에서의 평균 정전용량 값()으로 정량화된다. 실시예에 따라서는 인공 신경망 내의 인접한 레이어들의 노드의 개수가 동일한 경우, M=N일 수 있다. 도 1의 가중치 메모리 소자들(110) 및 가중치 메모리 시스템(100)에서는 곱셈-누산기(MAC) 연산이 빌트-인되어 모든 입력 신호 X(i) (i=0부터 M-1)가 인가되면 자동으로 합성 출력 신호 Y(j)가 형성되고, 합성 출력 신호 Y(j)는 인터페이스 회로(도 1에서는 도시되지 않음)에 의하여 검출되고, 인터페이스 회로의 검출 결과로서 출력 전달 신호가 생성된다.
도 2는 본 발명의 일 실시예에 따른 가중치 메모리 소자를 도시하는 도면이다.
도 2를 포함하면, 가중치 메모리 소자(210)는 공통 출력 단자(220), 전하 스토리지(212), 입력 단자(230a, 230b), 및 웰(240)을 포함한다. 입력 단자(230a, 230b)는 웰(240) 상의 드레인 영역(230a) 및 소스 영역(230b) 중 적어도 하나 이상을 포함한다. 웰(240) 상의 드레인 영역(230a) 및 소스 영역(230b) 사이의 채널 영역은 공통 출력 단자(220)와 마주 보도록 배치된다. 채널 영역과 공통 출력 단자(220) 사이에 전하 스토리지(212)가 배치되며, 전하 스토리지(212)는 전하를 저장할 수 있다. 따라서 가중치 메모리 소자(210)는 드레인/소스를 구비하고 있으며 전하 스토리지(212)가 삽입된 MOS 커패시터일 수 있다. 드레인 영역(230a) 및 소스 영역(230b)은 기판의 웰(240) 상에 배치되는 실시예가 도 2에 도시되었지만, 드레인 영역(230a) 및 소스 영역(230b)이 증착된 반도체층 상에 배치되는 실시예도 구현될 수 있다.
전하 스토리지(212)에 저장되는 전하량에 기반하여 특정한 바이어스 조건 하에서 입력 단자(230a, 230b)와 공통 출력 단자(220) 사이의 정전 용량-전압 특성(C-V 특성)이 결정되고, 주어진 데이터에 기반하여 상기 정전 용량의 제1 입력 범위 평균값()이 정량화됨으로써 주어진 데이터를 가중치 메모리 소자(210)가 저장한다. 가중치 메모리 소자(210)로부터 데이터를 읽기 위한 특정한 바이어스 조건 하에서 입력 단자(230a, 230b)와 공통 출력 단자(220) 사이의 정전 용량이 주어진 데이터에 기반하여 정량화될 수 있도록 가중치 메모리 소자(210)의 쓰기 동작 시의 쓰기 바이어스 조건 및 쓰기 바이어스 조건이 인가되는 시간 구간이 조정될 수 있다.
도 3은 도 2의 가중치 메모리 소자(210)의 입력 단자(230a, 230b)와 공통 출력 단자(220) 사이의 정전 용량 - 전압 특성(C-V characteristics)을 측정하기 위한 바이어스 조건을 도시한다. 도 3의 가중치 메모리 소자(310)의 전하 스토리지(312)의 구성 및 기능은 도 2의 전하 스토리지(212)와 동일하다. 공통 출력 단자인 게이트 단자(320)와 입력 단자인 드레인/소스(330a, 330b) 단자 사이에 전압 VGS를 인가한 상태에서 직렬로 연결된 소신호 전압 VAC로부터 공통 출력 단자와 입력 단자 사이의 C-V 특성을 결정한다. 도 3에서는 생략하였으나 드레인(330b)은 소스(320a)와 전기적으로 연결된다.
도 4는 N형 드레인/소스와 P형 웰을 구비한 도 2의 가중치 메모리 소자(210)의 게이트(공통 출력 단자, 220)와 드레인/소스(제1 입력 단자, 230a, 230b) 사이의 정전 용량 - 전압 특성 (C-V characteristics) 곡선의 일례를 도시한 것이다. 게이트 - 드레인/소스 전압 VGS가 가중치 메모리 소자의 문턱전압(VT0) 이하일 때는 게이트 - 드레인/소스 정전 용량 CGS는 게이트 - 드레인/소스 단자 사이의 오버랩 커패시턴스에 해당하는 C0의 커패시턴스 값을 가진다. 게이트 - 드레인/소스 VGS가 가중치 메모리 소자의 문턱전압(VT0)보다 높으면 드레인과 소스 단자 사이의 웰-유전체 계면에 채널이 형성되며 게이트 - 드레인/소스 정전 용량 CGS는 C0에 채널 커패시턴스가 더해진 C1의 커패시턴스 값을 가진다. 프로그래밍 동작을 통해 전하 스토리지(212)에 전자가 주입되고, 주입된 전하량에 대응하여 문턱전압과 상기 C-V 특성 곡선은 전압축으로 양(+)의 방향으로 일정 간격(ΔVT)만큼 평행 이동하여 새로운 문턱전압값(VT1)을 갖게 된다. 또한 상기 주입된 전자는 소거(erase) 동작을 통해 스토리지로부터 인출될 수 있으며 인출된 전하량에 대응하여 문턱전압과 상기 C-V 특성 곡선은 전압축으로 음(-)의 방향으로 평행 이동하게 된다.
도 5는 도 2의 가중치 메모리 소자(210)의 읽기/쓰기의 제1 실시예에서 각 가중치 값에 대응되는 C-V 특성 곡선의 형태의 일 예를 도시하는 도면이다.
가중치 메모리 소자(210)의 게이트-드레인/소스 사이의 정전 용량 CGS는 MOS 커패시터의 문턱전압(VT) 값에 관련되어 게이트-드레인/소스 전압 VGS의 함수로 결정된다. 가중치 메모리 소자(210)가 관련되는 인공 신경망의 추론 동작에서 공통 출력 단자(220)와 접속된 MOS 커패시터의 게이트 단자는 인터페이스 회로에 의하여 일정한 바이어스 전압(VG0)을 유지하도록 제어될 수 있다. 동시에, 추론 동작에서 입력 단자에는 VXH과 VXL 사이의 제1 구간을 스윕하는 펄스가 인가될 수 있으며, 입력 전압이 제1 구간을 스윕하는 동안 MOS 커패시터의 게이트-드레인/소스 전압(출력 단자 - 입력 단자 전압)은 최소 VG0 -VXH (=VGSL)와 최대 VG0 -VXL (=VGSH) 사이의 제2 구간(530)을 스윕하게 된다. 전하 스토리지(212)에 전하를 주입하면 MOS 커패시터의 문턱전압이 이동하며 이에 따라 게이트와 드레인/소스 단자 사이의 C-V 특성 곡선이 평행 이동한다. 제2 구간(530)의 크기는 상기 제1 구간의 상한(VXH)과 하한(VXL) 사이의 간격인 ΔVHL과 동일하다.
도 5에서 문턱전압이 VGSL보다 낮은 경우(510)와 VGSH보다 높은 경우(520)의 C-V 특성 곡선의 일례를 각각 도시한다. 게이트-드레인/소스 전압이 문턱전압보다 낮으면 공통 출력 단자(220)와 입력 단자(230a, 230b) 사이의 정전 용량은 게이트와 드레인/소스 사이의 오버랩 커패시턴스(C0)로 제한된다. 반면에 게이트-드레인/소스 전압이 문턱전압보다 높으면 공통 출력 단자(220)와 입력 단자(230a, 230b) 사이의 정전 용량은 상기 오버랩 커패시턴스(C0)에 게이트-채널 커패시턴스가 합산된 산화막 커패시턴스값(C1, oxide capacitance)으로 증가한다. 따라서 문턱전압이 VGSL보다 낮은 경우(510)에는 제2 구간(530) 전체에서 커패시턴스 값은 C1이 되고, 문턱전압이 VGSH보다 높은 경우(520)에는 제2 구간(530) 전체에서 커패시턴스 값은 C0가 된다. 도 5에 기반한 본 발명의 일 실시예에서는 프로그래밍 동작을 제어하여 문턱전압이 VGSL보다 낮은 경우(510) 또는 문턱전압이 VGSH보다 높은 경우(520) 중 하나에 속하도록 가중치 메모리 소자(210)의 문턱전압을 조정할 수 있다. 제2 구간(530)의 게이트-드레인/소스 전압은 제1 구간의 입력 전압에 대응하며, 따라서 이때 제1 구간의 모든 제1 입력 범위에 대해 는 C1 또는 C0 중 어느 하나의 일정한 값을 가질 수 있다. 가중치 메모리 소자(210)가 저장하는 가중치 값은 0 또는 1 중 어느 하나일 수 있고, 각각의 가중치 값은 C1 또는 C0 중 어느 하나에 대응하도록 프로그래밍될 수 있다.
도 6은 도 2의 가중치 메모리 소자(210)의 읽기/쓰기의 제2 실시예에서 특정 가중치 값에 대응되는 C-V 특성 곡선의 개요를 도시하는 도면이다.
입력 전압의 제1 구간 스윕은 게이트-드레인/소스 전압 VGS의 제2 구간 스윕에 해당한다. VGS는 VGSL과 VGSH 사이의 구간에서 스윕될 수 있다.
도 6에 기반한 본 발명의 일 실시예에서는 프로그래밍 동작을 제어하여 문턱 전압이 VGSL과 VGSH 사이의 임의의 값을 가질 수 있도록 가중치 메모리 소자(210)의 문턱전압을 조정할 수 있다. 물론 프로그래밍 동작에 따라서는 가중치 메모리 소자(210)의 문턱 전압이 VGSL보다 낮거나 또는 VGSH보다 높을 수도 있다. 가중치 메모리 소자(210)의 문턱 전압이 VGSL보다 낮은 경우에는 VGSL인 것과 마찬가지로 간주될 수 있다. 가중치 메모리 소자(210)의 문턱 전압이 VGSH보다 높은 경우에는 VGSH인 것과 마찬가지로 간주될 수 있다.
가중치 메모리 소자(210)의 MOS 커패시터 문턱전압이 VGSL과 VGSH 구간을 (1-k): k로 내분하는 지점(0 < k < 1)에 위치하고, 입력 전압이 스윕하는 제1 입력 범위가 제1 구간 전체인 경우, 는 (1-k) · C0 + k · C1으로 근사될 수 있다. 이때 MOS 커패시터 문턱전압 값에 따라 가중치 메모리 소자의 는 C0와 C1 사이에서 연속적인 값을 가질 수 있다. 또한 문턱전압이 VGSL보다 낮은 경우는 =C1이므로 k=1에 대응되며, 문턱전압이 VGSH보다 높은 경우는 =C0이므로 k=0에 대응된다. 이에 의하면, 문턱전압의 이동에 따라 메모리 소자의 가중치 W(i, j)가 0과 1 사이에서 연속적인 값을 갖는 것으로 취급될 수 있다. 일례로서 도 6에서 문턱전압의 위치에 따라 소자의 가중치 W(i, j)가 0.4를 갖는 C-V 곡선을 도시한다. 제2 구간에서 상기 C-V 곡선은 = 0.4 · C1 + 0.6 · C0 의 커패시턴스 평균값을 가지며, VGSL과 VGSH 사이의 제2 구간에 대하여 상기 C-V 곡선과 V축이 이루는 영역의 면적은 · ΔVHL과 동일하다.
본 발명의 일 실시예에 따른 가중치 메모리 소자(210)에서 공통 출력 단자(220)는 폴리실리콘 도선을 포함하는 반도체 도선, 산화물 반도체 도선, 및 금속 도선 중 적어도 하나를 이용하여 구현될 수 있다. 공통 출력 단자(220)로 MOS 트랜지스터의 게이트 전극이 이용될 수 있다.
전하 스토리지(212)는 게이트 전극인 공통 출력 단자(220) 및 채널 영역 사이에 배치되는 플로팅 게이트(floating gate), 플로팅 셀(floating cell), 차지 트랩(Charge Trap), 또는 차지 트랩 유전체(Charge Trap Dielectric)일 수 있다. 전하 스토리지(212)의 구성 및 조성은 쓰기 동작, 즉, 프로그래밍 동작 시의 쓰기 바이어스 전압을 높일 수 있는지, 낮추는 것이 유리한지, 소자가 높은 쓰기 바이어스 전압에 견딜 수 있는 지를 고려하여 결정될 수 있다. 채널 영역은 공통 출력 단자(220), 입력 단자(230a, 230b) 및 웰(240)에 인가되는 바이어스 조건에 따라서 변화하는 전기적인 특성을 가질 수 있다.
도 2의 가중치 메모리 소자(210)의 전하 스토리지(212)는 공통 출력 단자(220) 측에 인접하게 배치되는 제1 유전체층, 입력 단자(230a, 230b) 및/또는 채널 영역 측에 인접하게 배치되는 제2 유전체층, 및 제1 유전체층과 제2 유전체층 사이에 배치되며, 내부에 전자 또는 전하를 저장할 수 있는 도체, 반도체 또는 유전체로 이루어지는 스토리지층을 포함할 수 있다.
도 2의 실시예에 포함되는 입력 단자(230a, 230b), 공통 출력 단자(220), 전하 스토리지(212)를 가지는 반도체 소자는 본 발명의 가중치 메모리 소자(210)로서 이용될 수 있다. 대표적인 실시예로서 플래시 메모리가 가중치 메모리 소자(210)로서 이용될 수 있고, EEPROM, EPROM 등도 가중치 메모리 소자(210)로서 이용될 수 있다.
다만 종래의 플래시 메모리는 프로그래밍 전압에 의한 문턱 전압의 변화를 이용하며, 이를 이용하여 동작 전류를 검출하는 반면, 본 발명의 가중치 메모리 소자(210)는 프로그래밍 전압에 의하여 C-V 특성이 변화되는 현상을 이용하고, 읽기 동작 시의 입출력 단자 사이의 바이어스 조건 하에서 가중치 메모리 소자(210)가 가지는 정전 용량 값이 가중치 데이터로서 적용되는 점을 특징으로 한다.
도 1과 도 2의 실시예를 함께 참조하면, 하나의 읽기 동작이 수행되는 단위로서 하나의 공통 출력 단자(120, 220)에 연결된 복수의 가중치 메모리 소자들(110, 210)이 도시된다. 도 1과 도 2의 실시예에서는 본 발명의 가중치 메모리 소자들(110, 210) 각각은 입력 신호 X(i) 및 정전 용량 값과 비례하는 전하량 변화 성분을 공통 출력 단자(120, 220)로 전달하고, 공통 출력 단자(120, 220)에는 가중치 메모리 소자들(110, 210) 각각에서 전달되는 전하량 변화 성분이 합산된 합산 출력 신호 Y(j)가 형성된다. 하나의 공통 출력 단자(120, 220)에 연결된 복수의 가중치 메모리 소자들(110, 210) 각각에 입력된 입력 신호들 X(i)는 복수의 가중치 메모리 소자들(110, 210) 각각에 형성된 정전 용량의 평균값 에 비례하여 전하량 변화 성분을 공통 출력 단자(120, 220)로 전달하므로, 복수의 가중치 메모리 소자들(110, 210) 각각에 입력된 입력 신호들 X(i) 각각과 복수의 가중치 메모리 소자들(110, 210) 각각에 형성된 정전 용량 값의 곱이 공통 출력 단자(120, 220)에 합산되어 나타나는 것으로 이해될 수 있다. 이 때 입력 신호들 X(i) 및 정전 용량 값 들의 곱셈-누산기(MAC) 연산이 자동으로 수행되어 공통 출력 단자(120, 220)의 합산 출력 신호 Y(j)가 형성된다.
가중치 메모리 소자들(110, 210)이 어레이를 형성하므로, 입력 단자들(130, 230) 각각은 다른 row/공통 출력 단자(도시되지 않음)에 연결되는 다른 가중치 메모리 소자들(도시되지 않음)의 입력 단자들과 연결될 수 있다. 다만 인공 신경망의 추론(메모리의 읽기) 동작의 단위는 하나의 공통 출력 단자(120, 220)를 공유하는 가중치 메모리 소자들(110, 210)로 볼 수 있고, 인공 신경망의 추론(메모리의 읽기) 동작의 단위를 구성하는 요소로서 가중치 메모리 소자들(110, 210)은 하나의 공통 출력 단자(120, 220)를 공유하는 지 여부에 의하여 구분될 수 있다.
공통 출력 단자(120, 220)의 전압은 인터페이스 회로에 의하여 구동 및 제어될 수 있다. 공통 출력 단자(120, 220)의 전압은 정교한 읽기 동작을 위하여 읽기 동작을 전후하여 스위치를 통해 의도된 바이어스(제2 바이어스)로 프리셋될 수 있다. 다만, 읽기 동작이 진행 중일 때에는 공통 출력 단자(120, 220)는 의도된 전하 누설 경로와 전기적으로 연결되지 않으며 따라서 이 단자의 전체 전하량은 보존된다. 이때 공통 출력 단자(120, 220)는 외부와 전기적으로 연결되지 않고 전기적으로 고립된(isolated) 토폴로지 상태이다.
도 5 또는 도 6의 실시예에서처럼 본 발명이 제안하는 가중치 메모리 소자(210)는 정전 용량 C(i, j)의 특성과 시냅스 가중치 W(i, j)를 연계하는 다양한 가중치 저장 방식이 가능하다. 가중치 저장 방식에 따라 적절한 추론 동작 방식이 결정될 수 있다. 가중치 저장 방식에 따라서는 하나 이상의 추론 방식이 적용될 수도 있다. 도 5 및 도 6의 실시예에서 도시된 가중치 저장 방식 및 그 가중치 저장 방식에 적합한 적어도 하나 이상의 추론 방식을 이하의 실시예에서 설명한다.
다시 도 2와 도 5를 참조하면, 읽기/쓰기의 제1 실시예에 대응하는 제1 가중치 저장 및 추론 방식은 전하 스토리지(212)에 전하 주입 유무에 따라 제1 구간 전체에서 일정한 정전 용량 C0 또는 C1을 갖도록 저장 전하량을 결정한다. 일정한 정전 용량 C0를 갖는 저장 상태를 W(i, j)=0, 일정한 정전 용량 C1을 갖는 저장 상태를 W(i, j)=1으로 대응시킬 수 있다. 상기 가중치 저장 방식에서는 W(i, j)가 1 bit의 이진값에 해당한다. 상기 가중치 저장 방식에 적절한 추론 동작에서는 입력값 X(i)에 비례하는 ΔVX(i) 크기(진폭)의 펄스 전압이 제1 입력 단자(230a, 230b)에 인가될 수 있다. (이 과정은 후술할 도 7에서 도시된다.) 상기 펄스 파형은 VXL 또는 VXH를 경계로 하는 제1 입력 범위를 스윕하는 파형일 수 있다. 제1 공통 출력 단자(220)에는 셀 가중치 W(i, j)에 따라 C0 · ΔVX(i) 또는 C1 · ΔVX(i)의 전하량에 상응하는 출력값 Y(j)가 전달된다. 상기 제1 가중치 저장 및 추론 동작 방식은 셀 가중치 W(i, j)는 1 bit 이진값을 갖고, 입력값 X(i)는 제한된 범위 내에서 연속적인 값을 가지는 것을 특징으로 한다.
다시 도 2와 도 6을 참조하면, 읽기/쓰기의 제2 실시예에 대응하는 제2 가중치 저장 및 추론 방식에서는 전하 스토리지(212)에 주입하는 전하량에 의해 셀 정전 용량의 제1 구간 평균값 이 C0와 C1 사이의 연속적인 값을 가진다. 메모리 소자(210)가 가중치 W(i, j) = k (0 <k <1)를 가진다고 할 때, 셀 MOS 커패시터의 문턱전압이 k · VGSL + (1-k) · VGSH가 되도록 상기 전하 주입량을 조절한다. 이때 제2 구간 전체에서 상기 정전 용량 평균값 은 (1-k) · C0 + k · C1 이 된다. 상기 가중치 저장 방식에 적절한 추론 동작에서는 제1 입력 단자(230a, 230b)에 제1 구간 전체를 스윕하는, 진폭 ΔVHL의 펄스 전압이 인가되며, 상기 펄스 전압 파형은 입력값 X(i)에 비례하는 횟수(Nx(i) )로 반복될 수 있다. 인터페이스 회로의 제어에 의하여, 펄스 파형의 상승 혹은 하강 천이에 의해 제1 공통 출력 단자(220)에 유도되는 전하 중 한 방향의 천이에 의해 유도되는 전하만 누적하고 다른 방향의 천이에 의해 유도되는 전하는 소멸되도록 한다. 제1 입력 단자(230a, 230b)에 제1 구간을 스윕하는 펄스가 1회 인가될 경우, 제1 공통 출력 단자(220)에는 · ΔVHL의 전하량이 유도되고, 동일한 펄스 파형이 Nx(i)번 반복됨에 따라 · Nx(i) · ΔVHL의 전하량이 누적된다. 제1 공통 출력 단자(220)에는 입력 X(i)와 가중치 W(i, j)에 비례하는 상기 누적된 전하량에 상응하는 출력값 Y(j)가 전달된다. 상기 제2 가중치 저장 및 추론 동작 방식은 셀 가중치 W(i, j)는 제한된 범위 내(예컨대, 0과 1 사이)의 연속된 값이며, 입력값 X(i)는 0과 양의 정수에 대응하는 등간격의 이산값(Digitized Value)을 가지는 것을 특징으로 한다.
인터페이스 회로는 공통 출력 단자(120, 220)의 전압을 외부로부터 구동 및 제어하는 구동 회로와 공통 출력 단자(120, 220)의 전압 또는 전하량의 변화량을 감지하고 검출하는 감지 회로를 포함할 수 있다. 이때 본 발명의 일 실시예에 따라서는 인터페이스 회로는 구동 회로와 감지 회로 각각을 포함할 수 있다. 또는 본 발명의 일 실시예에 따라서는 인터페이스 회로는 구동 회로와 감지 회로가 일체화되어 하나의 회로에 의하여 공통 출력 단자(120, 220)의 전압을 외부로부터 구동 및 제어하는 동작, 즉, 프로그래밍 동작과, 공통 출력 단자(120, 220)의 전압 또는 전하량의 변화량을 감지하고 검출하는 동작, 즉, 추론 동작을 모두 수행하도록 구현될 수 있다. 예를 들어 공통 출력 단자(120, 220)가 OP AMP의 음의 입력 단자로 연결되고, OP AMP의 양의 입력 단자는 고정 바이어스(예컨대, VG0)에 연결된 경우, 셀들의 커패시턴스 커플링에 의해 발생한 공통 출력 단자(120, 220)의 미세한 전압 변동은 OP AMP에 의해 증폭되어 출력될 수 있다. 또한 OP AMP의 출력단과 공통 출력 단자(120, 220) 사이에 커패시터가 연결되는 피드백 구성인 경우, 읽기 동작 시의 공통 출력 단자 전압은 일정하게(예컨대, VG0) 유지되는 반면, 셀들의 커패시턴스 커플링에 의해 유도된 미세한 전하량은 OP AMP의 피드백 연결에 의하여 전압으로 변환되어 OP AMP 출력 단자에 검출될 수 있다. 프로그래밍 동작은 공통 출력 단자(120, 220), 드레인/소스(230a, 230b), 또는 웰(240)과 외부의 고전압을 연결하는 스위치에 의하여 실행될 수 있다. 가중치 메모리 소자들(110, 210)의 어레이를 형성하는 경우에 가중치 메모리 소자들(110, 210) 및 공통 출력 단자(120, 220)의 수가 매우 많을 수 있으므로 공통 출력 단자(120, 220)에 직접 연결되는 인터페이스 회로는 배선의 수를 최소화하는 것이 유리할 수 있다. 본 발명의 일 실시예에 따라서는 OP AMP의 출력단을 외부로부터 인가되는 고전압 바이어스의 공급 라인으로 이용할 수 있고, 이때 스위치는 OP AMP의 출력단과 공통 출력 단자(120, 220)를 연결할 수 있다.
도 2에 도시된 것처럼 입력 단자(130, 230a, 230b)가 웰(240) 상의 드레인 영역(230a), 및 소스 영역(230b)에 연결되고, 공통 출력 단자(120, 220)가 게이트 전극에 연결되는 경우, 입력 단자(130, 230a, 230b)에 입력 신호 X(i)와 상관 관계를 가지는 입력 파형이 인가되면, X(i) * W(i, j)와 상관 관계를 가지는 전하량이 공통 출력 단자(120, 220)에 유도된다. 이러한 전하량의 변화 성분은 하나의 공통 출력 단자(120, 220)에 연결된 복수의 가중치 메모리 소자들(110, 210)에 대하여 합산되어 하나의 합산 출력 신호 Y(j)를 형성할 수 있다.
도 1과 도 2를 함께 참조하면, 제1 방향으로 배열되는 제1 전극에 연결되는 게이트 전극이 공통 출력 단자(120, 220)로서 참조될 수 있다. 이때 j번째 row에 대응하는 제1 전극은 제1 방향으로 배열되는 복수 개의 메모리 셀/메모리 소자들(110, 210)의 공통 출력 단자(120, 220)를 연결할 수 있다.
제1 방향과 다른 제2 방향으로 배열되며 i번째 column에 대응하는 제2 전극은 제2 방향으로 배열된 메모리 셀들/메모리 소자들(110, 210)의 입력 단자(130, 230a, 230b)를 연결할 수 있다.
특정한 제1 메모리 셀은 i번째 column, 및 j번째 row에 의하여 특정될 수 있다. 즉, i번째 column에 대응하는 제2 전극과 j번째 row에 대응하는 제1 전극이 교차하는 위치에 대응하여 배치될 수 있다. 예를 들면 제2 전극과 제1 전극이 교차하는 위치에 가장 가깝게 배치되는 메모리 셀을 제1 메모리 셀로 특정할 수 있다. 제1 메모리 셀에 저장되는 가중치 데이터는 W(i, j)로 주어지고, 에 의하여 정량화된다.
가중치 메모리 시스템(100)은 제1 전극의 전압을 구동 및 제어하거나, 추론 동작 시 유도된 전하를 선택적으로 누적하여 전압으로 변환시켜 출력 전달 신호 Vout_Y(j)를 생성하는 기능을 수행하는 제1 인터페이스 회로를 더 포함할 수 있다. 제1 인터페이스 회로는 제1 전극, 즉, j번째 row에 대응하는 인터페이스 회로일 수 있다.
가중치 메모리 시스템(100)은 제2 전극의 전압을 구동 및 제어하는 제1 구동 회로를 더 포함할 수 있다. 제1 구동 회로는 제2 전극, 즉, i번째 column에 대응하는 구동 회로일 수 있다.
제2 전극을 이용하여 제1 메모리 셀의 입력 단자(130, 230a, 230b)에 입력 신호 X(i)와 상관 관계를 갖는 입력 파형이 인가되면, X(i) * W(i, j)와 상관 관계를 가지거나 비례하는 제1 출력 신호 성분(전하량 변화 성분)이 공통 출력 단자(120, 220)에 유도되고, 제1 출력 신호 성분은 공통 출력 단자(120, 220)를 경유하여 j번째 row의 제1 전극에 출력된다.
또 다른 제2 메모리 셀은 (i+1)번째 column, 및 j번째 row에 의하여 특정될 수 있다. 즉, (i+1)번째 column에 대응하며 제2 방향으로 배열되는 제3 전극과 j번째 row에 대응하는 제1 전극이 교차하는 위치에 대응하여 제2 메모리 셀이 배치될 수 있다. 제2 메모리 셀에 저장되는 가중치 데이터는 W(i+1, j)로 주어지고, 에 의하여 정량화된다.
가중치 메모리 시스템(100)은 제3 전극의 전압을 구동 및 제어하는 제2 구동 회로를 더 포함할 수 있다. 제2 구동 회로는 제3 전극, 즉, (i+1)번째 column에 대응하는 구동 회로일 수 있다.
제3 전극을 이용하여 제2 메모리 셀의 입력 단자(130, 230)에 입력 신호 X(i+1)과 상관 관계를 갖는 입력 파형이 인가되면, X(i+1, j) * W(i+1, j)와 상관 관계를 가지거나 비례하는 제2 출력 신호 성분(전하량 변화 성분)이 공통 출력 단자(120, 220)에 유도되고, 제2 출력 신호 성분은 공통 출력 단자(120, 220)를 경유하여 j번째 row의 제1 전극에 출력된다.
j번째 row의 제1 전극에는 i번째 column의 제1 메모리 셀로부터 전달되는 제1 출력 신호 성분 및 (i+1)번째 column의 제2 메모리 셀로부터 전달되는 제2 출력 신호 성분이 합산되어 하나의 합산 출력 신호 Y(j)가 형성될 수 있다.
이 같은 과정을 j번째 row에 연결되는 M개의 메모리 셀들에 대하여 적용하여, 합산 출력 신호 Y(j)를 j번째 row의 제1 전극에 유도되는 합산 전하량 ΔQY(j)로 표현할 수 있다. 추론 동작의 실시예로 제시한 상기 제1 가중치 저장 및 추론 동작에서는 합산 전하량 ΔQY(j)은 하기 수학식 1처럼 표현될 수 있다.
[수학식 1]
상기 제2 가중치 저장 및 추론 동작에서는 합산 전하량 ΔQY(j)은 하기 수학식 2처럼 표현될 수 있다.
[수학식 2]
또한 본 발명의 가중치 메모리 소자들(110, 210)로는 비휘발성 메모리 뿐 아니라, 제한적 비휘발성 메모리(일정 시간 동안 데이터를 저장 및 유지가 가능하나, 긴 시간이 경과하면 데이터가 리셋되는 메모리 소자를 의미)가 이용될 수도 있다. 프로그래밍 동작에 의하여 가중치 데이터가 정량화된 정전 용량 값으로 구현되고, 읽기 동작에 의하여 정전 용량 값 및 가중치 데이터가 활용되는 시간 동안 저장된 데이터가 유지될 수 있는 제한적 비휘발성 메모리인 경우에도 본 발명의 가중치 메모리 소자들(110, 210)로 이용될 수 있다.
전하 스토리지(212)에 저장되는 전하는 핫 일렉트론, 또는 F-N 터널링 등 알려져 있는 다양한 터널링 기술에 의하여 전하 스토리지(212)로 전달되거나 전하 스토리지(2120로부터 탈출할 수 있다. 전하 스토리지(212)에 저장되는 전하량은 입력 단자(130, 230a, 230b) 및 공통 출력 단자(120, 220) 사이에 인가되는 프로그래밍 바이어스 조건 및 프로그래밍 바이어스가 인가되는 시간 구간에 의하여 정량화될 수 있다.
공통 출력 단자는(120, 220) 추론(읽기) 동작 시, 입력 단자 전압의 스윕과 셀 커패시터에 의한 커플링 전하를 누적하는 단계에서는 인터페이스 회로(검출 회로이거나, 또는 구동/검출 회로가 일체화된 회로인 경우를 포함)의 게이트 단자 또는 동일한 row에 존재하는 다른 메모리 소자들의 공통 출력 단자(도1, 도2에서의 게이트)(120, 220)와만 연결되고, 전하의 이동이 가능한 다른 루트를 가지지 않는다.
가중치 메모리 소자들(110, 210) 각각이 저장하는 데이터, W(i, j)는 인공 신경망의 이전 레이어의 노드들 각각이 다음 레이어의 노드들과 관련되는 시냅스에 대응하는 가중치 데이터이다. 가중치 데이터에 기반하여 가중치 메모리 소자들(110, 210) 각각에 형성되는 정전 용량이 정량화되도록 가중치 메모리 소자들(110, 210) 각각에 대한 프로그래밍 바이어스 조건 및 프로그래밍 바이어스가 인가되는 시간 구간이 결정되고, 프로그래밍 동작이 실행된다.
프로그래밍 동작은 데이터가 저장되지 않은 공백 상태의 가중치 메모리 소자들(110, 210)에 대한 쓰기 동작일 수도 있고, 이미 저장되어 있는 가중치 데이터의 업데이트 동작일 수도 있다. 일반적으로 추론에만 이용되는 뉴로모픽 시스템에서는 공백 상태의 가중치 메모리 소자들(110, 210)에 가중치 데이터를 저장한 후 추가적인 업데이트가 반드시 필요한 것은 아니다. 그러나 인공 신경망의 학습/훈련에 이용되는 뉴로모픽 시스템에서는 이미 저장되어 있는 가중치 데이터를 업데이트하는 동작이 필요할 수 있다. 이미 저장된 가중치 데이터를 업데이트하기 위해서는 프로그래밍 바이어스 조건을 세분화하여 업데이트 프로그래밍 바이어스의 극성, 시간 구간 등의 조건이 개별적인 메모리 셀마다 달리 적용될 수 있다.
예를 들어, 전하 스토리지(212)에 축적되는 전하량을 증가시키는 방향으로 인가되는 바이어스 조건을 +극성이라 하고, 전하 스토리지(212)에 축적되는 전하량을 감소시키는 방향으로 인가되는 바이어스 조건을 -극성이라 하면, 공백 상태의 메모리 셀에 대한 프로그래밍 및 이미 저장된 가중치 데이터의 업데이트 프로그래밍 동작은 +극성의 펄스와 -극성의 펄스를 선택적으로 조합하여 메모리 셀에 인가함으로써 이루어질 수 있다. +극성의 펄스와 -극성의 펄스가 선택적, 반복적으로 인가됨으로써 가중치 메모리 소자(110, 210)에 저장된 정전 용량 가 증가하거나 감소할 수 있고, 이에 따라 가중치 데이터가 증가하거나 감소할 수 있다.
어레이 상의 (i, j)번째 가중치 메모리 소자(110, 210)의 정전 용량 제1 구간 평균값 는 W(i, j)에 기반하여 정량화되고, 이전 레이어의 i번째 노드의 액티베이션 파라미터(피쳐맵)로부터 발생된 입력 신호 X(i)와 메모리 소자의 정전 용량 의 곱에 비례하는 전하량이 공통 출력 단자(120, 220)에 전달된다. 이전 레이어의 노드들의 액티베이션 파라미터들, 즉, X(i) (i=0부터 M-1)이 모두 가중치 데이터에 비례하는 정전 용량 와 결합하여 공통 출력 단자(120, 220)에 전달되고, 전하량 변화 성분들이 합산된 합산 출력 신호 Y(j)가 공통 출력 단자(120, 220)에 형성된다. 합산 출력 신호 Y(j)는 공통 출력 단자(120, 220)의 전압 또는 전하량의 변화량을 반영한 것이며, 이전 레이어의 노드들의 액티베이션 파라미터 및 가중치 데이터의 곱셈-누산기(MAC) 연산의 결과물이다.
도 2의 실시예에서처럼, 본 발명의 가중치 메모리 소자들(110, 210)은 종래의 플래시 메모리 셀과 유사한 구조에 기반하며, 게이트 전극과 드레인/소스 전극 간의 상호 작용에 의하여 게이트 전극 및 드레인/소스/채널 영역 사이의 전하 스토리지(212)에 전하를 축적한다. 전하 스토리지(212)에 전하가 누적된 만큼 게이트 전극과 드레인/소스/채널 영역에 의하여 형성되는 (i, j) 번째 반도체 소자(가중치 소자)의 정전 용량 가 변경된다. 누적된 전하에 기반하여 형성되는 MOS Capacitor의 정전 용량 에 의하여 해당 메모리 셀에 저장된 가중치 소자가 나타내어진다.
본 발명의 일 실시예에 따른 가중치 메모리 소자들(110, 210)에서, 게이트 전극 및 드레인/소스/채널 영역 사이의 전하 저장소에 전하를 순차적으로 축적하는 과정은, 통상적인 플래시 메모리 셀의 프로그램 과정을 세분화하여 수행하는 것과 유사한 형태로 구현할 수 있으므로 기존 반도체 공정의 변형 및 기존 반도체 동작 방법의 변형을 이용하여 용이하게 동작시킬 수 있는 장점이 있다.
이때 가중치 메모리 소자들(110, 210)에 저장될 데이터, 즉, 주어진 데이터에 기반하여 입력 단자(130, 230a, 230b)와 공통 출력 단자(120, 220) 사이의 제1 바이어스 전압(프로그래밍 바이어스 전압) 및 제1 바이어스 전압이 인가되는 시간 구간의 길이가 결정될 수 있다.
또한 제1 바이어스 전압 및 제1 바이어스 전압이 인가되는 시간 구간의 길이에 따라서 전하 스토리지(212)에 저장되는 전하량이 변화되고, 전하 스토리지(212)에 저장되는 전하량 및 전하량의 극성에 기반하여 공통 출력 단자(120, 220)와 입력 단자(130, 230a, 230b) 간의 정전 용량-전압 특성(C-V Characteristic)과 이에 따른 제1 구간 평균 정전 용량 이 결정된다.
즉, 본 발명의 일 실시예에서는 셀 어레이를 구성함에 있어서 하나의 게이트 전극에 연결된 셀들에 저장된 가중치 값을 별도의 추출과정과 연산 과정을 거치지 않고 인-메모리 연산을 통하여 다음 레이어의 (입력값 X(i)로 활용되는) 노드의 피쳐 값 생성에 사용될 출력값, Y(j)를 직접적으로 산출한다. 인터페이스 회로는 이전 레이어의 Y(j)로부터 노드값 Vout_Y(j)을 생성하고 상기 Vout_Y(j)로부터 다음 레이어의 입력 파형을 생성하는 회로를 포함할 수 있다.
만일 이전 레이어의 노드가 M개이고 다음 레이어의 노드가 N개인 경우를 가정한다(실시예에 따라서는 각 레이어의 노드는 동일한 개수이고 M=N일 수 있다, 입력 단자는 드레인 영역 및 소스 영역에 연결되는 도 2, 도 3, 도 7, 및 도 10의 실시예를 가정한다). M x N 매트릭스 연산을 위한 가중치는 N x M 가중치 소자 어레이로 구성된다. N개의 게이트 전극 각각은 M개의 가중치 소자와 연결된다. M개의 가중치 소자의 드레인/소스 입력 단자 각각은 M개의 이전 레이어의 노드의 피쳐 값(액티베이션 파라미터)을 입력으로 수신하며 이를 기반으로 입력 파형을 생성한다. N개의 게이트 전극 각각은 M개의 이전 레이어의 노드들의 피쳐 값들과 각 가중치의 MAC 연산의 결과를 차분 출력 전압으로 생성하며, N개의 게이트 전극 각각의 출력값은 다음 레이어의 노드 각각의 피쳐 값(액티베이션 파라미터)으로 전달될 수 있다. 이때 인터페이스 회로 또는 검출 회로는 게이트 전극의 차분 전압을 독출함에 있어서 인터페이스 회로 또는 검출 회로의 특성이 반영된 전달 함수(transfer function)가 결합된 결과를 출력 전달 신호 Vout_Y(j)로 얻을 수 있다. 즉, 게이트 전극에 형성되는 합산 출력 신호 ΔQY(j) 또는 ΔVY(j)가 전달 함수를 거쳐 출력 전달 신호 Vout_Y(j)로 얻어질 수 있다. 전달 함수는 시그모이드(sigmoid), ReLU 등의 함수를 반영하여 인터페이스 회로 또는 검출 회로의 특성을 설계함으로써 구현될 수 있다.
또한 본 발명의 일 실시예에 따른 가중치 메모리 소자들 및 가중치 메모리 시스템은 독출 시 전류 구동 방식이 아니고 차분 전압을 검출하는 방식이므로 DC 전류를 필요로 하지 않는다. 따라서 대규모 어레이를 구성하여 동작시키는 경우에도 소모 전력을 절감할 수 있다.
도 7은 본 발명의 일 실시예에 따른 가중치 메모리 소자의 읽기 과정을 도시하는 도면이다.
도 7의 가중치 메모리 소자(710)는 공통 출력 단자(720), 및 전하 스토리지(712)를 포함한다. 드레인 영역(730a) 및 소스 영역(730b)은 서로 전기적으로 연결되어 공통의 바이어스가 인가되고, 입력 단자(730a, 730b)로서 기능한다. 웰(740)은 접지(GND)에 연결될 수 있다. 이때 웰(740)은 p타입 웰이고 드레인 영역(730a) 및 소스 영역(730b)은 n타입 도핑된 영역으로 가정할 수 있지만 본 발명의 사상이 상기 실시예에 의하여 한정되는 것은 아니다.
공통 출력 단자(720)에 연결되는 게이트 전극에는 초기 전압 VG0가 인가되어 프리셋된 후, 읽기 동작 과정 중 셀 커플링 전하를 누적하는 구간에서는 전기적 플로팅(floating) 상태로 유지된다. 읽기 동작 방식에 따라, 입력 단자(730a, 730b)에는 초기 전압 0V에서 입력값에 따른 진폭(ΔVX(i) 또는 ΔVHL)를 가지는 음(-)의 전압 펄스가 인가될 수 있다. 상기 음의 펄스라 함은 초기 전압(VG0, 일례로서 0V)에서 ΔVX(i) (또는 ΔVHL) 전압만큼 낮은 전압으로 하강 천이하여 머무르고, 이후 초기 전압으로 복귀(상승 천이)하는 동작에 의하여 나타나는 펄스를 의미한다. 입력 펄스의 상기 하강 천이와 상승 천이 중 한 방향(제1 방향)의 천이에 의해 유도되는 셀 커플링 전하만이 유효하게 공통 출력 단자에 누적되고, 다른 방향(제2 방향)의 천이에 의해 유도되는 셀 커플링 전하는 소멸되도록 인터페이스 회로를 제어한다. 읽기 방식에 따라서는 상기 펄스 입력을 동반한 읽기 동작을 여러 차례 반복할 수 있으며, 상기 펄스 입력을 동반한 읽기 동작에 의해 유도된 전하를 반복 동작이 지속되는 동안 누적할 수 있다. 입력 단자에 음의 펄스를 인가하는 것은 동작 설명을 위한 일 실시예이며 본 발명의 사상이 이 실시예에 의해 한정되는 것은 아니다.
가중치 메모리 소자(710)가 (i, j)번째 셀인 경우 가 가중치 메모리 셀(710)에 저장된 데이터로 간주된다. 게이트-소스 간 전압 VGS가 VGSH와 VGSL 사이의 제2 구간에 대해서 스윕될 수 있다. 이때 공통 출력 단자(720)는 전기적으로 floating 된 상태로 유지되고 입력 단자(730a, 730b)에 인가되는 전압을 스윕함으로써 스윕되는 전압과(또는 전압의 변화와) 에 기반하여 공통 출력 단자(720)에 형성되는 전압 또는 전하량의 변화가 공통 출력 단자(720)의 출력 신호로서 생성된다. j번째 행(row)에 연결되는 복수의 i번째 열(column)의 셀들의 출력 신호가 공통 출력 단자(720)인 j번째 행의 전극에 축적되어 출력 신호 Vout_Y(j)가 형성됨은 앞에서 설명한 바와 같다.
도 8은 도 1 및 도 2의 가중치 메모리 소자(110, 210)의 드레인/소스(230a, 230b)를 기판의 p웰(240) 또는 n웰이 아닌 반도체 증착층(840) 상에 형성한 일 실시예를 도시한다. 상기 반도체 증착층(840)은 폴리실리콘, 산화물 반도체를 포함한 반도체 물질일 수 있다. 드레인/소스(830a, 830b)가 형성된 상기 반도체 증착층(840)은 제2 방향(column)으로 이어지는 도선의 형태를 지닐 수 있다. 웰(240) 대신에 반도체 증착층(840)을 사용하여 구현한 가중치 메모리 소자(810)는 다층으로 적층하여 집적도를 높이는 것이 용이하다. 도 8의 실시예에서도 전하 스토리지(812)의 위치 및 기능은 도 2의 전하 스토리지(212)와 동일하다.
도 9는 본 발명의 일 실시예에 따른 음(-)의 가중치 구현을 위한 차동 쌍 가중치 메모리 소자 시스템(900)을 도시하는 도면이다.
앞서 소개된 도 5 및 도 6의 실시예의 가중치 저장 및 추론 동작에서 가중치로 저장된 는 음(-)의 값을 가질 수 없는 물리량이다. 인공 신경망 연산 동작에서 일반적으로 가중치는 음(-)의 값을 가질 수 있다. 도 9에 도시되는 차동 쌍(910, differential pair) 형태의 행(row)은 음의 가중치를 구현할 수 있다. 동일한 입력(930)이 쌍(910)을 이루는 두 가중치 메모리 소자(910a, 910b)에 접속된다. 차동 쌍(910)을 이루는 두 가중치 메모리 소자(910a, 910b)는 동일한 열(column) 상에 배열될 수 있다. 상기 가중치 메모리 쌍(910a, 910b)은 차동의 가중치(W+(i, j), W-(i, j))를 각각 가지며, 이에 따르면 가중치로 저장된 평균 커패시턴스 값이 각각 와 의 다른 값으로 정량화된다. 메모리 소자 쌍의 두 MOS 커패시터는 서로 다른 크기의 문턱전압 이동량(ΔVT+, ΔVT-)을 각각 가질 수 있다. 바람직하게는, 상기 ΔVT+와 ΔVT-가 서로 반대 부호를 갖는 같은 절대치의 값일 수 있다. 추론 동작에서 동일한 입력 파형에 의해 차동 행의 공통 출력 단자(920a, 920b)에 각각 ΔQY+ (j)와 ΔQY- (j)의 전하량이 유도되어 누적된다. 차동 행의 차동 출력은 공통 출력 단자 쌍(920a, 920b)에 누적된 전하량의 차이인 ΔQY(j) = ΔQY+ (j) - ΔQY- (j) 으로 정의될 수 있다.
차동 행의 차동 출력 ΔQY(j)는 추론 동작 방식의 실시예에 따라 하기 수학식 3 또는 하기 수학식 4와 같이 나타내어질 수 있다. 수학식 3은 도 5에 도시된 제1 실시예(제1 가중치 저장 및 추론 방식)를 도 9의 실시예에 적용한 경우의 차동 출력이고, 수학식 4는 도 6에 도시된 제2 실시예(제2 가중치 저장 및 추론 방식)를 도 9의 실시예에 적용한 경우의 차동 출력이다.
[수학식 3]
[수학식 4]
이에 따르면 차동 메모리 셀 쌍의 가중치는 으로 저장될 수 있으며, 음(-)의 값을 가질 수 있다. 상기 공통 출력 단자 쌍(920a, 920b)을 각각 차동 감지회로(950)의 두 입력 단자에 연결함으로써 상기 누적된 전하량의 차이인 ΔQY(j) = ΔQY+ (j) - ΔQY- (j) 를 도출할 수 있다. 예를 들어 제1 가중치 저장 및 추론 방식에서는 는 C0-C1, 0, C1-C0의 값을 가질 수 있으며, 이는 가중치 W(i, j)가 각각 -1, 0, 1의 값을 갖는 것에 대응된다. 또한 제2 가중치 저장 및 추론 방식에서는 는 C0-C1와 C1-C0 사이의 연속적인 값을 가질 수 있으며, 이는 가중치 W(i, j)가 각각 [-1.0, 1.0] 구간의 연속적인 값을 갖는 것에 대응된다.
도 10은 상기 제2 가중치 저장 및 읽기 방식의 실시예를 위한 출력 회로 및 가중치 메모리 시스템의 일 실시예를 도시하는 도면이다. 도 11은 도 10의 실시예를 위한 타이밍도의 일 실시예를 도시하는 도면이다.
본 발명의 일 실시예(1000)에서 공통 출력 단자(1020)는 제1 방향(row)으로 이어지고 드레인/소스는 제2 방향(column)으로 배치되나, 평면도 상의 명료한 도시를 위해 도 10에서는 드레인/소스도 제1 방향으로 배치하였다.
가중치 메모리 시스템(1000)의 웰(1040)은 공통적으로 접지(GND) 단자에 전기적으로 연결될 수 있다. 드레인 및 소스에 대응하는 입력 단자들(1030)에는 각각 입력값 X(i)에 대응하는 음의 펄스가 인가될 수 있다. 도 10의 실시예는 웰(1040)이 p타입 도핑된 웰임을 전제로 하므로, n타입 도핑된 웰을 이용하는 경우에는 바이어스 조건의 극성은 반대가 될 수 있다.
전하 스토리지(1012)는 각 메모리 셀(i, j)에 주어지는 가중치 데이터 W(i, j)에 대응하는 전하를 저장하고, 각 메모리 셀(i, j)마다 정전용량 을 형성할 수 있다.
입력 전압 VX(1)은 입력 단자(1030)에 인가되고, 입력 전압 VX(2)는 입력 단자(1031)에 인가된다.
공통 출력 단자(1020)는 j번째 행을 형성하는 각 메모리 셀(i, j)들의 게이트 전극들을 연결한 단자이다. 추론 동작 과정에 있어서, 커플링에 의해 전하를 발생하는 입력 펄스의 천이가 시작되기 전에 공통 출력 단자(1020)는 VG0으로 프리셋 될 수 있다. 입력 펄스의 상승 혹은 하강 천이 중 한 방향의 천이만 전하 누적에 적용되도록 인터페이스 회로가 구현되고 동작하는 것은 앞서 설명한 바와 같다. 입력 펄스의 천이에 따른 커플링에 의해 발행한 전하를 누적하는 기간 동안 공통 출력 단자(1020)는 전기적으로 누설 경로 없이 플로팅(floating) 된다.
출력 회로 중 OP AMP(1050)는 레퍼런스 게이트 전압 VG0를 한쪽 입력 단자의 전압으로 수신하고, 다른 한쪽으로 공통 출력 단자(1020)의 전압을 입력 받는다. 커플링에 의해 공통 출력 단자(1020)에 유도되고 누적된 전하량과 공통 출력 단자(1020)의 기생 정전 용량의 비(ratio)에 의해 변동한 공통 출력 단자(1020)의 전압이 OP AMP(1050)의 차동 입력으로 인가될 수 있다. 혹은, OP AMP 출력 노드(1059)와 공통 출력 단자(1020) 사이에 커패시터(C1054)를 통한 피드백 연결이 있을 경우, 공통 출력 단자(1020)의 전압은 VG0로 일정하게 유지되는 반면, 상기 커플링에 의해 유도되고 공통 출력 단자(1020)에 누적된 전하량과 피드백 커패시터(C1054)의 비(ratio)에 의해 결정되는 출력 전압이 OP AMP 출력 노드(1059)에 발생될 수 있다. 상기 출력 전압은 노드 값으로 사용되어 이를 기반으로 다음 레이어의 입력 파형을 발생하는 액티베이션 증폭기 및 구동 회로(1060)의 입력값일 수 있다. 추론 동작 방식에 따라서는 상기 회로(1060)는 ADC 회로를 포함할 수 있다.
도 10의 회로는 입력 파형의 상승 혹은 하강 천이 중 한 방향의 천이에 대해서만 커플링 전하를 누적하며 다른 방향의 천이에 의해 발생하는 전하는 소멸시킨다. 도 10과 도 11을 결합하면, 서로 반대 위상의 스위치 제어신호 과 에 의하여 전하를 누적시키는 구간과 소멸시키는 구간을 구분한다. 전하를 누적시키는 구간에서 은 꺼지고 이 켜져, 해당 구간 내에서 입력 전압의 천이에 의해 발생한 커플링 전하는 피드백 연결 스위치(1053)를 통해 커패시터(C1054)에 누적된다. 전하를 소멸시키는 구간에서 은 꺼지고 이 켜져, 해당 구간 내에서 입력 전압의 천이에 의해 발생한 커플링 전하는 연결된 스위치(1056)를 통해 OP AMP 출력단으로 방전된다. 이 구간에서 피드백 연결 스위치(1053)은 열렸기 때문에 커패시터(C1054)에 이미 누적된 전하량은 유지된다. 상기 스위치 제어신호 과 에 의해 전하를 선택적으로 누적하는 동작은 제1 추론 동작 방식 및 제2 추론 동작 방식에 공통적으로 적용될 수 있다. 제2 추론 동작 방식에서는 노드 입력값 X(i)에 비례하는 횟수의 펄스가 입력 단자에 인가된다.
도 11에서는 X(1), X(2)의 노드 입력값을 가지는 두 입력 단자(1030, 1031)에 인가되는 전압 VX(1)와 VX(2)의 파형의 일 실시예를 도시한다. 추론 동작 시에 각 입력 단자에는 해당 입력값 X(i)에 기반한 횟수의 펄스가 인가된다. 도 11에서 다른 두 입력 단자 전압 VX(1)과 VX(2)가 각각 VXH에서 VXL로 하강한 후 복귀하는 음의 펄스를 순차적으로 각각 5회와 2회 포함하는 파형도의 일례를 도시한다. 상기 횟수에 해당하는 펄스 입력이 완료된 입력 단자는 초기 전압으로 머무를 수 있다. 도 11에서는 일 실시예로서 입력 단자에 음의 펄스가 인가되고, 펄스의 하강 천이가 이 켜져 전하가 누적되는 구간에 일어나는 것으로 도시하였으나, 본 발명은 상기 실시예에 의하여 제한되는 것은 아니다.
도 2 내지 도 9의 실시예를 도 10 내지 도 11의 실시예에 적용하면, 드레인 영역 및 소스 영역을 입력 단자(1030, 1031)로 하고 게이트 전극을 공통 출력 단자(1020)로 이용하는 뉴로모픽 가중치 메모리 시스템(1000)을 구현할 수 있다.
인공 신경망에서 노드의 출력은 이전 레이어의 입력과 시냅스 간의 MAC 연산 결과를 sigmoid, hyperbolic-tangent, ReLU 등의 액티베이션 함수라는 비선형 함수를 거쳐 출력하게 된다. 본 발명의 일 실시예에서, 상기 MAC 연산 결과는 OP AMP의 출력 노드(1059) 전압으로 출력되며 이후 전달 특성이 액티베이션 함수인 증폭기(1060)를 거쳐서 다음 레이어의 입력 신호로 활용된다. 차동 증폭기는 회로 구성 상, 자연스럽게 출력 전압이 입력에 대해서 hyperbolic-tangent 함수의 전달 특성을 보이는 경우가 많다. 인공 신경망에서 가장 보편적으로 사용되는 액티베이션 함수인 ReLU 함수는 비교기와 단위 이득 버퍼 회로 등을 통해 액티베이션 증폭기(1060)에 용이하게 구현될 수 있다. 뿐만 아니라, 전하 기반을 출력을 제공하므로 스위치-커패시터 방식의 연산을 통해 다양한 액티베이션 함수를 회로로 실현할 수 있다.
도 2 내지 도 11의 실시예에서는 P 타입의 웰과 게이트 전극을 이용하여 구현되는 MOS 구조의 가중치 메모리 소자가 예시되었으나, 본 발명의 사상은 N 타입의 웰과 게이트 전극을 이용하여 구현되는 MOS 구조의 가중치 메모리 소자에도 변형되어 적용될 수 있음은 당업자에게 자명할 것이다. 본 발명의 도 2 내지 도 11의 실시예 및 N 타입의 웰과 게이트 전극을 이용하여 구현되도록 변형된 실시예에서는, 전압 또는 전하량의 변화에 기반한 출력 신호를 생성하므로, DC 전류가 발생하지 않는다.
본 발명의 도 2 내지 도 11의 실시예 및 N 타입의 웰과 게이트 전극을 이용하여 구현되도록 변형된 실시예에서는, 입력 신호 VX(i)가 반드시 모든 행(row)의 입력에 반드시 동시에 인가될 필요는 없으며, 상기 와 이 제어하는 구간 내에서 행마다 시차를 두고 인가되어도 무방하다. 이는 입력 신호 VX(i)가 종래 기술의 뉴로모픽 시스템과는 달리, 저항/전류 기반의 연산이 아닌 커패시턴스/전하량 기반의 연산과정을 이용하기 때문에 가능한 결과이다.
본 발명의 실시예에서는 기존 메모리 반도체 공정의 일부 공정을 활용함으로써 가중치 메모리 소자의 제조 공정의 최적화와 안정화가 용이하며 반도체 증착층을 사용할 수 있으므로 다층으로 적층하여 집적도를 높이는 것이 가능하다.
본 발명의 실시예에서는 저장된 가중치 값의 리셋은 저장 시와 반대되는 바이어스를 게이트 전극과 웰 사이에 소정의 시간 동안 인가함으로써 용이하게 달성할 수 있으므로 쓰기, 읽기, 지우기(리셋) 과정이 모두 용이하게 구현될 수 있어서 컨벌루션 신경망(CNN), 리커런트 신경망(RNN) 등 다양한 인공 신경망의 구성에 용이하게 대응할 수 있는 장점이 있다.
도 12는 본 발명의 일 실시예에 따른 가중치 메모리 소자의 어레이 및 가중치 메모리 시스템을 도시하는 도면이다.
도 12를 참조하면, 제1 방향으로 연장되며 row에 대응하는 제1 전극(1220), 제2 방향으로 연장되며 column에 대응하는 제2 전극(1230)이 도시된다. 또한 앞선 도 6 내지 도 11의 실시예와 같이 제1 전극(1220)이 각 메모리 소자들의 게이트에 연결되고 제2 전극(1230)이 각 메모리 소자들의 드레인/소스에 연결될 수도 있다. 일반적으로 column의 개수를 M개, row의 개수를 N개로 도시하였으나, 인공 신경망의 실시예의 경우에는 인접한 레이어 간의 노드의 개수는 동일한 경우도 많으므로, 실시예에서는 후술할 도 13 및 도 14와 같이 M=N으로 주어질 수 있을 것이다.
도 13은 본 발명의 일 실시예에 따른 가중치 메모리 소자의 어레이 및 가중치 메모리 시스템을 도시하는 도면이다.
도 13을 참조하면, 가중치 메모리 시스템(1300)은 인공 신경망의 복수의 레이어들 간의 가중치 연산에 대응하는 복수의 어레이를 포함한다. 각 어레이는 M=N인 경우, 즉, NxN 어레이를 가정한다.
하나의 NxN 어레이는 하나의 가중치 연산, 즉, 인공 신경망의 앞선 레이어와 다음 레이어 간의 Synapse에 저장된 가중치를 저장할 수 있다.
레이어 L1과 레이어 L2 간 Synapse의 가중치 정보가 도 13의 하단의 첫번째 어레이에 저장된다. 레이어 L1의 각 노드들의 피쳐맵 데이터가 입력 신호 VL1(i)로서 인가된다. VL1(i) 및 레이어 L1-L2 간 Synapse의 가중치 정보에 기반한 MAC 연산의 결과가 각 row의 출력 신호 VL2(j)로 전달될 수 있다. 출력 신호 VL2(j)는 도 13의 상단의 두번째 어레이의 입력 신호로 전달될 수 있다. 본 발명의 실시예에서는 어레이의 입력 신호와 출력 신호가 동일한 물리 디멘전을 가지는 신호, 즉, 전압 신호이므로 앞선 레이어 L1-L2 간 Synapse 연산의 결과를 특별한 변환 과정 없이 다음 레이어 L2-L3 간 Synapse 연산의 입력으로 인가할 수 있다.
레이어 L2와 레이어 L3 간 Synapse의 가중치 정보가 도 13의 상단의 두번째 어레이에 저장된다. 레이어 L2의 각 노드들의 피쳐맵 데이터가 입력 신호 VL2(j)로서 두번째 어레이에 인가된다. VL2(j) 및 레이어 L2-L3 간 Synapse의 가중치 정보에 기반한 MAC 연산의 결과가 각 row의 출력 신호 VL3(k)로 전달될 수 있다.
본 발명의 실시예는 △V, 즉, 시간 도메인에서 전압 또는 전하량의 변화량을 이용하는 것이므로 DC 전류를 필요로 하지 않는다. 또한 시냅스 어레이의 입력 신호와 출력 신호가 모두 동일한 물리적 디멘전을 가지므로 앞선 어레이의 출력 신호를 다음 어레이의 입력 신호로 변환하는 별도의 과정을 필요로 하지 않는다. 즉, 앞선 어레이의 MAC 연산 결과는 물리 디멘전을 유지한 채로 다음 어레이의 입력 신호로 인가될 수 있다.
본 발명과 대비되는 종래 기술의 뉴로모픽 시스템은 일반적으로 멤리스터 방식에 기반하는데, 멤리스터 방식은 입력 신호는 전압 신호이고 출력 신호는 전류로 구현되어야 한다. 이때 하나의 어레이의 출력 결과인 전류 신호를 다음 어레이의 입력 신호로 전달하기 위해서는 전 어레이의 출력 결과인 전류 신호를 전압 신호로 변환하는 회로가 필요하다. 일반적으로 전류를 전압으로 변환하기 위해서는 저항 R을 이용하거나, 커패시터 C를 이용하여(C에 일정 시간 동안 전류 I를 흐르게 하여 전압 V를 충전) 전압 신호를 형성하는데, R과 C는 반도체 집적회로 공정 상에서 큰 면적을 필요로 하는 요소들이고, 전류를 R과 C를 이용하여 전압으로 변환하는 과정은 크게 전력을 소모하는 동작이다.
본 발명의 실시예에서는 입력 신호도 전압 신호이고 출력 신호도 전압 신호이므로 하나의 어레이의 출력 신호를 다음 어레이의 입력 신호로 전달하는 회로가 간단하고, 면적과 소모 전력을 절감할 수 있다.
예를 들어 L1-L2 간의 연산 결과인 L2의 피쳐맵 데이터가 자동적으로 다음 L2-L3 간의 연산의 입력 신호로 전달될 수 있으므로 본 발명의 실시예에서는 다층 인공 신경망 연산이 뉴로모픽 시스템 내에서 순차적으로 자동으로 구현될 수 있다.
도 14는 본 발명의 일 실시예에 따른 가중치 메모리 소자의 어레이 및 가중치 메모리 시스템을 도시하는 도면이다.
도 14는 도 13의 가중치 메모리 시스템(1300)이 메모리 셀 어레이의 3차원 적층 또는 3차원 패키징을 이용하여 집적된 가중치 메모리 시스템(1400)을 도시한다. 도 14의 하단의 첫번째 어레이 및 상단의 두번째 어레이의 동작은 도 13의 구성과 동일하므로 중복되는 설명은 생략한다.
첫번째 어레이의 출력인 L2의 피쳐맵 데이터 VL2(j)는 두번째 어레이의 입력으로 인가될 수 있다. 이때 첫번째 어레이의 출력 VL2(j)가 두번째 어레이의 입력으로 직접 전달될 수 있도록 첫번째 어레이의 출력 단자들과 두번째 어레이의 입력 단자들이 동일한 X-Y 평면 상에 배치되고, Z축 방향으로 연결되는 비아(via), TSV(Through Silicon Via), 배선(wire), 또는 전극에 의하여 연결될 수 있다.
짝수번째 어레이는 입력 단자들이 X 방향으로 배열되고, 출력 단자들은 Y 방향으로 배열되고, 홀수번째 어레이는 입력 단자들이 Y 방향으로 배열되고, 출력 단자들은 X 방향으로 배열되며, 하나의 어레이의 출력 단자들은 Z 방향으로 연장되는 비아(via), TSV(Through Silicon Via), 배선(wire), 또는 전극에 의하여 다음 어레이의 입력 단자들로 연결될 수 있다.
한번 가중치 데이터셋이 저장된 상태에서 추론 과정에 돌입하면, 맨 처음 어레이에 입력 신호 셋이 인가되면 이후의 과정은 연속적으로 다른 회로의 개입 없이도 seamless하게 진행될 수 있다. 이로 인하여 인공신경망 연산의 가속이 가능하다.
도 15은 본 발명의 일 실시예에 따른 가중치 메모리 소자의 동작 방법을 도시하는 동작 흐름도이다.
도 15를 참조하면, 본 발명의 일 실시예에 따른 가중치 메모리 소자의 동작 방법은 주어진 데이터에 기반한 정량화된 정전 용량을 형성함으로써 데이터를 저장하는 메모리 셀의 입력 단자를 경유하여 상기 메모리 셀에 입력 신호를 인가하되, 메모리 셀의 입력 전압을 상한과 하한에 의하여 정의되는 제1 구간에 대해서 스윕하는 단계(S1510), 입력 신호와 정전 용량에 기반한 전하량 변화 성분이 상기 메모리 셀의 공통 출력 단자를 경유하여 출력되는 단계(S1520), 및 공통 출력 단자의 전압 또는 전하량의 변화를 인터페이스 회로가 검출하는 단계(S1530)를 포함한다.
또한 본 발명의 실시예에 따른 방법은 단계(S1510)가 수행되기 전에 공통 출력 단자의 전압을 프리셋하는 단계(도시되지 않음)를 더 포함할 수 있다. 공통 출력 단자의 전압을 프리셋하는 단계에서는 공통 출력 단자와 입력 단자 간의 전압이 읽기 과정에 적합한 형태로 최적화되며, 공통 출력 단자의 전압이 프리셋됨에 따라서 정전 용량의 변화에 따른 정교한 독출 과정(S1510 내지 S1530)이 실행될 수 있다.
제1 메모리 셀과 제2 메모리 셀이 제1 공통 출력 단자에 함께 연결되고, 공통 출력 단자에는 제1 전하량 변화 성분 및 제2 전하량 변화 성분이 합산된 합산 출력 신호가 출력되는 경우를 가정할 수 있다.
이때 본 발명의 실시예에 따른 방법은 주어진 제1 데이터에 기반한 정량화된 제1 정전 용량을 제1 메모리 셀에 형성하고, 제2 데이터에 기반한 정량화된 제2 정전 용량을 제2 메모리 셀에 형성할 수 있다.
본 발명의 실시예에 따른 방법은 제1 데이터를 저장하는 제1 메모리 셀의 입력 단자의 전압을 제1 입력 범위에 대해서 스윕하는 단계, 및 제2 데이터를 저장하는 제2 메모리 셀의 입력 단자의 전압을 제2 입력 범위에 대해서 스윕하는 단계를 모두 포함할 수 있다. 본 발명의 일 실시예에 따라서 제1 입력 범위와 제2 입력 범위가 인공 신경망 내에서 각각의 입력 값에 기반하여 결정되는 경우에는 서로 다른 입력 범위가 설정될 수 있다. 본 발명의 다른 일 실시예에 따라서 제1 입력 범위와 제2 입력 범위가 모두 제1 구간으로 결정되는 경우에는 동일한 입력 전압이 입력되되, 입력 전압이 인가되는 횟수가 인공 신경망 내에서 각각의 입력 값에 기반하여 달라질 수 있다.
상기 스윕하는 단계에 의하여 제1 입력 단자의 전압의 변화와 제1 정전 용량에 기반하여 형성되는 제1 전하량 변화 성분이 제1 메모리 셀의 공통 출력 단자를 경유하여 출력되는 단계, 및 제2 입력 단자의 전압의 변화와 제2 정전 용량에 기반하여 형성되는 제2 전하량 변화 성분이 제2 메모리 셀의 공통 출력 단자를 경유하여 출력되는 단계를 더 포함할 수 있다.
이때 제1 메모리 셀에 제1 입력 단자의 전압을 스윕하기 전과 제2 메모리 셀에 제2 입력 단자의 전압을 스윕하기 전에, 공통 출력 단자의 전압이 프리셋됨에 따라서 정교한 독출 동작을 위한 준비 과정이 미리 실행될 수 있다.
제1 공통 출력 단자의 전압 또는 전하량의 변화를 제1 인터페이스 회로가 검출하는 단계(S1530)는 공통 출력 단자에 형성된 합산 출력 신호를 인터페이스 회로가 검출하여 출력 전달 신호를 생성함으로써 실행될 수 있다.
제1 입력 신호는 인공 신경망의 제1 레이어의 노드들 중 어느 하나인 제1 노드의 액티베이션 파라미터/피쳐맵 데이터이고, 제1 데이터는 제1 노드와 인공 신경망의 제2 레이어의 노드들 중 어느 하나인 제2 노드 간의 가중치 값일 수 있다. 제2 입력 신호는 제1 레이어의 노드들 중 다른 하나인 제3 노드의 액티베이션 파라미터/피쳐맵 데이터이고, 제2 데이터는 제3 노드와 제2 노드 간의 가중치 값일 수 있다.
공통 출력 단자의 전압 또는 전하량의 변화는 제1 레이어의 노드들의 액티베이션 파라미터, 및 상기 제1 레이어의 노드들(제1 노드와 제3 노드를 포함함)과 제2 노드 간의 시냅스에 대응하는 가중치 값들의 곱들의 합산으로 얻어지는 변량으로, 이를 기반으로 비선형 전달함수를 통해 제2 노드의 액티베이션 파라미터/피쳐맵 데이터를 도출할 수 있다.
도 16은 본 발명의 일 실시예에 따른 가중치 메모리 시스템의 동작 방법을 도시하는 동작 흐름도이다.
도 16을 참조하면, 본 발명의 실시예에 따른 방법은 인공 신경망 오퍼레이션의 입력값에 기반하여 전압 상한 및 전압 하한에 의하여 정의되는 제1 구간 내의 제1 입력 범위의 크기를 결정하는 단계(S1610)를 더 포함할 수 있다. 이때 도 16의 단계(S1620)는 도 15의 단계(S1510)와 달리 제1 구간 전체 대신 제1 입력 범위에 대해서 스윕될 수 있다. 도 16의 단계(S1630) 내지 단계(S1640)는 제1 입력 범위가 결정되고 제1 입력 범위에 대해서 입력 전압이 스윕된 이후에는(S1610, S1620), 도 15의 단계(S1520) 내지 단계(S1530)와 유사하므로 중복되는 설명은 생략한다.
도 17은 본 발명의 일 실시예에 따른 가중치 메모리 시스템의 동작 방법을 도시하는 동작 흐름도이다.
도 17을 참조하면, 본 발명의 실시예에 따른 방법은 인공 신경망 오퍼레이션의 입력값에 기반하여 입력 전압을 반복 스윕하는 횟수 N을 결정하는 단계(S1710)를 더 포함할 수 있다.
본 발명의 실시예에 따른 방법은 정량화된 정전 용량을 이용하여 데이터를 저장하는 메모리 셀의 입력 전압을 제1 구간에 대하여 N번 반복하여 스윕하는 단계(S1720)를 포함한다.
도 17의 단계(S1730) 내지 단계(S1740)는 도 15의 단계(S1520) 내지 단계(S1530)과 유사하므로 중복되는 설명은 생략한다.
본 발명의 실시예에 따른 방법은 입력 단자에 인가되는 전압이 제1 구간 내에서 상승 혹은 하강 중 제1 방향으로 천이하는 경우에 공통 출력 단자에 발생하는 전압 또는 전하량의 변화를 인터페이스 회로가 누적하는 단계; 및 입력 단자에 인가되는 전압이 제1 구간 내에서 상승 혹은 하강 중 제2 방향으로 천이하는 경우에 상기 공통 출력 단자에 발생하는 전압 또는 전하량의 변화를 인터페이스 회로가 누적하지 않는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 동작 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
그러나, 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다. 본 발명의 실시예와 도면에 소개된 길이, 높이, 크기, 폭 등은 이해를 돕기 위해 과장된 것일 수 있다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.
100, 1000: 가중치 메모리 시스템
110, 210, 310, 710, 810: 가중치 메모리 소자
120, 220, 320, 720, 820, 1020: 공통 출력 단자
130, 230a, 230b, 330a, 330b, 730a, 730b, 930, 1030, 1031: 입력 단자
212, 312, 712, 812, 1012: 전하 스토리지
240, 340, 740, 1040: 웰
840: 반도체 증착층
950, 1050, 1060: 인터페이스 및 구동 회로

Claims (19)

  1. 입력 단자;
    공통 출력 단자; 및
    상기 입력 단자와 상기 공통 출력 단자 사이에 배치되며, 전하를 저장하는 전하 스토리지;
    를 포함하고,
    상기 전하 스토리지에 저장되는 전하량에 기반하여 상기 입력 단자와 상기 공통 출력 단자 사이의 정전 용량이 결정되고, 주어진 데이터에 기반하여 상기 정전 용량이 정량화됨으로써 상기 주어진 데이터를 저장하고,
    상기 입력 단자는
    기판 상의 일부 영역 또는 상기 기판 상에 배치되는 웰 상의 일부 영역에 배치되거나 반도체 증착층 상에 형성되는 드레인 영역 및 소스 영역 중 적어도 하나 이상을 포함하고,
    상기 공통 출력 단자는 상기 드레인 영역 및 상기 소스 영역 사이의 영역과 대응하는 게이트 전극이고,
    추론 동작의 출력 신호는 상기 입력 단자에 인가되는 입력 신호와 상기 주어진 데이터에 대응하는 상기 정전 용량의 결합에 의하여 상기 공통 출력 단자에 축적되는 전압 또는 전하량의 변화에 의하여 생성되는 가중치 메모리 소자.
  2. 제1항에 있어서,
    상기 공통 출력 단자는 상기 공통 출력 단자의 전압을 구동 및 제어하는 인터페이스 회로와 스위치를 경유하여 전기적으로 연결되고, 상기 공통 출력 단자와 상기 인터페이스 회로가 상기 스위치에 의하여 전기적으로 차단될 경우, 의도된 전하 누설 경로와 전기적으로 연결되지 않고 전기적으로 고립된(isolated) 토폴로지를 가지는 가중치 메모리 소자.
  3. 제1항에 있어서,
    상기 전하 스토리지는
    상기 공통 출력 단자 측에 인접하게 배치되는 제1 유전체층;
    상기 입력 단자 측에 인접하게 배치되는 제2 유전체층; 및
    상기 제1 유전체층과 상기 제2 유전체층 사이에 배치되며, 내부에 전자 또는 전하를 저장할 수 있는 도체, 반도체 또는 유전체로 이루어지는 스토리지층;
    을 포함하는 가중치 메모리 소자.
  4. 제1항에 있어서,
    상기 주어진 데이터에 기반하여 상기 입력 단자와 상기 공통 출력 단자 사이의 제1 바이어스 전압 및 상기 제1 바이어스 전압이 인가되는 시간 구간의 길이가 결정되고,
    상기 제1 바이어스 전압 및 상기 제1 바이어스 전압이 인가되는 상기 시간 구간의 길이에 따라서 상기 전하 스토리지에 저장되는 전하량이 변화되고, 상기 전하 스토리지에 저장되는 전하량에 기반하여 상기 공통 출력 단자와 상기 입력 단자 간의 정전 용량-전압 특성이 결정되는 가중치 메모리 소자.
  5. 제1항에 있어서,
    전압 상한과 전압 하한 사이의 제1 구간에 대해서 상기 입력 단자에 인가되는 전압이 스윕된 후에, 상기 공통 출력 단자와 상기 입력 단자 간의 정전 용량-전압 특성 및 상기 제1 구간에 대해서 스윕된 상기 입력 단자의 전압 변화에 기반하여 상기 공통 출력 단자에 형성되는 전압 또는 전하량의 변화가 상기 공통 출력 단자의 출력 신호로서 생성되는 가중치 메모리 소자.
  6. 제5항에 있어서,
    상기 전압 상한과 상기 전압 하한은 고정된 값이고,
    상기 입력 단자에 인가되는 전압이 상기 제1 구간 내의 제1 입력 범위에 대하여 스윕되며, 상기 제1 입력 범위의 크기가 상기 입력 단자와 관련되는 인공 신경망 오퍼레이션의 입력값에 기반하여 결정되는 가중치 메모리 소자.
  7. 제5항에 있어서,
    상기 전압 상한과 상기 전압 하한은 고정된 값이고,
    상기 입력 단자에 인가되는 전압이 상기 제1 구간에 대해서 스윕되는 횟수는 상기 입력 단자와 관련되는 인공 신경망 오퍼레이션의 입력값에 기반하여 결정되는 가중치 메모리 소자.
  8. 제7항에 있어서,
    상기 공통 출력 단자는 상기 공통 출력 단자의 전압 또는 전하량의 변화를 검출하여 누적하는 출력 회로에 연결되고,
    상기 입력 단자에 인가되는 전압이 상기 제1 구간 내에서 제1 방향으로 변화하는 경우에 상기 입력 단자의 전압 변화 및 상기 공통 출력 단자와 상기 입력 단자 간의 정전 용량-전압 특성에 기반하여 상기 공통 출력 단자의 전압 또는 전하량의 변화가 형성되고, 상기 공통 출력 단자의 전압 또는 전하량의 변화는 상기 출력 회로에 전달되어 누적되고,
    상기 입력 단자에 인가되는 전압이 상기 제1 구간 내에서 제2 방향으로 변화하는 경우에는 상기 공통 출력 단자의 전압 또는 전하량의 변화가 상기 출력 회로에 누적되지 않는 가중치 메모리 소자.
  9. 제1 방향으로 배열되며 복수 개의 메모리 셀들 중 상기 제1 방향으로 배열된 메모리 셀들의 공통 출력 단자를 연결하는 제1 전극;
    상기 제1 방향과 다른 제2 방향으로 배열되며 상기 복수 개의 메모리 셀들 중 상기 제2 방향으로 배열된 메모리 셀들의 입력 단자를 연결하는 제2 전극;
    상기 제1 전극과 상기 제2 전극이 교차하는 위치에 대응하여 배치되며, 상기 제1 전극과 상기 제2 전극의 교차에 의하여 특정되고 상기 제1 전극은 제1 공통 출력 단자에 연결되고 상기 제2 전극은 제1 입력 단자에 연결되는 제1 메모리 셀;
    상기 제1 전극의 전압을 구동 및 제어하거나, 상기 제1 전극의 전압 또는 전하량의 변화를 감지하여 출력 전달 신호를 생성하는 제1 인터페이스 회로; 및
    상기 제2 전극의 전압을 구동 및 제어하는 제1 구동 회로;
    를 포함하고,
    상기 제1 메모리 셀은
    상기 제1 입력 단자와 상기 제1 공통 출력 단자 사이에 배치되며, 전하를 저장하는 전하 스토리지;
    를 포함하고,
    상기 전하 스토리지에 저장되는 전하량에 기반하여 상기 제1 입력 단자와 상기 제1 공통 출력 단자 사이의 제1 정전 용량이 결정되고, 상기 제1 메모리 셀에 주어진 제1 데이터에 기반하여 상기 제1 정전 용량이 정량화됨으로써 상기 제1 메모리 셀이 상기 제1 데이터를 저장하고,
    상기 제1 입력 단자는 상기 제1 메모리 셀의 드레인 영역 및 소스 영역 중 적어도 하나 이상에 연결되고,
    상기 제1 공통 출력 단자는 상기 제1 메모리 셀의 게이트 전극이고,
    추론 동작의 출력 신호는 상기 제1 입력 단자에 인가되는 입력 신호와 상기 제1 데이터에 대응하는 상기 제1 정전 용량의 결합에 의하여 상기 제1 공통 출력 단자에 축적되는 전압 또는 전하량의 변화에 의하여 생성되는 가중치 메모리 시스템.
  10. 제9항에 있어서,
    상기 제1 인터페이스 회로의 동작에 의하여 상기 제1 인터페이스 회로 및 상기 제1 전극이 전기적으로 차단될 경우, 상기 제1 전극은 의도된 전하 누설 경로와 전기적으로 연결되지 않고 전기적으로 고립된(isolated) 토폴로지를 가지는 가중치 메모리 시스템.
  11. 제9항에 있어서,
    전압 상한과 전압 하한 사이의 제1 구간에 대해서 상기 제1 입력 단자에 인가되는 전압이 스윕된 후에, 상기 제1 공통 출력 단자와 상기 제1 입력 단자 간의 정전 용량-전압 특성 및 상기 제1 구간에 대해서 스윕된 상기 제1 입력 단자의 전압 변화에 기반하여 상기 제1 공통 출력 단자에 형성되는 전압 또는 전하량의 변화가 상기 제1 공통 출력 단자의 출력 신호로서 생성되는 가중치 메모리 시스템.
  12. 제11항에 있어서,
    상기 전압 상한과 상기 전압 하한은 고정된 값이고,
    상기 입력 단자에 인가되는 전압이 상기 제1 구간 내의 제1 입력 범위에 대하여 스윕되며, 상기 제1 입력 범위의 크기가 상기 입력 단자와 관련되는 인공 신경망 오퍼레이션의 입력값에 기반하여 결정되는 가중치 메모리 시스템.
  13. 제11항에 있어서,
    상기 전압 상한과 상기 전압 하한은 고정된 값이고,
    상기 제1 입력 단자에 인가되는 전압이 상기 제1 구간에 대해서 스윕되는 횟수는 상기 제1 입력 단자와 관련되는 인공 신경망 오퍼레이션의 입력값에 기반하여 결정되는 가중치 메모리 시스템.
  14. 제13항에 있어서,
    상기 제1 인터페이스 회로는 상기 제1 공통 출력 단자의 전압 또는 전하량의 변화를 검출하여 누적하고,
    상기 제1 입력 단자에 인가되는 전압이 상기 제1 구간 내에서 제1 방향으로 변화하는 경우에 상기 제1 입력 단자의 전압 변화 및 상기 제1 공통 출력 단자와 상기 제1 입력 단자 간의 정전 용량-전압 특성에 기반하여 상기 제1 공통 출력 단자의 전압 또는 전하량의 변화가 형성되고, 상기 제1 공통 출력 단자의 전압 또는 전하량의 변화를 상기 제1 인터페이스 회로가 검출하여 누적하고,
    상기 제1 입력 단자에 인가되는 전압이 상기 제1 구간 내에서 제2 방향으로 변화하는 경우에는 상기 제1 공통 출력 단자의 전압 또는 전하량의 변화를 상기 제1 인터페이스 회로가 누적하지 않는 가중치 메모리 시스템.
  15. 주어진 데이터에 기반한 정량화된 정전 용량을 형성함으로써 상기 데이터를 저장하는 메모리 셀의 입력 단자에 인가되는 전압을 가중치 메모리 소자에 대한 추론 동작의 입력 신호로서 전압 상한과 전압 하한 사이의 제1 구간에 대해서 스윕하는 단계;
    상기 추론 동작 중 상기 입력 단자에 인가되는 전압이 상기 제1 구간에 대해서 스윕된 이후, 공통 출력 단자와 상기 입력 단자 간의 정전 용량-전압 특성에 기반하여 상기 공통 출력 단자에 형성되는 전압 또는 전하량의 변화 성분이 상기 메모리 셀의 상기 공통 출력 단자를 경유하여 출력되는 단계; 및
    상기 추론 동작 중 상기 공통 출력 단자의 전압 또는 전하량의 변화를 상기 추론 동작의 출력 신호로서 인터페이스 회로가 검출하는 단계;
    를 포함하고,
    상기 입력 단자는 상기 메모리 셀의 드레인 영역 및 소스 영역 중 적어도 하나 이상을 포함하고,
    상기 공통 출력 단자는 상기 메모리 셀의 게이트 전극인 가중치 메모리 소자의 동작 방법.
  16. 제15항에 있어서,
    상기 입력 단자와 관련되는 인공 신경망 오퍼레이션의 입력값에 기반하여 상기 제1 구간 내의 제1 입력 범위를 결정하는 단계;
    를 더 포함하고,
    상기 메모리 셀의 입력 단자에 인가되는 전압을 전압 상한과 전압 하한 사이의 제1 구간에 대해서 스윕하는 단계는
    상기 제1 입력 범위에 대해서 상기 메모리 셀의 상기 입력 단자에 인가되는 전압을 스윕하는 가중치 메모리 소자의 동작 방법.
  17. 제15항에 있어서,
    상기 전압 상한과 상기 전압 하한은 고정된 값이고,
    상기 입력 단자와 관련되는 인공 신경망 오퍼레이션의 입력값에 기반하여 상기 입력 단자에 인가되는 전압이 상기 제1 구간에 대해서 스윕되는 횟수를 결정하는 단계;
    를 더 포함하는 가중치 메모리 소자의 동작 방법.
  18. 제17항에 있어서,
    상기 입력 단자에 인가되는 전압이 상기 제1 구간 내에서 제1 방향으로 변화하는 경우에 상기 인터페이스 회로가 상기 공통 출력 단자의 전압 또는 전하량의 변화를 누적하는 단계; 및
    상기 입력 단자에 인가되는 전압이 상기 제1 구간 내에서 제2 방향으로 변화하는 경우에 상기 인터페이스 회로가 상기 공통 출력 단자의 전압 또는 전하량의 변화를 누적하지 않는 단계;
    를 더 포함하는 가중치 메모리 소자의 동작 방법.
  19. 제15항에 있어서,
    상기 입력 단자와 관련되는 인공 신경망 오퍼레이션의 입력값은 인공 신경망의 제1 레이어의 노드들 중 어느 하나인 제1 노드의 액티베이션 파라미터이고,
    상기 주어진 데이터는 상기 제1 노드와 상기 인공 신경망의 제2 레이어의 노드들 중 어느 하나인 제2 노드 간의 가중치 값이며,
    상기 공통 출력 단자의 전압 또는 전하량의 변화는 상기 제1 레이어의 노드들의 액티베이션 파라미터, 및 상기 제1 레이어의 노드들과 상기 제2 노드 간의 시냅스에 대응하는 가중치 값들의 곱들의 합에 기반하여 얻어지는 상기 제2 노드의 액티베이션 파라미터인 가중치 메모리 소자의 동작 방법.
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