TW201619977A - 反熔絲式單次可編程記憶胞陣列以及操作其之方法 - Google Patents

反熔絲式單次可編程記憶胞陣列以及操作其之方法 Download PDF

Info

Publication number
TW201619977A
TW201619977A TW104114647A TW104114647A TW201619977A TW 201619977 A TW201619977 A TW 201619977A TW 104114647 A TW104114647 A TW 104114647A TW 104114647 A TW104114647 A TW 104114647A TW 201619977 A TW201619977 A TW 201619977A
Authority
TW
Taiwan
Prior art keywords
fuse
cell
well
region
source
Prior art date
Application number
TW104114647A
Other languages
English (en)
Other versions
TWI660357B (zh
Inventor
宋賢旻
Original Assignee
愛思開海力士有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 愛思開海力士有限公司 filed Critical 愛思開海力士有限公司
Publication of TW201619977A publication Critical patent/TW201619977A/zh
Application granted granted Critical
Publication of TWI660357B publication Critical patent/TWI660357B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G11C17/165—Memory cells which are electrically programmed to cause a change in resistance, e.g. to permit multiple resistance steps to be programmed rather than conduct to or from non-conduct change of fuses and antifuses
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H10B20/25—One-time programmable ROM [OTPROM] devices, e.g. using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)

Abstract

一種反熔絲式單次可編程(OTP)記憶胞陣列包含複數個單元胞，其分別位在複數個列以及複數個行的交叉點；一井區域，其被所述複數個單元胞所共用；複數個反熔絲閘極，其分別被設置在所述複數個行中以交叉所述井區域；複數個源極/汲極區域，其分別被設置在所述井區域的介於所述複數個反熔絲閘極之間的部分中；以及複數個汲極區域，其分別被設置在所述井區域的位在被排列於一最後一行中的所述反熔絲閘極的相對被排列在一第一行中的所述反熔絲閘極的一側邊處的部分中。所述單元胞的每一個包含一反熔絲電晶體，其具有一種無選擇電晶體的MOS電晶體結構。

Description

反熔絲式單次可編程記憶胞陣列以及操作其之方法
本揭露內容的各種實施例是有關於一種非揮發性(nonvolatile)記憶體裝置，並且更具體而言是有關於一種反熔絲式單次可編程(OTP)記憶胞陣列以及一種操作其之方法。
相關申請案的交互參照
本申請案是根據第35號美國法典第119條(a)項來主張2014年11月18日向韓國智慧財產局申請的韓國專利申請案號10-2014-0161183的優先權，所述韓國專利申請案是以其整體被納入在此作為參考。
非揮發性記憶體裝置是即使在其電源供應中斷時也能保持所儲存的資料。非揮發性記憶體裝置包含唯讀記憶體(ROM)裝置、OTP記憶體裝置以及可重複寫入的記憶體裝置。非揮發性記憶體裝置一般是利用互補金屬氧化物半導體(CMOS)製程來加以製造。
單次可編程的記憶體裝置可被分類為熔絲式或是反熔絲式OTP記憶體裝置。內含在一熔絲式OTP記憶體裝置中的所有記憶胞在其被編程之前都是短路的，並且接著在編程之後形成開路。相反地，在一反熔絲式OTP記憶體裝置中的所有記憶胞在編程之前都可以具有開路，並且可 以在編程之後加以短路。考量到MOS電晶體的特性，所述CMOS製程可能是最適合用於製造反熔絲式OTP記憶體裝置。
各種的實施例是針對於一種反熔絲式OTP記憶胞陣列以及一種操作其之方法。
根據一實施例，其提供有一種反熔絲式OTP記憶胞陣列，其包含複數個分別位在複數個列以及複數個行的交叉點的單元胞。所述反熔絲式OTP記憶胞陣列包括複數個井區域，其分別被設置在所述複數個列中；複數個反熔絲閘極，其分別被設置在所述複數個行中以交叉所述複數個井區域；複數個源極/汲極區域，其分別被設置在所述井區域的介於所述複數個反熔絲閘極之間的部分中；以及複數個汲極區域，其分別被設置在位於被設置在一最後一行中的一最後一反熔絲閘極的一相對被設置在一第一行中的一第一反熔絲閘極的側邊處的所述井區域中。所述單元胞的每一個是由一反熔絲電晶體所構成的，其具有一種無任何選擇電晶體的金屬氧化物半導體(MOS)電晶體結構。
根據另一實施例，一種反熔絲式OTP記憶胞陣列包括複數個單元胞，其分別位在複數個列以及複數個行的交叉點。所述單元胞的每一個是由一反熔絲電晶體所構成的，其具有一種金屬氧化物半導體(MOS)電晶體結構。複數個字線是分別被設置在所述複數個行中。被排列在每個行中的所述反熔絲電晶體是共用所述複數個字線的任一個。複數個井偏壓線是分別被設置在所述複數個列中。被排列在每個列中的所述反熔絲電晶體是共用所述複數個井偏壓線的任一個。複數個位元線是分別連接至被排 列在所述複數個行的一最後一行中的所述反熔絲電晶體的汲極端子。
根據另一實施例，其提供有一種反熔絲式OTP記憶胞陣列， 其包含複數個分別位在複數個列以及複數個行的交叉點的單元胞。所述反熔絲式OTP記憶胞陣列包括一井區域，其被所述複數個單元胞所共用；複數個反熔絲閘極，其分別被設置在所述複數個列以及所述複數個行的交叉點以構成所述複數個單元胞；複數個源極/汲極區域，其分別被設置在所述井區域的介於被排列在所述複數個列的每一個中的所述複數個反熔絲閘極之間的部分中；以及複數個汲極區域，其分別被設置在所述井區域的位於被排列在所述複數個行的一最後一行中的所述反熔絲閘極的相對被排列在所述複數個行的一第一行中的所述反熔絲閘極的一側邊處的部分中。所述單元胞的每一個是由一反熔絲電晶體所構成的，其具有一種無任何選擇電晶體的金屬氧化物半導體(MOS)電晶體結構。
根據另一實施例，一種反熔絲式OTP記憶胞陣列包括複數 個單元胞，其分別位在複數個列以及複數個行的交叉點。所述單元胞的每一個是由一反熔絲電晶體所構成的，其具有一種金屬氧化物半導體(MOS)電晶體結構。複數個字線是分別連接至所述反熔絲電晶體。所述反熔絲電晶體是和彼此共用一井偏壓線。複數個位元線是分別連接至被排列在所述複數個行的一最後一行中的所述反熔絲電晶體的汲極端子。
根據另一實施例，其提供有一種操作一反熔絲式OTP記憶 胞陣列的方法，所述反熔絲式OTP記憶胞陣列包含複數個分別位在複數個列以及複數個行的交叉點的單元胞；複數個字線，其分別被設置在所述複數個行中；複數個井區域，其分別被設置在所述複數個列中；複數個井偏 壓線，其分別連接至所述複數個井區域；複數個位元線，其分別連接至被排列在所述複數個行的一最後一行中的所述單元胞的汲極端子；以及複數個PN二極體，其耦接在所述複數個井偏壓線以及所述複數個單元胞的所述汲極端子之間。所述方法包括選擇所述複數個列中的一列；以及依序地編程被排列在所選的列中的所述單元胞。所述複數個單元胞的每一個是由一反熔絲電晶體所構成的，其具有一種無任何選擇電晶體的金屬氧化物半導體(MOS)電晶體結構。
根據另一實施例，其提供有一種操作一反熔絲式OTP記憶 胞陣列的方法，所述反熔絲式OTP記憶胞陣列包含複數個分別位在複數個列以及複數個行的交叉點的單元胞；複數個字線，其分別被設置在所述複數個行中；複數個井區域，其分別被設置在所述複數個列中；複數個井偏壓線，其分別連接至所述複數個井區域；複數個位元線，其分別連接至被排列在所述複數個行的一最後一行中的所述單元胞的汲極端子；以及複數個PN二極體，其耦接在所述複數個井偏壓線以及所述複數個單元胞的所述汲極端子之間。所述方法包括選擇所述複數個行中的一行；以及同時編程被排列在所選的行中的所述單元胞中的至少一個。所述複數個單元胞的每一個是由一反熔絲電晶體所構成的，其具有一種無任何選擇電晶體的金屬氧化物半導體(MOS)電晶體結構。
根據另一實施例，其提供有一種操作一反熔絲式OTP記憶 胞陣列的方法，所述反熔絲式OTP記憶胞陣列包含複數個分別位在複數個列以及複數個行的交叉點的單元胞；複數個字線，其分別連接至所述複數個單元胞；一井區域，其被所述複數個單元胞所共用；一井偏壓線，其連 接至所述井區域；複數個位元線，其分別連接至被排列在所述複數個行的一最後一行中的所述單元胞的汲極端子；以及複數個PN二極體，其耦接在所述井偏壓線以及所述複數個單元胞的所述汲極端子之間。所述方法包括選擇所述複數個列中的一列；以及依序地編程被排列在所選的列中的所述單元胞。所述複數個單元胞的每一個是由一反熔絲電晶體所構成的，其具有一種無任何選擇電晶體的金屬氧化物半導體(MOS)電晶體結構。
根據另一實施例，其提供有一種操作一反熔絲式OTP記憶 胞陣列的方法，所述反熔絲式OTP記憶胞陣列包含複數個分別位在複數個列以及複數個行的交叉點的單元胞；複數個字線，其分別連接至所述複數個單元胞；一井區域，其被所述複數個單元胞所共用；一井偏壓線，其連接至所述井區域；複數個位元線，其分別連接至被排列在所述複數個行的一最後一行中的所述單元胞的汲極端子；以及複數個PN二極體，其耦接在所述井偏壓線以及所述複數個單元胞的所述汲極端子之間。所述方法包括選擇所述複數個行中的一行；以及同時編程被排列在所選的行中的所述單元胞中的至少一個。所述複數個單元胞的每一個是由一反熔絲電晶體所構成的，其具有一種無選擇電晶體的金屬氧化物半導體(MOS)電晶體結構。
100‧‧‧反熔絲式OTP記憶胞陣列
120‧‧‧深井區域
122‧‧‧深井接點區域
123‧‧‧深井偏壓線接點
130a‧‧‧第一井區域
130b‧‧‧第二井區域
130c‧‧‧第三井區域
130d‧‧‧第四井區域
132a‧‧‧第一井接點區域
132b‧‧‧第二井接點區域
132c‧‧‧第三井接點區域
132d‧‧‧第四井接點區域
135-1a、135-2a、135-3a、135-4a‧‧‧線
141a‧‧‧第一源極/汲極區域
141b‧‧‧第二源極/汲極區域
141c‧‧‧第三源極/汲極區域
141d‧‧‧第四源極/汲極區域
142a‧‧‧第一源極/汲極區域
142b‧‧‧第二源極/汲極區域
142c‧‧‧第三源極/汲極區域
142d‧‧‧第四源極/汲極區域
143a‧‧‧第一源極/汲極區域
143b‧‧‧第二源極/汲極區域
143c‧‧‧第三源極/汲極區域
143d‧‧‧第四源極/汲極區域
144a‧‧‧第一汲極區域
144b‧‧‧第二汲極區域
144c‧‧‧第三汲極區域
144d‧‧‧第四汲極區域
151a‧‧‧第一通道區域
151b‧‧‧第二通道區域
151c‧‧‧第三通道區域
151d‧‧‧第四通道區域
152a‧‧‧第一通道區域
153a‧‧‧第一通道區域
154a‧‧‧第一通道區域
161‧‧‧第一反熔絲絕緣層
162‧‧‧第二反熔絲絕緣層
163‧‧‧第三反熔絲絕緣層
164‧‧‧第四反熔絲絕緣層
171‧‧‧第一反熔絲閘極
172‧‧‧第二反熔絲閘極
173‧‧‧第三反熔絲閘極
174‧‧‧第四反熔絲閘極
181‧‧‧第一字線接點
182‧‧‧第二字線接點
183‧‧‧第三字線接點
184‧‧‧第四字線接點
191a‧‧‧第一井偏壓線接點
191b‧‧‧第二井偏壓線接點
191c‧‧‧第三井偏壓線接點
191d‧‧‧第四井偏壓線接點
192a‧‧‧第一位元線接點
192b‧‧‧第二位元線接點
192c‧‧‧第三位元線接點
192d‧‧‧第四位元線接點
211、212、213、214、221、222、224‧‧‧電阻性路徑
1000‧‧‧反熔絲式OTP記憶胞陣列
1100‧‧‧基板
1200‧‧‧深井區域
1220‧‧‧深井接點區域
1230‧‧‧深井偏壓線接點
1300‧‧‧井區域
1320‧‧‧井接點區域
1351a、1352a、1353a、1354a‧‧‧線
1410a‧‧‧第一源極/汲極區域
1410b‧‧‧第二源極/汲極區域
1410c‧‧‧第三源極/汲極區域
1410d‧‧‧第四源極/汲極區域
1420a‧‧‧第一源極/汲極區域
1420b‧‧‧第二源極/汲極區域
1420c‧‧‧第三源極/汲極區域
1420d‧‧‧第四源極/汲極區域
1430a‧‧‧第一源極/汲極區域
1430b‧‧‧第二源極/汲極區域
1430c‧‧‧第三源極/汲極區域
1430d‧‧‧第四源極/汲極區域
1440a‧‧‧第一汲極區域
1440b‧‧‧第二汲極區域
1440c‧‧‧第三汲極區域
1440d‧‧‧第四汲極區域
1511、1512、1513、1514‧‧‧第一通道區域
1611、1612、1613、1614‧‧‧反熔絲絕緣層
1711~1714、1721~1724、1731~1734、1741~1744‧‧‧反熔絲閘極
1811~1814、1821~1824、1831~1834、1841~1844‧‧‧字線接點
1910‧‧‧井偏壓線接點
1920a‧‧‧第一位元線接點
1920b‧‧‧第二位元線接點
1920c‧‧‧第三位元線接點
1920d‧‧‧第四位元線接點
2110、2120、2130、2140、2210、2220、2310、2330、2410、2430、2440‧‧‧電阻性路徑
BL1‧‧‧第一位元線
BL2‧‧‧第二位元線
BL3‧‧‧第三位元線
BL4‧‧‧第四位元線
C11、C12、C13、C14、C21、C22、C23、C24、C31、C32、C33、C34、C41、C42、C43、C44‧‧‧單元胞
CH2、CH3、CH4‧‧‧反轉通道
D11、D12、D13、D14‧‧‧第一二極體(寄生的PN二極體)
D21、D22、D23、D24、D31~D34、D41~D44‧‧‧寄生的PN二極體
DN‧‧‧深井二極體
DT11、DT12、DT13、DT14‧‧‧汲極端子
GT11、GT12、GT13、GT14‧‧‧閘極端子
NWL‧‧‧深井偏壓線
PWL1‧‧‧第一井偏壓線
PWL2‧‧‧第二井偏壓線
PWL3‧‧‧第三井偏壓線
PWL4‧‧‧第四井偏壓線
ST11、ST12、ST13、ST14‧‧‧源極端子
T11、T12、T13、T14‧‧‧第一電晶體
T21、T22、T23、T24、T31、T41‧‧‧電晶體
Vpp1‧‧‧第一編程電壓
Vpp2‧‧‧第二編程電壓
Vrd‧‧‧讀取電壓
WL1‧‧‧第一字線
WL2‧‧‧第二字線
WL3‧‧‧第三字線
WL4‧‧‧第四字線
WL11~WL14、WL21~WL24、WL31~WL34、WL41~WL44‧‧‧字線
本揭露內容的各種實施例在考量到所附的圖式以及所附的詳細說明下將會變得更明顯，其中：圖1是描繪根據一實施例的一種反熔絲式OTP記憶胞陣列的佈局圖；圖2是沿著圖1的一線I-I'所取的橫截面圖；圖3是沿著圖1的一線Ⅱ-Ⅱ'所取的橫截面圖； 圖4是沿著圖1的一線Ⅲ-Ⅲ'所取的橫截面圖；圖5是描繪在圖2中所示的橫截面圖的等效電路圖；圖6是描繪在圖1中所示的反熔絲式OTP記憶胞陣列的等效電路圖；圖7至20是描繪在圖6中所示的反熔絲式OTP記憶胞陣列的編程操作的概要圖；圖21至24是描繪在圖6中所示的反熔絲式OTP記憶胞陣列的其它編程操作的概要圖；圖25至27是描繪在圖6中所示的反熔絲式OTP記憶胞陣列的讀取操作的概要圖；圖28是描繪根據另一實施例的一種反熔絲式OTP記憶胞陣列的佈局圖；圖29是沿著圖28的一線Ⅳ-Ⅳ'所取的橫截面圖；圖30是描繪在圖29中所示的橫截面圖的等效電路圖；圖31是描繪在圖28中所示的反熔絲式OTP記憶胞陣列的等效電路圖；圖32至41是描繪在圖31中所示的反熔絲式OTP記憶胞陣列的編程操作的概要圖；圖42及43是描繪在圖31中所示的反熔絲式OTP記憶胞陣列的其它編程操作的概要圖；以及圖44是描繪在圖31中所示的反熔絲式OTP記憶胞陣列的讀取操作的概要圖。
一反熔絲元件可被形成為最初具有一絕緣的狀態，亦即電性 開路的狀態，並且在一等於或大於一臨界電壓的電壓被施加至其時，可被編程以具有一導電的狀態，亦即電性短路的狀態。於是，一可編程的反熔絲元件可被採用在構成一種反熔絲式OTP記憶胞陣列的複數個單元胞的每一個中。所述可編程的反熔絲元件可被實現以具有一種金屬氧化物半導體(MOS)電晶體結構。構成所述反熔絲式OTP記憶胞陣列的單元胞的每一個可包含至少一反熔絲電晶體以及至少一選擇電晶體。所述選擇電晶體可以在一編程操作或是一讀取操作期間被用來選擇所述單元胞中的至少一個。 然而，根據以下的實施例，構成所述反熔絲式OTP記憶胞陣列的單元胞的每一個可被配置以只包含單一反熔絲電晶體，而無選擇電晶體。換言之，根據所述實施例，一或多個特定的單元胞甚至可以在無任何選擇電晶體下被選擇性地編程及讀出。因此，一種反熔絲式OTP記憶胞陣列所佔用的平面面積可被減小，以增加包含所述反熔絲式OTP記憶胞陣列的半導體記憶體裝置的集成密度。
將會瞭解到的是，儘管第一、第二、第三等等的術語可能在 此被使用來描述各種的元件，但是這些元件不應該受限於這些術語。這些術語只是被用來區別一元件與另一元件。因此，在某些實施例中的一第一元件可能在其它實施例中被稱為一第二元件，而不脫離本揭露內容的教示。
同樣將會理解到的是，當一元件被稱為位在另一元件"上"、 "之上"、"上面"、"下"、"之下"或是"下面"時，其可以直接接觸所述另一元件、或是至少一介於中間的元件可以存在於兩者之間。於是，在此所用的例如是"上"、"之上"、"上面"、"下"、"之下"、"下面"與類似者的術語只是為了描述特定實施例之目的而已，因而並不欲限制本揭露內容的範疇。
進一步將會理解到的是，當一元件被稱為"連接"或"耦接"至 另一元件時，其可以直接連接或耦接至所述另一元件、或是介於中間的元件可以存在。相對地，當一元件被稱為"直接連接"或"直接耦接"至另一元件時，並沒有介於中間的元件存在。
圖1是描繪根據一實施例的一種反熔絲式OTP記憶胞陣列100的佈局圖。
參照圖1，所述反熔絲式OTP記憶胞陣列100可包含複數個井區域130a、130b、130c及130d。所述井區域130a、130b、130c及130d的側壁以及底表面可以被一深井區域120所圍繞。所述深井區域120可以具有一第一導電度類型，並且所述井區域130a、130b、130c及130d可以具有一與所述第一導電度類型相反的第二導電度類型。在本實施例中，所述深井區域120可以是N型，並且所述井區域130a、130b、130c及130d可以是P型。或者是，所述深井區域120可以是P型，並且所述井區域130a、130b、130c及130d可以是N型。所述深井區域120可以藉由執行利用一遮罩圖案的一離子植入製程以及一擴散製程來加以形成。類似地，所述井區域130a、130b、130c及130d亦可以藉由執行一利用一遮罩圖案的離子植入製程以及一擴散製程來加以形成。所述井區域130a、130b、130c及130d的每一個可被設置以具有在一第一方向(例如是在圖1中的一水平方向)上延伸的一條帶或線的形狀。所述井區域130a、130b、130c及130d可被排列在一第二方向(例如是在圖1中是一垂直的方向)上，並且可以是和彼此在所述第二方向上間隔開某一距離。所述井區域130a、130b、130c及130d分別可被設置在複數個列中。例如，所述第一井區域130a可被設置在一第一列中，所述第二 井區域130b可被設置在一第二列中，所述第三井區域130c可被設置在一第三列中，並且所述第四井區域130d可被設置在一第四列中。如同在圖1中所繪，所述第二方向可以是垂直於所述第一方向。然而，在某些實施例中，所述第二方向可以用一非直角的角度交叉所述第一方向。
複數個反熔絲閘極171、172、173及174可被設置在所述深 井區域120之上，以交叉所述井區域130a、130b、130c及130d。所述反熔絲閘極171、172、173及174的每一個可以具有一延伸在所述第二方向上的條帶或線的形狀。所述反熔絲閘極171、172、173及174可被排列在所述第一方向上，並且可以是和彼此在所述第一方向上間隔開某一距離。儘管未顯示在圖1中，反熔絲絕緣層可被設置在所述反熔絲閘極171、172、173及174與所述井區域130a、130b、130c及130d之間。所述反熔絲絕緣層可以延伸以被設置在所述反熔絲閘極171、172、173及174與所述深井區域120之間。換言之，所述反熔絲閘極171、172、173及174可以藉由所述反熔絲絕緣層以與所述深井區域120以及井區域130a、130b、130c及130d為電性絕緣的。所述反熔絲閘極171、172、173及174分別可被設置在複數個行中。 例如，所述第一反熔絲閘極171可被設置在一第一行中，所述第二反熔絲閘極172可被設置在一第二行中，所述第三反熔絲閘極173可被設置在一第三行中，並且所述第四反熔絲閘極174可被設置在一第四行中。於是，分別被設置在所述第一至第四行中的反熔絲閘極171、172、173及174可以交叉分別被設置在所述第一至第四列中的井區域130a、130b、130c及130d，以提供其複數個交叉點。
所述反熔絲式OTP記憶胞陣列100的複數個單元胞可以分 別位在所述第一至第四井區域130a、130b、130c及130d以及所述第一至第四反熔絲閘極171、172、173及174的交叉點。於是，所述反熔絲式OTP記憶胞陣列100可包含十六個單元胞，其被排列以具有一'4×4'矩陣形式。所述反熔絲式OTP記憶胞陣列100的單元胞的每一個可以藉由所述井區域130a、130b、130c及130d被設置所在的列中的一列、以及所述反熔絲閘極171、172、173及174被設置所在的行中的一行來加以界定。例如，位在所述第一列及第一行的一交叉點的一單元胞可以對應於被設置在所述第一井區域130a以及第一反熔絲閘極171的一交叉點的一單元胞C11。類似地，位在所述第一列以及第二行的一交叉點的一單元胞可以對應於被設置在所述第一井區域130a以及第二反熔絲閘極172的一交叉點的一單元胞C12。 因此，其餘的單元胞亦可以藉由所述列中的一列以及所述行中的一行來加以界定。
複數個第一源極/汲極區域141a、142a及143a以及一第一汲 極區域144a可被設置在位於所述第一列中的第一井區域130a中。儘管未顯示在圖1中，所述第一源極/汲極區域141a、142a及143a以及所述第一汲極區域144a的側壁及底表面可以被所述第一井區域130a所圍繞。所述第一源極/汲極區域141a、142a及143a以及所述第一汲極區域144a可被排列在所述第一方向上，並且可以是和彼此間隔開。所述第一汲極區域144a可被設置在所述第四反熔絲閘極174的一相對所述第三反熔絲閘極173的側邊處，並且可以在所述第一井區域130a的一頂表面被露出。所述第一源極/汲極區域141a在一平面圖中可以是位在所述第一及第二反熔絲閘極171及172之間並且被露出。所述第一源極/汲極區域142a在一平面圖中可以是位在所述 第二及第三反熔絲閘極172及173之間並且被露出。所述第一源極/汲極區域143a在一平面圖中可以是位在所述第三及第四反熔絲閘極173及174之間並且被露出。所述第一源極/汲極區域141a、142a及143a可以是與所述第一、第二、第三及第四反熔絲閘極171、172、173及174自對準的。儘管未顯示在圖1中，所述第一源極/汲極區域141a、142a及143a的每一個都可以具有兩個相對的側壁，所述側壁是和第一至第四反熔絲閘極171、172、173及174中的相鄰的兩個部分重疊。所述第一汲極區域144a可以具有一和所述第四反熔絲閘極174部分重疊的側壁。當所述第一井區域130a是P型時，所述第一源極/汲極區域141a、142a及143a以及所述第一汲極區域144a可以是N型。
複數個第二源極/汲極區域141b、142b及143b以及一第二汲 極區域144b可被設置在位於所述第二列中的第二井區域130b中。儘管未顯示在圖1中，所述第二源極/汲極區域141b、142b及143b以及所述第二汲極區域144b的側壁及底表面可以被所述第二井區域130b所圍繞。所述第二源極/汲極區域141b、142b及143b以及所述第二汲極區域144b可被排列在所述第一方向上，並且可以是和彼此間隔開。所述第二汲極區域144b可被設置在所述第四反熔絲閘極174的一相對所述第三反熔絲閘極173的側邊處，並且可以在所述第二井區域130b的一頂表面被露出。所述第二源極/汲極區域141b在一平面圖中可以是位在所述第一及第二反熔絲閘極171及172之間並且被露出。所述第二源極/汲極區域142b在一平面圖中可以是位在所述第二及第三反熔絲閘極172及173之間並且被露出。所述第二源極/汲極區域143b在一平面圖中可以是位在所述第三及第四反熔絲閘極173及174之 間並且被露出。所述第二源極/汲極區域141b、142b及143b可以是與所述第一、第二、第三及第四反熔絲閘極171、172、173及174自對準的。儘管未顯示在圖1中，所述第二源極/汲極區域141b、142b及143b的每一個都可以具有兩個相對的側壁，所述側壁是和第一至第四反熔絲閘極171、172、173及174中的相鄰的兩個部分重疊。所述第二汲極區域144b可以具有一和所述第四反熔絲閘極174部分重疊的側壁。當所述第二井區域130b是P型時，所述第二源極/汲極區域141b、142b及143b以及所述第二汲極區域144b可以是N型。
複數個第三源極/汲極區域141c、142c及143c以及一第三汲 極區域144c可被設置在位於所述第三列中的第三井區域130c中。儘管未顯示在圖1中，所述第三源極/汲極區域141c、142c及143c以及所述第三汲極區域144c的側壁及底表面可以被所述第三井區域130c所圍繞。所述第三源極/汲極區域141c、142c及143c以及所述第三汲極區域144c可被排列在所述第一方向上，並且可以是和彼此間隔開。所述第三汲極區域144c可被設置在所述第四反熔絲閘極174的一相對所述第三反熔絲閘極173的側邊處，並且可以在所述第三井區域130c的一頂表面被露出。所述第三源極/汲極區域141c在一平面圖中可以是位在所述第一及第二反熔絲閘極171及172之間並且被露出。所述第三源極/汲極區域142c在一平面圖中可以是位在所述第二及第三反熔絲閘極172及173之間並且被露出。所述第三源極/汲極區域143c在一平面圖中可以是位在所述第三及第四反熔絲閘極173及174之間並且被露出。所述第三源極/汲極區域141c、142c及143c可以是與所述第一、第二、第三及第四反熔絲閘極171、172、173及174自對準的。儘管未 顯示在圖1中，所述第三源極/汲極區域141c、142c及143c的每一個都可以具有兩個相對的側壁，所述側壁是和第一至第四反熔絲閘極171、172、173及174中的相鄰的兩個部分重疊。所述第三汲極區域144c可以具有一和所述第四反熔絲閘極174部分重疊的側壁。當所述第三井區域130c是P型時，所述第三源極/汲極區域141c、142c及143c以及所述第三汲極區域144c可以是N型。
複數個第四源極/汲極區域141d、142d及143d以及一第四汲 極區域144d可被設置在位於所述第四列中的第四井區域130d中。儘管未顯示在圖1中，所述第四源極/汲極區域141d、142d及143d以及所述第四汲極區域144d的側壁及底表面可以被所述第四井區域130d所圍繞。所述第四源極/汲極區域141d、142d及143d以及所述第四汲極區域144d可被排列在所述第一方向上，並且可以是和彼此間隔開。所述第四汲極區域144d可被設置在所述第四反熔絲閘極174的一相對所述第三反熔絲閘極173的側邊處，並且可以在所述第四井區域130d的一頂表面被露出。所述第四源極/汲極區域141d在一平面圖中可以是位在所述第一及第二反熔絲閘極171及172之間並且被露出。所述第四源極/汲極區域142d在一平面圖中可以是位在所述第二及第三反熔絲閘極172及173之間並且被露出。所述第四源極/汲極區域143d在一平面圖中可以是位在所述第三及第四反熔絲閘極173及174之間並且被露出。所述第四源極/汲極區域141d、142d及143d可以是與所述第一、第二、第三及第四反熔絲閘極171、172、173及174自對準的。儘管未顯示在圖1中，所述第四源極/汲極區域141d、142d及143d的每一個都可以具有兩個相對的側壁，所述側壁是和第一至第四反熔絲閘極171、172、 173及174中的相鄰的兩個部分重疊。所述第四汲極區域144d可以具有一和所述第四反熔絲閘極174部分重疊的側壁。當所述第四井區域130d是P型時，所述第四源極/汲極區域141d、142d及143d以及所述第四汲極區域144d可以是N型。
所述源極/汲極區域的任一個都可被設置在介於位在所述第 一行中的第一反熔絲閘極171以及位在所述第二行中的第二反熔絲閘極172之間的每個列中。換言之，所述第一源極/汲極區域141a可被設置在介於所述第一及第二反熔絲閘極171及172之間的位於所述第一列中的第一井區域130a中，並且所述第二源極/汲極區域141b可被設置在介於所述第一及第二反熔絲閘極171及172之間的位於所述第二列中的第二井區域130b中。類似地，所述第三源極/汲極區域141c可被設置在介於所述第一及第二反熔絲閘極171及172之間的位於所述第三列中的第三井區域130c中，並且所述第四源極/汲極區域141d可被設置在介於所述第一及第二反熔絲閘極171及172之間的位於所述第四列中的第四井區域130d中。所述第一、第二、第三及第四源極/汲極區域141a、141b、141c及141d可以作為構成被排列在所述第一行中的單元胞的胞電晶體的汲極區域，並且亦可以作為構成被排列在所述第二行中的單元胞的胞電晶體的源極區域。
所述源極/汲極區域的任一個都可被設置在介於位在所述第 二行中的第二反熔絲閘極172以及位在所述第三行中的第三反熔絲閘極173之間的每個列中。換言之，所述第一源極/汲極區域142a可被設置在介於所述第二及第三反熔絲閘極172及173之間的位於所述第一列中的第一井區域130a中，並且所述第二源極/汲極區域142b可被設置在介於所述第二及第三 反熔絲閘極172及173之間的位於所述第二列中的第二井區域130b中。類似地，所述第三源極/汲極區域142c可被設置在介於所述第二及第三反熔絲閘極172及173之間的位於所述第三列中的第三井區域130c中，並且所述第四源極/汲極區域142d可被設置在介於所述第二及第三反熔絲閘極172及173之間的位於所述第四列中的第四井區域130d中。所述第一、第二、第三及第四源極/汲極區域142a、142b、142c及142d可以作為構成被排列在所述第二行中的單元胞的胞電晶體的汲極區域，並且亦可以作為構成被排列在所述第三行中的單元胞的胞電晶體的源極區域。
所述源極/汲極區域的任一個都可被設置在介於位在所述第 三行中的第三反熔絲閘極173以及位在所述第四行中的第四反熔絲閘極174之間的每個列中。換言之，所述第一源極/汲極區域143a可被設置在介於所述第三及第四反熔絲閘極173及174之間的位於所述第一列中的第一井區域130a中，並且所述第二源極/汲極區域143b可被設置在介於所述第三及第四反熔絲閘極173及174之間的位於所述第二列中的第二井區域130b中。類似地，所述第三源極/汲極區域143c可被設置在介於所述第三及第四反熔絲閘極173及174之間的位於所述第三列中的第三井區域130c中，並且所述第四源極/汲極區域143d可被設置在介於所述第三及第四反熔絲閘極173及174之間的位於所述第四列中的第四井區域130d中。所述第一、第二、第三及第四源極/汲極區域143a、143b、143c及143d可以作為構成被排列在所述第三行中的單元胞的胞電晶體的汲極區域，並且亦可以作為構成被排列在所述第四行中的單元胞的胞電晶體的源極區域。
所述反熔絲式OTP記憶胞陣列100的一單元胞可被配置以 具有一種單一MOS電晶體結構。例如，位在所述第一列以及第二行的一交叉點的單元胞C12可以是一MOS電晶體，其是由所述第一井區域130a、第一源極/汲極區域141a及142a、以及第二反熔絲閘極172所構成的。所述第一源極/汲極區域141a可以作為所述單元胞C12的一源極區域，並且所述第一源極/汲極區域142a可以作為所述單元胞C12的一汲極區域。如上所述，所述反熔絲絕緣層(亦即，一第二反熔絲絕緣層)可被設置在所述第一井區域130a與第二反熔絲閘極172之間。除了所述第一行以及最後一行(亦即，所述第四行)之外，其它被排列在所述第二及第三行中的單元胞的每一個亦可具有和所述單元胞C12相同的結構。
被排列在最後一行(亦即，所述第四行)中的單元胞的每一個 亦可具有一種單一MOS電晶體結構。例如，一位在所述第一列以及第四行的一交叉點的單元胞C14可以是一MOS電晶體，其是由所述第一井區域130a、第一源極/汲極區域143a、第一汲極區域144a以及第四反熔絲閘極174所構成的。所述第一源極/汲極區域143a可以作為所述單元胞C14的一源極區域，並且所述第一汲極區域144a可以作為所述單元胞C14的一汲極區域。 被排列在最後一行(亦即，所述第四行)中的其餘的單元胞的每一個亦可具有和所述單元胞C14相同的結構。
相對地，被排列在所述第一行中的單元胞的每一個可以具有 一種半MOS電晶體結構。例如，位在所述第一列以及第一行的一交叉點的單元胞C11可以是一半MOS電晶體，其是由所述第一井區域130a、第一源極/汲極區域141a以及第一反熔絲閘極171所構成的。所述第一源極/汲極區域141a可以作為所述單元胞C11的一汲極區域，而且沒有源極區域被設置 在所述單元胞C11中。被排列在所述第一行中的其餘的單元胞的每一個亦可具有和所述單元胞C11相同的結構。
一深井接點區域122可被設置在所述深井區域120中。所述 深井接點區域122可以是和所述第一至第四井區域130a、130b、130c及130d間隔開的。所述深井接點區域122可以具有和深井區域120相同的導電度類型(例如是所述第一導電度類型)，並且可以具有一雜質濃度是高於所述深井區域120的一雜質濃度。所述深井接點區域122可以透過一深井偏壓線接點123來電連接至一深井偏壓線NWL。儘管圖1是描繪一個其中單一深井接點區域122被設置在所述深井區域120中的例子，但是本揭露內容並不限於此。例如，在某些實施例中，複數個深井接點區域可被設置在所述深井區域120中。在此例中，所述複數個深井接點區域可以連接至所述深井偏壓線NWL。
一第一井接點區域132a、一第二井接點區域132b、一第三 井接點區域132c以及一第四井接點區域132d分別可被設置在所述第一至第四井區域130a、130b、130c及130d中。所述第一至第四井接點區域132a、132b、132c及132d可以具有和所述第一至第四井區域130a、130b、130c及130d相同的導電度類型(例如是所述第二導電度類型)。此外，所述第一至第四井接點區域132a、132b、132c及132d可以具有一雜質濃度是高於所述第一至第四井區域130a、130b、130c及130d的一雜質濃度。
所述第一反熔絲閘極171可以透過一第一字線接點181來電 連接至一第一字線WL1，並且所述第二反熔絲閘極172可以透過一第二字線接點182來電連接至一第二字線WL2。類似地，所述第三反熔絲閘極173 可以透過一第三字線接點183來電連接至一第三字線WL3，並且所述第四反熔絲閘極174可以透過一第四字線接點184來電連接至一第四字線WL4。 所述第一井接點區域132a可以透過一第一井偏壓線接點191a來電連接至一第一井偏壓線PWL1，並且所述第二井接點區域132b可以透過一第二井偏壓線接點191b來電連接至一第二井偏壓線PWL2。類似地，所述第三井接點區域132c可以透過一第三井偏壓線接點191c來電連接至一第三井偏壓線PWL3，並且所述第四井接點區域132d可以透過一第四井偏壓線接點191d來電連接至一第四井偏壓線PWL4。在所述第一井區域130a中的第一汲極區域144a可以透過一第一位元線接點192a來電連接至一第一位元線BL1，並且在所述第二井區域130b中的第二汲極區域144b可以透過一第二位元線接點192b來電連接至一第二位元線BL2。類似地，在所述第三井區域130c中的第三汲極區域144c可以透過一第三位元線接點192c來電連接至一第三位元線BL3，並且在所述第四井區域130d中的第四汲極區域144d可以透過一第四位元線接點192d來電連接至一第四位元線BL4。
儘管圖1是描繪一個其中所述反熔絲式OTP記憶胞陣列100 包含以一種藉由所述第一至第四井區域130a、130b、130c及130d以及所述第一至第四反熔絲閘極171、172、173及174所界定的'4×4'矩陣形式排列的十六個單元胞的例子，但是本揭露內容並不限於此。例如，在某些實施例中，所述反熔絲式OTP記憶胞陣列100可包含以藉由一、二、三、五或更多個井區域以及一、二、三、五或更多個反熔絲閘極所界定的另一種矩陣形式排列的複數個單元胞。在某些其它實施例中，井區域的數目可以是不同於反熔絲閘極的數目。不論在任何情形中，根據本揭露內容的一種反熔 絲式OTP記憶胞陣列都可以是基於參考圖1所述的配置。
圖2是沿著圖1的一線I-I'所取的橫截面圖。圖2是描繪 對應於所述單元胞C11、C12、C13及C14的第一電晶體T11、T12、T13及T14的橫截面圖，其在圖1中是分別被設置在所述第一列以及所述第一至第四行的交叉點。沿著所述第二、第三及第四列所取的橫截面圖的每一個可以是和在圖2中所描繪的橫截面圖實質相同的。在圖1及2中，相同的元件符號或相同的參考指示符是表示相同的元件。
參照圖1及2，具有所述第一導電度類型的深井區域120(例 如，一N型深井區域)可被設置在一基板110的一上方區域中。所述深井接點區域122以及第一井區域130a可被設置在所述深井區域120的一上方區域中。於是，所述深井接點區域122的側壁及一底表面以及所述第一井區域130a的側壁及一底表面可以被所述深井區域120所圍繞。如同參考圖1所述的，被設置在所述深井區域120中的深井接點區域122的數目可以是等於或大於1。所述深井接點區域122可以具有和所述深井區域120相同的導電度類型。然而，所述深井接點區域122的雜質濃度可以是高於所述深井區域120的雜質濃度。
所述第一井接點區域132a、複數個第一源極/汲極區域 141a、142a及143a、以及第一汲極區域144a可以依序地被排列在所述第一井區域130a的一上方區域中，以和彼此在所述第一方向上間隔開。所述第一井接點區域132a可以具有和所述第一井區域130a相同的導電度類型。然而，所述第一井接點區域132a的雜質濃度可以是高於所述第一井區域130a的雜質濃度。所有的第一源極/汲極區域141a、142a及143a以及第一汲極區 域144a都可以是N型。在所述第一行中的一第一通道區域151a可被設置在所述第一源極/汲極區域141a的一相對所述第一汲極區域144a的側邊處。 在所述第二行中的一第一通道區域152a可被設置在所述第一源極/汲極區域141a及142a之間。在所述第三行中的一第一通道區域153a可被設置在所述第一源極/汲極區域142a及143a之間。再者，在所述第四行中的一第一通道區域154a可被設置在所述第一源極/汲極區域143a與第一汲極區域144a之間。
一第一反熔絲絕緣層161以及所述第一反熔絲閘極171可以 依序地被堆疊在所述第一行中的第一通道區域151a上。所述第一反熔絲絕緣層161以及第一反熔絲閘極171的一側壁可以是與所述第一源極/汲極區域141a的一第一側壁垂直地對齊。一第二反熔絲絕緣層162以及所述第二反熔絲閘極172可以依序地被堆疊在所述第二行中的第一通道區域152a上。所述第二反熔絲絕緣層162以及第二反熔絲閘極172的一側壁可以是與所述第一源極/汲極區域141a的一第二側壁垂直地對齊，並且所述第二反熔絲絕緣層162以及第二反熔絲閘極172的第二側壁可以是與所述第一源極/汲極區域142a的一第一側壁垂直地對齊。一第三反熔絲絕緣層163以及所述第三反熔絲閘極173可以依序地被堆疊在所述第三行中的第一通道區域153a上。所述第三反熔絲絕緣層163以及第三反熔絲閘極173的一側壁可以是與所述第一源極/汲極區域142a的一第二側壁垂直地對齊，並且所述第三反熔絲絕緣層163以及第三反熔絲閘極173的第二側壁可以是與所述第一源極/汲極區域143a的一第一側壁垂直地對齊。一第四反熔絲絕緣層164以及所述第四反熔絲閘極174可以依序地被堆疊在所述第四行中的第一通道 區域154a上。所述第四反熔絲絕緣層164以及第四反熔絲閘極174的一側壁可以是與所述第一源極/汲極區域143a的一第二側壁垂直地對齊，並且所述第四反熔絲絕緣層164以及第四反熔絲閘極174的第二側壁可以是與所述第一汲極區域144a的一第一側壁垂直地對齊。
在被排列於所述第一列中的第一電晶體T11、T12、T13及 T14中的在所述第一行中的第一電晶體T11可以具有一半MOS電晶體結構。在所述第一列中的其餘的第一電晶體T12、T13及T14的每一個都可以具有一完整的MOS電晶體結構。
所述第一至第四反熔絲閘極171、172、173及174可以分別 透過所述第一至第四字線接點181、182、183及184來電連接至所述第一至第四字線WL1、WL2、WL3及WL4。所述深井接點區域122可以透過所述深井偏壓線接點123來電連接至所述深井偏壓線NWL。所述第一井接點區域132a可以透過所述第一井偏壓線接點191a來電連接至所述第一井偏壓線PWL1。所述第一汲極區域144a可以透過所述第一位元線接點192a來電連接至所述第一位元線BL1。
圖3是沿著圖1的一線Ⅱ-Ⅱ'所取的橫截面圖。在圖1、2及3中，相同的元件符號或相同的參考指示符是表示相同的元件。
參照圖1及3，被摻雜P型雜質的第一至第四井區域130a、130b、130c及130d可以依序地被排列在所述N型深井區域120的一上方區域中，以和彼此在所述第二方向上間隔開。被摻雜N型雜質的第一源極/汲極區域141a、141b、141c及141d分別可被設置在所述第一至第四井區域130a、130b、130c及130d的上方區域中。
由於被摻雜P型雜質的第一至第四井區域130a、130b、130c 及130d的側壁及底表面是被所述N型深井區域120所圍繞，因此所述第一至第四井區域130a、130b、130c及130d可以藉由所述N型深井區域120來和彼此是電性隔離的。明確地說，當所述第一至第四井區域的例如是第一井區域130a的任一個接地，而且一正偏壓電壓被施加至所述深井區域120時，一在所述第一井區域130a以及所述深井區域120之間的PN接面可被逆向偏壓，以將所述第一井區域130a與其它井區域(亦即，所述第二、第三及第四井區域130b、130c及130d)電性隔離開。換言之，當一正電壓被施加至所述深井區域120，而且一接地電壓被施加至一特定的井區域時，在所述特定的井區域中執行的電性操作不會影響到其它井區域。即使相同的偏壓電壓被施加至所述第一井區域130a以及深井區域120兩者，所述第一井區域130a仍然可以和所述第二、第三及第四井區域130b、130c及130d電性隔離開，因為一內建的電位存在於所述第一井區域130a與深井區域120之間的PN接面中。
圖4是沿著圖1的一線Ⅲ-Ⅲ'所取的橫截面圖。圖4是描繪 對應於分別被設置在圖1中的第一行以及第一至第四列的交叉點的單元胞C11、C21、C31及C41的電晶體T11、T21、T31及T41的通道區域的橫截面圖。沿著所述第二、第三及第四行所取的橫截面圖的每一個可以是和在圖4中描繪的橫截面圖實質相同的。在圖1、2、3及4中，相同的元件符號或相同的參考指示符是表示相同的元件。
參照圖1及4，被摻雜P型雜質的第一至第四井區域130a、 130b、130c及130d可以如同參考圖3所述的，依序地被排列在所述N型深 井區域120的一上方區域中，以和彼此在所述第二方向上間隔開。位在所述第一列以及第一行的一交叉點的第一通道區域151a可被設置在所述第一井區域130a的和所述第一反熔絲絕緣層161以及第一反熔絲閘極171重疊的一上方區域中。位在所述第二列以及第一行的一交叉點的一第二通道區域151b可被設置在所述第二井區域130b的和所述第一反熔絲絕緣層161以及第一反熔絲閘極171重疊的一上方區域中。位在所述第三列以及第一行的一交叉點的一第三通道區域151c可被設置在所述第三井區域130c的和所述第一反熔絲絕緣層161以及第一反熔絲閘極171重疊的一上方區域中。位在所述第四列以及第一行的一交叉點的一第四通道區域151d可被設置在所述第四井區域130d的和所述第一反熔絲絕緣層161以及第一反熔絲閘極171重疊的一上方區域中。當所述第一至第四井區域130a、130b、130c及130d接地，而且一大於一臨界電壓的正閘極電壓被施加至所述第一反熔絲閘極171時，反轉通道可被形成在所述第一至第四通道區域151a、151b、151c及151d中，以在相鄰的源極/汲極區域之間、或是在一源極/汲極區域與一汲極區域之間提供導電的路徑。
圖5是描繪在圖2中所示的橫截面圖的等效電路圖。儘管圖 5只有描繪被排列在所述第一列中的單元胞C11、C12、C13及C14的等效電路圖，但是對應於沿著其它列(亦即，所述第二、第三及第四列)所取的橫截面圖的等效電路圖的每一個亦可以是和在圖5中所示的等效電路圖實質相同的。
參照圖1、2及5，在所述第一列中的單元胞C11可以對應 於具有一半MOS電晶體結構的電晶體T11，並且被排列在所述第一列中的 其餘的單元胞C12、C13及C14可以對應於所述電晶體T12、T13及T14，其分別具有一完整的MOS電晶體結構。換言之，所述反熔絲式OTP記憶胞陣列100並不包含任何用於在被排列於所述第一列中的單元胞C11、C12、C13及C14中選擇一特定的單元胞的選擇電晶體。所述電晶體T11、T12、T13及T14可以依序地串聯連接。換言之，位在所述第一列以及第一行的一交叉點的電晶體T11的一汲極端子DT11可以電連接至位在所述第一列以及第二行的一交叉點的電晶體T12的一源極端子ST12；位在所述第一列以及第二行的一交叉點的電晶體T12的一汲極端子DT12可以電連接至位在所述第一列以及第三行的一交叉點的電晶體T13的一源極端子ST13；並且位在所述第一列以及第三行的一交叉點的電晶體T13的一汲極端子DT13可以電連接至位在所述第一列以及第四行的一交叉點的電晶體T14的一源極端子ST14。位在所述第一列以及第一行的一交叉點的電晶體T11的一源極端子ST11可以是電性浮接的，並且位在所述第一列以及第四行的一交叉點的電晶體T14的一汲極端子DT14可以電連接至所述第一位元線BL1。
位在所述第一列以及第一行的一交叉點的電晶體T11的一 閘極端子GT11可以電連接至所述第一字線WL1。位在所述第一列以及第二行的一交叉點的電晶體T12的一閘極端子GT12可以電連接至所述第二字線WL2。位在所述第一列以及第三行的一交叉點的電晶體T13的一閘極端子GT13可以電連接至所述第三字線WL3。位在所述第一列以及第四行的一交叉點的電晶體T14的一閘極端子GT14可以電連接至所述第四字線WL4。所述電晶體T11的汲極端子DT11以及所述電晶體T12的源極端子ST12可以電連接至位在所述第一列以及第一行的一交叉點的一第一二極體D11的一 陰極；並且所述電晶體T12的汲極端子DT12以及所述電晶體T13的源極端子ST13可以電連接至位在所述第一列以及第二行的一交叉點的一第一二極體D12的一陰極。類似地，所述電晶體T13的汲極端子DT13以及所述電晶體T14的源極端子ST14可以電連接至位在所述第一列以及第三行的一交叉點的一第一二極體D13的一陰極；並且所述電晶體T14的汲極端子DT14可以電連接至位在所述第一列以及第四行的一交叉點的一第一二極體D14的一陰極。所述第一二極體D11、D12、D13及D14的陽極可以電連接至所述第一井偏壓線PWL1。所述第一二極體D11、D12、D13及D14的陽極亦可以電連接至一深井二極體DN的一陽極。所述深井二極體DN的一陰極可以電連接至所述深井偏壓線NWL。
構成位在所述第一列以及第一行的一交叉點的單元胞C11 的電晶體T11的閘極端子GT11以及汲極端子DT11可以對應於分別參考圖1及2所述的第一反熔絲閘極171以及第一源極/汲極區域141a。沒有對應於所述電晶體T11的浮接的源極端子ST11的擴散區域可存在於所述基板110中。構成位在所述第一列以及第二行的一交叉點的單元胞C12的電晶體T12的閘極端子GT12、源極端子ST12以及汲極端子DT12可以分別對應於所述第二反熔絲閘極172、第一源極/汲極區域141a以及第一源極/汲極區域142a。所述第一源極/汲極區域141a可以作為所述電晶體T11的汲極端子DT11以及所述電晶體T12的源極端子ST12。構成位在所述第一列以及第三行的一交叉點的單元胞C13的電晶體T13的閘極端子GT13、源極端子ST13以及汲極端子DT13可以分別對應於所述第三反熔絲閘極173、第一源極/汲極區域142a以及所述第一源極/汲極區域143a。所述第一源極/汲極區域 142a可以作為所述電晶體T12的汲極端子DT12以及所述電晶體T13的源極端子ST13。構成位在所述第一列以及第四行的一交叉點的單元胞C14的電晶體T14的閘極端子GT14、源極端子ST14以及汲極端子DT14可以分別對應於所述第四反熔絲閘極174、第一源極/汲極區域143a以及所述第一汲極區域144a。所述第一源極/汲極區域143a可以作為所述電晶體T13的汲極端子DT13以及所述電晶體T14的源極端子ST14。
所述第一二極體D11可以對應於由第一井區域130a以及第 一源極/汲極區域141a所構成的一寄生的二極體構件，並且所述第一二極體D12可以對應於由第一井區域130a以及第一源極/汲極區域142a所構成的一寄生的二極體構件。再者，所述第一二極體D13可以對應於由第一井區域130a以及第一源極/汲極區域143a所構成的一寄生的二極體構件，並且所述第一二極體D14可以對應於由第一井區域130a以及第一汲極區域144a所構成的一寄生的二極體構件。此外，所述深井二極體DN可以對應於由第一井區域130a以及深井區域120所構成的一寄生的二極體構件。
所述第一井區域130a可以作為被排列在所述第一列中的電 晶體T11、T12、T13及T14的一共同的基體(bulk)區域。因此，所述電晶體T11的第一通道區域151a可以透過一線135-1a來電連接至所述第一井偏壓線PWL1，並且所述電晶體T12的第一通道區域152a可以透過一線135-2a來電連接至所述第一井偏壓線PWL1。類似地，所述電晶體T13的第一通道區域153a可以透過一線135-3a來電連接至所述第一井偏壓線PWL1，並且所述電晶體T14的第一通道區域154a可以透過一線135-4a來電連接至所述第一井偏壓線PWL1。
圖6是描繪在圖1中所示的反熔絲式OTP記憶胞陣列100 的等效電路圖。圖6的反熔絲式OTP記憶胞陣列100可以對應於複數個列的等效電路圖，其中每一列是具有和參考圖5所述的第一列實質相同的配置。圖6是在無圖5中所示的寄生的二極體D11、D12、D13、D14及DN下描繪所述反熔絲式OTP記憶胞陣列100的等效電路圖。此外，圖6是將所述井區域130a、130b、130c及130d描繪為藉由虛線繪製的矩形方塊。
參照圖6，所述複數個字線WL1、WL2、WL3及WL4可被 排列在所述第一方向上，並且所述複數個井區域130a、130b、130c及130d可被排列在所述第二方向上。如同參考圖1所述的，所述第一至第四井區域130a、130b、130c及130d可以分別電連接至所述第一至第四井偏壓線PWL1、PWL2、PWL3及PWL4。於是，所述複數個字線WL1、WL2、WL3及WL4可被設置為與所述行平行的，並且所述複數個井偏壓線PWL1、PWL2、PWL3及PWL4可被設置為與所述列平行的。所述字線WL1、WL2、WL3及WL4以及所述井偏壓線PWL1、PWL2、PWL3及PWL4的此種配置僅僅是許多適合的佈局圖中的一個例子而已。於是，在某些實施例中，所述複數個字線WL1、WL2、WL3及WL4可被設置為與所述列平行的，並且所述複數個井偏壓線PWL1、PWL2、PWL3及PWL4可被設置為與所述行平行的。
被排列在所述第一列中的單元胞C11、C12、C13及C14可 以串聯連接在所述第一方向(亦即，一列方向)上，並且可以和彼此共用所述第一井偏壓線PWL1。在被排列於所述第一列中的單元胞C11、C12、C13及C14中的單元胞C11的源極端子可以浮接，並且所述單元胞C14的汲極 端子可以電連接至所述第一位元線BL1。被排列在所述第二列中的單元胞C21、C22、C23及C24亦可以是串聯連接在所述第一方向上，並且可以和彼此共用所述第二井偏壓線PWL2。在被排列於所述第二列中的單元胞C21、C22、C23及C24中的單元胞C21的源極端子可以浮接，並且所述單元胞C24的汲極端子可以電連接至所述第二位元線BL2。被排列在所述第三列中的單元胞C31、C32、C33及C34亦可以是串聯連接在所述第一方向上，並且可以和彼此共用所述第三井偏壓線PWL3。在被排列於所述第三列中的單元胞C31、C32、C33及C34中的單元胞C31的源極端子可以浮接，並且所述單元胞C34的汲極端子可以電連接至所述第三位元線BL3。被排列在所述第四列中的單元胞C41、C42、C43及C44亦可以是串聯連接在所述第一方向上，並且可以和彼此共用所述第四井偏壓線PWL4。在被排列於所述第四列中的單元胞C41、C42、C43及C44中的單元胞C41的源極端子可以浮接，並且所述單元胞C44的汲極端子可以電連接至所述第四位元線BL4。
被排列在所述第一行中的單元胞C11、C21、C31及C41可 以和彼此共用所述第一字線WL1，並且被排列在所述第二行中的單元胞C12、C22、C32及C42可以和彼此共用所述第二字線WL2。類似地，被排列在所述第三行中的單元胞C13、C23、C33及C43可以和彼此共用所述第三字線WL3，並且被排列在所述第四行中的單元胞C14、C24、C34及C44可以和彼此共用所述第四字線WL4。
圖7至20是描繪在圖6中所示的反熔絲式OTP記憶胞陣列 100的編程操作的概要圖。在圖7至20中，和在圖1至6中所用的相同的 元件符號或相同的參考指示符是表示相同的元件。
所述反熔絲式OTP記憶胞陣列100的一編程操作可包含依 序地編程被排列在所述列的任一列中的複數個單元胞。例如，所述反熔絲式OTP記憶胞陣列100的編程操作可包含依序地編程被排列在所述第一列中的複數個單元胞C11、C12、C13及C14。換言之，根據所述反熔絲式OTP記憶胞陣列100的編程操作，位在所述第一列以及第一行的一交叉點的單元胞C11可被編程，並且位在所述第一列以及第二行的一交叉點的單元胞C12接著可被編程。接著，位在所述第一列以及第三行的一交叉點的單元胞C13可被編程，並且位在所述第一列以及第四行的一交叉點的單元胞C14接著可被編程。此外，在被排列於所述第一列中的所有的單元胞C11、C12、C13及C14都依序地被編程之後，未被編程的列的例如是所述第二列的任一列可被選擇，因而被排列在所述第二列中的單元胞C21、C22、C23及C24可以利用和在編程所述單元胞C11、C12、C13及C14中所用的相同的方法來依序地加以編程。再者，在被排列於所述第二列中的所有的單元胞C21、C22、C23及C24都依序地被編程之後，未被編程的列的例如是所述第三列的任一列可被選擇，因而被排列在所述第三列中的單元胞C31、C32、C33及C34可以利用和在編程所述單元胞C11、C12、C13及C14中所用的相同的方法來依序地加以編程。最後，在被排列於所述第三列中的所有的單元胞C31、C32、C33及C34都依序地被編程之後，例如是所述第四列的其餘的未被編程的列可被選擇，因而被排列在所述第四列中的單元胞C41、C42、C43及C44可以利用和在編程所述單元胞C11、C12、C13及C14中所用的相同的方法來依序地加以編程。在某些實施例中，所述列在編程操作期間 可以用隨機順序來加以選擇。在下文中，用於依序地編程被排列在所述第一列中的單元胞C11、C12、C13及C14的一編程操作將會加以描述。
首先，參照圖7，在被排列於所述第一列中的單元胞C11、 C12、C13及C14中的單元胞C11可被編程。為了選擇性地編程所述單元胞C11，一第一編程電壓Vpp1可被施加至連接到所選的單元胞C11的第一字線WL1。所述第一編程電壓Vpp1可被設定以具有一電壓位準是能夠使得所選的單元胞C11的反熔絲絕緣層(圖2的161)破裂，以形成一電阻性路徑。 在某些實施例中，所述第一編程電壓Vpp1可以具有一約10V到約20V的電壓位準。此外，一第二編程電壓Vpp2可被施加至分別連接到非所選的單元胞C12、C13及C14的第二、第三及第四字線WL2、WL3及WL4。所述第二編程電壓Vpp2可被設定以具有一電壓位準是大於構成非所選的單元胞C12、C13及C14的電晶體的一臨界電壓而且能夠避免非所選的單元胞C12、C13及C14的反熔絲絕緣層(圖2的162、163及164)破裂。此外，在所述第一及第二編程電壓Vpp1及Vpp2之間的一電壓差可被設定以避免非所選的單元胞C12、C13及C14的反熔絲絕緣層(圖2的162、163以及164)破裂。 在某些實施例中，所述第二編程電壓Vpp2可以具有一約2V到約5V的電壓位準。再者，當被排列在所述第一列中的單元胞C11、C12、C13及C14被編程時，所述第一位元線BL1以及第一井偏壓線PWL1可以是接地的。再者，所述第二編程電壓Vpp2亦可以被施加至所述深井偏壓線NWL、第二井偏壓線PWL2、第三井偏壓線PWL3、以及第四井偏壓線PWL4。其它的位元線，亦即所述第二、第三及第四位元線BL2、BL3及BL4可以是浮接或接地的。
圖8是描繪所選的單元胞C11在以上的偏壓條件下的一編 程機制。
如同在圖8中所繪，因為大於非所選的單元胞C12、C13及 C14的臨界電壓的第二編程電壓Vpp2被施加至所有連接到非所選的單元胞C12、C13及C14的第二、第三及第四字線WL2、WL3及WL4，因此構成非所選的單元胞C12、C13及C14的電晶體T12、T13及T14可被導通。因此，反轉通道CH2、CH3及CH4可以分別被形成在所述電晶體T12、T13及T14的第一通道區域152a、153a及154a中。在以上的偏壓條件下，一反轉通道亦可被形成在構成所選的單元胞C11的電晶體T11的第一通道區域151a中。然而，被形成在所述電晶體T11的第一通道區域151a中的反轉通道不會影響到所選的單元胞C11的編程操作。因此，如同在圖8中所繪，在所述電晶體T11的第一通道區域151a中並未繪出反轉通道。
被施加至所述第一位元線BL1的接地電壓是透過所述第一 汲極區域144a、反轉通道CH4、第一源極/汲極區域143a、反轉通道CH3、第一源極/汲極區域142a、反轉通道CH2、以及第一源極/汲極區域141a而最終可被發送至在所述第一反熔絲閘極171之下的反轉通道。因此，在所述第一編程電壓Vpp1與所述接地電壓之間的一電壓差(亦即所述第一編程電壓Vpp1)可被施加在所述第一反熔絲閘極171與第一源極/汲極區域141a之間、以及在所述第一反熔絲閘極171與在所述第一反熔絲閘極171之下的反轉通道之間。在所述第一反熔絲閘極171與第一源極/汲極區域141a之間的電場可以是比在所述第一反熔絲閘極171與在所述第一反熔絲閘極171之下的反轉通道之間的電場強。於是，在所述第一反熔絲閘極171與第一 源極/汲極區域141a之間的第一反熔絲絕緣層161可以藉由所述第一編程電壓Vpp1而破裂，以形成一電流流過的電阻性路徑211，即如同藉由圖8的一部分'A1'所指出者。因此，所選的單元胞C11可被編程。
在與所選的單元胞C11共用所述第一井偏壓線PWL1的非所 選的單元胞C12中，所述第二編程電壓Vpp2可被施加在所述第二反熔絲閘極172與第一源極/汲極區域142a之間。由於所述第二編程電壓Vpp2是具有一不足以使得所述第二反熔絲絕緣層162破裂的電壓位準，因此沒有電阻性路徑被形成在介於所述第二反熔絲閘極172與第一源極/汲極區域142a之間的第二反熔絲絕緣層162中。非所選的單元胞C12的此種編程禁止機制可以相同地被應用到與所選的單元胞C11共用所述第一井偏壓線PWL1的其餘的非所選的單元胞C13及C14。再者，非所選的單元胞C12的編程禁止機制亦可以被應用到和非所選的單元胞C12共用所述第二字線WL2的其餘的非所選的單元胞C22、C32及C42、和非所選的單元胞C13共用所述第三字線WL3的其餘的非所選的單元胞C23、C33及C43、以及和非所選的單元胞C14共用所述第四字線WL4的其餘的非所選的單元胞C24、C34及C44。
再次參照圖7，和所選的單元胞C11共用所述第一字線WL1 的非所選的單元胞C21、C31及C41不會被編程，因為沒有反轉通道被形成在構成非所選的單元胞C22、C23、C24、C32、C33、C34、C42、C43及C44的電晶體中。
圖9是描繪在以上的偏壓條件下的非所選的單元胞的編程 禁止機制。尤其，圖9是描繪沿著在以上的偏壓條件下的第二列所取的橫 截面圖。
為了編程非所選的單元胞C21，在被施加至所述第一反熔絲 閘極171的第一編程電壓Vpp1以及一在所述第二源極/汲極區域141b之處感應的電壓之間的一電壓差必須是大到足以使得所述第一反熔絲絕緣層161破裂。然而，由於所述第二編程電壓Vpp2可被施加至所述第二、第三及第四反熔絲閘極172、173及174以及所述第二井區域130b，因此在所述第二井區域130b與反熔絲閘極172、173及174之間可以是沒有電壓差。於是，沒有反轉通道被形成在被排列於所述第二列中的電晶體T22、T23及T24的第二通道區域152b、153b及154b的每一個中。因此，即使一接地電壓被施加至所述第二位元線BL2，所述接地電壓也無法被發送至所述第二源極/汲極區域141b。因此，所述第二源極/汲極區域141b可以是浮接的。甚至若所述第二位元線BL2是浮接的，則所述第二源極/汲極區域141b仍然可以是浮接的，而不論被施加至所述第二、第三及第四反熔絲閘極172、173及174的電壓位準為何。
此外，如上所述，在被施加至所述第一反熔絲閘極171的第 一編程電壓Vpp1與被施加至所述第二井區域130b的第二編程電壓Vpp2之間的一電壓差可以具有一不足以使得所述反熔絲絕緣層161、162、163及164破裂的電壓位準。於是，在以上的偏壓條件下，沒有電阻性路徑被形成在非所選的單元胞C21、C31及C41的第一反熔絲絕緣層161中。因此，非所選的單元胞C21、C31及C41不會被編程。
參照圖10，在被排列於所述第一列中的單元胞C11、C12、 C13及C14中的單元胞C11被編程之後，一用於選擇性地編程位於所述第 二行中的單元胞C12的編程操作可加以執行。明確地說，在一種其中連接至經編程的單元胞C11的第一字線WL1是浮接的狀態中，所述第一編程電壓Vpp1可被施加至連接到所選的單元胞C12的第二字線WL2，並且所述第二編程電壓Vpp2可被施加至連接到在未被編程的單元胞中的非所選的單元胞C13及C14的第三及第四字線WL3及WL4。此外，一接地電壓可被施加至連接到所選的單元胞C12的第一位元線BL1以及第一井偏壓線PWL1，並且其餘的位元線BL2、BL3及BL4可以是浮接或接地的。再者，所述第二編程電壓Vpp2亦可以被施加至其餘的井偏壓線，例如是所述第二、第三及第四井偏壓線PWL2、PWL3及PWL4。所述第二編程電壓Vpp2亦可以被施加至所述深井偏壓線NWL。
圖11是描繪在以上的偏壓條件下的所選的單元胞C12的一 編程機制。
如同在圖11中所繪，由於連接至經編程的單元胞C11的第 一字線WL1是浮接的，因此不論所述單元胞C11是否具有一經編程的狀態，用於編程所選的單元胞C12的編程操作都不會影響到所述單元胞C11。 因為大於非所選的單元胞C13及C14的臨界電壓的第二編程電壓Vpp2被施加至連接到非所選的單元胞C13及C14的第三及第四字線WL3及WL4，因此構成非所選的單元胞C13及C14的電晶體T13及T14可被導通。因此，反轉通道CH3及CH4可以分別被形成在所述電晶體T13及T14的第一通道區域153a及154a中。所述反轉通道CH2亦可被形成在構成所選的單元胞C12的電晶體T12的第一通道區域152a中。
被施加至所述第一位元線BL1的接地電壓可以透過所述第 一汲極區域144a、反轉通道CH4、第一源極/汲極區域143a、反轉通道CH3、以及第一源極/汲極區域142a，而被發送至所述第一源極/汲極區域141a。因此，在所述第一編程電壓Vpp1與接地電壓之間的一電壓差(亦即，所述第一編程電壓Vpp1)可被施加在所述第二反熔絲閘極172以及第一源極/汲極區域142a之間。於是，在所述第二反熔絲閘極172與第一源極/汲極區域142a之間的第一反熔絲絕緣層162可以藉由所述第一編程電壓Vpp1而破裂，以形成一電流流過的電阻性路徑212，即如同藉由圖11的一部分'A2'所指出者。因此，所選的單元胞C12可被編程。
在和所選的單元胞C12共用所述第一井偏壓線PWL1的非所 選的單元胞C13中，所述第二編程電壓Vpp2可被施加在所述第三反熔絲閘極173與所述第一源極/汲極區域143a之間。由於所述第二編程電壓Vpp2具有一不足以使得所述第三反熔絲絕緣層163破裂的電壓位準，因此沒有電阻性路徑被形成在介於所述第三反熔絲閘極173與第一源極/汲極區域143a之間的第三反熔絲絕緣層163中。非所選的單元胞C13的此種編程禁止機制可以相同地被應用到和所選的單元胞C12共用所述第一井偏壓線PWL1的其餘的非所選的單元胞C14。再者，非所選的單元胞C13的編程禁止機制亦可以被應用到和非所選的單元胞C13共用所述第三字線WL3的其餘的非所選的單元胞C23、C33及C43、以及和非所選的單元胞C14共用所述第四字線WL4的其餘的非所選的單元胞C24、C34及C44。
再次參照圖10，和經編程的單元胞C11共用所述第一字線 WL1的非所選的單元胞C21、C31及C41不會受到所選的單元胞C12的編程操作的影響，因為所述第一字線WL1是浮接的。此外，和所選的單元胞 C12共用所述第二字線WL2的非所選的單元胞C22、C32及C42不會被編程，因為沒有反轉通道被形成在構成非所選的單元胞C23、C24、C33、C34、C43及C44的電晶體的每一個中。
圖12是描繪在以上的偏壓條件下的非所選的單元胞的編程 禁止機制。尤其，圖12是描繪沿著在以上的偏壓條件下的第二列所取的橫截面圖。
為了編程非所選的單元胞C22，在被施加至所述第二反熔絲 閘極172的第一編程電壓Vpp1以及一在所述第二源極/汲極區域142b之處感應的電壓之間的一電壓差必須是大到足以使得所述第二反熔絲絕緣層162破裂。然而，由於所述第二編程電壓Vpp2可被施加至所述第三及第四反熔絲閘極173及174以及第二井區域130b，因此在所述第二井區域130b與反熔絲閘極173及174之間的一電壓差可以是零伏特。於是，沒有反轉通道被形成在被排列於所述第二列中的電晶體T23及T24的第二通道區域153b及154b的每一個中。因此，即使一接地電壓被施加至所述第二位元線BL2，所述接地電壓也無法被發送至所述第二源極/汲極區域142b。因此，由於所述第二源極/汲極區域142b是浮接的，因此非所選的單元胞C22的第二反熔絲絕緣層162不會破裂。因此，沒有電阻性路徑被形成在非所選的單元胞C22的第二反熔絲絕緣層162中。當所述第二位元線BL2是浮接時，所述第二源極/汲極區域142b仍然可以是浮接的，而不論被施加至所述第三及第四反熔絲閘極173及174的電壓位準為何。
同時，如上所述，在被施加至所述第二反熔絲閘極172的第 一編程電壓Vpp1以及被施加至所述第二井區域130b的第二編程電壓Vpp2 之間的一電壓差可以具有一不足以使得所述反熔絲絕緣層161、162、163及164破裂的電壓位準。於是，在以上的偏壓條件下，沒有電阻性路徑被形成在非所選的單元胞C22、C32及C42的第二反熔絲絕緣層162中。因此，非所選的單元胞C22、C32及C42不會被編程。
參照圖13，在被排列於所述第一列中的單元胞C11、C12、 C13及C14中的單元胞C11及C12被編程之後，用於選擇性地編程位在所述第三行中的單元胞C13的一編程操作可加以執行。明確地說，在一種其中連接至經編程的單元胞C11及C12的第一及第二字線WL1及WL2是浮接的狀態中，所述第一編程電壓Vpp1可被施加至連接到所選的單元胞C13的第三字線WL3，並且所述第二編程電壓Vpp2可被施加至連接到在未被編程的單元胞中的非所選的單元胞C14的第四字線WL4。此外，一接地電壓可被施加至連接到所選的單元胞C13的第一位元線BL1以及第一井偏壓線PWL1，並且其餘的位元線BL2、BL3及BL4可以是浮接或接地的。再者，所述第二編程電壓Vpp2亦可被施加至其餘的井偏壓線，例如是所述第二、第三及第四井偏壓線PWL2、PWL3及PWL4。所述第二編程電壓Vpp2亦可被施加至所述深井偏壓線NWL。
圖14是描繪在以上的偏壓條件下的所選的單元胞C13的編 程機制。
如同在圖14中所繪，由於連接至經編程的單元胞C11及C12 的第一及第二字線WL1及WL2是浮接的，因此不論所述單元胞C11及C12是否具有一經編程的狀態，用於編程所選的單元胞C13的編程操作都不會影響到所述單元胞C11及C12。因為大於非所選的單元胞C14的臨界電壓 的第二編程電壓Vpp2被施加至所述第四字線WL4，並且一接地電壓被施加至所述第一井偏壓線PWL1，因此構成非所選的單元胞C14的電晶體T14可被導通。於是，一反轉通道CH4可被形成在所述電晶體T14的第一通道區域154a中。在以上的偏壓條件下，一反轉通道(未顯示)亦可被形成在構成所選的單元胞C13的電晶體T13的第一通道區域153a中。然而，被形成在所述電晶體T13的第一通道區域153a中的反轉通道不會影響到所選的單元胞C13的編程操作。
被施加至所述第一位元線BL1的接地電壓可以透過所述第 一汲極區域144a以及反轉通道CH4而被發送至所述第一源極/汲極區域143a。因此，在所述第一編程電壓Vpp1與接地電壓之間的一電壓差(亦即，所述第一編程電壓Vpp1)可被施加在所述第三反熔絲閘極173與所述第一源極/汲極區域143a之間。於是，在所述第三反熔絲閘極173與第一源極/汲極區域143a之間的第三反熔絲絕緣層163可以藉由所述第一編程電壓Vpp1而破裂，以形成一電流流過的電阻性路徑213，即如同藉由圖14的一部分'A3'所指出者。因此，所選的單元胞C13可被編程。
在和所選的單元胞C13共用所述第一井偏壓線PWL1的非所 選的單元胞C14中，所述第二編程電壓Vpp2可被施加在所述第四反熔絲閘極174與第一汲極區域144a之間。由於所述第二編程電壓Vpp2具有一不足以使得所述第四反熔絲絕緣層164破裂的電壓位準，因此沒有電阻性路徑被形成在介於所述第四反熔絲閘極174與第一汲極區域144a之間的第四反熔絲絕緣層164中。非所選的單元胞C14的此種編程禁止機制可以相同地被應用到和非所選的單元胞C14共用所述第四字線WL4的其餘的非所選的 單元胞C24、C34及C44。
再次參照圖13，和經編程的單元胞C11共用所述第一字線 WL1的非所選的單元胞C21、C31及C41以及和經編程的單元胞C12共用所述第二字線WL2的非所選的單元胞C22、C32及C42不會受到所選的單元胞C13的編程操作的影響，因為所述第一及第二字線WL1及WL2是浮接的。此外，和所選的單元胞C13共用所述第三字線WL3的非所選的單元胞C23、C33及C43不會被編程，因為沒有反轉通道被形成在構成非所選的單元胞C24、C34及C44的電晶體的每一個中。
圖15是描繪在以上的偏壓條件下的非所選的單元胞的編程 禁止機制。尤其，圖15是描繪沿著在以上的偏壓條件下的第二列所取的橫截面圖。
為了編程非所選的單元胞C23，在被施加至所述第三反熔絲閘極173的第一編程電壓Vpp1以及一在所述第二源極/汲極區域143b之處感應的電壓之間的一電壓差必須是大到足以使得所述第三反熔絲絕緣層163破裂。然而，由於所述第二編程電壓Vpp2可被施加至所述第四反熔絲閘極174以及第二井區域130b，因此在所述第二井區域130b與反熔絲閘極174之間的一電壓差可以實際是零伏特。於是，沒有反轉通道被形成在被排列於所述第二列中的電晶體T24的第二通道區域154b的每一個中。因此，即使一接地電壓被施加至所述第二位元線BL2，所述接地電壓也無法被發送至所述第二源極/汲極區域143b。因此，由於所述第二源極/汲極區域143b是浮接的，因而非所選的單元胞C23的第三反熔絲絕緣層163不會破裂。因此，沒有電阻性路徑被形成在非所選的單元胞C23的第三反熔絲絕緣層 163中。在其中所述第二位元線BL2是浮接的情形中，所述第二源極/汲極區域143b仍然可以是浮接的，而不論被施加至所述第四反熔絲閘極174的一電壓位準為何。
同時，如上所述，在被施加至所述第三反熔絲閘極173的第 一編程電壓Vpp1以及被施加至所述第二井區域130b的第二編程電壓Vpp2之間的一電壓差可以具有一不足以使得所述反熔絲絕緣層161、162、163及164破裂的電壓位準。於是，在以上的偏壓條件下，沒有電阻性路徑被形成在非所選的單元胞C23、C33及C43的第三反熔絲絕緣層163中。因此，非所選的單元胞C23、C33及C43不會被編程。
參照圖16，在被排列於所述第一列中的單元胞C11、C12、 C13及C14中的單元胞C11、C12及C13被編程之後，一用於選擇性地編程位在所述最後一行(亦即，所述第四行)中的單元胞C14的編程操作可加以執行。明確地說，在一種其中連接至經編程的單元胞C11、C12及C13的第一、第二及第三字線WL1、WL2及WL3可以是浮接的狀態中，所述第一編程電壓Vpp1可被施加至連接到所選的單元胞C14的第四字線WL4。此外，一接地電壓可被施加至連接到所選的單元胞C14的第一位元線BL1以及第一井偏壓線PWL1。在先前的用於編程所述單元胞C11、C12及C13的編程操作中，其餘的位元線，例如是所述第二、第三及第四位元線BL2、BL3及BL4是浮接或接地的。然而，為了選擇性地編程被排列在所述最後一行中的單元胞(亦即，被排列在所述第四行中的單元胞C14)，非所選的位元線，例如是所述第二、第三及第四位元線BL2、BL3及BL4並非接地的，而是浮接的。再者，所述第二編程電壓Vpp2可被施加至其餘的井偏壓線，例如是所 述第二、第三及第四井偏壓線PWL2、PWL3及PWL4。所述第二編程電壓Vpp2亦可以被施加至所述深井偏壓線NWL。
圖17是描繪在以上的偏壓條件下的所選的單元胞C14的編程機制。
如同在圖17中所繪，由於連接至經編程的單元胞C11、C12及C13的第一、第二及第三字線WL1、WL2及WL3是浮接的，因此不論所述單元胞C11、C12及C13是否具有一經編程的狀態，用於編程所選的單元胞C14的編程操作都不會影響到所述單元胞C11、C12及C13。被施加至所述第一位元線BL1的接地電壓可以直接被發送至所述第一汲極區域144a。因此，在所述第一編程電壓Vpp1與接地電壓之間的一電壓差(亦即，所述第一編程電壓Vpp1)可被施加在所述第四反熔絲閘極174與第一汲極區域144a之間。於是，在所述第四反熔絲閘極174與第一汲極區域144a之間的第四反熔絲絕緣層164可以藉由所述第一編程電壓Vpp1而破裂，以形成一電流流過的電阻性路徑214，即如同藉由圖17的一部分'A4'所指出者。因此，所選的單元胞C14可被編程。
再次參照圖16，和經編程的單元胞C11共用所述第一字線WL1的非所選的單元胞C21、C31及C41、和經編程的單元胞C12共用所述第二字線WL2的非所選的單元胞C22、C32及C42、以及和經編程的單元胞C13共用所述第三字線WL3的非所選的單元胞C23、C33及C43不會受到所選的單元胞C14的編程操作的影響。此可以是因為所述第一、第二及第三字線WL1、WL2及WL3是浮接的。此外，和所選的單元胞C14共用所述第四字線WL4的非所選的單元胞C24、C34及C44不會被編程，因為所述 位元線BL2、BL3及BL4是浮接的。
圖18是描繪在以上的偏壓條件下的非所選的單元胞的編程 禁止機制。尤其，圖18是描繪沿著在以上的偏壓條件下的第二列所取的橫截面圖。
為了編程非所選的單元胞C24，在被施加至所述第四反熔絲 閘極174的第一編程電壓Vpp1以及一在所述第二汲極區域144b之處感應的電壓之間的一電壓差必須是大到足以使得所述第四反熔絲絕緣層164破裂。然而，即使所述第一編程電壓Vpp1被施加至所述第四反熔絲閘極174，所述第二汲極區域144b可加以浮接，以避免非所選的單元胞C24的第四反熔絲絕緣層164破裂。因此，沒有電阻性路徑被形成在非所選的單元胞C24的第四反熔絲絕緣層164中。非所選的單元胞C24的此種編程禁止機制可以相同地被應用到和所選的單元胞C14共用所述第四字線WL4的非所選的單元胞C34及C44。
參照圖19，在被排列於所述第一列中的所有的單元胞C11、 C12、C13及C14都被編程之後，被排列在所述第二列中的單元胞C21、C22、C23及C24可被編程。明確地說，一用於選擇性地編程在被排列於所述第二列中的單元胞C21、C22、C23及C24中的單元胞C21的編程操作可以首先加以執行，並且用於編程在所述第二行中的單元胞C22以及在所述第三行中的單元胞C23的編程操作可以依序地加以執行。最後，一用於選擇性地編程在所述最後一行(亦即，所述第四行)中的單元胞C24的編程操作可加以執行。這些編程操作可以是和參考圖7至18所描述的用於編程所述單元胞C11、C12、C13及C14的編程操作實質相同的。
在某些實施例中，在用於編程被排列在所述第二列中的單元 胞C21、C22、C23及C24的編程操作被執行之前，所述單元胞C11、C12、C13及C14中的至少一個可以具有一未被編程的狀態、或是所有的單元胞C11、C12、C13及C14可以具有一經編程的狀態。當所述單元胞C11、C12、C13及C14的任一個具有一未被編程的狀態時，在所述單元胞C11、C12、C13及C14中的所述未被編程的單元胞的反熔絲閘極以及汲極區域中的至少一個在被排列於所述第二列中的單元胞C21、C22、C23及C24被編程時可以是浮接的、或是一被施加至在所述第一列中的所述未被編程的單元胞的反熔絲絕緣層的電壓可被設定為一不足以使得所述反熔絲絕緣層破裂的電壓位準。因此，當在所述第二列中的單元胞C21、C22、C23及C24被編程時，在所述第一列中的所述未被編程的單元胞不會被編程。換言之，即使被排列在所述第一列中的單元胞C11、C12、C13及C14中的至少一個具有一未被編程的狀態，在所述第一列中的所述未被編程的單元胞也不會受到用於編程被排列在所述第二列中的單元胞C21、C22、C23及C24的編程操作的影響。
圖20是描繪在用於選擇性地編程位在所述第二列以及第一 行的一交叉點的單元胞C21的編程操作期間，被施加至具有所述電阻性路徑211的單元胞C11的一偏壓條件。
如同在圖20中所繪，所述第一編程電壓Vpp1可被施加至單 元胞C11以及所選的單元胞C21所共用的第一字線WL1，並且所述第二編程電壓Vpp2可被施加至所述第二、第三及第四字線WL2、WL3及WL4。
所述第一位元線BL1可以是浮接或接地的，並且所述第二編程電壓Vpp2 亦可以被施加至所述深井偏壓線NWL。
所述單元胞C11可以具有一帶有所述電阻性路徑211的經編 程的狀態。因此，所述第一反熔絲閘極171可以透過所述電阻性路徑211來電連接至所述第一源極/汲極區域141a。在此例中，當所述第一編程電壓Vpp1被施加至單元胞C11以及所選的單元胞C21所共用的第一字線WL1時，一藉由從所述第一編程電壓Vpp1減去所述電阻性路徑211的一電壓降所獲得的電壓可被施加至所述第一源極/汲極區域141a。由於所述電阻性路徑211的一電阻值可以是小到可以忽略的，因此可以假設所述第一編程電壓Vpp1被施加至所述第一源極/汲極區域141a。由於所述第二編程電壓Vpp2被施加至所述第一井偏壓線PWL1，因此所述第二編程電壓Vpp2亦可以被施加至所述第一井區域130a。因此，由被摻雜P型雜質的第一井區域130a以及被摻雜N型雜質的第一源極/汲極區域141a所構成的第一寄生的二極體D11可被逆向偏壓。於是，因為沒有電流流過所述第一寄生的二極體D11，因此所述第一寄生的二極體D11可以在所述第一井區域130a與第一源極/汲極區域141a之間提供一開路。因此，經編程的單元胞C11不會受到在所述第一井區域130a的電位上的變動的影響。
所述第二編程電壓Vpp2可被施加至所有的第二至第四字線 WL2、WL3及WL4以及所述第一井偏壓線PWL1。因此，沒有反轉通道可被形成在構成被排列在所述第一列中的單元胞C12、C13及C14的電晶體T12、T13及T14的每一個中。於是，所述第一源極/汲極區域142a及143a可以是電性浮接的，而不論所述第一位元線BL1的一電壓位準為何。因此，經編程的單元胞C11不會受到一被施加至所述第一位元線BL1的電壓的影 響。
所述第一編程電壓Vpp1可被施加至單元胞C11以及所選的 單元胞C21所共用的第一字線WL1，並且所述第二編程電壓Vpp2可被施加至相鄰所述第一字線WL1的第二字線WL2。因此，在所述第一及第二編程電壓Vpp1及Vpp2之間的一電壓差可被施加在所述第二反熔絲閘極172與第一源極/汲極區域141a之間。然而，在所述第一及第二編程電壓Vpp1及Vpp2之間的電壓差可以是不足以使得在圖20的一部分'C'中的第二反熔絲絕緣層162破裂。因此，由於沒有電阻性路徑被形成在所述部分'C'中的第二反熔絲絕緣層162中，因此所述第一源極/汲極區域141a仍然可以是浮接的。
圖21至24是描繪在圖6中所示的反熔絲式OTP記憶胞陣 列100的其它編程操作的概要圖。
根據本實施例，所述編程操作可以用行的單位來加以執行。 換言之，用於選擇性地編程在被排列於所述第一行中的單元胞C11、C21、C31及C41中的至少一目標單元胞的一編程操作可加以執行，並且一用於選擇性地編程在被排列於所述第二行中的單元胞C12、C22、C32及C42中的至少一目標單元胞的編程操作接著可加以執行。接著，一用於選擇性地編程在被排列於所述第三行中的單元胞C13、C23、C33及C43中的至少一目標單元胞的編程操作可加以執行，並且一用於選擇性地編程在被排列於所述最後一行(亦即，所述第四行)中的單元胞C14、C24、C34及C44的至少一目標單元胞的編程操作可以最後來加以執行。於是，在被排列於每個行中的複數個單元胞中的至少一目標單元胞可以同時被編程，以減少所述編程操作的數目。換言之，根據本實施例，所述反熔絲式OTP記憶胞陣列100 可以藉由反覆地執行和反熔絲式OTP記憶胞陣列100的行的數目相同次數的編程操作來加以編程。
參照圖21，一個其中在被排列於所述第一行中的單元胞 C11、C21、C31及C41中的單元胞C11以及單元胞C31同時被編程的例子將會首先加以敘述。明確地說，所述第一編程電壓Vpp1可被施加至共同連接到所選的單元胞C11及C31兩者的第一字線WL1，並且所述第二編程電壓Vpp2可被施加至其餘的字線WL2、WL3及WL4。所述第一及第二編程電壓Vpp1及Vpp2可以具有和如同參考圖7至20所述的相同的電壓位準。 此外，一接地電壓可以分別被施加至連接到所選的單元胞C11及C31的第一位元線BL1以及第三位元線BL3。分別連接至非所選的單元胞C21及C41的第二位元線BL2以及第四位元線BL4可以是浮接或接地的。再者，一接地電壓可被施加至分別連接到所選的單元胞C11及C31的第一井偏壓線PWL1以及第三井偏壓線PWL3，並且所述第二編程電壓Vpp2可被施加至分別連接到非所選的單元胞C21及C41的第二井偏壓線PWL2以及第四井偏壓線PWL4。儘管未顯示在圖21中，所述第二編程電壓Vpp2亦可被施加至所述深井偏壓線NWL。
在以上的偏壓條件下，所選的單元胞C11及C31可以同時 被編程。換言之，一電阻性路徑可被形成在所選的單元胞C11及C31的每一個的第一反熔絲絕緣層161中。所選的單元胞C11及C31可以藉由和參考圖8所述的相同的機制來加以編程。藉由和參考圖9所述的相同的編程禁止機制，在被排列於所述第一行中的單元胞C11、C21、C31及C41中的單元胞C21及C41不會被編程。換言之，由於沒有反轉通道可被形成在構 成和所述單元胞C21共用所述第二井偏壓線PWL2的非所選的單元胞C22、C23及C24的電晶體的每一個中，因此被施加至所述第二位元線BL2的接地電壓無法被發送至所述單元胞C21的源極/汲極區域。因此，沒有電阻性路徑可被形成在所述單元胞C21的第一反熔絲絕緣層中。類似地，由於沒有反轉通道可被形成在構成和所述單元胞C41共用所述第四井偏壓線PWL4的非所選的單元胞C42、C43及C44的電晶體的每一個中，因此被施加至所述第四位元線BL4的接地電壓無法被發送至所述單元胞C41的源極/汲極區域。因此，沒有電阻性路徑可被形成在所述單元胞C41的第一反熔絲絕緣層中。
與所選的單元胞C11共用所述第一井偏壓線PWL1的非所選 的單元胞C12、C13及C14不會被編程，因為一橫跨非所選的單元胞C12、C13及C14的反熔絲絕緣層所形成的電場是不足以在所述反熔絲絕緣層的每一個中形成一電阻性路徑。此種編程禁止機制亦可以相同地應用到和所選的單元胞C31共用所述第三井偏壓線PWL3的非所選的單元胞C32、C33及C34。
參照圖22，在被排列於所述第一行中的單元胞的編程操作被執行之後，被排列在所述第二行中的單元胞的一編程操作可加以執行。如同在圖22中所繪，為了選擇性地編程被排列在所述第二行中的所有的單元胞C12、C22、C32及C42，在一種其中被設置在包含經編程的單元胞的第一行中的第一字線WL1是浮接的狀態中，所述第一編程電壓Vpp1可被施加至設置在待被編程的第二行中的第二字線WL2，並且所述第二編程電壓Vpp2可被施加至其餘的字線WL3及WL4。此外，一接地電壓可被施加 至分別連接到所選的單元胞C12、C22、C32及C42的第一至第四位元線BL1、BL2、BL3及BL4。再者，一接地電壓亦可以被施加至分別連接到所選的單元胞C12、C22、C32及C42的第一至第四井偏壓線PWL1、PWL2、PWL3及PWL4。儘管未顯示在圖22中，所述第二編程電壓Vpp2亦可以被施加至所述深井偏壓線NWL。
在以上的偏壓條件下，所選的單元胞C12、C22、C32及C42 可以同時被編程。換言之，一電阻性路徑可被形成在所選的單元胞C12、C22、C32及C42的每一個的第二反熔絲絕緣層162中。所選的單元胞C12、C22、C32及C42可以藉由和參考圖11所述的相同的機制來加以編程。被排列在所述第一行中的非所選的單元胞C11、C21、C31及C41不會受到編程所選的單元胞C12、C22、C32及C42的影響，因為所述第一字線WL1是浮接的。被排列在所述第三及第四行中的單元胞C13、C14、C23、C24、C33、C34、C43及C44不會被編程，因為如同參考圖11所述的，被施加至所述第三及第四字線WL3及WL4的第二編程電壓Vpp2具有一電壓位準是不足以使得被設置在所述第三及第四行中的第三及第四反熔絲絕緣層破裂。
參照圖23，在被排列於所述第一及第二行中的單元胞的編 程操作被執行之後，被排列在所述第三行中的單元胞的一編程操作可加以執行。如同在圖23中所繪，一個其中在被排列於所述第三行中的單元胞C13、C23、C33及C43中的單元胞C13、C23及C33同時被編程的例子將會加以描述。明確地說，當所述第一及第二字線WL1及WL2是浮接時，所述第一編程電壓Vpp1可被施加至所述第三字線WL3，並且所述第二編程電壓Vpp2可被施加至其餘的字線WL4。此外，一接地電壓可被施加至分別連接 到所選的單元胞C13、C23及C33的第一、第二及第三位元線BL1、BL2及BL3。連接至所述單元胞C43的第四位元線BL4可以是浮接或接地的。再者，一接地電壓可被施加至分別連接到所選的單元胞C13、C23及C33的第一、第二及第三井偏壓線PWL1、PWL2及PWL3。所述第二編程電壓Vpp2亦可以被施加至其餘的井偏壓線，亦即所述第四井偏壓線PWL4。儘管未顯示在圖23中，所述第二編程電壓Vpp2亦可以被施加至所述深井偏壓線NWL。
在以上的偏壓條件下，所選的單元胞C13、C23及C33可以 同時被編程。換言之，一電阻性路徑可被形成在所選的單元胞C13、C23及C33的每一個的第三反熔絲絕緣層163中。所選的單元胞C13、C23及C33可以藉由和參考圖14所述的相同的機制來加以編程。被排列在所述第一行中的非所選的單元胞C11、C21、C31及C41不會受到用於編程所選的單元胞C13、C23及C33的編程操作的影響，因為所述第一字線WL1是浮接的。 類似地，被排列在所述第二行中的非所選的單元胞C12、C22、C32及C42不會受到用於編程所選的單元胞C13、C23及C33的編程操作的影響，因為所述第二字線WL2是浮接的。被排列在所述第四行中的單元胞C14、C24、C34及C44不會被編程，因為如同參考圖14所述的，被施加至所述第四字線WL4的第二編程電壓Vpp2具有一電壓位準是不足以使得被設置在所述第四行中的第四反熔絲絕緣層破裂。藉由和參考圖15所述的相同的編程禁止機制，被排列在所述第三行中的單元胞C43不會被編程。
參照圖24，在被排列於所述第一、第二及第三行中的單元 胞的編程操作被執行之後，被排列在所述最後一行(亦即，所述第四行)中的 單元胞的一編程操作可加以執行。如同在圖24中所繪，一個其中在被排列於所述第四行中的單元胞C14、C24、C34及C44中的單元胞C14及C44同時被編程的例子將會加以描述。明確地說，在一種其中所述第一、第二及第三字線WL1、WL2及WL3可以是浮接的狀態中，所述第一編程電壓Vpp1可被施加至所述第四字線WL4。此外，一接地電壓可被施加至分別連接到所選的單元胞C14及C44的第一及第四位元線BL1及BL4。其餘的位元線，亦即所述第二及第三位元線BL2及BL3可以是浮接的。再者，一接地電壓可被施加至分別連接到所選的單元胞C14及C44的第一及第四井偏壓線PWL1及PWL4，並且所述第二編程電壓Vpp2可被施加至其餘的井偏壓線，亦即所述第二及第三井偏壓線PWL2及PWL3。儘管未顯示在圖24中，所述第二編程電壓Vpp2亦可以被施加至所述深井偏壓線NWL。
在以上的偏壓條件下，所選的單元胞C14及C44可以同時 被編程。換言之，一電阻性路徑可被形成在所選的單元胞C14及C44的每一個的第四反熔絲絕緣層164中。所選的單元胞C14及C44可以藉由和參考圖17所述的相同的機制來加以編程。被排列在所述第一行中的非所選的單元胞C11、C21、C31及C41不會受到用於編程所選的單元胞C14及C44的編程操作的影響，因為所述第一字線WL1是浮接的。被排列在所述第二行中的非所選的單元胞C12、C22、C32及C42不會受到編程所選的單元胞C14及C44的影響，因為所述第二字線WL2是浮接的。被排列在所述第三行中的非所選的單元胞C13、C23、C33及C43不會受到編程所選的單元胞C14及C44的影響，因為所述第三字線WL3是浮接的。藉由和參考圖18所述的相同的編程禁止機制，被排列在所述第四行中的單元胞C24及C34 不會被編程。
圖25及27是描繪在圖6中所示的反熔絲式OTP記憶胞陣 列100的讀取操作的概要圖。
根據本實施例的讀取操作可以用列的單位來加以執行。因 此，儲存在所述反熔絲式OTP記憶胞陣列100中的所有的資料可以藉由執行所述讀取操作和列的數目相同的次數來加以讀出。為了選擇性地讀出儲存在被排列於一所選的列中的單元胞中的資料，一讀取電壓Vrd可被施加至一被設置在所選的列中的井偏壓線。此外，所有的字線都可以是接地的，並且所有的位元線都可以是浮接的。再者，被設置在除了所選的列之外的非所選的列中的其餘的井偏壓線可以是浮接的。
圖25是描繪一個其中被排列在所述第二列中的單元胞 C21、C22、C23及C24的資料被讀出的例子。
參照圖25，為了讀出被排列在所述第二列中的單元胞C21、 C22、C23及C24的資料，所述讀取電壓Vrd可被施加至共同連接到所述單元胞C21、C22、C23及C24的第二井偏壓線PWL2。所述讀取電壓Vrd可以具有一電壓位準是大於一個一般的PN二極體的一導通電壓。在某些實施例中，所述讀取電壓Vrd可以是在約1V到約3V的範圍內。其餘的井偏壓線，亦即所述第一、第三及第四井偏壓線PWL1、PWL3及PWL4可以是浮接的。所有的字線WL1、WL2、WL3及WL4可以是接地的，並且所有的位元線BL1、BL2、BL3及BL4可以是浮接的。儘管未顯示在圖25中，所述讀取電壓Vrd或是一大於所述讀取電壓Vrd的電壓可被施加至所述深井偏壓線NWL。
圖26是描繪被排列在所述第二列中的單元胞C21、C22、C23 及C24的橫截面圖。
如同在圖26中所繪，在被排列於所述第二列中的單元胞 C21、C22、C23及C24中的單元胞C21、C22及C24可以具有一例如是經編程的狀態的第一狀態，其分別具有電阻性路徑221、222及224。相對地，在被排列於所述第二列中的單元胞C21、C22、C23及C24中的單元胞C23可以具有一例如是抹除的狀態的第二狀態，其不具有電阻性路徑。位在所述第二列以及第一行的一交叉點的單元胞C21可包含一由所述第二井區域130b以及第二源極/汲極區域141b所構成的寄生的PN二極體D21，並且位在所述第二列以及第二行的一交叉點的單元胞C22可包含一由所述第二井區域130b以及第二源極/汲極區域142b所構成的寄生的PN二極體D22。此外，位在所述第二列以及第三行的一交叉點的單元胞C23可包含一由所述第二井區域130b以及第二源極/汲極區域143b所構成的寄生的PN二極體D23，並且位在所述第二列以及第四行的一交叉點的單元胞C24可包含一由所述第二井區域130b以及第二汲極區域144b所構成的寄生的PN二極體D24。
所述讀取電壓Vrd可以透過所述第二井偏壓線PWL2而被施 加至所述第二井區域130b。所有的寄生的PN二極體D21、D22、D23及D24都可被順向偏壓，以具有一導通的狀態。即使所述寄生的PN二極體D21、D22、D23及D24具有一導通的狀態，流過所述寄生的PN二極體D21、D22、D23及D24的每一個的電流仍然可以是依據所述單元胞C21、C22、C23及C24的每一個是否經編程而定。明確地說，因為所述單元胞C21具有所述帶 有電阻性路徑221的經編程的狀態，因此所述第二源極/汲極區域141b可以透過所述電阻性路徑221來電連接至所述第一字線WL1。若忽略在所述寄生的PN二極體D21中的電壓降，則所述讀取電壓Vrd可被施加至所述第二源極/汲極區域141b。因此，電流可以從所述第二井偏壓線PWL2，透過所述寄生的PN二極體D21而流向所述接地的第一字線WL1。因此，當偵測到所述流過第一字線WL1的電流時，連接至所述第一字線WL1的單元胞C21可被識別為經編程的。所述單元胞C21的此讀取操作可以相同地被應用到其它具有一經編程的狀態的所選的單元胞C22及C24。
同時，因為所述單元胞C23具有所述不帶有電阻性路徑的 抹除的狀態，因此所述第三字線WL3可以藉由所述第三反熔絲絕緣層163而與所述第二源極/汲極區域142b及143b為電性隔離或絕緣的。因此，即使所述寄生的PN二極體D22及D23被順向偏壓，因而所述讀取電壓Vrd是被施加至所述第二源極/汲極區域142b及143b，但也沒有電流可以從所述第二井偏壓線PWL2流向所述接地的第三字線WL3，因為所述第三反熔絲絕緣層163是作用為一電性阻障層。於是，當未偵測到流過所述第三字線WL3的電流時，連接至所述第三字線WL3的單元胞C23可被識別為抹除的。
圖27是描繪被排列在所述第一列中的單元胞C11、C12、C13 及C14在用於讀出被排列在所述第二列中的單元胞C21、C22、C23及C24的資料的讀取操作期間的一偏壓條件的橫截面圖。
被排列在所述第一列中的單元胞C11、C12、C13及C14可 以和其上分別被執行所述讀取操作的單元胞C21、C22、C23及C24共用所述第一、第二、第三及第四字線WL1、WL2、WL3及WL4。因此，當用於 讀出被排列在所述第二列中的單元胞C21、C22、C23及C24的資料的讀取操作被執行時，電流不可以流過被排列在所述第一列中的單元胞C11、C12、C13及C14，以便於正確地讀出被排列在所述第二列中的單元胞C21、C22、C23及C24的資料。
當在被排列於所述第一列中的單元胞C11、C12、C13及C14 中的單元胞C11及C14具有一抹除的狀態時，所述寄生的PN二極體D11及D14不會被順向偏壓，因為所述第一井偏壓線PWL1是浮接的。此外，因為在所述單元胞C11及C14的第一及第四反熔絲絕緣層161及164中沒有電阻性路徑，因此不論所述寄生的PN二極體D11及D14的偏壓條件為何，都沒有電流會流過所述單元胞C11及C14。在所述單元胞C12及C13中的寄生的PN二極體D12及D13不會被順向偏壓，因為所述第一井偏壓線PWL1是浮接的。因此，即使所述單元胞C12及C13具有一經編程的狀態，其中一電阻性路徑212被形成在所述第二字線WL2與第一源極/汲極區域142a之間，並且一電阻性路徑213被形成在所述第三字線WL3與第一源極/汲極區域143a之間，也沒有電流會流過所述單元胞C12及C13。類似地，在用於讀出被排列在所述第二列中的單元胞C21、C22、C23及C24的資料的讀取操作期間，沒有電流會流過被排列在所述第三列中的單元胞C31、C32、C33及C34以及被排列在所述第四列中的單元胞C41、C42、C43及C44。換言之，當用於選擇性地讀出被排列在所述第二列中的單元胞C21、C22、C23及C24的資料的讀取操作被執行時，被排列在所述第一、第三及第四列中的非所選的單元胞C11、C12、C13、C14、C31、C32、C33、C34、C41、C42、C43及C44不會影響到所述讀取操作。
圖28是描繪根據另一實施例的一種反熔絲式OTP記憶胞陣 列1000的佈局圖。
參照圖28，所述反熔絲式OTP記憶胞陣列1000可包含一井 區域1300。所述井區域1300的側壁以及一底表面可以被一深井區域1200所圍繞。所述深井區域1200可以具有一第一導電度類型，並且所述井區域1300可以具有一種與所述第一導電度類型相反的第二導電度類型。在某些實施例中，所述深井區域1200可以是N型，並且所述井區域1300可以是P型。所述深井區域1200可以藉由執行一利用一遮罩圖案的離子植入製程以及一擴散製程來加以形成。類似地，所述井區域亦可以藉由執行一利用一遮罩圖案的離子植入製程以及一擴散製程來加以形成。
複數個反熔絲閘極1711至1714、1721至1724、1731至1734 以及1741至1744可被設置在所述井區域1200上。所述反熔絲閘極1711至1714、1721至1724、1731至1734以及1741至1744可以二維地加以排列，以和彼此在一第一方向以及一第二方向上間隔開。在某些實施例中，所述第一及第二方向可以是彼此垂直的。儘管未顯示在圖28中，一反熔絲絕緣層可被設置在每個反熔絲閘極與所述井區域1300之間。所述反熔絲閘極1711至1714、1721至1724、1731至1734以及1741至1744的每一個可以藉由其中一列以及其中一行來加以界定。換言之，所述反熔絲閘極1711至1714可以依序地位在所述第一列以及所述第一至第四行的交叉點，並且所述反熔絲閘極1721至1724可以依序地位在所述第二列以及所述第一至第四行的交叉點。此外，所述反熔絲閘極1731至1734可以依序地位在所述第三列以及所述第一至第四行的交叉點，並且所述反熔絲閘極1741至1744可以依序 地位在所述第四列以及所述第一至第四行的交叉點。因此，所述反熔絲閘極1711至1714、1721至1724、1731至1734以及1741至1744可被排列成具有一'4×4'矩陣形式。
第一源極/汲極區域1410a、1420a及1430a可以依序地被設 置在介於被排列在所述第一列中的反熔絲閘極1711至1714之間的井區域1300的部分中。一第一汲極區域1440a可被設置在所述井區域1300的相鄰所述反熔絲閘極1714的一相對在所述反熔絲閘極1713與反熔絲閘極1714之間的第一源極/汲極區域1430a的側邊處的一部分中。第二源極/汲極區域1410b、1420b及1430b可以依序地被設置在介於被排列在所述第二列中的反熔絲閘極1721至1724之間的井區域1300的部分中。一第二汲極區域1440b可被設置在所述井區域1300的相鄰所述反熔絲閘極1724的一相對在所述反熔絲閘極1723與反熔絲閘極1724之間的第二源極/汲極區域1430b的側邊處的一部分中。第三源極/汲極區域1410c、1420c及1430c可以依序地被設置在介於被排列在所述第三列中的反熔絲閘極1731至1734之間的井區域1300的部分中。一第三汲極區域1440c可被設置在所述井區域1300的相鄰所述反熔絲閘極1734的一相對在所述反熔絲閘極1733與反熔絲閘極1734之間的第三源極/汲極區域1430c的側邊處的一部分中。第四源極/汲極區域1410d、1420d以及1430d可以依序地被設置在介於被排列在所述第四列中的反熔絲閘極1741至1744之間的井區域1300的部分中。一第四汲極區域1440d可被設置在所述井區域1300的相鄰所述反熔絲閘極1744的一相對在所述反熔絲閘極1743與反熔絲閘極1744之間的第四源極/汲極區域1430d的側邊處的一部分中。
因此，一對源極/汲極區域可被設置於被排列在所述第二行 中的反熔絲閘極1712至1742、被排列在所述第三行中的反熔絲閘極1713至1743、以及被排列在所述第四行中的反熔絲閘極1714至1744的每一個的兩側處。例如，所述第一源極/汲極區域1410a可被設置於位在所述第一列以及第一行的一交叉點的反熔絲閘極1711以及位在所述第一列以及第二行的一交叉點的反熔絲閘極1712之間，並且所述第一源極/汲極區域1420a可被設置於位在所述第一列以及第二行的一交叉點的反熔絲閘極1712以及位在所述第一列以及第三行的一交叉點的反熔絲閘極1713之間。再者，所述第一源極/汲極區域1430a可被設置於位在所述第一列以及第三行的一交叉點的反熔絲閘極1713以及位在所述第一列以及第四行的一交叉點的反熔絲閘極1714之間。所述第一源極/汲極區域1410a、1420a及1430a、第二源極/汲極區域1410b、1420b及1430b、第三源極/汲極區域1410c、1420c及1430c、第四源極/汲極區域1410d、1420d及1430d、第一汲極區域1440a、第二汲極區域1440b、第三汲極區域1440c以及第四汲極區域1440d可以具有所述第一導電度類型(亦即N型)，其是和所述井區域1300的第二導電度類型(亦即P型)相反的。
根據所述反熔絲式OTP記憶胞陣列1000，單一單元胞可被 設置在所述反熔絲閘極1711至1714、1721至1724、1731至1734以及1741至1744被設置之處的交叉點的每一個中。因此，所述反熔絲式OTP記憶胞陣列1000可包含十六個單元胞，其被排列成具有一'4×4'矩陣形式。換言之，所述單元胞的每一個可以藉由一列以及一行來加以界定。所述單元胞的每一個可被配置以具有單一MOS電晶體結構。例如，位在所述第一列以及第 二行的一交叉點的一單元胞C12可以是一MOS電晶體，其是由所述井區域1300、第一源極/汲極區域1410a及1420a、以及反熔絲閘極1712所構成的。 在此例中，所述第一源極/汲極區域1410a可以作為所述單元胞C12的一源極區域，並且所述第一源極/汲極區域1420a可以作為所述單元胞C12的一汲極區域。如上所述，一反熔絲絕緣層(未顯示)可被設置在所述井區域1300與反熔絲閘極1712之間。除了所述第一行以及最後一行(亦即，所述第四行)之外，被排列在所述第二及第三行中的其它單元胞的每一個亦可具有和所述單元胞C12相同的結構。
相對地，被排列在所述第一行中的單元胞的每一個可以具有 一半MOS電晶體結構。例如，位在所述第一列以及第一行的一交叉點的一單元胞C11可以是一半MOS電晶體，其是由所述井區域1300、第一源極/汲極區域1410a以及反熔絲閘極1711所構成的。在此例中，所述第一源極/汲極區域1410a可以作為所述單元胞C11的一汲極區域，並且沒有源極區域被設置在所述單元胞C11中。被排列在所述第一行中的其餘的單元胞的每一個亦可具有和所述單元胞C11相同的結構。
被排列在最後一行(亦即，所述第四行)中的單元胞的每一個 亦可具有單一MOS電晶體結構。例如，位在所述第一列以及第四行的一交叉點的一單元胞C14可以是一MOS電晶體，其是由所述井區域1300、第一源極/汲極區域1430a、第一汲極1440a以及反熔絲閘極1714所構成的。在此例中，所述第一源極/汲極區域1430a可以作為所述單元胞C14的一源極區域。被排列在最後一行(亦即，所述第四行)中的其餘的單元胞的每一個亦可具有和所述單元胞C14相同的結構。
一深井接點區域1220可被設置在所述深井區域1200中。所 述深井接點區域1220可以是和所述井區域1300間隔開。所述深井接點區域1220可以具有和所述深井區域1200相同的導電度類型(例如是所述第一導電度類型)，並且可以具有一雜質濃度是高於所述深井區域1200的一雜質濃度。所述深井接點區域1220可以透過一深井偏壓線接點1230來電連接至一深井偏壓線NWL。儘管圖28是描繪一個其中單一深井接點區域1220被設置在所述深井區域1200中的例子，但是本揭露內容並不限於此。例如，在某些實施例中，複數個深井接點區域可被設置在所述深井區域1200中。所述複數個深井接點區域可以連接至所述深井偏壓線NWL。
一井接點區域1320可被設置在所述井區域1300中。所述井 接點區域1320可以具有和所述井區域1300相同的導電度類型(例如是所述第二導電度類型)。此外，所述井接點區域1320可以具有一雜質濃度是高於所述井區域1300的一雜質濃度。儘管圖28是描繪一個其中單一井接點區域1320被設置在所述井區域1300中的例子，但是本揭露內容並不限於此。例如，在某些實施例中，複數個井接點區域可被設置在所述井區域1300中。
所述反熔絲閘極1711至1714、1721至1724、1731至1734 以及1741至1744可以分別透過字線接點1811至1814、1821至1824、1831至1834以及1841至1844來電連接至字線WL11至WL14、WL21至WL24、WL31至WL34以及WL41至WL44。所述井接點區域1320可以透過一井偏壓線接點1910來電連接至一井偏壓線PWL。所述第一汲極區域1440a可以透過一第一位元線接點1920a來電連接至一第一位元線BL1，並且所述第二汲極區域1440b可以透過一第二位元線接點1920b來電連接至一第二位元線 BL2。類似地，所述第三汲極區域1440c可以透過一第三位元線接點1920c來電連接至一第三位元線BL3，並且所述第四汲極區域1440d可以透過一第四位元線接點1920d來電連接至一第四位元線BL4。
儘管圖28是描繪一個其中所述反熔絲式OTP記憶胞陣列 1000包含用一'4×4'矩陣形式排列的十六個反熔絲閘極1711至1714、1721至1724、1731至1734以及1741至1744的例子，但是本揭露內容並不限於此。 換言之，可以有任意數目個反熔絲閘極。
圖29是沿著圖28的一線Ⅳ-Ⅳ'所取的橫截面圖。換言之， 圖29是描繪對應於在圖28中分別被設置在所述第一列以及所述第一至第四行的交叉點的單元胞C11、C12、C13及C14的第一電晶體T11、T12、T13及T14的橫截面圖。沿著所述第二、第三及第四列所取的橫截面圖的每一個可以是和在圖29中描繪的橫截面圖實質相同的。在圖29中，和在圖28中所用的相同的元件符號或相同的參考指示符是表示相同的元件。
參照圖28及29，具有所述第一導電度類型的深井區域 1200(例如，一N型深井區域)可被設置在一基板1100的一上方區域中。所述深井接點區域1220以及井區域1300可被設置在所述深井區域1200的一上方區域中。於是，所述深井接點區域1220的側壁及一底表面以及所述井區域1300的側壁及一底表面可以被所述深井區域1200所圍繞。儘管未顯示在圖29中，如同參考圖28所述的，被排列在所述第二、第三及第四列中的單元胞可以和被排列在所述第一列中的單元胞C11、C12、C13及C14共用所述井區域1300。所述深井接點區域1220可以具有和所述深井區域1200相同的導電度類型，並且具有雜質濃度是高於所述深井區域1200的雜質濃 度。
所述井接點區域1320、複數個第一源極/汲極區域1410a、 1420a及1430a、以及第一汲極區域1440a可以依序地被排列在所述井區域1300的一上方區域中，以和彼此在所述第一方向上間隔開。所述井接點區域1320可以具有和所述井區域1300相同的導電度類型。然而，所述井接點區域1320的雜質濃度可以是高於所述井區域1300的雜質濃度。所有的第一源極/汲極區域1410a、1420a及1430a以及所述第一汲極區域1440a可以是N型。在所述第一行中的一第一通道區域1511可被設置在所述第一源極/汲極區域1410a的一相對所述第一汲極區域1440a的側邊處。在所述第二行中的一第一通道區域1512可被設置在所述第一源極/汲極區域1410a及1420a之間。在所述第三行中的一第一通道區域1513可被設置在所述第一源極/汲極區域1420a及1430a之間。再者，在所述第四行中的一第一通道區域1514可被設置在所述第一源極/汲極區域1430a與第一汲極區域1440a之間。
一反熔絲絕緣層1611以及所述反熔絲閘極1711可以依序地被堆疊在位於所述第一列以及第一行的一交叉點的第一通道區域1511上。所述反熔絲絕緣層1611以及反熔絲閘極1711的一側壁可以是與所述第一源極/汲極區域1410a的一第一側壁垂直地對齊。一反熔絲絕緣層1612以及所述反熔絲閘極1712可以依序地被堆疊在位於所述第一列以及第二行的一交叉點的第一通道區域1512上。所述反熔絲絕緣層1612以及反熔絲閘極1712的一側壁可以是與所述第一源極/汲極區域1410a的一第二側壁垂直地對齊，並且所述反熔絲絕緣層1612以及反熔絲閘極1712的第二側壁可以是與所述第一源極/汲極區域1420a的一第一側壁垂直地對齊。一反熔絲絕緣層 1613以及所述反熔絲閘極1713可以依序地被堆疊在位於所述第一列以及第三行的一交叉點的第一通道區域1513上。所述反熔絲絕緣層1613以及反熔絲閘極1713的一側壁可以是與所述第一源極/汲極區域1420a的一第二側壁垂直地對齊，並且所述反熔絲絕緣層1613以及反熔絲閘極1713的第二側壁可以是與所述第一源極/汲極區域1430a的一第一側壁垂直地對齊。一反熔絲絕緣層1614以及所述反熔絲閘極1714可以依序地被堆疊在位於所述第一列以及第四行的一交叉點的第一通道區域1514上。所述反熔絲絕緣層1614以及反熔絲閘極1714的一側壁可以是與所述第一源極/汲極區域1430a的一第二側壁垂直地對齊，並且所述反熔絲絕緣層1614以及反熔絲閘極1714的第二側壁可以是與所述第一汲極區域1440a的一第一側壁垂直地對齊。
在被排列於所述第一列中的第一電晶體T11、T12、T13及 T14中的在所述第一行中的第一電晶體T11可以具有一半MOS電晶體結構。在所述第一列中的其餘的第一電晶體T12、T13及T14的每一個可以具有一完整的MOS電晶體結構。
被排列在所述第一列中的反熔絲閘極1711、1712、1713及 1714可以分別電連接至位在所述第一列以及所述第一至第四行的交叉點的字線WL11、WL12、WL13及WL14。所述深井接點區域1220可以電連接至所述深井偏壓線NWL。所述井接點區域1320可以電連接至所述井偏壓線PWL。所述第一汲極區域1440a可以電連接至所述第一位元線BL1。
圖30是描繪在圖29中所示的橫截面圖的等效電路圖。儘管 圖30只描繪被排列在所述第一列中的單元胞C11、C12、C13及C14的等效電路圖，但是對應於沿著其它列，亦即所述第二、第三及第四列所取的橫 截面圖的等效電路圖的每一個亦可以是和在圖30中所示的等效電路圖實質相同的。
參照圖28、29及30，在所述第一列中的單元胞C11可以對 應於具有一半MOS電晶體結構的電晶體T11，並且被排列在所述第一列中的其餘的單元胞C12、C13及C14可以對應於所述電晶體T12、T13及T14，其分別具有一完整的MOS電晶體結構。換言之，所述反熔絲式OTP記憶胞陣列1000並不包含用於在被排列於所述第一列中的單元胞C11、C12、C13及C14中選擇一特定的單元胞的選擇電晶體。所述電晶體T11、T12、T13及T14可以依序地串聯連接。換言之，位在所述第一列以及第一行的一交叉點的電晶體T11的一汲極端子DT11可以電連接至位在所述第一列以及第二行的一交叉點的電晶體T12的一源極端子ST12；位在所述第一列以及第二行的一交叉點的電晶體T12的一汲極端子DT12可以電連接至位在所述第一列以及第三行的一交叉點的電晶體T13的一源極端子ST13；並且位在所述第一列以及第三行的一交叉點的電晶體T13的一汲極端子DT13可以電連接至位在所述第一列以及第四行的一交叉點的電晶體T14的一源極端子ST14。位在所述第一列以及第一行的一交叉點的電晶體T11的一源極端子ST11可以是電性浮接的，並且位在所述第一列以及第四行的一交叉點的電晶體T14的一汲極端子DT14可以電連接至所述第一位元線BL1。
位在所述第一列以及第一行的一交叉點的電晶體T11的一 閘極端子GT11可以電連接至所述字線WL11。位在所述第一列以及第二行的一交叉點的電晶體T12的一閘極端子GT12可以電連接至所述字線WL12。位在所述第一列以及第三行的一交叉點的電晶體T13的一閘極端子 GT13可以電連接至所述字線WL13。位在所述第一列以及第四行的一交叉點的電晶體T14的一閘極端子GT14可以電連接至所述字線WL14。所述電晶體T11的汲極端子DT11以及所述電晶體T12的源極端子ST12可以電連接至位在所述第一列以及第一行的一交叉點的一第一二極體D11的一陰極，並且所述電晶體T12的汲極端子DT12以及所述電晶體T13的源極端子ST13可以電連接至位在所述第一列以及第二行的一交叉點的一第一二極體D12的一陰極。類似地，所述電晶體T13的汲極端子DT13以及所述電晶體T14的源極端子ST14可以電連接至位在所述第一列以及第三行的一交叉點的一第一二極體D13的一陰極，並且所述電晶體T14的汲極端子DT14可以電連接至位在所述第一列以及第四行的一交叉點的一第一二極體D14的一陰極。所述第一二極體D11、D12、D13及D14的陽極可以電連接至所述井偏壓線PWL。所述第一二極體D11、D12、D13及D14的陽極亦可以是電連接至一深井二極體DN的一陽極。所述深井二極體DN的一陰極可以電連接至所述深井偏壓線NWL。
構成位在所述第一列以及第一行的一交叉點的單元胞C11 的電晶體T11的閘極端子GT11以及汲極端子DT11可以分別對應於參考圖28及29所述的反熔絲閘極1711以及第一源極/汲極區域1410a。沒有對應於所述電晶體T11的浮接的源極端子ST11的擴散區域可被設置在所述基板1100中。構成位在所述第一列以及第二行的一交叉點的單元胞C12的電晶體T12的閘極端子GT12、源極端子ST12以及汲極端子DT12可以分別對應於所述反熔絲閘極1712、第一源極/汲極區域1410a以及第一源極/汲極區域1420a。所述第一源極/汲極區域1410a可以作為所述電晶體T11的汲極端子 DT11以及所述電晶體T12的源極端子ST12。構成位在所述第一列以及第三行的一交叉點的單元胞C13的電晶體T13的閘極端子GT13、源極端子ST13以及汲極端子DT13可以分別對應於所述反熔絲閘極1713、第一源極/汲極區域1420a以及第一源極/汲極區域1430a。所述第一源極/汲極區域1420a可以作為所述電晶體T12的汲極端子DT12以及所述電晶體T13的源極端子ST13。構成位在所述第一列以及第四行的一交叉點的單元胞C14的電晶體T14的閘極端子GT14、源極端子ST14以及汲極端子DT14可以分別對應於所述反熔絲閘極1714、第一源極/汲極區域1430a以及第一汲極區域1440a。 所述第一源極/汲極區域1430a可以作為所述電晶體T13的汲極端子DT13以及所述電晶體T14的源極端子ST14。
所述第一二極體D11可以對應於由所述井區域1300與第一 源極/汲極區域1410a所構成的一寄生的二極體構件，並且所述第一二極體D12可以對應於由所述井區域1300與第一源極/汲極區域1420a所構成的一寄生的二極體構件。再者，所述第一二極體D13可以對應於由所述井區域1300與第一源極/汲極區域1430a所構成的一寄生的二極體構件，並且所述第一二極體D14可以對應於由所述井區域1300與第一汲極區域1440a所構成的一寄生的二極體構件。此外，所述深井二極體DN可以對應於由所述井區域1300與深井區域1200所構成的一寄生的二極體構件。
所述井區域1300可以作為被排列在所述第一列中的電晶體 T11、T12、T13及T14的一共同的基體區域。因此，所述電晶體T11的第一通道區域1511可以透過一線1351a來電連接至所述井偏壓線PWL，並且所述電晶體T12的第一通道區域1512可以透過一線1352a來電連接至所述井 偏壓線PWL。類似地，所述電晶體T13的第一通道區域1513可以透過一線1353a來電連接至所述井偏壓線PWL，並且所述電晶體T14的第一通道區域1514可以透過一線1354a來電連接至所述井偏壓線PWL。
圖31是描繪在圖28中所示的反熔絲式OTP記憶胞陣列1000 的等效電路圖。圖31的反熔絲式OTP記憶胞陣列1000可以對應於複數個列的等效電路圖，每一列是具有和參考圖30所述的第一列實質相同的配置。
參照圖31，所述複數個字線WL11至WL14、WL21至WL24、 WL31至WL34以及WL41至WL44可以連接至構成分別位在所述列以及所述行的交叉點的單元胞的電晶體的閘極端子。如同參考圖30所述的，所有位在所述列以及所述行的交叉點的單元胞都可以連接至所述井偏壓線PWL。
被排列在所述第一列中的單元胞C11、C12、C13及C14可 以在所述第一方向(亦即，一列方向)上串聯連接。在被排列於所述第一列中的單元胞C11、C12、C13及C14中的單元胞C11的源極端子可以是浮接的，並且所述單元胞C14的汲極端子可以電連接至所述第一位元線BL1。被排列在所述第二列中的單元胞C21、C22、C23及C24亦可以是串聯連接在所述第一方向上。在被排列於所述第二列中的單元胞C21、C22、C23及C24中的單元胞C21的源極端子可以是浮接的，並且所述單元胞C24的汲極端子可以電連接至所述第二位元線BL2。被排列在所述第三列中的單元胞C31、C32、C33及C34亦可以是串聯連接在所述第一方向上。在被排列於所述第三列中的單元胞C31、C32、C33及C34中的單元胞C31的源極端子可以是浮接的，並且所述單元胞C34的汲極端子可以電連接至所述第三位 元線BL3。被排列在所述第四列中的單元胞C41、C42、C43及C44亦可以是串聯連接在所述第一方向上。在被排列於所述第四列中的單元胞C41、C42、C43及C44中的單元胞C41的源極端子可以是浮接的，並且所述單元胞C44的汲極端子可以電連接至所述第四位元線BL4。所述寄生的PN二極體D11至D14、D21至D24、D31至D34以及D41至D44可被設置在所述井偏壓線PWL以及構成所述單元胞C11至C14、C21至C24、C31至C34以及C41至C44的電晶體(在以下被稱為"胞電晶體")的汲極端子之間。所述寄生的PN二極體D11至D14、D21至D24、D31至D34以及D41至D44的陽極可以電連接至所述井偏壓線PWL，並且所述寄生的PN二極體D11至D14、D21至D24、D31至D34以及D41至D44的陰極可以電連接至所述胞電晶體的汲極端子。
圖32至41是描繪在圖31中所示的反熔絲式OTP記憶胞陣 列1000的編程操作的概要圖。在圖32至41中，和在圖28至31中所用的相同的元件符號或相同的參考指示符是表示相同的元件。
所述反熔絲式OTP記憶胞陣列1000可以逐列地加以編程。 換言之，一編程操作可以用列的單位來反覆地加以執行。此外，被排列在每個列中的單元胞可以從位在所述第一行中的第一個單元胞，依序地被編程到位在最後一行中的最後一個單元胞。
如同在圖32中所繪，位在所述第一列以及第一行的一交叉 點的單元胞C11可以首先被編程，以便於編程被排列在所述第一列中的單元胞C11、C12、C13及C14。為了選擇性地編程所述單元胞C11，一第一編程電壓Vpp1可被施加至連接到所選的單元胞C11的字線WL11。所述第一 編程電壓Vpp1可被設定以具有一能夠使得所選的單元胞C11的反熔絲絕緣層(圖29的1611)破裂的電壓位準，以形成一電阻性路徑。在某些實施例中，所述第一編程電壓Vpp1可以具有一約10V到約20V的電壓位準。此外，一第二編程電壓Vpp2可被施加至分別連接到被排列在所述第一列中的其餘的非所選的單元胞C12、C13及C14的字線WL12、WL13及WL14。所述第二編程電壓Vpp2可被設定以具有一電壓位準是大於構成非所選的單元胞C12、C13及C14的電晶體的一臨界電壓並且能夠防止非所選的單元胞C12、C13及C14的反熔絲絕緣層(圖29的1612、1613及1614)破裂。在某些實施例中，所述第二編程電壓Vpp2可以具有一約2V到約5V的電壓位準。再者，當被排列在所述第一列中的單元胞C11、C12、C13及C14被編程時，所述第一位元線BL1以及井偏壓線PWL可以是接地的。再者，所述第二編程電壓Vpp2亦可以被施加至所述深井偏壓線NWL。其它的位元線，亦即所述第二、第三及第四位元線BL2、BL3及BL4可以是浮接或接地的。其它的字線，亦即被排列在所述第二列中的字線WL21至WL24、被排列在所述第三列中的字線WL31至WL34、以及被排列在所述第四列中的字線WL41至WL44亦可以是浮接或接地的。
圖33是被排列在所述第一列中的單元胞C11、C12、C13及 C14的橫截面圖，以描繪在以上的偏壓條件下的所選的單元胞C11的一編程機制。
如同在圖33中所繪，因為大於非所選的單元胞C12、C13 及C14的臨界電壓的第二編程電壓Vpp2被施加至連接到非所選的單元胞C12、C13及C14的所有字線WL12、WL13及WL14，因此構成非所選的單 元胞C12、C13及C14的電晶體T12、T13及T14可被導通。因此，反轉通道CH2、CH3及CH4分別可被形成在所述電晶體T12、T13及T14的第一通道區域1512、1513及1514中。
被施加至所述第一位元線BL1的接地電壓可以透過所述第 一汲極區域1440a、反轉通道CH4、第一源極/汲極區域1430a、反轉通道CH3、第一源極/汲極區域1420a、以及反轉通道CH2而被發送至所述第一源極/汲極區域1410a。因此，在所述第一編程電壓Vpp1與所述接地電壓之間的一電壓差(亦即，所述第一編程電壓Vpp1)可被施加在所述第一反熔絲閘極1711與第一源極/汲極區域1410a之間。於是，在所述第一反熔絲閘極1711與第一源極/汲極區域1410a之間的反熔絲絕緣層1611可以藉由所述第一編程電壓Vpp1而破裂，以形成一電流流過的電阻性路徑2110。因此，所選的單元胞C11可被編程。
在被排列於所述第一列中的非所選的單元胞C12中，所述 第二編程電壓Vpp2可被施加在所述反熔絲閘極1712與第一源極/汲極區域1420a之間。由於所述第二編程電壓Vpp2具有一不足以使得所述反熔絲絕緣層1612破裂的電壓位準，因此沒有電阻性路徑被形成在介於所述第二反熔絲閘極1712與第一源極/汲極區域1420a之間的反熔絲絕緣層1612中。非所選的單元胞C12的此種編程禁止機制可以相同地被應用到被排列在所述第一列中的其餘的非所選的單元胞C13及C14。
圖34是描繪在用於選擇性地編程所述單元胞C11的編程操 作期間，被施加至被排列在所述第二列中的單元胞C21、C22、C23及C24的一偏壓條件的橫截面圖。
如同在圖34中所繪，連接至被排列在所述第二列中的非所 選的單元胞C21、C22、C23及C24的字線WL21至WL24可以是浮接或接地的。連接至非所選的單元胞C24的第二位元線BL2亦可以是浮接或接地的。
當所述字線WL21至WL24是浮接時，內含在非所選的單元 胞C21、C22、C23及C24中的反熔絲絕緣層1621、1622、1623及1624並不會破裂，而不論被施加至所述第二位元線BL2的一電壓位準為何。因此，沒有電阻性路徑被形成在所述反熔絲絕緣層1621、1622、1623及1624的每一個中。
當所述字線WL21至WL24是接地的，並且所述第二位元線 BL2是浮接時，所有的第二源極/汲極區域1410b、1420b及1430b以及所述第二汲極區域1440b可以是浮接的。因此，即使所述字線WL21至WL24是接地的，內含在非所選的單元胞C21、C22、C23及C24中的反熔絲絕緣層1621、1622、1623及1624也不會破裂。因此，在所述反熔絲絕緣層1621、1622、1623及1624的每一個中並沒有形成電阻性路徑。
當所述字線WL21至WL24是接地的，並且所述第二位元線 BL2是接地時，所有的第二源極/汲極區域1410b、1420b及1430b可以是浮接的，因為沒有反轉通道被形成在所述電晶體T22、T23及T24的每一個中，並且所述第二汲極區域1440b可以是接地的。因此，即使所述字線WL21至WL24是接地的，內含在非所選的單元胞C21、C22、C23及C24中的反熔絲絕緣層1621、1622、1623及1624也不會破裂。於是，在所述第二列中的非所選的單元胞C21、C22及C23不會被編程。在非所選的單元胞C24中， 在所述反熔絲閘極1724與第二汲極1440b之間的一電壓差可以是約為零。 因此，非所選的單元胞C24不會被編程。非所選的單元胞C21、C22、C23及C24的此種編程禁止機制可以相同地被應用到被排列在所述第三列中的其餘的非所選的單元胞C31、C32、C33及C34以及被排列在所述第四列中的其餘的非所選的單元胞C41、C42、C43及C44。
參照圖35，在被排列於所述第一列中的單元胞C11、C12、 C13及C14中的單元胞C11被編程之後，用於選擇性地編程位於所述第二行中的單元胞C12的一編程操作可加以執行。明確地說，當連接至經編程的單元胞C11的字線WL11是浮接時，所述第一編程電壓Vpp1可被施加至連接到所選的單元胞C12的字線WL12，並且所述第二編程電壓Vpp2可被施加至連接到在未被編程的單元胞中的非所選的單元胞C13及C14的字線WL13及WL14。此外，一接地電壓可被施加至所述第一位元線BL1以及井偏壓線PWL，並且其餘的位元線BL2、BL3及BL4可以是浮接或接地的。 其它的字線，亦即被排列在所述第二列中的字線WL21至WL24、被排列在所述第三列中的字線WL31至WL34、以及被排列在所述第四列中的字線WL41至WL44亦可以是浮接或接地的。再者，所述第二編程電壓Vpp2亦可以被施加至所述深井偏壓線NWL。
圖36是描繪在用於選擇性地編程所述單元胞C12的編程操 作期間，一被施加至被排列在所述第一列中的單元胞C11、C12、C13及C14的偏壓條件的橫截面圖。
如同在圖36中所繪，由於連接至經編程的單元胞C11的字 線WL11是浮接的，因此不論所述第一源極/汲極區域1410a的一電壓位準 為何，用於編程所選的單元胞C12的編程操作都不會影響到經編程的單元胞C11。
因為大於非所選的單元胞C13及C14的臨界電壓的第二編 程電壓Vpp2被施加至連接到非所選的單元胞C13及C14的字線WL13及WL14，因此構成非所選的單元胞C13及C14的電晶體T13及T14可被導通。 因此，反轉通道CH3及CH4分別可被形成在所述電晶體T13及T14的通道區域1513及1514中。被施加至所述第一位元線BL1的接地電壓可以透過所述第一汲極區域1440a、反轉通道CH4、第一源極/汲極區域1430a以及反轉通道CH3，而被發送至所述第一源極/汲極區域1420a。因此，在所述第一編程電壓Vpp1與所述接地電壓之間的一電壓差(亦即，所述第一編程電壓Vpp1)可被施加在所述反熔絲閘極1712與第一源極/汲極區域1420a之間。於是，在所述反熔絲閘極1712與第一源極/汲極區域1420a之間的反熔絲絕緣層1612可以藉由所述第一編程電壓Vpp1而破裂，以形成一電流流過的電阻性路徑2120。因此，所選的單元胞C12可被編程。
在和所選的單元胞C12一起被排列在所述第一列中的非所 選的單元胞C13中，所述第二編程電壓Vpp2可被施加在所述反熔絲閘極1713與第一源極/汲極區域1430a之間。由於所述第二編程電壓Vpp2具有一不足以使得所述反熔絲絕緣層1613破裂的電壓位準，因此沒有電阻性路徑被形成在介於所述反熔絲閘極1713與第一源極/汲極區域1430a之間的反熔絲絕緣層1613中。非所選的單元胞C13的此種編程禁止機制可以相同地被應用到位在所述第一列以及第四行的一交叉點的其餘的非所選的單元胞C14。再者，在用於選擇性地編程所述單元胞C12的編程操作期間，被排列 在所述第二、第三及第四列中的非所選的單元胞C21至C24、C31至C34以及C41至C44可以藉由和參考圖34所述的相同的編程禁止機制而不會被編程。
參照圖37，在被排列於所述第一列中的單元胞C11、C12、 C13及C14中的單元胞C11及C12被編程之後，一用於選擇性地編程位在所述第三行中的單元胞C13的編程操作可加以執行。明確地說，在一種其中連接至經編程的單元胞C11及C12的字線WL11及WL12可以是浮接的狀態中，所述第一編程電壓Vpp1可被施加至連接到所選的單元胞C13的字線WL13，並且所述第二編程電壓Vpp2可被施加至連接到在未被編程的單元胞中的非所選的單元胞C14的字線WL14。此外，一接地電壓可被施加至所述第一位元線BL1以及井偏壓線PWL，並且其餘的位元線BL2、BL3及BL4可以是浮接或接地的。其它的字線，亦即被排列在所述第二列中的字線WL21至WL24、被排列在所述第三列中的字線WL31至WL34、以及被排列在所述第四列中的字線WL41至WL44亦可以是浮接或接地的。再者，所述第二編程電壓Vpp2亦可以被施加至所述深井偏壓線NWL。
圖38是描繪在用於選擇性地編程所述單元胞C13的編程操 作期間，一被施加至被排列在所述第一列中的單元胞C11、C12、C13及C14的偏壓條件的橫截面圖。
如同在圖38中所繪，由於連接至經編程的單元胞C11及C12 的字線WL11及WL12是浮接的，因此不論所述第一源極/汲極區域1410a及1420a的電壓位準為何，用於編程所選的單元胞C13的編程操作都不會影響到所述單元胞C11及C12。
因為大於非所選的單元胞C14的臨界電壓的第二編程電壓 Vpp2被施加至所述字線WL14，因此構成非所選的單元胞C14的電晶體T14可被導通。於是，一反轉通道CH4可被形成在所述電晶體T14的通道區域1514中。被施加至所述第一位元線BL1的接地電壓可以透過所述第一汲極區域1440a以及反轉通道CH4而被發送至所述第一源極/汲極區域1430a。因此，在所述第一編程電壓Vpp1與所述接地電壓之間的一電壓差(亦即，所述第一編程電壓Vpp1)可被施加在所述反熔絲閘極1713與所述第一源極/汲極區域1430a之間。於是，在所述反熔絲閘極1713與第一源極/汲極區域1430a之間的第三反熔絲絕緣層1613可以藉由所述第一編程電壓Vpp1而破裂，以形成一電流流過的電阻性路徑2130。因此，所選的單元胞C13可被編程。
在和所選的單元胞C13一起被排列在所述第一列中的非所 選的單元胞C14中，所述第二編程電壓Vpp2可被施加在所述反熔絲閘極1714與第一汲極區域1440a之間。由於所述第二編程電壓Vpp2具有一不足以使得所述第四反熔絲絕緣層1614破裂的電壓位準，因此沒有電阻性路徑被形成在介於所述反熔絲閘極1714與第一汲極區域1440a之間的第四反熔絲絕緣層1614中。在用於選擇性地編程所述單元胞C13的編程操作期間，被排列在所述第二、第三及第四列中的非所選的單元胞C21至C24、C31至C34以及C41至C44可以藉由和參考圖34所述的相同的編程禁止機制而不會被編程。
參照圖39，在被排列於所述第一列中的單元胞C11、C12、 C13及C14中的單元胞C11、C12及C13被編程之後，一用於選擇性地編程位在所述最後一行(亦即，所述第四行)中的單元胞C14的編程操作可加以執 行。明確地說，在一種其中連接至經編程的單元胞C11、C12及C13的字線WL11、WL12及WL13可以是浮接的狀態中，所述第一編程電壓Vpp1可被施加至連接到所選的單元胞C14的字線WL14。此外，一接地電壓可被施加至所述第一位元線BL1以及井偏壓線PWL。其餘的位元線，例如是第二、第三及第四位元線BL2、BL3及BL4可以是浮接或接地的。其它的字線，亦即被排列在所述第二列中的字線WL21至WL24、被排列在所述第三列中的字線WL31至WL34、以及被排列在所述第四列中的字線WL41至WL44亦可以是浮接或接地的。再者，所述第二編程電壓Vpp2亦可以被施加至所述深井偏壓線NWL。
圖40是描繪在用於選擇性地編程所述單元胞C14的編程操 作期間，一被施加至被排列在所述第一列中的單元胞C11、C12、C13及C14的偏壓條件的橫截面圖。
如同在圖40中所繪，由於連接至經編程的單元胞C11、C12 及C13的字線WL11、WL12及WL13是浮接的，因此不論所述第一源極/汲極區域1410a、1420a及1430a的電壓位準為何，用於編程所選的單元胞C14的編程操作都不會影響到所述單元胞C11、C12及C13。
被施加至所述第一位元線BL1的接地電壓可以直接被發送 至所述第一汲極區域1440a。因此，在所述第一編程電壓Vpp1與所述接地電壓之間的一電壓差(亦即，所述第一編程電壓Vpp1)可被施加在所述反熔絲閘極1714與第一汲極區域1440a之間。於是，在所述反熔絲閘極1714與第一汲極區域1440a之間的反熔絲絕緣層1614可以藉由所述第一編程電壓Vpp1而破裂，以形成一電流流過的電阻性路徑2140。因此，所選的單元胞 C14可被編程。在用於選擇性地編程所述單元胞C14的編程操作期間，被排列在所述第二、第三及第四列中的非所選的單元胞C21至C24、C31至C34以及C41至C44可以藉由和參考圖34所述的相同的編程禁止機制而不會被編程。
參照圖41，在所述編程操作被施加至被排列在所述第一列 中的所有的單元胞C11、C12、C13及C14以及被排列在所述第二列中的單元胞C21、C22及C23之後，被排列在所述第二列中的單元胞C24可被編程。 在某些實施例中，被施加所述編程操作的單元胞C11、C12、C13、C14、C21、C22及C23可以具有一種帶有一電阻性路徑的第一狀態、或是一種不帶有所述電阻性路徑的第二狀態。在本實施例中，可以假設所述單元胞C11、C13及C22具有分別帶有電阻性路徑2110、2130及2220的第一狀態，並且所述單元胞C12、C14、C21及C23具有所述不帶有電阻性路徑的第二狀態。被排列在所述第三及第四列中的單元胞C31至C34以及C41至C44將會在後續的步驟中被編程。
如同在圖41中所繪，所述井偏壓線PWL以及第二位元線BL2可以是接地的，以選擇性地編程所述單元胞C24。其餘的第一、第三及第四位元線BL1、BL3及BL4可以是浮接或接地的。此外，連接至所述單元胞C11至C14、C21、C22及C23的字線WL11至WL14、WL21、WL22及WL23可以是浮接的，並且連接至所述單元胞C31至C34以及C41至C44的字線WL31至WL34以及WL41至WL44可以是浮接或接地的。再者，所述第一編程電壓Vpp1可被施加至連接到所選的單元胞C24的字線WL24。儘管未顯示在圖41中，所述第二編程電壓Vpp2可被施加至所述深井偏壓 線NWL。
在以上的偏壓條件下，所選的單元胞C24可以藉由和參考 圖39及40所描述的單元胞C14的編程機制相同的機制來加以編程。在用於編程所選的單元胞C24的編程操作期間，所述單元胞C31至C34以及C41至C44可以藉由和參考圖34所述的相同的編程禁止機制而不會被編程。所述單元胞C11至C14、C21、C22及C23不會受到用於編程所選的單元胞C24的編程操作的影響，因為連接至所述單元胞C11至C14、C21、C22及C23的字線是浮接的。因此，即使用於編程所選的單元胞C24的編程操作被執行，所述單元胞C11至C14、C21、C22及C23的每一個仍然可以維持其狀態(亦即所述第一狀態或第二狀態)。
圖42及43是描繪在圖31中所示的反熔絲式OTP記憶胞陣 列1000的其它編程操作的等效電路圖。
根據本實施例，所述編程操作可以用行的單位來加以執行。 換言之，用於選擇性地編程在被排列於所述第一行中的單元胞C11、C21、C31及C41中的至少一目標單元胞的一編程操作可加以執行，並且一用於選擇性地編程在被排列於所述第二行中的單元胞C12、C22、C32及C42中的至少一目標單元胞的編程操作接著可加以執行。接著，一用於選擇性地編程在被排列於所述第三行中的單元胞C13、C23、C33及C43中的至少一目標單元胞的編程操作可加以執行，並且一用於選擇性地編程在被排列於所述最後一行(亦即，所述第四行)中的單元胞C14、C24、C34及C44的至少一目標單元胞的編程操作可以最後來加以執行。於是，在被排列於每個行中的複數個單元胞中的至少一目標單元胞可被編程，以減少所述編程操作的 數目。換言之，根據本實施例，所述反熔絲式OTP記憶胞陣列1000可以藉由反覆地執行和反熔絲式OTP記憶胞陣列1000的行的數目相同次數的編程操作來加以編程。
參照圖42，一個其中被排列在所述第一行中的所有的單元 胞C11、C21、C31及C41選擇性且同時地被編程的例子將會加以描述。明確地說，所述第一編程電壓Vpp1可被施加至連接到所選的單元胞C11、C21、C31及C41的字線WL11、WL21、WL31及WL41，並且所述第二編程電壓Vpp2可被施加至其餘的字線WL12至WL14、WL22至WL24、WL32至WL34以及WL42至WL44。所述井偏壓線PWL以及第一至第四位元線BL1至BL4可以是接地的。儘管未顯示在圖42中，所述第二編程電壓Vpp2亦可被施加至所述深井偏壓線NWL。
在以上的偏壓條件下，被排列在所述第一行中的所選的單元 胞C11至C41可以藉由和參考圖33所描述的單元胞C11的編程機制相同的機制來同時加以編程。因此，電阻性路徑2110、2210、2310及2410分別可被形成在所選的單元胞C11至C41的反熔絲絕緣層中。其餘的非所選的單元胞C12至C14、C22至C24、C32至C34以及C42至C44可以藉由和參考圖33所描述的單元胞C12、C13及C14的編程禁止機制相同的機制而不會被編程。
參照圖43，在被排列於所述第一行中的單元胞C11至C41 的編程操作被執行之後，被排列在所述第二行中的單元胞C12至C42的一編程操作可加以執行。如同在圖43中所繪，一個其中在被排列於所述第二行中的單元胞C12至C42中只有所述單元胞C12及C22選擇性且同時地被 編程的例子將會加以描述。為了選擇性地編程所述單元胞C12及C22，連接至經編程的單元胞C11至C41的字線WL11至WL41可以是浮接的，並且所述第一編程電壓Vpp1可被施加至連接到所選的單元胞C12及C22的字線WL12及WL22。連接至在被排列於所述第二行中的單元胞C12至C42中的非所選的單元胞C32及C42的字線WL32及WL42可以是浮接或接地的。 所述第二編程電壓Vpp2可被施加至連接到非所選的單元胞C13及C14的字線WL13及WL14，所述非所選的單元胞C13及C14是被排列在和所選的單元胞C12相同的列中，並且在後續的步驟中被編程。類似地，所述第二編程電壓Vpp2亦可以被施加至連接到非所選的單元胞C23及C24的字線WL23及WL24，所述非所選的單元胞C23及C24是被排列在和所選的單元胞C22相同的列中，並且在後續的步驟中被編程。連接至非所選的單元胞C33、C34、C43及C44的字線WL33、WL34、WL43及WL44可以是浮接或接地的，所述非所選的單元胞C33、C34、C43及C44是被排列在和非所選的單元胞C32及42相同的列中並且在後續的步驟中被編程。此外，一接地電壓可被施加至分別連接到所選的單元胞C12及C22的第一及第二位元線BL1及BL2，並且其餘的第三及第四位元線BL3及BL4可以是浮接或接地的。再者，所述井偏壓線PWL可以是接地的。儘管未顯示在圖43中，所述第二編程電壓Vpp2亦可以被施加至所述深井偏壓線NWL。
在以上的偏壓條件下，所選的單元胞C12及C22可以藉由 和參考圖35及36所描述的單元胞C12的編程機制相同的機制來同時加以編程。因此，電阻性路徑2120及2220分別可被形成在所選的單元胞C12及C22的反熔絲絕緣層中。如同參考圖36所述的單元胞C11，被排列在所 述第一行中的非所選的單元胞C11、C21、C31及C41不會受到用於編程所選的單元胞C12及C22的編程操作的影響，因為所述字線WL11、WL21、WL31及WL41是浮接的。被排列在所述第二、第三及第四行中的其餘的單元胞C13、C14、C23、C24、C32、C33、C34、C42、C43及C44可以藉由和參考圖35及36所述的相同的編程禁止機制而不會被編程。
在用於編程被排列在所述第二行中的單元胞C12及C22的 編程操作被執行之後，一用於編程被排列在所述第三行中的單元胞中的至少一個的編程操作、以及一用於編程被排列在所述第四行中的單元胞中的至少一個的編程操作可加以執行。用於編程被排列在所述第三及第四行中的單元胞的編程操作可以利用和用於編程被排列在所述第一及第二行中的單元胞的編程操作相同的方法來加以執行。
圖44是描繪在圖31中所示的反熔絲式OTP記憶胞陣列1000的一讀取操作的一偏壓條件的等效電路圖。
根據本實施例的讀取操作可加以執行，以同時讀出構成所述反熔絲式OTP記憶胞陣列1000的所有的單元胞的資料。參照圖44，一讀取電壓Vrd可被施加至所述井偏壓線PWL。儘管未顯示在圖44中，所述讀取電壓Vrd或是一大於所述讀取電壓Vrd的電壓可被施加至所述深井偏壓線NWL，以電性隔離所述反熔絲式OTP記憶胞陣列1000。所有的字線WL11至WL14、WL21至WL24、WL31至WL34以及WL41至WL44可以是接地的，並且所有的位元線BL1、BL2、BL3及BL4可以是浮接的。在某些實施例中，所述讀取電壓Vrd可以是在約1V到約3V的範圍內。
在本實施例中，可以假設被排列在所述第一列中的單元胞 C11、C12及C14、被排列在所述第二列中的單元胞C21及C22、被排列在所述第三列中的單元胞C31及C33、以及被排列在所述第四列中的單元胞C41、C43及C44具有一分別帶有電阻性路徑2110、2120、2140、2210、2220、2310、2330、2410、2430及2440的經編程的狀態。因此，電流可以從所述井偏壓線PWL，分別透過所述單元胞C11、C12及C14的寄生的PN二極體D11、D12及D14以及電阻性路徑2110、2120及2140，而流向所述字線WL11、WL12及WL14。換言之，當偵測到流過所述字線WL11、WL12及WL14的所述電流時，連接至所述字線WL11、WL12及WL14的單元胞C11、C12及C14可以被識別為具有所述經編程的狀態。相對地，沒有電流可以從所述井偏壓線PWL流向所述字線WL13，而不論所述寄生的PN二極體D13的一偏壓條件為何，因為所述單元胞C13在其反熔絲絕緣層中並不具有任何電阻性路徑。因此，連接至所述字線WL13的單元胞C13可以被識別為具有一抹除的狀態，因為並未偵測到流過所述字線WL13的所述電流。
在被排列於所述第二列中的單元胞C21至C24中，電流可 以從所述井偏壓線PWL，分別透過所述單元胞C21及C22的寄生的PN二極體D21及D22以及電阻性路徑2210及2220而流向所述字線WL21及WL22。換言之，當偵測到流過所述字線WL21及WL22的電流時，連接至所述字線WL21及WL22的單元胞C21及C22可以被識別為具有所述經編程的狀態。相對地，沒有電流可以從所述井偏壓線PWL流向所述字線WL23及WL24，而不論所述寄生的PN二極體D23及D24的偏壓條件為何，因為所述單元胞C23及C24的每一個在其反熔絲絕緣層中並不具有任何電阻性路徑。因此，連接至所述字線WL23及WL24的單元胞C23及C24可以被 識別為具有抹除的狀態，因為並未偵測到流過所述字線WL23及WL24的所述電流。
在被排列於所述第三列中的單元胞C31至C34中，電流可 以從所述井偏壓線PWL，分別透過所述單元胞C31及C33的寄生的PN二極體D31及D33以及電阻性路徑2310及2330而流向所述字線WL31及WL33。換言之，當偵測到流過所述字線WL31及WL33的所述電流時，連接至所述字線WL31及WL33的單元胞C31及C33可以被識別為具有經編程的狀態。相對地，沒有電流可以從所述井偏壓線PWL流向所述字線WL32及WL34，而不論所述寄生的PN二極體D32及D34的偏壓條件為何，因為所述單元胞C32及C34的每一個在其反熔絲絕緣層中並不具有一電阻性路徑。因此，連接至所述字線WL32及WL34的單元胞C32及C34可以被識別為具有抹除的狀態，因為並未偵測到流過所述字線WL32及WL34的所述電流。
在被排列於所述第四列中的單元胞C41至C44中，電流可 以從所述井偏壓線PWL，分別透過所述單元胞C41、C43及C44的寄生的PN二極體D41、D43及D44以及電阻性路徑2410、2430及2440而流向所述字線WL41、WL43及WL44。換言之，當偵測到流過所述字線WL41、WL43及WL44的所述電流時，連接至所述字線WL41、WL43及WL44的單元胞C41、C43及C44可以被識別為具有經編程的狀態。相對地，沒有電流可以從所述井偏壓線PWL流向所述字線WL42，而不論所述寄生的PN二極體D42的一偏壓條件為何，因為所述單元胞C42在其反熔絲絕緣層中並不具有一電阻性路徑。因此，連接至所述字線WL42的單元胞C42可以被識 別為具有抹除的狀態，因為並未偵測到流過所述字線WL42的所述電流。
本揭露內容的實施例已經在以上為了舉例說明的目的而被揭露。所述技術中具有通常技能者將會體認到各種的修改、添加及替代都是可能的，而不脫離如同在所附的申請專利範圍中所揭露的本揭露內容的範疇及精神。
100‧‧‧反熔絲式OTP記憶胞陣列
120‧‧‧深井區域
122‧‧‧深井接點區域
123‧‧‧深井偏壓線接點
130a‧‧‧第一井區域
130b‧‧‧第二井區域
130c‧‧‧第三井區域
130d‧‧‧第四井區域
132a‧‧‧第一井接點區域
132b‧‧‧第二井接點區域
132c‧‧‧第三井接點區域
132d‧‧‧第四井接點區域
141a‧‧‧第一源極/汲極區域
141b‧‧‧第二源極/汲極區域
141c‧‧‧第三源極/汲極區域
141d‧‧‧第四源極/汲極區域
142a‧‧‧第一源極/汲極區域
142b‧‧‧第二源極/汲極區域
142c‧‧‧第三源極/汲極區域
142d‧‧‧第四源極/汲極區域
143a‧‧‧第一源極/汲極區域
143b‧‧‧第二源極/汲極區域
143c‧‧‧第三源極/汲極區域
143d‧‧‧第四源極/汲極區域
144a‧‧‧第一汲極區域
144b‧‧‧第二汲極區域
144c‧‧‧第三汲極區域
144d‧‧‧第四汲極區域
171‧‧‧第一反熔絲閘極
172‧‧‧第二反熔絲閘極
173‧‧‧第三反熔絲閘極
174‧‧‧第四反熔絲閘極
181‧‧‧第一字線接點
182‧‧‧第二字線接點
183‧‧‧第三字線接點
184‧‧‧第四字線接點
191a‧‧‧第一井偏壓線接點
191b‧‧‧第二井偏壓線接點
191c‧‧‧第三井偏壓線接點
191d‧‧‧第四井偏壓線接點
192a‧‧‧第一位元線接點
192b‧‧‧第二位元線接點
192c‧‧‧第三位元線接點
192d‧‧‧第四位元線接點
BL1‧‧‧第一位元線
BL2‧‧‧第二位元線
BL3‧‧‧第三位元線
BL4‧‧‧第四位元線
C11、C12、C14‧‧‧單元胞
NWL‧‧‧深井偏壓線
PWL1‧‧‧第一井偏壓線
PWL2‧‧‧第二井偏壓線
PWL3‧‧‧第三井偏壓線
PWL4‧‧‧第四井偏壓線
WL1‧‧‧第一字線
WL2‧‧‧第二字線
WL3‧‧‧第三字線
WL4‧‧‧第四字線

Claims (20)

  1. 一種反熔絲式單次可編程(OTP)記憶胞陣列，其包含複數個分別位在複數個列以及複數個行的交叉點的單元胞，所述反熔絲式OTP記憶胞陣列包括：複數個井區域，其分別被設置在所述複數個列中；複數個反熔絲閘極，其分別被設置在所述複數個行中以交叉所述複數個井區域；複數個源極/汲極區域，其分別被設置在所述井區域的介於所述複數個反熔絲閘極之間的部分中；以及複數個汲極區域，其分別被設置在位於被設置在一最後一行中的一最後反熔絲閘極的相對被設置在一第一行中的一第一反熔絲閘極的一側邊處的所述井區域中，其中所述單元胞的每一個包含一反熔絲電晶體，其具有一種無選擇電晶體的金屬氧化物半導體(MOS)電晶體結構。
  2. 如申請專利範圍第1項的反熔絲式OTP記憶胞陣列，其中所述複數個井區域的一導電度類型是與所述複數個源極/汲極區域以及所述複數個汲極區域的一導電度類型相反的。
  3. 如申請專利範圍第2項的反熔絲式OTP記憶胞陣列，其中所述複數個井區域是P型；以及其中所述複數個源極/汲極區域以及所述複數個汲極區域是N型。
  4. 如申請專利範圍第2項的反熔絲式OTP記憶胞陣列，其進一步包括：一深井區域，其圍繞所述複數個井區域的側壁及底表面。
  5. 如申請專利範圍第4項的反熔絲式OTP記憶胞陣列，其中所述深井區域的一導電度類型是與所述複數個井區域的所述導電度類型相反的。
  6. 如申請專利範圍第1項的反熔絲式OTP記憶胞陣列，其中被設置在所述第一行中的所述反熔絲電晶體的每一個具有一半MOS電晶體結構；以及其中被設置在所述第一行中的所述第一反熔絲閘極包含一第一側壁，其與在所述第一反熔絲閘極以及一被設置在一第二行中的第二反熔絲閘極之間的所述源極/汲極區域的一側壁垂直地對齊；以及一第二側壁，其位在所述井區域之上。
  7. 如申請專利範圍第1項的反熔絲式OTP記憶胞陣列，其進一步包括：複數個字線，其分別電連接至所述複數個反熔絲閘極；複數個井偏壓線，其分別電連接至所述複數個井區域；以及複數個位元線，其分別電連接至所述複數個汲極區域。
  8. 如申請專利範圍第1項的反熔絲式OTP記憶胞陣列，其進一步包括：複數個通道區域，其被設置在所述井區域的和所述反熔絲閘極重疊的上方區域中。
  9. 如申請專利範圍第1項的反熔絲式OTP記憶胞陣列，其中所述源極/汲極區域的每一個具有兩個相對的側壁，所述側壁是和兩個相鄰的反熔絲閘極部分重疊；並且所述汲極區域的每一個具有一側壁，所述側壁是和與其相鄰的所述反熔絲閘極部分重疊。
  10. 一種反熔絲式單次可編程(OTP)記憶胞陣列，其包括：複數個單元胞，其分別位在複數個列以及複數個行的交叉點，所述單 元胞的每一個包含一反熔絲電晶體，其具有一種金屬氧化物半導體(MOS)電晶體結構；複數個字線，其分別被設置在所述複數個行中，被排列在每個行中的所述反熔絲電晶體是共用所述複數個字線的任一個；複數個井偏壓線，其分別被設置在所述複數個列中，被排列在每個列中的所述反熔絲電晶體是共用所述複數個井偏壓線的任一個；以及複數個位元線，其分別連接至被排列在所述複數個行的一最後一行中的所述反熔絲電晶體的汲極端子。
  11. 如申請專利範圍第10項的反熔絲式OTP記憶胞陣列，其中被排列在每個列中的所述反熔絲電晶體是串聯連接的。
  12. 如申請專利範圍第11項的反熔絲式OTP記憶胞陣列，其進一步包括：複數個PN二極體，其設置在所述反熔絲電晶體的汲極端子與所述井偏壓線之間。
  13. 如申請專利範圍第12項的反熔絲式OTP記憶胞陣列，其中所述PN二極體的陽極是連接至所述井偏壓線，並且所述PN二極體的陰極是連接至所述反熔絲電晶體的所述汲極端子。
  14. 如申請專利範圍第13項的反熔絲式OTP記憶胞陣列，其進一步包括：一深井偏壓線；以及複數個深井PN二極體，其耦接在所述深井偏壓線與所述井偏壓線之間。
  15. 如申請專利範圍第14項的反熔絲式OTP記憶胞陣列，其中所述深井PN二極體的陽極是連接至所述井偏壓線，並且所述深井PN二極體的陰極 是連接至所述深井偏壓線。
  16. 如申請專利範圍第10項的反熔絲式OTP記憶胞陣列，其中被排列在所述複數個行的一第一行中的所述反熔絲電晶體的所有的源極端子是電性浮接的。
  17. 一種反熔絲式單次可編程(OTP)記憶胞陣列，其包含複數個分別位在複數個列以及複數個行的交叉點的單元胞，所述反熔絲式OTP記憶胞陣列包括：一井區域，其被所述複數個單元胞所共用；複數個反熔絲閘極，其分別被設置在所述複數個列以及所述複數個行的交叉點以構成所述複數個單元胞；複數個源極/汲極區域，其分別被設置在所述井區域的介於被排列在所述複數個列的每一個中的所述複數個反熔絲閘極之間的部分中；以及複數個汲極區域，其分別被設置在所述井區域的位於被排列在所述複數個行的最後一行中的所述反熔絲閘極的相對被排列在所述複數個行的一第一行中的所述反熔絲閘極的一側邊處的部分中，其中所述單元胞的每一個包含一反熔絲電晶體，其具有一種無選擇電晶體的金屬氧化物半導體(MOS)電晶體結構。
  18. 一種反熔絲式單次可編程(OTP)記憶胞陣列，其包括：複數個單元胞，其分別位在複數個列以及複數個行的交叉點，所述單元胞的每一個包含一反熔絲電晶體，其具有一種金屬氧化物半導體(MOS)電晶體結構；複數個字線，其分別連接至所述反熔絲電晶體； 一井偏壓線，其是被所述反熔絲電晶體所共用的；以及複數個位元線，其分別連接至被排列在所述複數個行的一最後一行中的所述反熔絲電晶體的汲極端子。
  19. 如申請專利範圍第18項的反熔絲式OTP記憶胞陣列，其中被排列在每個列中的所述反熔絲電晶體是串聯連接的。
  20. 如申請專利範圍第18項的反熔絲式OTP記憶胞陣列，其進一步包括：複數個PN二極體，其被設置在所述反熔絲電晶體的汲極端子與所述井偏壓線之間。
TW104114647A 2014-11-18 2015-05-08 反熔絲式單次可編程記憶胞陣列以及操作其之方法 TWI660357B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020140161183A KR102227554B1 (ko) 2014-11-18 2014-11-18 안티퓨즈 오티피 셀어레이 및 그 동작방법
??10-2014-0161183 2014-11-18

Publications (2)

Publication Number Publication Date
TW201619977A true TW201619977A (zh) 2016-06-01
TWI660357B TWI660357B (zh) 2019-05-21

Family

ID=55962293

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104114647A TWI660357B (zh) 2014-11-18 2015-05-08 反熔絲式單次可編程記憶胞陣列以及操作其之方法

Country Status (4)

Country Link
US (2) US9490027B2 (zh)
KR (1) KR102227554B1 (zh)
CN (1) CN106206592B (zh)
TW (1) TWI660357B (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9799662B2 (en) * 2015-08-18 2017-10-24 Ememory Technology Inc. Antifuse-type one time programming memory cell and array structure with same
US9634015B2 (en) * 2015-08-18 2017-04-25 Ememory Technology Inc. Antifuse-type one time programming memory cell and array structure with same
US9620176B2 (en) * 2015-09-10 2017-04-11 Ememory Technology Inc. One-time programmable memory array having small chip area
US10014066B2 (en) * 2015-11-30 2018-07-03 Taiwan Semiconductor Manufacturing Company, Ltd. Anti-fuse cell structure including reading and programming devices with different gate dielectric thickness
US9875976B2 (en) * 2015-12-31 2018-01-23 Taiwan Semiconductor Manufacturing Company Ltd. Switching device
KR102365003B1 (ko) * 2016-07-25 2022-02-18 매그나칩 반도체 유한회사 Otp 메모리 장치
KR102178025B1 (ko) * 2016-08-09 2020-11-13 매그나칩 반도체 유한회사 감소된 레이아웃 면적을 갖는 otp 셀
US10332873B2 (en) * 2017-06-12 2019-06-25 Micron Technology, Inc. Apparatus comprising antifuse cells
US10685727B2 (en) * 2018-08-10 2020-06-16 Ememory Technology Inc. Level shifter
US11176969B2 (en) 2018-08-20 2021-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit including a first program device
US10692811B1 (en) * 2018-12-02 2020-06-23 Nanya Technology Corporation Semiconductor structure
KR102524804B1 (ko) 2019-01-04 2023-04-24 삼성전자주식회사 원-타임 프로그램가능한 메모리 셀, 및 이를 구비하는 otp 메모리 및 메모리 시스템
CN112863584A (zh) * 2019-11-28 2021-05-28 长鑫存储技术有限公司 一次可编程存储器的读写电路
US11758714B2 (en) * 2020-07-31 2023-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Fuse cell structure
US11783905B2 (en) 2020-12-18 2023-10-10 Ememory Technology Inc. Anti-fuse memory device, memory array, and programming method of an anti-fuse memory device for preventing leakage current and program disturbance
CN117409838A (zh) * 2022-07-04 2024-01-16 长鑫存储技术有限公司 反熔丝单元结构、反熔丝阵列及其操作方法以及存储器

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6960819B2 (en) * 2000-12-20 2005-11-01 Broadcom Corporation System and method for one-time programmed memory through direct-tunneling oxide breakdown
KR100719382B1 (ko) * 2006-04-10 2007-05-18 삼성전자주식회사 세 개의 트랜지스터들이 두 개의 셀을 구성하는 비휘발성메모리 소자
KR100748003B1 (ko) * 2006-08-31 2007-08-08 동부일렉트로닉스 주식회사 임베디드 비휘발성 메모리 및 그 제조방법
US7602029B2 (en) * 2006-09-07 2009-10-13 Alpha & Omega Semiconductor, Ltd. Configuration and method of manufacturing the one-time programmable (OTP) memory cells
US7593248B2 (en) * 2006-11-16 2009-09-22 Aptina Imaging Corporation Method, apparatus and system providing a one-time programmable memory device
US20110096609A1 (en) * 2009-10-23 2011-04-28 Aplus Flash Technology, Inc. Novel punch-through free program scheme for nt-string flash design
US8471355B2 (en) * 2009-10-30 2013-06-25 Sidense Corp. AND-type one time programmable memory cell
KR20110080278A (ko) * 2010-01-05 2011-07-13 주식회사 하이닉스반도체 프로그램이 가능한 퓨즈를 구비한 반도체 집적 회로
TW201203253A (en) 2010-07-06 2012-01-16 Maxchip Electronics Corp One time programmable memory and the manufacturing method and operation method thereof
US8811077B2 (en) * 2011-01-19 2014-08-19 Macronix International Co., Ltd. Memory architecture of 3D array with improved uniformity of bit line capacitances
US8921937B2 (en) * 2011-08-24 2014-12-30 United Microelectronics Corp. High voltage metal-oxide-semiconductor transistor device and method of fabricating the same
US9060628B2 (en) * 2013-02-26 2015-06-23 Gregory A. Evans Party plate
US8912582B2 (en) * 2013-03-13 2014-12-16 Analog Devices, Inc. Integrated circuit structure and method for protection from damage to gate dielectric
JP2015172989A (ja) * 2014-03-12 2015-10-01 株式会社東芝 半導体不揮発性メモリ装置
KR102248308B1 (ko) * 2015-04-06 2021-05-04 에스케이하이닉스 주식회사 안티-퓨즈 메모리셀 및 안티-퓨즈 메모리 셀어레이

Also Published As

Publication number Publication date
US9490027B2 (en) 2016-11-08
TWI660357B (zh) 2019-05-21
KR20160059590A (ko) 2016-05-27
CN106206592A (zh) 2016-12-07
KR102227554B1 (ko) 2021-03-16
US20160141049A1 (en) 2016-05-19
CN106206592B (zh) 2020-10-30
US20170004887A1 (en) 2017-01-05
US9922721B2 (en) 2018-03-20

Similar Documents

Publication Publication Date Title
TWI660357B (zh) 反熔絲式單次可編程記憶胞陣列以及操作其之方法
TWI602282B (zh) 記憶體單元及記憶體陣列
CN105869678B (zh) 一次可编程存储器单元及存储器单元阵列
CN106057810B (zh) 反熔丝存储单元及其阵列
US9941289B2 (en) Anti-fuse type nonvolatile memory cells, arrays thereof, and methods of operating the same
CN111445937B (zh) 电阻式存储器
CN107251222B (zh) 半导体存储装置
CN107221353B (zh) 采用横向双极结型晶体管的反熔丝非易失性存储器件
CN105719698A (zh) 熔丝单元电路、熔丝单元阵列及包括其的存储器件
US20120026775A1 (en) Method of operating semiconductor memory device
CN113078183B (zh) 可变电阻式存储装置及其制造方法
TWI578318B (zh) 三維反及閘記憶體元件及其操作方法
US9293552B2 (en) Nonvolatile semiconductor memory device
US11744088B2 (en) Memory device
US9373403B1 (en) 3D NAND memory device and operation thereof
US11342381B2 (en) Resistive random-access memory device
US9123428B2 (en) E-fuse array circuit
US9123396B2 (en) Semiconductor apparatus
US10181496B1 (en) Programmable impedance memory device and related methods
JP6869633B2 (ja) ３次元ｎａｎｄメモリ装置及びその駆動方法
KR102322025B1 (ko) 3차원 낸드 메모리 장치 및 이의 동작
JP2008300859A (ja) 不揮発性半導体記憶装置