DE102008042151A1 - Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements - Google Patents

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Abstract

Ein oder mehrere Ausführungsformen betreffen ein Halbleiterbauelement, das Folgendes umfasst: ein einen hohen K-Wert aufweisendes dielektrisches Material und ein über dem einen hohen K-Wert aufweisenden dielektrischen Material angeordnetes stickstoffdotiertes Siliziummaterial.

Description

  • ERFINDUNGSGEBIET
  • Die vorliegende Erfindung betrifft allgemein Halbleiterbauelemente und Verfahren zur Herstellung von Halbleiterbauelementen. Die vorliegende Erfindung betrifft insbesondere die Anwendung von einen hohen K-Wert aufweisenden dielektrischen Materialien auf die Halbleitertechnologie.
  • ALLGEMEINER STAND DER TECHNIK
  • Halbleiterbauelemente werden in vielen Elektronik- und anderen Anwendungen verwendet. Halbleiterbauelemente umfassen integrierte Schaltungen, die auf Halbleiterwafern ausgebildet werden, indem viele Arten von dünnen Filmen aus Material über den Halbleiterwafern abgeschieden und die dünnen Filme aus Material strukturiert werden, um die integrierten Schaltungen auszubilden.
  • Eine Art von Halbleiterbauelement ist ein Speicherbauelement, in dem Daten in der Regel als eine logische „1” oder „0” gespeichert werden. Speicherbauelemente können statisch oder dynamisch sein. Dynamische Speicherbauelemente müssen aufgefrischt werden, damit sie sich an die Daten „erinnern”, wohingegen statische Speicherbauelemente nicht aufgefrischt werden müssen, um gespeicherte Daten beizubehalten.
  • Eine Art von statischem Speicherbauelement, auch als ein nichtflüchtiges Speicherbauelement (NVM – nonvolatile memory) bezeichnet, ist ein Floating-Gate-Bauelement. Floating-Gate-Speicherbauelemente können entweder ein löschbarer programmierbarer Festwertspeicher (EPROM) oder ein elektrisch löschbarer programmierbarer Festwertspeicher (EEPROM) sein. Beide dieser Floating-Gate-Speicher basieren auf Ladung, die durch geeignetes Anlegen einer Vorspannung an die verschiedenen Anschlüsse des Bauelements in dem Floating-Gate (oder einer Ladungseinfangschicht) gespeichert wird. Die Ladung kann durch eine Reihe von Mechanismen wie etwa Trägertunnelung und/oder -injektion gespeichert werden. Die Ladung kann entweder elektrisch wie im EEPROM oder durch eine externe Quelle wie ultraviolettes Licht beseitigt werden. Die Anwesenheit dieser Ladung in dem Floating-Gate bestimmt den Zustand des Speichers als „1” oder „0”. Flash-EEPROM-Speicher werden wegen ihrer schnellen Programmier- und Löschzeiten (von „lightning flash”) so genannt.
  • Die Floating-Gate-Bauelemente können in großen Arrays gestapelt sein, um Speicherzellen wie etwa Flash-Speicherzellen auszubilden. Auf der Basis des Stapelns oder des Layouts der Floating-Gate-Transistoren können Flash-Speicher NOR-, NAND- oder eine AND-Speicherarchitektur umfassen. Als ein Beispiel umfassen die meisten kommerziellen Speicherkarten wie etwa Speichersticks NAND-Flash-Speicherzellen. Flash-Speicher zählen zu den populärsten Speichern, die heute auf dem Markt erhältlich sind. Die Popularität eines Flash-Speichers ergibt sich teilweise aufgrund seiner Kompatibilität mit bestehenden CMOS-Prozessflüssen. Ein Flash-Speicher ist einfach ein Feldeffekttransistor mit der Ausnahme, dass er ein Polysilizium-Floating-Gate (oder eine Siliziumnitrid-Ladungseinfangschicht) aufweist, das (die) zwischen einem Tunneloxid und einem Interpolyoxid geschichtet ist, um eine Ladungsspeicherschicht zu bilden.
  • KURZE DARSTELLUNG DER ERFINDUNG
  • Eine Ausführungsform der Erfindung ist ein Halbleiterbauelement, umfassend: ein einen hohen K-Wert aufweisendes dielektrisches Material; und ein über dem zweiten dielektrischen Material angeordnetes Siliziummaterial, wobei das Siliziummaterial Stickstoff umfasst.
  • Eine Ausführungsform der Erfindung ist ein Halbleiterbauelement, umfassend: ein Substrat; ein über dem Substrat angeordnetes erstes Dielektrikum; ein über dem ersten Dielektrikum angeordnetes Floating-Gate; ein über dem Floating-Gate angeordnetes zweites dielektrisches Material; ein über dem zweiten dielektrischen Material angeordnetes Siliziummaterial, wobei das Siliziummaterial Stickstoff umfasst; und ein über dem Siliziummaterial angeordnetes Steuergate.
  • Eine Ausführungsform der Erfindung ist ein Halbleiterbauelement, umfassend: ein Substrat; eine über dem Substrat angeordnete erste dielektrische Schicht; ein über der ersten dielektrischen Schicht angeordnetes erstes Gate; eine über dem ersten Gate angeordnete zweite dielektrische Schicht; ein über dem einen hohen K-Wert aufweisenden Material angeordnetes Siliziummaterial, wobei das Siliziummaterial Stickstoff umfasst; und ein über dem Siliziummaterial angeordnetes zweites Gate.
  • Eine Ausführungsform der Erfindung ist ein Verfahren zum Herstellen eines Halbleiterbauelements, umfassend:
    Bereitstellen einer Oberfläche mit einem ersten Abschnitt und einem zweiten Abschnitt;
    Ausbilden eines einen hohen K-Wert aufweisenden dielektrischen Materials über dem ersten Abschnitt;
    Ausbilden eines Siliziummaterials über dem einen hohen K-Wert aufweisenden Dielektrikum, wobei das Siliziummaterial Stickstoff umfasst; und
    Unterwerfen des Siliziummaterials und des zweiten Abschnitts der Oberfläche einem gesteuerten thermischen Oxidationsprozess.
  • Eine Ausführungsform der Erfindung ist ein Verfahren zum Herstellen eines Halbleiterbauelements, umfassend: Bereitstellen einer Oberfläche, wobei die Oberfläche einen ersten Abschnitt und einen zweiten Abschnitt aufweist; Ausbilden eines einen hohen K-Wert aufweisenden dielektrischen Materials über dem ersten Abschnitt; Ausbilden eines zusätzlichen Materials über dem einen hohen K-Wert aufweisenden dielektrischen Material; und Unterwerfen des zusätzlichen Materials und des zweiten Abschnitts einem Dielektrikumsausbildungsprozess, wobei der Dielektrikumsausbildungsprozess das Ausbilden eines zusätzlichen Dielektrikums auf dem zweiten Abschnitt verursacht, wobei das zusätzliche Material nicht gestattet, dass im Wesentlichen irgendetwas von dem zusätzlichen Dielektrikum auf dem zusätzlichen Material ausgebildet wird. Bei einer oder mehreren Ausführungsformen kann das zusätzliche Material ein stickstoffdotiertes Siliziummaterial sein. Bei einer oder mehreren Ausführungsformen kann das zusätzliche Material ein stickstoffdotiertes Polysiliziummaterial sein. Bei einer oder mehreren Ausführungsformen kann das zusätzliche Material ein stickstoffdotiertes amorphes Siliziummaterial sein.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Die 1 bis 7 veranschaulichen Querschnittsansichten eines teilweise fertig gestellten Halbleiterbauelements oder Chips in verschiedenen Fabrikationsstadien gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 8 zeigt eine Ausführungsform eines Floating-Gate-Speicherbauelements;
  • 9 zeigt eine Ausführungsform eines Hochspannungstransistors und
  • 10 zeigt eine Ausführungsform eines Transistors.
  • AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
  • Die folgende ausführliche Beschreibung betrifft die beiliegenden Zeichnungen, die veranschaulichend spezifische Details und Ausführungsformen zeigen, in denen die Erfindung ausgeführt werden kann. Diese Ausführungsformen werden mit ausreichendem Detail beschrieben, damit der Fachmann die Erfindung ausführen kann. Andere Ausführungsformen können genutzt und strukturelle, logische und elektrische Änderungen können vorgenommen werden, ohne von dem Schutzbereich der Erfindung abzuweichen. Die verschiedenen Ausführungsformen schließen sich nicht notwendigerweise gegenseitig aus, da einige Ausführungsformen mit einer oder mehreren anderen Ausführungsformen kombiniert werden können, um andere Ausführungsformen zu bilden.
  • Die 1 bis 7 veranschaulichen Querschnittsansichten eines teilweise fertig gestellten Halbleiterbauelements oder Chips 100 in verschiedenen Fabrikationsstadien gemäß einiger Ausführungsformen der Erfindung. Das Halbleiterbauelement oder der Chip 100 enthält mindestens einen ersten Abschnitt 100M und einen zweiten Abschnitt 100L. Bei der in 1 bis 7 dargestellten Ausführungsform kann der erste Abschnitt 100M ein Speicherabschnitt des Halbleiterbauelements oder Chips 100 sein. Der Speicherabschnitt 100M kann ein Floating-Gate-Speicherbauelement enthalten. Bei der in 1 bis 7 dargestellten Ausführungsform kann der zweite Abschnitt 100L ein Logikabschnitt des Halbleiterbauelements oder Chips 100 sein. Der Logikabschnitt 100L kann einen MOS-Transistor (wie etwa einen NMOS- oder PMOS-Transistor) enthalten, der Teil eines Logikgates oder Flipflops sein kann. Somit zeigen die 1 bis 7 Querschnittsansichten eines teilweise fertig gestellten Halbleiterbauelements 100 mit einem Speicherabschnitt 100M und einem Logikabschnitt 100L.
  • Unter Bezugnahme auf 1 ist ein gemeinsames Halbleitersubstrat 210 sowohl für den Speicherabschnitt 100M als auch den Logikabschnitt 100L der Struktur vorgesehen. Das Substrat 210 kann eine beliebige Art von Substrat sein. Bei einer Ausführungsform kann das Substrat 210 ein Substrat vom p-Typ sein. Allgemeiner jedoch kann das Substrat bei einer oder mehreren Ausführungsformen der Erfindung ein Siliziumsubstrat oder ein anderes geeignetes Substrat sein. Das Substrat kann ein monokristallines Volumensiliziumsubstrat (oder eine darauf aufgewachsene oder anderweitig darin ausgebildete Schicht), eine Schicht aus (110)-Silizium auf einem (100)-Siliziumwafer, ein Silizium-auf-Isolator-Substrat (SOI) sein. Das SOI-Substrat kann beispielsweise durch einen SIMOX-Prozess ausgebildet werden. Das Substrat kann ein Silizium-auf-Saphir-Substrat (SOS) sein. Das Substrat kann ein Germanium-auf-Isolator-Substrat (GeOI) sein. Das Substrat kann ein oder mehrere Materialien wie etwa Halbleitermaterialien wie etwa Silizium-Germanium, Germanium, Germaniumarsenid, Indiumarsenid, Indiumarsenid, Indium-Galliumarsenid oder Indiumantimonid beinhalten.
  • Als nächstes wird ein erstes dielektrisches Material 220 über dem Substrat 210 sowohl in dem Speicherabschnitt 100M als auch dem Logikabschnitt 100L ausgebildet. Bei einer oder mehreren Ausführungsformen kann die erste dielektrische Schicht 220 ein Oxid (wie etwa Siliziumdioxid SiO2), ein Nitrid (wie etwa Si3N4 oder SixNy), ein Oxynitrid (beispielsweise ein nitridiertes Oxid) wie etwa SiOxNy, einen Oxid-Nitrid-Stapel wie etwa einen SiO2-SixNy-Stapel (wo die Schichten in beliebiger Reihenfolge vorliegen können), einen Oxid-Nitrid-Oxid- Stapel (beispielsweise einen ONO-Stapel) oder Kombinationen davon umfassen.
  • Bei einer oder mehreren Ausführungsformen kann das erste dielektrische Material ein einen hohen K-Wert aufweisendes dielektrisches Material umfassen. Das einen hohen K-Wert aufweisende Material kann eine Dielektrizitätskonstante von über 3,9 aufweisen. Das einen hohen K-Wert aufweisende Material kann eine Dielektrizitätskonstante größer als Siliziumdioxid aufweisen. Das einen hohen K-Wert aufweisende Material kann ein Material auf Hafniumbasis umfassen. Das einen hohen K-Wert aufweisende Material kann eines oder mehrere der Elemente HF, Al, Si, Zr, O, N, Ta, La, Ti, Y, Pr, Gd und Kombinationen davon umfassen. Das einen hohen K-Wert aufweisende Material kann HfSiON, HfSiO, HfO2, HfSiOx, HfAlOx, HfAlOxNy, HfSiAlOx, HfSiAlOxNy, Al2O3, ZrO2, ZrSiOx, Ta2O5, SrTiO3, La2O3, Y2O3, Gd2O3, Pr2O3, TiO2, ZrAlOx, ZrAlOxNy, SiAlOx, SiA1lOxNy, ZrSiAlOx, ZrSiAlOxNy oder Kombinationen davon umfassen. Das einen hohen K-Wert aufweisende Material kann Al2O3 umfassen. Bei einer oder mehreren Ausführungsformen kann das erste dielektrische Material 220 ein beliebiges anderes dielektrisches Material oder ein einen hohen K-Wert aufweisendes dielektrisches Material umfassen. Bei einer oder mehreren Ausführungsformen kann das erste dielektrische Material 220 einen Oxid/hohem K-Wert-Stapel wie etwa einen SiO2- Al2O3-Stapel umfassen.
  • Bei einer oder mehreren Ausführungsformen kann das erste dielektrische Material eine Dicke von mindestens 4 nm (Nanometern) aufweisen. Bei einer oder mehreren Ausführungsformen kann das erste dielektrische Material eine Dicke von größer als etwa 6 nm aufweisen. Bei einer oder mehreren Ausführungsformen kann das erste dielektrische Material eine Dicke von größer als etwa 8 nm aufweisen. Bei einer oder mehreren Ausführungsformen kann das erste dielektrische Material eine Dicke von kleiner als etwa 15 nm aufweisen. Bei einer oder mehreren Ausführungsformen kann das erste dielektrische Material eine Dicke von kleiner als etwa 12 nm aufweisen. Bei einer oder mehreren Ausführungsformen kann das erste dielektrische Material eine einzelne Schicht aus Material umfassen oder es kann zwei oder mehr Schichten aus Material umfassen.
  • Das erste dielektrische Material kann auf viele unterschiedliche Weisen ausgebildet werden. Beispielsweise kann das erste dielektrische Material durch eine thermische Oxidation aufgewachsen werden, durch eine chemische Gasphasenabscheidung, Atomlagenabscheidung, physikalische Gasphasenabscheidung oder eine Dampfstrahlabscheidung abgeschieden werden.
  • Bei einer oder mehreren Ausführungsformen kann das erste dielektrische Material als das Floating-Gate- Dielektrikumsmaterial für das Floating-Gate eines Floating-Gate-Speicherbauelements dienen, das in dem Speicherabschnitt 100M des Chips ausgebildet ist. Bei einer oder mehreren Ausführungsformen kann das Floating-Gate-Dielektrikumsmaterial als ein Tunnel-Dielektrikumsmaterial für ein Floating-Gate-Speicherbauelement dienen.
  • Als nächstes kann ein Floating-Gate-Material 230 über dem ersten dielektrischen Material 220 sowohl für den Speicherabschnitt 100M als auch den Logikabschnitt 100L ausgebildet werden. Bei einer oder mehreren Ausführungsformen kann das Floating-Gate-Material 230 ein beliebiges leitendes Material sein. Somit kann bei einer oder mehreren Ausführungsformen das Material 230 ein beliebiges leitendes Material umfassen. Bei einer oder mehreren Ausführungsformen kann das Floating-Gate-Material beispielsweise ein Polysiliziummaterial umfassen. Das Polysilizium kann mit einem Dotierstoff vom n-Typ (wie etwa Phosphor) oder einem Dotierstoff vom p-Typ (wie etwa Bor) dotiert sein. Die Dotierung kann unter Verwendung eines Ionenimplantierungsprozesses bewerkstelligt werden, oder kann in situ erfolgen.
  • Bei einer oder mehreren Ausführungsformen kann das Floating-Gate-Material ein metallisches Material wie etwa ein reines Metall oder eine Metallegierung umfassen. Bei einer oder mehreren Ausführungsformen kann das Floating- Gate-Material 230 ein beliebiges Material sein, das als ein Floating-Gate für ein Floating-Gate-Speicherbauelement dienen kann. Bei einer oder mehreren Ausführungsformen kann das Floating-Gate-Material 230 ein leitendes Material umfassen. Bei einer oder mehreren Ausführungsformen kann das Floating-Gate-Material 230 ein Halbleitermaterial umfassen. Bei einer oder mehrere Ausführungsformen ist es möglich, dass das Floating-Gate-Material 230 ein dielektrisches Material umfassen kann.
  • Bei einer oder mehreren Ausführungsformen kann das Floating-Gate-Material TiN, TiC, HfN, TaN, TaC, TaN, W, Al, Ru, RuTa, TaSiN, NiSix, CoSix, TiSix, Ir, Y, Pt, I, PtTi, Pd, Re, Rh, Boride, Phosphide, oder Antimonide von Ti, Hf, Zr, TiAlN, Mo, MoN, ZrSiN, ZrN, HfN, HfSiN, WN, Ni, Pr, VN, TiW, anderen Metallen und/oder Kombinationen davon umfassen.
  • Das Floating-Gate-Material 230 kann eine einzelne Schicht oder mehrere gestapelte Schichten (wie etwa eine über einer Metallschicht angeordnete Polysiliziumschicht) umfassen. Bei einer oder mehreren Ausführungsformen kann die Dicke des Floating-Gate-Materials 230 etwa 300 Angstrom bis etwa 3000 Angstrom betragen, doch sind auch andere Dicken möglich. Das Floating-Gate-Material 230 kann in vielen unterschiedlichen Weisen abgeschieden werden. Zu Beispielen zählen chemische Gasphasenabscheidung, physikalische Gasphasenabscheidung und Atomlagenabscheidung.
  • Bei einer oder mehreren Ausführungsformen kann das Floating-Gate-Material 230 als ein Floating-Gate-Material für das Floating-Gate eines Floating-Gate-Speicherbauelements dienen.
  • Als nächstes wird ein zweites dielektrisches Material 240 über dem Floating-Gate-Material sowohl für den Speicherabschnitt 100M als auch den Logikabschnitt 100L angeordnet. Bei einer oder mehreren Ausführungsformen kann die zweite dielektrische Schicht 240 ein Oxid (wie etwa Siliziumdioxid SiO2), ein Nitrid (wie etwa Si3N4 oder SixNy), ein Oxynitrid (beispielsweise ein nitridiertes Oxid) wie etwa SiOxNy, einen Oxid-Nitrid-Stapel wie etwa einen SiO2-SixNy-Stapel (wo die Schichten in beliebiger Reihenfolge vorliegen können), einen Oxid-Nitrid-Oxid-Stapel (beispielsweise einen ONO-Stapel) oder Kombinationen davon umfassen.
  • Bei einer oder mehreren Ausführungsformen kann das zweite dielektrische Material ein einen hohen K-Wert aufweisendes dielektrisches Material umfassen. Das einen hohen K-Wert aufweisende Material kann eine Dielektrizitätskonstante von über 3,9 aufweisen. Das einen hohen K-Wert aufweisende Material kann eine Dielektrizitätskonstante größer als Siliziumdioxid aufweisen. Das einen hohen K-Wert aufweisende Material kann ein Material auf Hafniumbasis umfassen. Das einen hohen K-Wert aufweisende Material kann eines oder mehrere der Elemente HF, Al, Si, Zr, O, N, Ta, La, Ti, Y, Pr, Gd und Kombinationen davon umfassen. Das einen hohen K-Wert aufweisende Material kann HfSiON, HfSiO, HfO2, HfSiOx, HfAlOx, HfAlOxNy, HfSiAlOx, HfSiAlOxNy, Al2O3, ZrO2, ZrSiOx, Ta2O5, SrTiO3, La2O3, Y2O3, Gd2O3, Pr2O3, TiO2, ZrAlOx, ZrAlOxNy, SiAlOx, SiAlOxNy, ZrSiAlOx, ZrSiAlOxNy oder Kombinationen davon umfassen. Das einen hohen K-Wert aufweisende Material kann Al2O3 umfassen. Alternativ kann das zweite dielektrische Material 240 ein beliebiges anderes dielektrisches Material oder ein einen hohen K-Wert aufweisendes dielektrisches Material umfassen.
  • Bei einer oder mehreren Ausführungsformen kann das zweite dielektrische Material 240 eine Dicke von mindestens 4 nm (Nanometern) aufweisen. Bei einer oder mehreren Ausführungsformen kann das zweite dielektrische Material eine Dicke von größer als etwa 6 nm aufweisen. Bei einer oder mehreren Ausführungsformen kann das zweite dielektrische Material eine Dicke von größer als etwa 8 nm aufweisen. Bei einer oder mehreren Ausführungsformen kann das zweite dielektrische Material eine Dicke von kleiner als etwa 20 nm aufweisen. Bei einer oder mehreren Ausführungsformen kann das zweite dielektrische Material eine Dicke von kleiner als etwa 12 nm aufweisen. Bei einer oder mehreren Ausführungsformen kann das zweite dielektrische Material eine einzelne Schicht aus Material umfassen oder es kann zwei oder mehr Schichten aus Material umfassen.
  • Das zweite dielektrische Material kann auf viele unterschiedliche Weisen ausgebildet werden. Beispielsweise kann das zweite dielektrische Material durch eine thermische Oxidation aufgewachsen werden, durch eine chemische Gasphasenabscheidung, Atomlagenabscheidung, physikalische Gasphasenabscheidung oder eine Dampfstrahlabscheidung abgeschieden werden.
  • Bei einer oder mehreren Ausführungsformen kann das zweite dielektrische Material als ein dielektrisches Intergatematerial zwischen einem Floating-Gate und einem Steuergate eines Floating-Gate-Speicherbauelements dienen, das in dem Speicherabschnitt 100M des Chips ausgebildet ist. Bei einer oder mehreren Ausführungsformen können das Floating-Gate als auch das Steuergate beide aus einem Polysiliziummaterial ausgebildet sein. In diesem Fall kann das zweite dielektrische Material als ein dielektrisches Interpolymaterial bezeichnet werden.
  • Es wird angemerkt, dass der Einsatz eines einen hohen K-Wert aufweisenden Materials als dielektrisches Intergatematerial (oder als ein dielektrisches Interpolymaterial) in einem Floating-Gate-Speicherbauelement vorteilhaft sein kann, da die größere Dielektrizitätskonstante zu einer größeren kapazitiven Kopplung führen kann. Dies kann zu einer Reduktion bei der zum Betreiben des Bauelements benötigten Leistung führen.
  • Als nächstes kann ein Siliziummaterial 250 über dem zweiten dielektrischen Material 240 sowohl in dem Speicherabschnitt 100M als auch dem Logikabschnitt 100L des Chips ausgebildet werden. Bei einer oder mehreren Ausführungsformen kann das Siliziummaterial 250 ein amorphes Siliziummaterial sein. Bei einer oder mehreren Ausführungsformen kann das Siliziummaterial 250 ein Polysiliziummaterial sein. Bei einer oder mehreren Ausführungsformen kann zum Ausbilden eines Polysiliziummaterials das Siliziummaterial 250 zuerst als ein amorphes Siliziummaterial abgeschieden werden und dann durch einen Temper- oder thermischen Prozess in ein Polysiliziummaterial verwandelt werden (z. B. ein polykristallines Siliziummaterial).
  • Bei einer Ausführungsform kann das Siliziummaterial 250 eine Dicke von weniger als etwa 30 nm aufweisen. Bei einer Ausführungsform kann das Siliziummaterial 250 eine Dicke von weniger als etwa 25 nm aufweisen. Bei einer Ausführungsform kann das Siliziummaterial 250 eine Dicke von weniger als etwa 20 nm aufweisen. Bei einer anderen Ausführungsform kann das Siliziummaterial 250 eine Dicke von weniger als etwa 15 nm aufweisen. Bei einer anderen Ausführungsform kann das Siliziummaterial 250 eine Dicke von weniger als etwa 10 nm aufweisen. Bei einer anderen Ausführungsform kann das Siliziummaterial 250 eine Dicke von etwa 7 nm oder weniger aufweisen. Bei einer oder mehreren Ausführungsformen kann das Siliziummaterial eine Dicke von etwa 5 nm oder weniger aufweisen. Bei einer oder mehreren Ausführungsformen kann die Dicke des Siliziummaterials 250 etwa 5 nm oder mehr aufweisen. Bei einer oder mehreren Ausführungsformen kann die Dicke des Siliziummaterials zwischen etwa 5 nm und etwa 20 nm betragen.
  • Unter Bezugnahme auf 2 kann das Siliziummaterial 250 dann mit dem Element Stickstoff dotiert werden. Dies kann auf viele unterschiedliche Weisen bewerkstelligt werden, und die vorliegende Erfindung ist auf kein bestimmtes Verfahren zum Dotieren beschränkt. Bei einer oder mehreren Ausführungsformen kann die Stickstoffdotierung durch einen Ionenimplantierungsprozess bewerkstelligt werden. Bei einer oder mehreren Ausführungsformen kann die Stickstoffdotierung durch gewisse andere Mittel wie etwa beispielsweise einem Gasphasenprozess bewerkstelligt werden.
  • Bei einer oder mehreren Ausführungsformen kann die Stickstoffdotierung durch Ionenimplantieren des Siliziummaterials 250 mit einer Stickstoff-haltigen Spezies bewerkstelligt werden. Die Ionenimplantierung ist als Ionenimplantierung 255 in 2 gezeigt. Die eigentliche, in dem Ionenimplantierungsprozess verwendete Spezies ist eine beliebige, Stickstoff enthaltende Spezies. Bei einer oder mehreren Ausführungsformen kann die Dosis der Ionenimplantierungsspezies etwa 10E14/cm2 oder weniger betragen. Bei einer oder mehreren Ausführungsformen kann die Dosis der Ionenimplantierungsspezies etwa 5E14/cm2 oder weniger betragen. Bei einer oder mehreren Ausführungsformen kann die Dosis der Ionenimplantierungsspezies etwa 1E14/cm2 oder weniger betragen. Bei einer oder mehreren Ausführungsformen kann die Energie der Implantation etwa 15 keV oder weniger betragen. Bei einer oder mehreren Ausführungsformen kann die Energie der Implantation etwa 10 keV oder weniger betragen. Bei einer oder mehreren Ausführungsformen kann die Energie der Implantation derart sein, dass der Stickstoffdotierstoff in das Siliziummaterial 250 eintritt, aber nicht (oder dass im Wesentlichen kein Stickstoffdotierstoff) in die zweite dielektrische Schicht 240 eintritt.
  • Infolge der Ionenimplantierung (oder eines gewissen anderen Dotierungsprozesses) wird das Siliziummaterial 250 somit mit dem Stickstoff (Element N) dotiert, um ein Stickstoff umfassendes Siliziummaterial auszubilden. Bei der in 2 gezeigten Ausführungsform ist sowohl der Speicherabschnitt 100M als auch der Logikabschnitt 100L des Chips mit dem Stickstoff dotiert. Alternativ kann das Dotieren auf den Speicherabschnitt 100M des Chips begrenzt sein. Bei einer oder mehreren Ausführungsformen kann die Energie der Stickstoffimplantation derart sein, dass die Stickstoffatome in die Siliziumschicht 250 eintreten, aber nicht in das zweite dielektrische Material 240, das sich unter ihr befindet, eintreten. Die Stickstoffdotierung des in 2 gezeigten Siliziummaterials 250 führt zu dem in 3 gezeigten stickstoffdotierten Siliziummaterial 250'. Bei einer oder mehreren Ausführungsformen kann das stickstoffdotierte Siliziummaterial 250' ein stickstoffdotiertes amorphes Siliziummaterial sein. Bei einer oder mehreren Ausführungsformen kann das stickstoffdotierte Siliziummaterial 250' ein stickstoffdotiertes Polysiliziummaterial sein.
  • Als nächstes können dann unter Bezugnahme auf 3 das stickstoffdotierte Siliziummaterial 250', das zweite dielektrische Material 240 und das erste Elektrodenmaterial 230 von dem Logikabschnitt 100L des Chips beseitigt werden. Das Beseitigen kann durch einen Ätzprozess erfolgen. Das erste dielektrische Material 220 bleibt auf dem Logikabschnitt 100L des Chips. Es kann als eine Rasterschicht (screening layer) für nachfolgende Muldenimplantationen dienen. Das stickstoffdotierte Siliziummaterial 250', das zweite dielektrische Material 240, das Floating-Gate-Material 230 und das erste dielektrische Material 220 bleiben auf dem Speicherabschnitt 100M.
  • Unter Bezugnahme auf 4 können sowohl der Speicherabschnitt 100M als auch der Logikabschnitt 100L mit einem Dotierstoff vom p-Typ und/oder einem Dotierstoff vom n-Typ ionenimplantiert werden. In 4 ist der Dotierstoff als Dotierstoff 257 gezeigt. In dem Speicherabschnitt 100M des Chips verhindert der Stapel von Materialien 220, 230, 240 und 250', dass der Dotierstoff das Substrat 210 erreicht. In dem Logikabschnitt 100L des Chips jedoch dringen die Dotierstoffe vom n-Typ oder p-Typ durch das erste dielektrische Material 220 hindurch und treten in das Substrat 210 ein. In dem Logikabschnitt 100L können die Dotierstoffe vom n-Typ oder n-Typ als Muldenimplantationen für die Entwicklung beispielsweise eines MOS-Transistors dienen. Außerdem kann in dem Logikabschnitt 100L das erste dielektrische Material 220 als eine Rasterschicht (beispielsweise als ein Rasteroxid, wenn das erste dielektrische Material ein Oxid ist) für die Muldenimplantationen für den Logikabschnitt 100L dienen.
  • Unter Bezugnahme auf 5 wird das erste dielektrische Material 220 von dem Logikabschnitt 100L beseitigt. Nach dem selektiven Beseitigen der dielektrischen Schicht 220 von dem Logikabschnitt 100L werden der Speicherabschnitt 100M und der Logikabschnitt 100L der in 5 gezeigten Struktur einem thermischen Oxidationsprozess unterzogen. Der thermische Oxidationsprozess kann eine Trocken- oder eine Nassoxidation sein. Ein Beispiel für eine Trockenoxidation ist eine chemische Reaktion zwischen Silizium und einem trockenen Sauerstoff (z. B. ohne Feuchtigkeit). Erzielt werden kann dies durch einen Plasmaoxidationsprozess. Ein Beispiel für eine Nassoxidation ist eine chemische Reaktion zwischen Silizium und einem mit Wasserdampf gesättigten Sauerstoff.
  • 6 zeigt das Ergebnis der thermischen Oxidation. Der thermische Oxidationsprozess bildet eine thermisch aufgewachsene Oxidschicht 260 auf dem Substrat 210 in dem Logikabschnitt 100L. Die Oxidschicht 260 kann aus einem Siliziumdioxidmaterial ausgebildet sein. Es entsteht jedoch im Wesentlichen kein Oxid oder sehr wenig Oxid (z. B. ein vernachlässigbares Oxid) auf dem stickstoffdotierten Siliziummaterial 250' in dem Speicherabschnitt 100M.
  • Bei einer oder mehreren Ausführungsformen ist es möglich, dass das stickstoffdotierte Siliziummaterial 250' durch gewisses anderes Material ersetzt wird, das das Aufwachsen eines Oxids auf seiner Oberfläche nicht gestattet.
  • Bei einer oder mehreren Ausführungsformen ist es möglich, dass die Oxidschicht 260 durch ein anderes dielektrisches Material 260 ersetzt wird. Bei einer oder mehreren Ausführungsformen ist es möglich, dass die Oxidschicht 260 durch ein anderes dielektrisches Material 260 ersetzt wird, das als ein Gatedielektrikum für einen Gatestapel eines MOS-Transistors dienen kann. Das dielektrische Material 260 kann beispielsweise ein Nitrid umfassen. Das dielektrische Material 260 kann ein Oxynitrid umfassen. Das dielektrische Material 260 kann als ein Stapel aus zwei oder mehr Materialien ausgebildet sein. Das dielektrische Material 260 kann ein einen hohen K-Wert aufweisendes Material umfassen. Bei einer oder mehreren Ausführungsformen kann das dielektrische Material 260 durch einen Aufwachsprozess ausgebildet werden. Bei einer oder mehreren Ausführungsformen kann das dielektrische Material 260 aus einem Aufwachsprozess ausgebildet werden.
  • Außerdem ist es möglich, dass das stickstoffdotierte Siliziummaterial 250' durch ein gewisses anderes Material ersetzt wird, das die Ausbildung (z. B. das Aufwachsen oder die Abscheidung) eines dielektrischen Materials 260 verhindert.
  • Als Nächstes wird unter Bezugnahme auf 7 ein Steuergatematerial 270 über dem Speicherabschnitt 100M und Logikabschnitt 100L der Struktur aus 6 ausgebildet. Bei einer oder mehreren Ausführungsformen kann das Steuergatematerial 270 ein beliebiges leitendes Material sein. Somit kann bei einer oder mehreren Ausführungsformen das Material 270 ein beliebiges leitendes Material umfassen. Bei einer oder mehreren Ausführungsformen kann das Steuergatematerial 270 beispielsweise ein Polysiliziummaterial umfassen. Das Polysilizium kann mit einem Dotierstoff von n-Typ (wie etwa Phosphor) oder einem Dotierstoff vom p-Typ (wie etwa Bor) dotiert sein. Die Dotierung kann unter Verwendung eines Ionenimplantierungsprozesses bewerkstelligt werden oder in situ erfolgen.
  • Bei einer oder mehreren Ausführungsformen kann das Steuergatematerial 270 ein metallisches Material wie etwa ein reines Material oder eine Metalllegierung umfassen. Bei einer oder mehreren Ausführungsformen kann das Steuergatematerial ein beliebiges anderes Material sein, das sich als ein Steuergate für ein Floating-Gate-Bauelement eignet. Bei einer oder mehreren Ausführungsformen kann das Steuergatematerial 270 TiN, TiC, HfN, TaN, TaC, TaN, W, Al, Ru, RuTa, TaSiN, NiSix, CoSix, TiSix, Ir, Y, Pt, I, PtTi, Pd, Re, Rh, Boride, Phosphide, oder Antimonide von Ti, Hf, Zr, TiAlN, Mo, MON, ZrSiN, ZrN, HfN, HfSiN, WN, Ni, Pr, VN, TiW, anderen Metallen und/oder Kombinationen davon umfassen.
  • Das Steuergatematerial 270 kann eine einzelne Schicht oder mehrere gestapelte Schichten (wie etwa eine über einer Metallschicht angeordnete Polysiliziumschicht) umfassen. Bei einer oder mehreren Ausführungsformen kann die Dicke des Steuergatematerials 230 etwa 300 Angstrom bis etwa 3000 Angstrom betragen, doch sind auch andere Dicken möglich. Das Steuergatematerial 270 kann in vielen unterschiedlichen Weisen abgeschieden werden. Zu Beispielen zählen chemische Gasphasenabscheidung, physikalische Gasphasenabscheidung und Atomlagenabscheidung.
  • Bei einer oder mehreren Ausführungsformen kann das Steuergatematerial 270 als ein Steuergatematerial für das Steuergate eines Floating-Gate-Speicherbauelements dienen, das in dem Speicherabschnitt 100M ausgebildet sein kann. Das Steuergatematerial 270 kann auch für das Steuergate eines Transistors (wie etwa eines NMOS- oder PMOS-Transistors) verwendet werden, der in dem Logikabschnitt 100L ausgebildet sein kann.
  • 8 zeigt eine Ausführungsform eines Floating-Gate-Speicherbauelements, das auf dem Speicherabschnitt des Halbleiterchips ausgebildet sein kann. 8 zeigt das Substrat 210. Ein Kanal 310, eine Source 320 und ein Drain 330 sind in dem Substrat 210 angeordnet. Das erste dielektrische Material 220, das Floating-Gate-Material 230, das zweite dielektrische Material 240 und das Steuergatematerial 240, die in 7 gezeigt sind, sind alle entsprechend geätzt worden, um eine Gatedielektrikumsschicht 220, ein Floating-Gate 230, eine dielektrische Intergateschicht 240, eine stickstoffdotierte Siliziumschicht 250' und ein Steuergate 270 zu bilden. Bei einer oder mehreren Ausführungsformen können das Floating-Gate 230 sowie das Steuergate 270 jeweils ein Polysiliziummaterial (aber nicht notwendigerweise das gleiche Polysiliziummaterial) umfassen. Das Polysilizium kann ein n-dotiertes oder p-dotiertes Polysiliziummaterial sein. In einem derartigen Fall kann die dielektrische Intergateschicht 240 als eine dielektrische Interpolyschicht bezeichnet werden.
  • 8 zeigt einen Abstandshalter 340, der die exponierten Seitenabschnitte des Floating-Gate 230 und Steuergates 270 bedeckt und das Verhindern eines zufälligen Kurzschließens des Floating-Gate 230 mit dem Steuergate 270 unterstützt. Der Abstandshalter 340 kann aus einem dielektrischen Material ausgebildet sein. Bei einer oder mehreren Ausführungsformen können die Source und der Drain beide n-dotiert sein. Bei einer oder mehreren Ausführungsformen können die Source und der Drain beide p-dotiert sein. Bei einer oder mehreren Ausführungsformen kann das Substrat 210 aus einem Silizium vom p-Typ ausgebildet sein, die Source 320 kann ein Silizium vom n-Typ (wie etwa n+-Typ) sein, der Drain 330 kann ein Silizium vom n-Typ (wie etwa n+-Typ) sein, das Steuergate kann aus einem Polysilizium vom n-Typ ausgebildet sein und das Steuergate kann aus einem Polysilizium vom n-Typ ausgebildet sein.
  • Bei einer anderen Ausführungsform der Erfindung ist es auch möglich, dass bei einer anderen Ausführungsform der Erfindung in dem Speicherabschnitt des Halbleiterchips unter Verwendung des hierin beschriebenen Verfahrens eine andere Art von Bauelement ausgebildet wird. 9 zeigt eine Ausführungsform eines Hochspannungstransistors, der in dem Speicherabschnitt des Halbleiterchips ausgebildet werden kann. 9 zeigt ein Kanalgebiet 310, ein Sourcegebiet 320 und ein Draingebiet 330, in dem Substrat 210 angeordnet. Das erste dielektrische Material 220, das Floating-Gate-Material 230, das zweite dielektrische Material 240, das stickstoffdotierte Siliziummaterial 250' und das Steuergatematerial 270, die in 7 gezeigt sind, sind alle entsprechend geätzt worden, um eine dielektrische Gateschicht 220, ein erstes Gate 230, eine dielektrische Intergateschicht 240, eine stickstoffdotierte Siliziumschicht 250' und ein zweites Gate 270 auszubilden. Bei der gezeigten Ausführungsform sind das erste Gate 230 und das zweite Gate 270 elektrisch zusammengekoppelt. Bei einer oder mehreren Ausführungsformen können das erste Gate 230 sowie das zweite Gate 270 jeweils ein Polysiliziummaterial umfassen. Bei einer oder mehreren Ausführungsformen können die Gates 230, 270 das gleiche Polysiliziummaterial umfassen. In einem derartigen Fall kann die dielektrische Intergateschicht 240 als eine dielektrische Interpolyschicht bezeichnet werden. Bei einer oder mehreren Ausführungsformen können die Gates 230, 270 verschiedene Polysiliziummaterialien umfassen. Bei einer oder mehreren Ausführungsformen kann das Substrat 210 aus einem Silizium vom p-Typ ausgebildet sein, das Sourcegebiet 320 kann ein Silizium vom n-Typ (wie etwa n+-Typ) sein, das Draingebiet 330 kann ein Silizium vom n-Typ (wie etwa n+-Typ) sein, das erste Gate 230 kann aus einem Polysilizium vom n-Typ ausgebildet sein und das zweite Gate 270 kann aus einem Polysilizium vom n-Typ ausgebildet sein.
  • 9 zeigt einen Abstandshalter 340, der die Seitenwandoberflächen des ersten Gates 230 und des zweiten Gates 270 bedeckt. Der Abstandshalter 340 kann aus einem dielektrischen Material ausgebildet sein. Bei einer oder mehreren Ausführungsformen können die Source oder der Drain beide n-dotiert sein. Bei einer oder mehreren Ausführungsformen können die Source und der Drain beide p-dotiert sein.
  • 10 zeigt eine Ausführungsform eines MOS-Bauelements, das auf dem Logikabschnitt des Chips infolge des hierin beschriebenen Prozesses ausgebildet sein kann. Das Bauelement kann ein MOS-Transistor wie etwa ein NMOS-Transistor oder ein PMOS-Transistor sein. 10 zeigt das Substrat 210. Ein Kanal 410, eine Source 420, eine Sourceerweiterung 425, ein Drain 430 und eine Drainerweiterung 435 sind in dem Substrat 210 angeordnet. Das Gateoxidmaterial 260 und das Steuergatematerial 270, in 7 gezeigt, sind alle entsprechend geätzt worden, um eine Gateoxidschicht 260 und das Steuergate 270 zu bilden. Die Gateoxidschicht 260 und das Steuergate 270 können als der Gatestapel des MOS-Bauelements bezeichnet werden.
  • Unter Bezugnahme auf 10 kann die Gateoxidschicht 260 bei einer oder mehreren Ausführungsformen durch ein anderes dielektrisches Material 260 ersetzt werden, das für ein Gatedielektrikum verwendet werden kann. Somit kann die Gatedielektrikumsschicht 260 bei einer oder mehreren Ausführungsformen ein beliebiges Dielektrikum wie etwa ein Oxid, Nitrid oder Oxynitrid sein. Bei einer oder mehreren Ausführungsformen kann die Dielektrikumsschicht 260 auch ein einen hohen K-Wert aufweisendes Material umfassen. Abstandshalter 540, 542 bedecken die Seitenwände der Gatedielektrikumsschicht 260 und des Steuergates 270. Bei einer oder mehreren Ausführungsformen können Abstandshalter 540, 542 aus einem dielektrischen Material ausgebildet sein. Bei einer oder mehreren Ausführungsformen können die Source und der Drain 420, 430 n-dotiert sein, während die Erweiterungen 425, 435 schwächer n-dotiert sein können. Bei einer oder mehreren Ausführungsformen können die Source und der Drain 420, 430 p-dotiert sein, während die Erweiterungen 425, 435 schwächer p-dotiert sein können.

Claims (25)

  1. Halbleiterbauelement, umfassend: ein einen hohen K-Wert aufweisendes dielektrisches Material und ein über dem einen hohen K-Wert aufweisenden dielektrischen Material angeordnetes Siliziummaterial, wobei das Siliziummaterial das Element Stickstoff umfasst.
  2. Halbleiterbauelement nach Anspruch 1, wobei das Siliziummaterial ein Polysiliziummaterial ist.
  3. Halbleiterbauelement nach Anspruch 1, umfassend: ein Substrat; ein über dem Substrat angeordnetes erstes Dielektrikum; ein über dem ersten dielektrischen Material angeordnetes erstes leitendes Material, wobei das einen hohen K-Wert aufweisende Material über dem ersten leitenden Material angeordnet ist; und ein über dem Siliziummaterial angeordnetes zweites leitendes Material.
  4. Halbleiterbauelement nach Anspruch 3, wobei das erste Dielektrikum ein Oxid umfasst.
  5. Halbleiterbauelement nach Anspruch 1, wobei das erste leitende Material ein erstes Polysiliziummaterial umfasst und das zweite leitende Material ein zweites Polysiliziummaterial umfasst.
  6. Halbleiterbauelement nach Anspruch 3, wobei das zweite leitende Material elektrisch von dem ersten leitenden Material isoliert ist.
  7. Halbleiterbauelement, umfassend: ein Substrat; ein über dem Substrat angeordnetes erstes Dielektrikum; ein über dem ersten Dielektrikum angeordnetes Floating-Gate; ein über dem Floating-Gate angeordnetes zweites dielektrisches Material; ein über dem zweiten dielektrischen Material angeordnetes Siliziummaterial, wobei das Siliziummaterial das Element Stickstoff umfasst; und ein über dem Siliziummaterial angeordnetes Steuergate.
  8. Halbleiterbauelement nach Anspruch 7, wobei das Siliziummaterial ein Polysiliziummaterial ist.
  9. Halbleiterbauelement nach Anspruch 7, wobei das zweite dielektrische Material ein einen hohen K-Wert aufweisendes Dielektrikum ist.
  10. Halbleiterbauelement nach Anspruch 7, wobei das Bauelement ein Floating-Gate-Speicherbauelement ist.
  11. Halbleiterbauelement, umfassend: ein Substrat; eine über dem Substrat angeordnete erste dielektrische Schicht; ein über der ersten dielektrischen Schicht angeordnetes erstes Gate; eine über dem ersten Gate angeordnete zweite dielektrische Schicht; ein über dem einen hohen K-Wert aufweisenden Material angeordnetes Siliziummaterial, wobei das Siliziummaterial das Element Stickstoff umfasst; und ein über dem Siliziummaterial angeordnetes zweites Gate.
  12. Halbleiterbauelement nach Anspruch 11, wobei das Siliziummaterial ein Polysiliziummaterial ist.
  13. Halbleiterbauelement nach Anspruch 11, wobei das erste Gate elektrisch von dem zweiten Gate isoliert ist.
  14. Halbleiterbauelement nach Anspruch 11, wobei das zweite dielektrische Material ein einen hohen K-Wert aufweisendes dielektrisches Material ist.
  15. Verfahren zum Herstellen eines Halbleiterbauelements, umfassend: Bereitstellen einer Oberfläche mit einem ersten Abschnitt und einem zweiten Abschnitt; Ausbilden eines einen hohen K-Wert aufweisenden dielektrischen Materials über dem ersten Abschnitt; Ausbilden eines Siliziummaterials über dem einen hohen K-Wert aufweisenden Dielektrikum, wobei das Siliziummaterial das Element Stickstoff umfasst; und Unterwerfen des Siliziummaterials und des zweiten Abschnitts der Oberfläche einem gesteuerten thermischen Oxidationsprozess.
  16. Verfahren nach Anspruch 15, wobei das Siliziummaterial ein Polysiliziummaterial ist.
  17. Verfahren nach Anspruch 15, wobei die gesteuerte Oxidation das Aufwachsen eines Oxids über dem zweiten Abschnitt verursacht.
  18. Verfahren nach Anspruch 15, wobei die Oberfläche die Oberfläche einer Siliziumschicht ist.
  19. Verfahren nach Anspruch 15, weiterhin umfassend das Ausbilden eines ersten dielektrischen Materials über dem ersten Abschnitt der Oberfläche und Ausbilden eines ersten leitenden Materials über dem ersten dielektrischen Material vor dem Ausbilden des einen hohen K-Wert aufweisenden Materials, wobei das einen hohen K-Wert aufweisende Material über dem ersten leitenden Material ausgebildet wird.
  20. Verfahren zum Herstellen eines Halbleiterbauelements, umfassend: Bereitstellen einer Oberfläche, wobei die Oberfläche einen ersten Abschnitt und einen zweiten Abschnitt aufweist; Ausbilden eines einen hohen K-Wert aufweisenden dielektrischen Materials über dem ersten Abschnitt; Ausbilden eines zusätzlichen Materials über dem einen hohen K-Wert aufweisenden dielektrischen Material und Unterwerfen des zusätzlichen Materials und des zweiten Abschnitts einem Dielektrikumsausbildungsprozess, wobei der Dielektrikumsausbildungsprozess das Ausbilden eines zusätzlichen Dielektrikums auf dem zweiten Abschnitt verursacht, wobei das zusätzliche Material nicht gestattet, dass im Wesentlichen irgendetwas von dem zusätzlichen Dielektrikum auf dem zusätzlichen Material ausgebildet wird.
  21. Verfahren nach Anspruch 20, wobei das zusätzliche Material ein stickstoffdotiertes Siliziummaterial umfasst.
  22. Verfahren nach Anspruch 20, wobei der Dielektrikumsausbildungsprozess ein Aufwachsprozess ist.
  23. Verfahren nach einem der Ansprüche 20, wobei das zusätzliche Dielektrikum ein Oxid umfasst.
  24. Verfahren nach einem der Ansprüche 20, wobei die Oberfläche die Oberfläche eines Siliziumsubstrats ist.
  25. Verfahren nach einem der Ansprüche 20, weiterhin umfassend das Ausbilden eines ersten dielektrischen Materials über dem ersten Abschnitt und Ausbilden eines ersten leitenden Materials über dem ersten dielektrischen Material vor dem Ausbilden des einen hohen K-Wert aufweisenden Materials, wobei das einen hohen K-Wert aufweisende Material über dem ersten leitenden Material ausgebildet wird.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090025629A (ko) * 2007-09-06 2009-03-11 삼성전자주식회사 비휘발성 메모리 소자 및 그 형성방법
US9346998B2 (en) 2009-04-23 2016-05-24 The University Of Chicago Materials and methods for the preparation of nanocomposites
WO2012158847A2 (en) 2011-05-16 2012-11-22 The University Of Chicago Materials and methods for the preparation of nanocomposites
US8883624B1 (en) 2013-09-27 2014-11-11 Cypress Semiconductor Corporation Integration of a memory transistor into high-K, metal gate CMOS process flow

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6080645A (en) * 1996-10-29 2000-06-27 Micron Technology, Inc. Method of making a doped silicon diffusion barrier region
US5837598A (en) 1997-03-13 1998-11-17 Lsi Logic Corporation Diffusion barrier for polysilicon gate electrode of MOS device in integrated circuit structure, and method of making same
US6166428A (en) * 1997-08-25 2000-12-26 Advanced Micro Devices, Inc. Formation of a barrier layer for tungsten damascene interconnects by nitrogen implantation of amorphous silicon or polysilicon
US6127227A (en) * 1999-01-25 2000-10-03 Taiwan Semiconductor Manufacturing Company Thin ONO thickness control and gradual gate oxidation suppression by b. N.su2 treatment in flash memory
US6674138B1 (en) 2001-12-31 2004-01-06 Advanced Micro Devices, Inc. Use of high-k dielectric materials in modified ONO structure for semiconductor devices
US6617639B1 (en) 2002-06-21 2003-09-09 Advanced Micro Devices, Inc. Use of high-K dielectric material for ONO and tunnel oxide to improve floating gate flash memory coupling
US6689676B1 (en) 2002-07-26 2004-02-10 Motorola, Inc. Method for forming a semiconductor device structure in a semiconductor layer
US7112485B2 (en) 2002-08-28 2006-09-26 Micron Technology, Inc. Systems and methods for forming zirconium and/or hafnium-containing layers
US7122415B2 (en) * 2002-09-12 2006-10-17 Promos Technologies, Inc. Atomic layer deposition of interpoly oxides in a non-volatile memory device
US20050151166A1 (en) * 2004-01-09 2005-07-14 Chun-Chieh Lin Metal contact structure and method of manufacture
KR100654341B1 (ko) * 2004-12-08 2006-12-08 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
KR100607346B1 (ko) * 2005-01-13 2006-07-31 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
JP5032056B2 (ja) * 2005-07-25 2012-09-26 株式会社東芝 不揮発性半導体メモリ装置の製造方法
US7250654B2 (en) * 2005-11-07 2007-07-31 Ememory Technology Inc. Non-volatile memory device

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