UA73508C2 - Method for producing a nonvolatile semiconductor memory cell with a separate tunneling window - Google Patents
Method for producing a nonvolatile semiconductor memory cell with a separate tunneling window Download PDFInfo
- Publication number
- UA73508C2 UA73508C2 UA2001129149A UA2001129149A UA73508C2 UA 73508 C2 UA73508 C2 UA 73508C2 UA 2001129149 A UA2001129149 A UA 2001129149A UA 2001129149 A UA2001129149 A UA 2001129149A UA 73508 C2 UA73508 C2 UA 73508C2
- Authority
- UA
- Ukraine
- Prior art keywords
- tunnel
- layer
- region
- memory cell
- cell
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 230000005641 tunneling Effects 0.000 title abstract description 6
- 238000000034 method Methods 0.000 claims abstract description 22
- 210000004027 cell Anatomy 0.000 claims description 104
- 238000002513 implantation Methods 0.000 claims description 40
- 239000000758 substrate Substances 0.000 claims description 16
- 230000015572 biosynthetic process Effects 0.000 claims description 14
- 210000004725 window cell Anatomy 0.000 claims description 7
- 229910045601 alloy Inorganic materials 0.000 claims description 2
- 239000000956 alloy Substances 0.000 claims description 2
- 239000011159 matrix material Substances 0.000 claims description 2
- 230000012447 hatching Effects 0.000 claims 1
- 238000012876 topography Methods 0.000 claims 1
- 238000005516 engineering process Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 7
- 239000002800 charge carrier Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 239000012634 fragment Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000006399 behavior Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 241001143779 Dorea Species 0.000 description 1
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
Description
Опис винаходу
Винахід стосується способу виготовлення енергонезалежної напівпровідникової запам'ятовуючої комірки з 2 окремим тунельним вікном і зокрема способу виготовлення комірки програмованого постійного запам'ятовуючого пристрою з електричним стиранням, яка характеризується низькою потребою в площі і великою кількістю циклів програмування/стирання.
Придатні для перезаписування енергонезалежні напівпровідникові запам'ятовуючі комірки набувають у інтегральних мікросхемах високого ступеню інтеграції все більшого значення, оскільки, наприклад, У 70 чіп-картках, вони можуть зберігати змінювані дані протягом тривалого часу і без використання електричного живлення.
В залежності від виду використовуваних енергонезалежних напівпровідникових запам'ятовуючих комірок принципово відрізняють програмовані постійні запам'ятовуючі пристрої з електричним стиранням (ЕСППЗП -
ЕЕРКОМ), програмовані постійні запам'ятовуючі пристрої з стиранням ультрафіолетовим випромінюванням 12 (СППЗП - ЕРКОМ) і програмовані постійні запам'ятовуючі пристрої з швидким (паралельним) стиранням ("швидкісні" СППЗП - РГАЗН-ЕРКОМ).
На фіг.5 зображений поперечний переріз звичайної запам'ятовуючої комірки 57 ЕЕРКОМ, яка складається в основному із комірки з тунельним вікном ТЕ і транзисторної запам'ятовуючої комірки 12. Відповідно до фіг.5 транзисторна запам'ятовуюча комірка 17 складається із порівняно товстого і нечутливого до струмів витікання 20 ізолюючого затвор шару З, розміщеного на ньому шару 5 плаваючого затвора, діелектричного шару 6 і шару 7 керуючого електрода. При цьому заряд, переданий шару 5 плаваючого затвора, визначає перемикальну поведінку відповідного польового транзистора, керування яким здійснюється Через області 1 витік/стік і шаром 7 керуючого електрода. Для перенесення заряду на шар 5 плаваючого затвора запам'ятовуюча комірка має комірку з тунельним вікном ТЕ, яка в основному має таку ж послідовність шарів, що й транзисторна с 29 запам'ятовуюча комірка 17, одначе між напівпровідниковою підкладкою 100 і шаром 5 плаваючого затвора Ге) містить ізолюючий шар у вигляді дуже тонкого тунельного шару 4.
При виготовленні цієї звичайної запам'ятовуючої комірки 52 ЕСППЗП спочатку здійснюють іонну імплантацію в зоні комірки з тунельним вікном ТЕ для утворення однорідної тунельної області 2". Після цього наносять ізолюючий тунельний шар 4 і шар З затвора, а також шар 5 плаваючого затвора, діелектричний шар 6 і шар 7 со 30 керуючого електрода. Потім у напівпровідниковій підкладці 100 шляхом однієї (або кількох) операції іонної ав імплантації формують області 1 витік/стік з використанням запам'ятовуючої комірки 57 як самосуміщеної маски.
Таким чином отримують високоякісні придатні для перезаписування енергонезалежні напівпровідникові о запам'ятовуючі комірки, що мають дуже високу "довговічність". При цьому під "довговічністю" мається на увазі со кількість циклів програмування/стирання; для звичайних ЕСППЗП вона становить близько 105 циклів.
Зо Недоліком таких звичайних ЕСППЗП є значна потреба в площі для запам'ятовуючої комірки 57, внаслідок - чого для виготовлення інтегральних мікросхем високого ступеню інтеграції вони є лише умовно придатними.
Порівняно з ними запам'ятовуючі комірки ППЗП зі швидким стиранням ("швидкісні" ЕСППЗП; ЕГАБН-ЕРКОМ) потребують значно меншої площі. На фіг.б зображено поперечний переріз звичайної комірки "швидкісного" « дю ЕСППЗП, причому на напівпровідниковій підкладці 100 послідовно нанесені тунельний діоксидний шар 4, шар 5 -о плаваючого затвора, діелектричний шар 6 і шар 7 керуючого електрода. Для утворення тунельної області в зоні с тунельного вікна ТЕ комірки "швидкісного" ЕСППЗП у підкладці 100 з використанням багатошарової :з» запам'ятовуючої комірки за самосуміщеною технологією формують імплантаційні області 2. Після цього з використанням запам'ятовуючої комірки і додаткових допоміжних шарів або спейсерів 8 у підкладці 100 за самосуміщеною технологією формують області 1 витік/стік. У цій звичайній запам'ятовуючій комірці -1 395 "швидкісного" ЕСППЗП аналогічно описаній вище запам'ятовуючій комірці ЕСППЗП заряд переноситься до шару плаваючого затвора шляхом інжекції "гарячих" носіїв заряду і/або з використанням тунельного ефекту (95) Фоулера-Нордхайма (Ромег-Моганеїт) в області тунельного вікна ТЕ через тунельний шар 4. Перенесені таким сл чином носії заряду визначають перемикальну поведінку області транзисторної комірки 17.
Незважаючи на малу потребу в площі для виготовлення цих звичайних запам'ятовуючих комірок (ав) 50 "швидкісного" ЕСППЗП, недоліком цього типу енергонезалежних запам'ятовуючих комірок є те, що вони мають со низьку "довговічність", тобто кількість циклів програмування/стирання значно менша, ніж у звичайних запам'ятовуючих комірок згідно з фіг.4. Зазвичай "довговічність таких запам'ятовуючих комірок "швидкісного"
ЕСППЗП становить близько 103 циклів. 5 Інший недолік цих придатних для перезаписування енергонезалежних запам'ятовуючих комірок полягає в тому, що вони лише умовно придатні для використання в інтегральних мікросхемах. Це зумовлене зокрема тим, (Ф) що відповідно до фіг5 попередньо здійснена імплантація тунельної області 2, впливає на товщину г сформованого пізніше тунельного шару 4. Точніше кажучи, при застосуванні такого ж процесу виготовлення тунельний шар 4 для комірки з тунельним вікном ТЕ згідно з фіг.5 має іншу товщину, ніж в запам'ятовуючій во комірці "швидкісного" ЕСППЗП згідно з фіг.б. Крім того, імплантаційна область 2" згідно з фіг.5 дуже чутлива до теплової остаточної обробки, а імплантаційна область 2 згідно з фіг.б формується в пізнішій операції технологічного процесу виготовлення. Внаслідок цього виконані для однакових інтегральних мікросхем запам'ятовуючі комірки згідно з фіг.б і фіг.5 мають різні напруги програмування/стирання.
Із патенту США 5,565,371 відомий спосіб виготовлення енергонезалежної напівпровідникової ве запам'ятовуючої комірки з окремим тунельним вікном, згідно з яким програмування транзисторної запам'ятовуючої комірки здійснюють шляхом інжекції "гарячих" носіїв заряду, а стирання - з використанням тунельного ефекту Фоулера-Нордхайма. Недоліком цього способу є надзвичайно висока потреба в площі для розміщення такої комірки, а також проведення великої кількості нестандартизованих технологічних операцій.
Тому комбінування цього способу зі звичайними способами неможливе.
В основу винаходу покладена задача розробки способу виготовлення енергонезалежної напівпровідникової запам'ятовуючої комірки з окремим тунельним вікном, який забезпечує при використанні стандартизованих операцій зменшення площі комірки і одночасно покращує її "довговічність".
Відповідно до винаходу ця задача вирішена ознаками п. 1 формули винаходу.
Зокрема завдяки утворенню тунельних областей в області комірки з тунельним вікном після утворення /о0 тунельного шару може бути виготовлена енергонезалежна напівпровідникова запам'ятовуюча комірка, яка з точки зору довговічності, тобто кількості циклів програмування/стирання рівноцінна зі звичайною коміркою
ЕСППЗП, одначе з точки зору потреби в площі значно переважає її. До того ж, виготовлена таким способом запам'ятовуюча комірка може бути без проблем реалізована в комбінації зі звичайними "швидкісними" запам'ятовуючими комірками із застосуванням стандартних технологічних процесів у спільній інтегральній /5 Мікросхемі. При цьому робочі напруги (напруги програмування/стирання/зчитування) для різних форм енергонезалежних запам'ятовуючих комірок можуть бути однакові.
Тунельні області формуються шляхом імплантації за технологією самосуміщення із застосуванням щонайменше одного шару комірки з тунельним вікном. Зокрема в разі інтегральних мікросхем з високим ступенем інтеграції і розмірами структур й їмкм таким способом можуть бути просто і надійно виготовлені 2о запам'ятовуючі комірки. При цьому імплантація може здійснюватися під тунельний шар вертикально і/або під нахилом, причому імплантаційні області під тунельним шаром повністю дотикаються або розміщені настільки близько одна до іншої, що при прикладенні робочої напруги відбувається так званий ефект змикання їх зон просторових зарядів. Таким чином отримують дуже однорідну тунельну область під тунельним шаром, що може бути порівняно з попередньо імплантованою тунельною областю, завдяки чому при програмуванні/стиранні с ов Встановлюється рівномірна напруга поля і покращується "довговічність".
Доцільним є формування області з'єднання плаваючих затворів і області з'єднання керуючих електродів і) одночасно з відповідними шарами плаваючих затворів і шарами керуючих електродів комірок з тунельними вікнами і транзисторних запам'ятовуючих комірок, завдяки чому досягається подальше спрощення процесу виготовлення запам'ятовуючого пристрою. со зо В додаткових пунктах формули винаходу відображені доцільні форми виконання винаходу.
Нижче винахід докладніше пояснюється з використанням прикладів виконання з посиланнями на ілюстрації. о
На них схематично зображено: ю фіг1. поперечний переріз енергонезалежної напівпровідникової запам'ятовуючої комірки з окремим тунельним вікном згідно з першим прикладом виконання; о фіг.2. збілошений фрагмент перерізу зображеної на фіг.1 комірки з тунельним вікном згідно з першим ї- прикладом виконання; фіг.3. збільшений фрагмент перерізу зображеної на фіг.1 комірки з тунельним вікном згідно з другим прикладом виконання; фіг.4. збільшений фрагмент перерізу зображеної на фіг.1 комірки з тунельним вікном згідно з третім « 70 прикладом виконання; в с фіг.5. поперечний переріз комірки ЕСППЗП згідно з рівнем техніки; фіг.6. поперечний переріз "швидкісної" комірки ЕСППЗП згідно з рівнем техніки. ;» На фіг.1 зображено поперечний переріз енергонезалежної напівпровідникової запам'ятовуючої комірки з окремим тунельним вікном згідно з першим прикладом виконання. Позиційні позначення означають такі ж або бХОжі шари чи компоненти, що й на фіг.5 і 6, тому далі деталізований опис опущений. -І Згідно з фіг.1 на напівпровідниковій підкладці 100 сформовані транзисторна запам'ятовуюча комірка 17, комірка з тунельним вікном ТЕ і з'єднувальна область МВ. При цьому транзисторна запам'ятовуюча комірка 17, о з'єднувальна область МВ і комірка з тунельним вікном ТЕ представляють власне запам'ятовуючу комірку 57. с Напівпровідникова підкладка 100 виготовлена переважно із кремнію, але може бути виготовлена також і з комбінованих напівпровідникових матеріалів з елементів ПІ-М груп. Запам'ятовуюча комірка 57 може бути о реалізована за рМОН-технологією, пМОН-технологією або КМОН-технологією, причому у напівпровідниковій с підкладці 100 передбачені відповідні р- і/або п-кишені.
Згідно з фіг.1 транзисторна запам'ятовуюча комірка 77 містить ізолюючий затвор шар 3, наприклад, отриманий термічним способом 5іОо. Над шаром З розміщений електропровідний шар 5 плаваючого затвора (полікремній), призначений для накопичення зарядів. Відповідно до накопиченого в шарі 5 плаваючого затвора заряду розміщена під ізолюючим шаром З канальна область КО стає електропровідною або непровідною,
Ф) завдяки чому при зчитуванні запам'ятовуючої комірки 57 може бути зчитана логічна інформація: "0" або "1". Для ка керування транзисторною запам'ятовуючою коміркою 12 і, відповідно, всією запам'ятовуючою коміркою 52 передбачений шар 7 керуючого електрода, ізольований від шару 5 плаваючого затвора діелектричним шаром 6. бо Завдяки цьому накопичений в плаваючому затворі заряд не може стікати ні в напівпровідникову підкладку 100, ні в шар керуючого електрода 7. На певній відстані від транзисторної запам'ятовуючої комірки 77 розміщена комірка з тунельним вікном ТЕ, яка з'єднана з транзисторною запам'ятовуючою коміркою 17 за допомогою з'єднувальної області МВ і призначена для запису/стирання, наприклад, шляхом інжекції гарячих носіїв заряду і/або з використанням тунельного ефекту Фоулера-Нордхайма. 65 Комірка з тунельним вікном ТЕ складається переважно із таких же шарів, що й транзисторна запам'ятовуюча комірка 77, причому лише тунельний шар 4 має товщину, достатню для тунелювання. Тунельний шар 4 складається переважно із тунельного оксидного шару, наприклад, ЗіО 5». Розміщений на ньому шар Т5 плаваючого затвора тунельного вікна складається переважно із такого ж матеріалу, що й шар 5 плаваючого затвора транзисторної запам'ятовуючої комірки 17 і ізольований діелектричним шаром 16 тунельного вікна від електропровідного шару 77 керуючого електрода тунельного вікна. Діелектричний шар Т6 тунельного вікна, як і діелектричний шар 6, складається переважно із послідовності шарів ОНО (оксид/нітрид/оксид; ОМО), одначе він може складатися також і з іншого ізолюючого діелектричного матеріалу, електропровідний шар Т7 керуючого електрода тунельного вікна а також електропровідний шар Т5 плаваючого затвора тунельного вікна складаються - як і шар 7 керуючого електрода і шар 5 плаваючого затвора - переважно із полікремнію, одначе /0 Можуть бути виготовлені також і з іншого електропровідного і/або здатного накопичувати заряди матеріалу.
З'єднувальна область МВ складається переважно із такої ж послідовності шарів, що й транзисторна запам'ятовуюча комірка 77 чи комірка з тунельним вікном ТЕ, причому шар 7 керуючого електрода через з'єднувальну область МВ7 з'єднаний з шаром 17 / керуючого електрода тунельного вікна, а шар 5 плаваючого затвора через з'єднувальну область МВ5 з'єднаний з шаром Т5 плаваючого затвора тунельного вікна. 75 З'єднувальна область МВ7 для керуючих електродів і з'єднувальна область МВ5 для плаваючих затворів можуть бути виконані також у вигляді металевих доріжок і/або дифузійних областей в напівпровідниковій підкладці 100.
Суттєвим для даного винаходу є зокрема окреме формування транзисторної запам'ятовуючої комірки 172 і комірки з тунельним вікном ТЕ, що може бути реалізовано, наприклад, шляхом травлення і/або фотолітографії.
При цьому комірка з тунельним вікном ТЕ може мати виступ, носик чи іншу геометричну структуру, біля якої можлива двостороння тунельна імплантація Іт.
Згідно з фіг.1 тунельну область ТЗ формують виконуваною порівняно пізно в технологічному процесі операцією тунельної імплантації Іт, яка відповідає операції тунельної імплантації при одночасно виготовлених запам'ятовуючих комірках "швидкісних" ЕСППЗП. Завдяки цьому можуть бути сформовані як тунельні вікна ТЕ запам'ятовуючої комірки 57, так і тунельні області виготовлених в такому ж процесі (не зображених) Га запам'ятовуючих комірок "швидкісних" ЕСППЗП. Оскільки тунельний шар 4 відповідної винаходові запам'ятовуючої комірки 57 формується переважно під час тієї ж технологічної операції, що й не зображена і9) запам'ятовуюча комірка "швидкісного" ЕСППЗП, обидві запам'ятовуючі комірки мають однакові електричні параметри програмування/стирання, причому необхідна для розміщення площа зменшується, а "довговічність" зростає. с
Нижче окремо описується спосіб виготовлення енергонезалежної напівпровідникової запам'ятовуючої комірки. Спочатку в напівпровідниковій підкладці 100 за допомогою технології мілких ізоляційних канавок о (зпайому ігепсй ізоїайоп) формують активні області для тунельних вікон ТЕ і для транзисторних ю запам'ятовуючих комірок 77. Утворені таким чином канавки заповнюють осадженим шаром 5іО 5 і планаризують. Таким же чином для ізоляції активних областей може бути використана також технологія з о товстим оксидним ізоляційним шаром. ча
Потім на активних областях транзисторної запам'ятовуючої комірки 77 і тунельного вікна ТЕ наносять ізолюючий шар З і тунельний шар 4 і відповідним чином структурують. Після цього наносять шар 5 плаваючого затвора, діелектричний шар б і шар 7 керуючого електрода і структурують таким чином, що утворюється « структура, поперечний переріз котрої зображений на фіг.1.
Згідно з фіг.1 шари в мілких ізоляційних канавках (зПпайом/ ігепсп ізоїайоп) лежать в паралельно до - с зображеного перерізу розміщених (не зображених) областях запам'ятовуючої комірки 57. Таким же чином ц з'єднувальна область МВ.7 для керуючих електродів і з'єднувальна область МВ5 для плаваючих затворів "» позначають відповідні шари в (просторово) розміщеній за ними площині перерізу. Для формування комірки тунельного вікна ТЕ і транзисторної запам'ятовуючої комірки 77 здійснюють травлення шарів 3, 5,6 і 7 і,
Відповідно, 4, Т5, Т6 і Т7 внаслідок чого утворюються зображені на фіг.1 багатошарові комірки ТЕ і 17. В ході -І здійснюваної після цього технологічної операції тунельної імплантації І т поряд Із коміркою тунельного вікна ТЕ із самосуміщенням формують імплантаційну область 2, причому внаслідок ефекту розсіяння під тунельним о шаром 4 формується тунельна область ТО. Потім в ході наступної технологічної операції імплантації між ос тунельною коміркою ТЕ і по обидва боки транзисторної запам'ятовуючої комірки 17 із самосуміщенням формують області 1 витік/стік При цьому в тунельному вікні ТЕ може бути використаний не зображений о допоміжний шар або спейсер. (Че Область 1 витік/стік між транзисторною запам'ятовуючою коміркою 17 і тунельним вікном ТЕ представляє контакт для під'єднання як до транзисторної запам'ятовуючої комірки 77, так і до тунельного вікна ТЕ, і служить як для зчитування, так і для програмування/стирання запам'ятовуючої комірки 57.
На фіг.2 зображений поперечний переріз представленого на фіг.1 тунельного вікна ТЕ під час технологічної операції тунельної імплантації. Згідно з фіг.2 на напівпровідниковій підкладці 100 розміщена багатошарова
Ф, структура: тунельний шар 4, шар Т5 плаваючого затвора тунельного вікна, діелектричний шар Т6 тунельного ко вікна і шар Т7 керуючого електрода тунельного вікна. Після структурування цієї багатошарової комірки тунельного вікна ТЕ здійснюють власне тунельну імплантацію Ії для формування тунельної області ТО під бо тунельним шаром 4. При цьому, використовуючи багатошарову комірку тунельного вікна ТЕ для самосуміщення, по обидва її боки здійснюють імплантацію таким чином, що імплантаційні області 2 під тунельним шаром 4 змикаються і утворюють однорідну тунельну область ТО.
Таке формування імплантаційних областей 2 можливе зокрема при дуже малих структурних розмірах - менше від їмкм, при цьому для перекривання тунельних областей ТО використовують ефект розсіяння при 65 імплантації. Для імплантації п-областей придатний зокрема миш'як (Ав), оскільки він має незначну глибину проникнення і порівняно велику дифузію. Одначе, для легування можуть бути використані також РА і/або 56.
Аналогічно для формування р-областей можуть бути використані легувальні матеріали з провідністю р-типу, якщо вони забезпечують достатнє розсіяння під тунельним шаром 4 і, таким чином утворюють достатньо однорідну тунельну область ТО.
Альтернативно до вертикальної тунельної імплантації Ії може бути здійснена також похила тунельна імплантація | те (фіг.3), причому кут нахилу може становити від 5 до 8 градусів. При цьому способі імплантаційна область 2 може бути сформована в напівпровідниковій підкладці 100 під використовуваною як маска коміркою тунельного вікна ТЕ повністю шляхом імплантації з одного боку. В результаті також може бути отримана однорідна тунельна область ТО під тунельним шаром 4. Альтернативно до представленої на фіг.З 7/0 односторонньої похилої тунельної імплантації (8 похилу тунельну імплантацію можна здійснювати також з кількох (двох) боків.
Крім того, згідно з фіг4 тунельна імплантація може бути здійснена таким чином, що утворені в напівпровідниковій підкладці 100 імплантаційні області 2 не дотикаються, а лише частково простягаються під тунельним шаром 4. Одначе, імплантаційні області 2 простягаються під тунельним шаром 4 настільки, що при /5 прикладенні робочої напруги (наприклад, напруг програмування/стирання, які становлять відповідно -108/468) зони КІ просторових зарядів імплантаційних областей 2 дотикаються, відбувається так званий "ефект змикання зон просторових зарядів", в результаті чого утворюється однорідна тунельна область ТО під тунельним шаром 4.
Ї в цьому разі отримують запам'ятовуючу комірку, що відрізняється покращеною "довговічністю", тобто кількістю циклів програмування/стирання.
Згідно з даним винаходом тунельну імплантацію Ії здійснюють переважно з використанням усієї комірки тунельного вікна ТЕ як маски. Одначе, як маска може бути використаний також і лише один із шарів, з яких складається комірка тунельного вікна ТЕ, або додаткова маска у формі фоторезисту і/або твердої маски. Для тунельної імплантації застосовують переважно і без того використовувані в стандартному технологічному процесі методи імплантації слабколегованого стоку (Іду дореа агаіп) або матричного стоку (таїгіх агаїп). сч
Замість описаної вище послідовності шарів може бути сформована також інша послідовність шарів (наприклад, ЗОМОХ), якщо в результаті може бути утворена придатна для перезаписування енергонезалежна і) напівпровідникова запам'ятовуюча комірка.
ФІГ. 1 Мк ' ' 57 | «в) й птн ни п п пп п п В п п в пп но пн Є юю ї ' І! І со
ІТЕ, УВ І І: !
ІТ | І І Ї ї-
І
Я | УВІ 1 ! | ВШ 7 « й де
ТІ ий й -
ЛЬ 6 що Не 2 : «я и -5 тот ХХ
ЗА хе З «0 РЕЖ нин: шк -І о сини (Щ а 1 («в)
ІЧ е) іме) 60 б5
Фіг? | | щі ЩІ и Те д щи
Це
ФІЗ о 115 І ві» : ше: ШЕ й ФІГ. 4 ТЕ
ИЙ т ОО 17 «ву 5 ши М, ів ; , ММ 5 7 ФІГ. 5 о
Рівень техніки й д- о
ТЕ І Т7 о
ШІ В : -і 7 т --
Рівень техніки
РТ
---| як-то | І І 8 і
ДІ в-ра » ян
Я
АКА 5 4-4 БЕЖ 1 пиши с о
Claims (10)
1. Спосіб виготовлення енергонезалежної напівпровідникової запам'ятовуючої комірки з окремим тунельним вікном, що включає технологічні операції виготовлення комірки тунельного вікна (ТЕ) шляхом формування т) тунельної області (ТО), тунельного шару (4), запам'ятовуючого шару (Т5) тунельного вікна, діелектричного шару со (тб) тунельного вікна і шару (Т7) керуючого електрода тунельного вікна, і транзисторної запам'ятовуючої 35 комірки (77) шляхом формування канальної області (КО), шару (3) затвора, запам'ятовуючого шару (5), в. діелектричного шару (6) і шару (7) керуючого електрода, відокремлено одна від іншої в активних областях напівпровідникової підкладки (100), а також з'єднувальної області (МВ) для з'єднання комірки тунельного вікна (ТЕ) із транзисторною запам'ятовуючою коміркою (17) в неактивній області напівпровідникової підкладки (100), « який відрізняється тим, що формування тунельної області (ТО) в активній області комірки тунельного вікна 40 (ТЕ) здійснюють після формування тунельного шару (4). т с 2. Спосіб за п. 1, який відрізняється тим, що легування тунельної області (т) включає самосуміщене "» формування імплантаційних областей (2) з використанням щонайменше одного шару комірки тунельного вікна " (ТЕ) як маски.
З. Спосіб за п. 2, який відрізняється тим, що при формуванні імплантаційних областей (2) імплантацію (ІТ) 45 здійснюють під тунельний шар (4) вертикально і/або під нахилом.
-
4. Спосіб за п. 2 або З, який відрізняється тим, що формування тунельної області (ТО) здійснюють таким с чином, що імплантаційні області (2) повністю простягаються під тунельним шаром (4).
5. Спосіб за п. 2 або 3, який відрізняється тим, що формування тунельної області (ТО) здійснюють таким о чином, що при прикладенні робочої напруги зони просторових зарядів (КІ7) імплантаційних областей (2) о 20 повністю змикаються під тунельним шаром (4).
6. Спосіб за одним із пп. 1-5, який відрізняється тим, що з'єднувальну область (МВ5) для запам'ятовуючих со шарів формують одночасно із запам'ятовуючим шаром (5) транзисторної запам'ятовуючої комірки (172) і запам'ятовуючим шаром (15) тунельного вікна (ТЕ).
7. Спосіб за одним із пп. 1-6, який відрізняється тим, що з'єднувальну область (МВ7) для керуючих електродів формують одночасно з шаром (7) керуючого електрода транзисторної запам'ятовуючої комірки (17) і шаром (17) о керуючого електрода тунельного вікна (ТЕ).
8. Спосіб за одним із пп. 1-7, який відрізняється тим, що для формування тунельної області (ТО) ю використовують метод імплантації матричного стоку.
9. Спосіб за одним із пп. 1-7, який відрізняється тим, що для формування тунельної області (ТО) 60 використовують метод імплантації слаболегованого стоку.
10. Спосіб за одним із пп. 1-9, який відрізняється тим, що енергонезалежну напівпровідникову запам'ятовуючу комірку виготовляють як запам'ятовуючу комірку програмованого постійного запам'ятовуючого пристрою з електричним стиранням (ЕСППЗП-ЕЕРКОМ). б5 Офіційний бюлетень "Промислоава власність". Книга 1 "Винаходи, корисні моделі, топографії інтегральних мікросхем", 2005, М 8, 15.08.2005. Державний департамент інтелектуальної власності Міністерства освіти і
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19929618A DE19929618B4 (de) | 1999-06-28 | 1999-06-28 | Verfahren zur Herstellung einer nichtflüchtigen Halbleiter-Speicherzelle mit separatem Tunnelfenster |
| PCT/DE2000/001769 WO2001001476A1 (de) | 1999-06-28 | 2000-05-30 | Vefahren zur herstellung einer nichtflüchtigen halbleiter-speicherzelle mit separatem tunnelfenster |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| UA73508C2 true UA73508C2 (en) | 2005-08-15 |
Family
ID=7912849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| UA2001129149A UA73508C2 (en) | 1999-06-28 | 2000-05-30 | Method for producing a nonvolatile semiconductor memory cell with a separate tunneling window |
Country Status (11)
| Country | Link |
|---|---|
| US (1) | US6645812B2 (uk) |
| EP (1) | EP1192652A1 (uk) |
| JP (2) | JP2003503851A (uk) |
| KR (1) | KR100447962B1 (uk) |
| CN (1) | CN1171293C (uk) |
| BR (1) | BR0011998A (uk) |
| DE (1) | DE19929618B4 (uk) |
| MX (1) | MXPA01013170A (uk) |
| RU (1) | RU2225055C2 (uk) |
| UA (1) | UA73508C2 (uk) |
| WO (1) | WO2001001476A1 (uk) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10235072A1 (de) * | 2002-07-31 | 2004-02-26 | Micronas Gmbh | EEPROM-Struktur für Halbleiterspeicher |
| JP4393106B2 (ja) * | 2003-05-14 | 2010-01-06 | シャープ株式会社 | 表示用駆動装置及び表示装置、並びに携帯電子機器 |
| JP4497290B2 (ja) * | 2004-04-14 | 2010-07-07 | 富士通株式会社 | 半導体装置とその製造方法 |
| CN113054001B (zh) * | 2021-03-16 | 2021-11-09 | 中国电子科技集团公司第五十八研究所 | 可编程的电源开关器件及其制备方法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57112078A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Manufacture of electrically rewritable fixed memory |
| US4477825A (en) * | 1981-12-28 | 1984-10-16 | National Semiconductor Corporation | Electrically programmable and erasable memory cell |
| US4608585A (en) * | 1982-07-30 | 1986-08-26 | Signetics Corporation | Electrically erasable PROM cell |
| JPS6325980A (ja) * | 1986-07-17 | 1988-02-03 | Nec Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JPS6384168A (ja) * | 1986-09-29 | 1988-04-14 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2792028B2 (ja) * | 1988-03-07 | 1998-08-27 | 株式会社デンソー | 半導体記憶装置およびその製造方法 |
| JP2784765B2 (ja) * | 1988-03-11 | 1998-08-06 | セイコーインスツルメンツ株式会社 | 半導体不揮発性メモリの製造方法 |
| JPH0334579A (ja) * | 1989-06-30 | 1991-02-14 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| US5565371A (en) * | 1990-04-12 | 1996-10-15 | Texas Instruments Incorporated | Method of making EPROM with separate erasing and programming regions |
| US5371031A (en) * | 1990-08-01 | 1994-12-06 | Texas Instruments Incorporated | Method of making EEPROM array with buried N+ windows and with separate erasing and programming regions |
| JP3222705B2 (ja) * | 1993-11-30 | 2001-10-29 | 東芝マイクロエレクトロニクス株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| KR0147452B1 (ko) * | 1993-11-30 | 1998-08-01 | 사토 후미오 | 불휘발성 반도체기억장치 |
| US5793081A (en) * | 1994-03-25 | 1998-08-11 | Nippon Steel Corporation | Nonvolatile semiconductor storage device and method of manufacturing |
| US5633186A (en) * | 1995-08-14 | 1997-05-27 | Motorola, Inc. | Process for fabricating a non-volatile memory cell in a semiconductor device |
| EP0782196A1 (en) * | 1995-12-28 | 1997-07-02 | STMicroelectronics S.r.l. | Method of fabricating EEPROM memory devices and EEPROM memory device so formed |
| TW437099B (en) * | 1997-09-26 | 2001-05-28 | Matsushita Electronics Corp | Non-volatile semiconductor memory device and the manufacturing method thereof |
-
1999
- 1999-06-28 DE DE19929618A patent/DE19929618B4/de not_active Expired - Lifetime
-
2000
- 2000-05-30 RU RU2002101921/28A patent/RU2225055C2/ru not_active IP Right Cessation
- 2000-05-30 MX MXPA01013170A patent/MXPA01013170A/es active IP Right Grant
- 2000-05-30 BR BR0011998-9A patent/BR0011998A/pt not_active IP Right Cessation
- 2000-05-30 EP EP00943661A patent/EP1192652A1/de not_active Withdrawn
- 2000-05-30 WO PCT/DE2000/001769 patent/WO2001001476A1/de active IP Right Grant
- 2000-05-30 UA UA2001129149A patent/UA73508C2/uk unknown
- 2000-05-30 KR KR10-2001-7016646A patent/KR100447962B1/ko active IP Right Grant
- 2000-05-30 CN CNB008095698A patent/CN1171293C/zh not_active Expired - Fee Related
- 2000-05-30 JP JP2001506603A patent/JP2003503851A/ja not_active Withdrawn
-
2001
- 2001-12-28 US US10/033,949 patent/US6645812B2/en not_active Expired - Lifetime
-
2006
- 2006-07-19 JP JP2006197022A patent/JP2006319362A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| CN1171293C (zh) | 2004-10-13 |
| US6645812B2 (en) | 2003-11-11 |
| EP1192652A1 (de) | 2002-04-03 |
| BR0011998A (pt) | 2002-03-05 |
| KR100447962B1 (ko) | 2004-09-08 |
| MXPA01013170A (es) | 2002-08-12 |
| CN1361924A (zh) | 2002-07-31 |
| DE19929618A1 (de) | 2001-01-11 |
| US20020119626A1 (en) | 2002-08-29 |
| WO2001001476A1 (de) | 2001-01-04 |
| KR20020019472A (ko) | 2002-03-12 |
| JP2006319362A (ja) | 2006-11-24 |
| RU2225055C2 (ru) | 2004-02-27 |
| DE19929618B4 (de) | 2006-07-13 |
| JP2003503851A (ja) | 2003-01-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5822242A (en) | Asymmetric virtual ground p-channel flash cell with latid n-type pocket and method of fabrication therefor | |
| KR100851206B1 (ko) | 반도체 디바이스 | |
| US7760554B2 (en) | NROM non-volatile memory and mode of operation | |
| US20040241944A1 (en) | Nonvolatile memory device | |
| US7638835B2 (en) | Double density NROM with nitride strips (DDNS) | |
| US20070196982A1 (en) | Nrom non-volatile mode of operation | |
| JP2005252267A (ja) | シングルポリ・ｐフラッシュ技術を使用した不揮発性メモリソリューション | |
| KR20080091221A (ko) | 엔롬을 위한 2차 주입 | |
| US20090181506A1 (en) | Novel Method to Form Memory Cells to Improve Programming Performance of Embedded Memory Technology | |
| US6801456B1 (en) | Method for programming, erasing and reading a flash memory cell | |
| KR102143260B1 (ko) | 싱글 폴리 비휘발성 기억소자, 이의 제조 방법 및 싱글 폴리 비휘발성 기억소자 어레이 | |
| US7136306B2 (en) | Single bit nonvolatile memory cell and methods for programming and erasing thereof | |
| KR20080051014A (ko) | 수직구조를 갖는 앤드형 및 노아형 플래시 메모리 어레이와그 각각의 제조방법 및 동작방법 | |
| TW201301485A (zh) | 具有雙功能的非揮發性半導體記憶單元 | |
| US6914826B2 (en) | Flash memory structure and operating method thereof | |
| US11696438B2 (en) | Compact EEPROM memory cell with a gate dielectric layer having two different thicknesses | |
| US6528845B1 (en) | Non-volatile semiconductor memory cell utilizing trapped charge generated by channel-initiated secondary electron injection | |
| KR101012128B1 (ko) | 스태거 국부 배선 구조를 갖는 메모리 셀 어레이 | |
| UA73508C2 (en) | Method for producing a nonvolatile semiconductor memory cell with a separate tunneling window | |
| US20080111182A1 (en) | Forming buried contact etch stop layer (CESL) in semiconductor devices self-aligned to diffusion | |
| KR20050085064A (ko) | 실리콘 질화물 전하 포획 메모리 장치 | |
| US8072803B2 (en) | Memory device and methods for fabricating and operating the same | |
| Fang et al. | A highly reliable 2-bits/cell split-gate flash memory cell with a new program-disturbs immune array configuration | |
| US20060226467A1 (en) | P-channel charge trapping memory device with sub-gate | |
| JPH05326976A (ja) | 半導体記憶装置およびその製法 |