RU2225055C2 - Способ изготовления энергонезависимой полупроводниковой запоминающей ячейки с отдельным туннельным окном - Google Patents
Способ изготовления энергонезависимой полупроводниковой запоминающей ячейки с отдельным туннельным окном Download PDFInfo
- Publication number
- RU2225055C2 RU2225055C2 RU2002101921/28A RU2002101921A RU2225055C2 RU 2225055 C2 RU2225055 C2 RU 2225055C2 RU 2002101921/28 A RU2002101921/28 A RU 2002101921/28A RU 2002101921 A RU2002101921 A RU 2002101921A RU 2225055 C2 RU2225055 C2 RU 2225055C2
- Authority
- RU
- Russia
- Prior art keywords
- tunnel
- layer
- cell
- region
- window
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 238000002513 implantation Methods 0.000 claims abstract description 41
- 210000004027 cell Anatomy 0.000 claims description 98
- 210000000352 storage cell Anatomy 0.000 claims description 24
- 230000005641 tunneling Effects 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 15
- 230000000694 effects Effects 0.000 abstract description 4
- 239000000126 substance Substances 0.000 abstract 1
- 239000002800 charge carrier Substances 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000006399 behavior Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229940126062 Compound A Drugs 0.000 description 1
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- NLDMNSXOCDLTTB-UHFFFAOYSA-N Heterophylliin A Natural products O1C2COC(=O)C3=CC(O)=C(O)C(O)=C3C3=C(O)C(O)=C(O)C=C3C(=O)OC2C(OC(=O)C=2C=C(O)C(O)=C(O)C=2)C(O)C1OC(=O)C1=CC(O)=C(O)C(O)=C1 NLDMNSXOCDLTTB-UHFFFAOYSA-N 0.000 description 1
- 241000417893 Kania Species 0.000 description 1
- 101100521334 Mus musculus Prom1 gene Proteins 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- 230000002146 bilateral effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
Abstract
Изобретение относится к способу изготовления энергонезависимой полупроводниковой запоминающей ячейки (SZ) с отдельной ячейкой (ТF) с туннельным окном, причем туннельную область (TG) с использованием ячейки (ТF) с туннельным окном в качестве маски выполняют на позднем этапе туннельной имплантации (IТ). Технический результат: получение запоминающей ячейки с небольшой потребностью в площади и большим числом циклов программирования/стирания. 2 з.п.ф-лы, 6 ил.
Description
Изобретение относится к способу изготовления энергонезависимой полупроводниковой запоминающей ячейки с отдельным туннельным окном и, в частности, к способу изготовления ячейки ЭППЗУ с небольшой потребностью в площади и большим числом циклов программирования/стирания.
Энергонезависимые полупроводниковые запоминающие ячейки с возможностью повторной записи приобретают в схемах с высокой степенью интеграции все большее значение, поскольку они, например, в чип-картах могут хранить изменяемые данные в течение длительного отрезка времени и без использования напряжения питания.
В зависимости от вида используемых энергонезависимых полупроводниковых запоминающих ячеек принципиально различают ЭППЗУ, ППЗУ и "быстрые" ППЗУ.
На фиг. 5 изображен разрез обычной ячейки SZ ЭППЗУ, которая состоит, в основном, из ячейки TF с туннельным окном и транзисторной запоминающей ячейки TZ. Согласно фиг.5, транзисторная запоминающая ячейка TZ состоит из относительно толстого и невосприимчивого к токам утечки слоя 3 затвора, расположенного на нем слоя 5 плавающего затвора, диэлектрического слоя 6 и слоя 7 управляющего электрода. Введенный в слой 5 плавающего затвора заряд определяет при этом поведение соответствующего полевого транзистора в режиме переключения, управление которым происходит через области 1 истока и стока и слой 7 управляющего электрода. Для ввода зарядов в слой 5 плавающего затвора запоминающая ячейка содержит ячейку TF с туннельным окном, которая, в основном, имеет ту же последовательность слоев, что и транзисторная запоминающая ячейка TZ, причем, однако, изолирующий слой между полупроводниковой подложкой 100 и слоем 5 плавающего затвора состоит из очень тонкого туннельного слоя 4.
При изготовлении обычной ячейки TZ ЭППЗУ сначала осуществляют ионную имплантацию в зоне ячейки TF с туннельным окном для образования гомогенной туннельной области 2'. Затем наносят изолирующий туннельный слой 4 или слой 3 затвора и слой 5 плавающего затвора, диэлектрический слой 6 и слой 7 управляющего электрода. В заключение путем дополнительной ионной имплантации (или нескольких) с использованием запоминающей ячейки SZ в качестве маски в полупроводниковой подложке 100 выполняют с самосовмещением области 1 истока и стока. Таким образом получают исключительно высококачественную энергонезависимую полупроводниковую запоминающую ячейку с возможностью повторной записи, которая обладает очень длительным сроком службы. Срок службы указывает при этом на число циклов программирования/стирания и у подобных обычных ЭППЗУ составляет, как правило, около 106 циклов.
Недостатком этих обычных ЭППЗУ является, однако, высокая потребность в площади для запоминающей ячейки SZ, поэтому она находит применение в схемах с высокой степенью интеграции лишь условно.
В противоположность этому запоминающие ячейки "быстрых" СППЗУ обладают чрезвычайно малой потребностью в площади. На фиг.6 изображен разрез обычной запоминающей ячейки "быстрого" СППЗУ, причем на полупроводниковую подложку 100 наносят туннельный оксидный слой 4, слой 5 плавающего затвора, диэлектрический слой 6 и слой 7 управляющего электрода. Для выполнения туннельной области в зоне TF' туннельного окна запоминающей ячейки "быстрого" СППЗУ с использованием штабелеобразной запоминающей ячейки в полупроводниковой подложке 100 выполняют с самосовмещением области имплантации. Затем с использованием запоминающей ячейки и дополнительных вспомогательных слоев 8 в полупроводниковой подложке 100 выполняют с самосовмещением области 1 истока и стока. У этой обычной запоминающей ячейки "быстрого" СППЗУ аналогичным образом, как и у описанной выше запоминающей ячейки ЭППЗУ, в слой 5 плавающего затвора в зоне TF' туннельного окна через туннельный слой 4 вводят заряд посредством, например, инжекции горячих носителей заряда и/или туннелирования по Фаулеру-Нордхайму. Введенные таким образом носители заряда определяют затем поведение зоны TZ' транзисторной ячейки в режиме переключения.
Несмотря на существенно меньшую потребность в площади этой обычной запоминающей ячейки "быстрого" СППЗУ, этот вид энергонезависимых запоминающих ячеек имеет один существенный недостаток, заключающийся в том, что их срок службы, т.е. число циклов программирования/стирания, существенно ниже, чем у обычной запоминающей ячейки ЭППЗУ на фиг.4. Как правило, срок службы этих запоминающих ячеек "быстрых" ППЗУ составляет около 103 циклов.
Другой недостаток этих обычных энергонезависимых запоминающих ячеек с возможностью повторной записи состоит в том, что они могут быть комбинированы в общей интегральной схеме лишь условно. Причиной этого является, в частности, то, что предварительно осуществленная по фиг.5 имплантация туннельной области 2' влияет на толщину выполненного затем туннельного слоя 4. Точнее говоря, при применении такого же процесса изготовления туннельный слой 4 для ячейки TF с туннельным окном на фиг. 5 будет иметь другую толщину, нежели в запоминающей ячейке "быстрого" ППЗУ на фиг.6. Далее область 2' имплантации на фиг.5 очень восприимчива к последующей термообработке, тогда как область 2 имплантации на фиг.6 выполняют только в относительно поздний момент времени в процессе изготовления. За счет этого для выполненных в такой же интегральной схеме запоминающих ячеек на фиг.4 и 5 возникают разные напряжения программирования/стирания.
Далее из US 5565371 известен способ изготовления энергонезависимой полупроводниковой запоминающей ячейки с отдельным туннельным окном, при котором программирование транзисторной запоминающей ячейки осуществляют посредством инжекции горячих носителей заряда, а стирание транзисторной запоминающей ячейки - через туннелирование по Фаулеру-Нордхайму. Недостатком при этом, однако, является высокая потребность в площади, а также выполнение множества нестандартных технологических процессов. Комбинация этого способа с обычными способами поэтому невозможна.
В основе изобретения лежит задача создания способа изготовления энергонезависимой полупроводниковой запоминающей ячейки с отдельным туннельным окном, который при использовании стандартных процессов позволил бы уменьшить потребность в площади и одновременно повысить срок службы.
Согласно изобретению, эта задача решается посредством мероприятий п.1 формулы.
В частности, за счет выполнения туннельных областей в активной области ячеек с туннельным окном после выполнения туннельного слоя можно создать энергонезависимую полупроводниковую запоминающую ячейку, которая в отношении своего срока службы, т.е. циклов программирования/стирания, равноценна обычной ячейке ЭППЗУ, однако существенно улучшена в отношении своей потребности в площади. Кроме того, изготовленную таким образом запоминающую ячейку можно без проблем реализовать в общей интегральной схеме с обычными запоминающими ячейками "быстрых" ППЗУ с использованием стандартных процессов. Рабочие напряжения (напряжения программирования, стирания и считывания) могут быть при этом такими же, что и для самых различных форм энергонезависимых полупроводниковых запоминающих ячеек.
Преимущественно туннельные области выполняют с самосовмещением с использованием, по меньшей мере, одного слоя ячейки с туннельным окном посредством имплантации. В частности, у схем с высокой степенью интеграции с размерами структур ≤1 мкм запоминающие ячейки могут быть изготовлены таким образом просто и надежно. Имплантация может происходить при этом вертикально и/или наискось под туннельным слоем, причем области имплантации полностью соприкасаются под туннельным слоем, или их выполняют близко друг к другу таким образом, что при приложении рабочего напряжения их зоны пространственного заряда выполняют так называемый эффект смыкания. Таким образом, под туннельным слоем получают очень гомогенную туннельную область, которая сопоставима с предварительно имплантированной туннельной областью, поэтому при программировании/стирании возникают равномерные напряженности поля и повышается срок службы.
Преимущественно соединительную зону плавающего затвора и соединительную зону управляющего электрода выполняют одновременно с соответствующими слоями плавающего затвора и слоями управляющего электрода ячейки с туннельным окном и транзисторной запоминающей ячейки, благодаря чему обеспечивается дальнейшее упрощение процесса изготовления.
В зависимых пунктах формулы охарактеризованы предпочтительные выполнения изобретения.
Изобретение более подробно описано ниже с помощью примеров выполнения со ссылкой на чертеж, на котором изображают:
- фиг.1: разрез энергонезависимой полупроводниковой запоминающей ячейки с отдельным туннельным окном согласно первому примеру выполнения;
- фиг. 2: увеличенный разрез изображенной на фиг. 1 ячейки с туннельным окном согласно второму примеру выполнения;
- фиг. 3: увеличенный разрез ячейки с туннельным окном согласно второму примеру выполнения;
- фиг.4: увеличенный разрез ячейки с туннельным окном согласно третьему примеру выполнения;
- фиг.5: разрез запоминающей ячейки ЭППЗУ согласно уровню техники;
- фиг. 6: разрез запоминающей ячейки "быстрого" ППЗУ согласно уровню техники.
- фиг.1: разрез энергонезависимой полупроводниковой запоминающей ячейки с отдельным туннельным окном согласно первому примеру выполнения;
- фиг. 2: увеличенный разрез изображенной на фиг. 1 ячейки с туннельным окном согласно второму примеру выполнения;
- фиг. 3: увеличенный разрез ячейки с туннельным окном согласно второму примеру выполнения;
- фиг.4: увеличенный разрез ячейки с туннельным окном согласно третьему примеру выполнения;
- фиг.5: разрез запоминающей ячейки ЭППЗУ согласно уровню техники;
- фиг. 6: разрез запоминающей ячейки "быстрого" ППЗУ согласно уровню техники.
На фиг. 1 изображен схематичный разрез энергонезависимой полупроводниковой запоминающей ячейки с отдельным туннельным окном согласно первому примеру выполнения. Одинаковые ссылочные позиции обозначают одинаковые или схожие слои или компоненты, как на фиг.5 и 6, поэтому подробное описание ниже отсутствует.
На фиг. 1 на полупроводниковой подложке 100 выполнены транзисторная запоминающая ячейка TZ, ячейка TF с туннельным окном и соединительная зона VB. Транзисторная запоминающая ячейка TZ, соединительная зона VB и ячейка TF с туннельным окном представляют собой при этом собственно запоминающую ячейку SZ. Преимущественно полупроводниковая подложка 100 состоит из кремния, однако она может содержать также полупроводниковое соединение АIIIВV или другую полупроводниковую подложку. Запоминающая ячейка SZ может быть реализована в виде p-МОП-ячейки, n-МОП-ячейки или КМОП-ячеек в полупроводниковой подложке 100, причем предусмотрены соответствующие карманы p- и/или n-типа.
На фиг. 1 транзисторная запоминающая ячейка TZ состоит из изолирующего слоя 3 затвора, например термически выполненного SiO2. Над слоем 3 затвора находится проводящий слой 5 плавающего затвора (поликремний) для накопления зарядов. В соответствии с накопленными в слое 5 плавающего затвора зарядами находящаяся под слоем 3 затвора канальная область KG становится проводящей или непроводящей, в результате чего при считывании запоминающей ячейки SZ может быть считана логическая информация 0 или 1. Для управления транзисторной запоминающей ячейкой TZ предусмотрен слой 7 управляющего электрода, изолированный от слоя 5 плавающего затвора диэлектрическим слоем 6. Таким образом, удерживаемый в слое 5 плавающего затвора заряд не может стекать ни в полупроводниковую подложку 100, ни в слой 7 управляющего электрода. На расстоянии от транзисторной запоминающей ячейки TZ на фиг.1 находится ячейка TF с туннельным окном, которая через соединительную зону VB связана с транзисторной запоминающей ячейкой TZ и служит для записи и стирания путем, например, инжекции горячих носителей заряда и/или туннелирования по Фаулеру-Нордхайму.
Ячейка TF с туннельным окном состоит преимущественно из тех же слоев, что и транзисторная запоминающая ячейка TZ, причем лишь туннельный слой 4 имеет достаточно малую для туннелирования толщину. Туннельный слой 4 состоит преимущественно из туннельного оксидного слоя, например SiO2. Лежащий над ним слой Т5 плавающего затвора туннельного окна состоит преимущественно из того же материала, что и слой 5 плавающего затвора транзисторной запоминающей ячейки TZ и через диэлектрический слой Т6 туннельного окна изолирован от электропроводящего слоя Т7 управляющего электрода туннельного окна. Диэлектрический слой Т6 туннельного окна состоит, как и диэлектрический слой 6, преимущественно из последовательности ОНО-слоев (оксид/нитрид/оксид), причем он может также состоять, однако, из дополнительного изолирующего диэлектрического слоя. Проводящий слой Т7 управляющего электрода туннельного окна, а также проводящий слой Т5 плавающего затвора туннельного окна, как и слой 7 управляющего электрода и слой 5 плавающего затвора, состоят преимущественно из поликремния, однако могут состоять также из другого проводящего и/или накапливающего заряд материала.
Соединительная зона VB состоит обычно из той же последовательности слоев, что и транзисторная запоминающая ячейка TZ или ячейка TF с туннельным окном, причем, в основном, слой 7 управляющего электрода связан через соединительную зону VB7 управляющего электрода со слоем Т7 управляющего электрода туннельного окна, а слой 5 плавающего затвора - через соединительную зону VB5 плавающего затвора со слоем Т5 плавающего затвора туннельного окна. Соединительная зона 7 управляющего электрода и соединительная зона 5 плавающего затвора могут быть, однако, реализованы также посредством металлически проводящих дорожек и/или диффузионных областей в полупроводниковой подложке 100.
Существенным для настоящего изобретения является, в частности, выполнение отдельно друг от друга транзисторной запоминающей ячейки TZ и ячейки TF с туннельным окном, которая может быть реализована путем подходящего травления и/или фотолитографии. Ячейка TF с туннельным окном может иметь при этом выступ, носик или иную геометрическую структуру, у которой возможна преимущественно двухсторонняя имплантация с туннельной имплантацией IT.
На фиг.1 в соответствии с этим туннельную область TG выполняют посредством относительно поздно осуществляемой в процессе изготовления туннельной имплантации IT, которая преимущественно соответствует туннельной имплантации у одновременно изготовленных запоминающих ячеек "быстрых" ППЗУ. За счет этого могут быть выполнены как ячейки TF с туннельным окном запоминающей ячейки SZ, так и зоны с туннельным окном изготовленных в том же процессе запоминающих ячеек "быстрого" ППЗУ (не показаны). Поскольку туннельный слой 4 запоминающей ячейки SZ, согласно изобретению, выполняют преимущественно за ту же операцию, что и запоминающих ячеек "быстрого" СППЗУ (не показаны), обе запоминающие ячейки обладают одинаковыми свойствами программирования/стирания, причем потребность в площади уменьшена, а срок службы увеличен.
Ниже подробно описан способ изготовления энергонезависимой полупроводниковой запоминающей ячейки. Прежде всего в полупроводниковой подложке 100 посредством процесса STI (shallow trench isolation) выполняют активные зоны для ячейки TF с туннельным окном и транзисторной запоминающей ячейки TZ. Образовавшиеся таким образом канавки заполняют преимущественно осажденным слоем SiO2, а затем планаризируют. Равным образом для изоляции активных зон можно применять процесс LOCOS.
После этого в активных зонах транзисторной запоминающей ячейки TZ и ячейки TF с туннельным окном выполняют и соответственно структурируют слой 3 затвора и туннельный слой 4. Затем наносят слой 5 плавающего затвора, диэлектрический слой 6 и слой 7 управляющего электрода, которые структурируют таким образом, что возникает изображенный на фиг.1 разрез.
На фиг.1 STI-слои находятся в лежащих параллельно изображенному разрезу зонах запоминающей ячейки SZ (не показаны). Равным образом соединительная зона VB7 управляющего электрода и соединительная зона VB5 плавающего затвора обозначают соответствующие слои в (пространственно) позадилежащей плоскости разреза. Для выполнения ячейки TF с туннельным окном и транзисторной запоминающей ячейки TZ осуществляют затем травление слоев 3, 5, 6 и 7 или 4, Т5, Т6 и Т7, в результате чего возникают изображенные на фиг.1 штабелеобразные ячейки TF и TZ. При осуществляемой затем туннельной имплантации IT рядом со штабелеобразной ячейкой TF с туннельным окном выполняют с самосовмещением область 2 имплантации, причем за счет эффектов рассеяния под туннельным слоем 4 образуется туннельная область TG. При последующей имплантации истока-стока (не показана) между ячейкой TF с туннельным окном и на обеих сторонах транзисторной запоминающей ячейки SZ выполняют с самосовмещением области 1 истока-стока. При этом ячейка TF с туннельным окном может использовать вспомогательный слой или спейсер (не показан).
Область 1 истока-стока между транзисторной запоминающей ячейкой SZ и ячейкой TF с туннельным окном создает при этом контакт как с ячейкой TF с туннельным окном, так и с транзисторной запоминающей ячейкой TZ и служит как для считывания, так и для программирования/стирания запоминающей ячейки SZ.
На фиг.2 изображен увеличенный разрез изображенной на фиг.1 ячейки TF с туннельным окном на этапе туннельной имплантации. На фиг.2 на полупроводниковой подложке 100 находится штабелеобразное устройство из туннельного слоя 4, слоя Т5 плавающего затвора туннельного окна, диэлектрического слоя Т6 туннельного окна и слоя Т7 управляющего электрода туннельного окна. После структурирования этой штабелеобразной ячейки TF с туннельным окном происходит собственно туннельная имплантация IT для образования туннельной области TG под туннельным слоем 4. При этом с самосовмещением с использованием штабелеобразной ячейки TF с туннельным окном выполняют с обеих сторон область 2 имплантации так, что она касается туннельного слоя 4 под ним, и тем самым образуется гомогенная туннельная область TG.
Подобное выполнение областей 2 имплантации возможно, в частности, при очень маленьких размерах структур, менее 1 мкм, причем эффекты рассеяния при имплантации используют для выполнения совпадающих туннельных областей TG. Для имплантации n-областей пригоден, в частности, As, поскольку он имеет небольшую глубину проникновения и относительно высокую диффузию. Для легирования может применяться, однако, также Ph и/или Sb. Равным образом для выполнения p-областей могут применяться p-легирующие материалы, если они имеют достаточное рассеяние под туннельным слоем 4 и создают за счет этого достаточно гомогенную туннельную область TG.
В качестве альтернативы вертикальной туннельной имплантации IT можно осуществлять также наклонную туннельную имплантацию ITS, причем имплантация происходит под туннельный слой 4 под углом 5-8o. При этом, например, область 2 имплантации образуется в полупроводниковой подложке 100 с одной стороны полностью под действующей в качестве маски ячейкой TF с туннельным окном. Таким образом, под туннельным слоем 4 можно также создать гомогенную туннельную область TG. В качестве альтернативы изображенной на фиг.3 односторонне наклонной туннельной имплантации ITS туннельная имплантация может происходить также с нескольких сторон (двух) наклонно под туннельный слой 4.
На фиг. 4 туннельная имплантация IT может происходить далее таким образом, что образовавшиеся в полупроводниковой подложке 100 соответствующие области 2 имплантации не касаются друг друга, а лишь частично простираются под туннельный слой 4. Области 2 имплантации простираются, однако, под туннельный слой 4 настолько, что при приложении рабочего напряжения (например, напряжения программирования/стирания, например, -10 В/ +6 В) зоны RLZ пространственного заряда областей 2 имплантации касаются друг друга, в результате чего возникает так называемый эффект смыкания и под туннельным слоем 4 снова образуется гомогенная туннельная область. Также в этом случае получают запоминающую ячейку, отличающуюся повышенным сроком службы, т.е. числом циклов программирования/стирания.
Согласно изобретению, туннельную имплантацию IT осуществляют преимущественно с использованием всей ячейки TF с туннельным окном в качестве маски. Однако в качестве слоя маски можно использовать также лишь один из находящихся в ячейке с туннельным окном слоев или дополнительный слой маски в виде фоторезиста и/или износоустойчивой маски. Преимущественно для туннельной имплантации IT можно использовать так и так применяемую в стандартных процессах LDD-имплантацию (lightly doped drain) или MD-имплантацию (matrix drain).
Вместо описанной выше последовательности слоев можно использовать также другую последовательность слоев (например, SONOX), если за счет этого возможно образование энергонезависимой полупроводниковой запоминающей ячейки с возможностью повторной записи.
Claims (3)
1. Способ изготовления энергонезависимой полупроводниковой запоминающей ячейки с отдельным туннельным окном, состоящий из следующих этапов: выполнение ячейки (TF) с туннельным окном с туннельной областью (TG), туннельного слоя (4), запоминающего слоя (Т5) туннельного окна, диэлектрического слоя (Т6) туннельного окна и слоя (Т7) управляющего электрода туннельного окна; выполнение транзисторной запоминающей ячейки (TZ) с канальной областью (KG), слоя (3) затвора, запоминающего слоя (5), диэлектрического слоя (6) и слоя (7) управляющего электрода с выполнением отдельно друг от друга транзисторной запоминающей ячейки (TZ) и ячейки (TF) с туннельным окном в активных областях полупроводниковой подложки (100), а также соединительной зоны (VB) для соединения ячейки (TF) с туннельным окном с транзисторной запоминающей ячейкой (TZ) в неактивной области полупроводниковой подложки (100), при этом легирование туннельной области (TG) в активной области ячейки (TF) с туннельным окном осуществляют после выполнения туннельного слоя (4), при этом выполнение туннельной области (TG) осуществляют таким образом, что области (2) имплантации простираются полностью под туннельный слой (4), и при приложении рабочего напряжения зоны (RLZ) пространственного заряда областей 2 имплантации простираются полностью под туннельный слой, отличающийся тем, что туннельную область выполняют посредством относительно поздно осуществляемой в процессе изготовления туннельной имплантации IT, преимущественно соответствующей туннельной имплантации у одновременно изготовленных запоминающих ячеек "быстрых" ППЗУ, за счет чего могут быть выполнены как ячейки TF с туннельным окном запоминающей ячейки SZ, так и зоны с туннельным окном изготовленных в том же процессе запоминающих ячеек "быстрого" ППЗУ, причем обе запоминающие ячейки обладают одинаковыми свойствами программирования/стирания.
2. Способ по п.1, отличающийся тем, что выполнение туннельной области (TG) осуществляют с MD-имплантацией.
3. Способ по п.1, отличающийся тем, что выполнение туннельной области (TG) осуществляют с LDD-имплантацией.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19929618A DE19929618B4 (de) | 1999-06-28 | 1999-06-28 | Verfahren zur Herstellung einer nichtflüchtigen Halbleiter-Speicherzelle mit separatem Tunnelfenster |
| DE19929618.9 | 1999-06-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2002101921A RU2002101921A (ru) | 2003-10-10 |
| RU2225055C2 true RU2225055C2 (ru) | 2004-02-27 |
Family
ID=7912849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2002101921/28A RU2225055C2 (ru) | 1999-06-28 | 2000-05-30 | Способ изготовления энергонезависимой полупроводниковой запоминающей ячейки с отдельным туннельным окном |
Country Status (11)
| Country | Link |
|---|---|
| US (1) | US6645812B2 (ru) |
| EP (1) | EP1192652A1 (ru) |
| JP (2) | JP2003503851A (ru) |
| KR (1) | KR100447962B1 (ru) |
| CN (1) | CN1171293C (ru) |
| BR (1) | BR0011998A (ru) |
| DE (1) | DE19929618B4 (ru) |
| MX (1) | MXPA01013170A (ru) |
| RU (1) | RU2225055C2 (ru) |
| UA (1) | UA73508C2 (ru) |
| WO (1) | WO2001001476A1 (ru) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10235072A1 (de) * | 2002-07-31 | 2004-02-26 | Micronas Gmbh | EEPROM-Struktur für Halbleiterspeicher |
| JP4393106B2 (ja) * | 2003-05-14 | 2010-01-06 | シャープ株式会社 | 表示用駆動装置及び表示装置、並びに携帯電子機器 |
| JP4497290B2 (ja) * | 2004-04-14 | 2010-07-07 | 富士通株式会社 | 半導体装置とその製造方法 |
| CN113054001B (zh) * | 2021-03-16 | 2021-11-09 | 中国电子科技集团公司第五十八研究所 | 可编程的电源开关器件及其制备方法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57112078A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Manufacture of electrically rewritable fixed memory |
| US4477825A (en) * | 1981-12-28 | 1984-10-16 | National Semiconductor Corporation | Electrically programmable and erasable memory cell |
| US4608585A (en) * | 1982-07-30 | 1986-08-26 | Signetics Corporation | Electrically erasable PROM cell |
| JPS6325980A (ja) * | 1986-07-17 | 1988-02-03 | Nec Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JPS6384168A (ja) * | 1986-09-29 | 1988-04-14 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2792028B2 (ja) * | 1988-03-07 | 1998-08-27 | 株式会社デンソー | 半導体記憶装置およびその製造方法 |
| JP2784765B2 (ja) * | 1988-03-11 | 1998-08-06 | セイコーインスツルメンツ株式会社 | 半導体不揮発性メモリの製造方法 |
| JPH0334579A (ja) * | 1989-06-30 | 1991-02-14 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| US5565371A (en) * | 1990-04-12 | 1996-10-15 | Texas Instruments Incorporated | Method of making EPROM with separate erasing and programming regions |
| US5371031A (en) * | 1990-08-01 | 1994-12-06 | Texas Instruments Incorporated | Method of making EEPROM array with buried N+ windows and with separate erasing and programming regions |
| JP3222705B2 (ja) * | 1993-11-30 | 2001-10-29 | 東芝マイクロエレクトロニクス株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| KR0147452B1 (ko) * | 1993-11-30 | 1998-08-01 | 사토 후미오 | 불휘발성 반도체기억장치 |
| US5793081A (en) * | 1994-03-25 | 1998-08-11 | Nippon Steel Corporation | Nonvolatile semiconductor storage device and method of manufacturing |
| US5633186A (en) * | 1995-08-14 | 1997-05-27 | Motorola, Inc. | Process for fabricating a non-volatile memory cell in a semiconductor device |
| EP0782196A1 (en) * | 1995-12-28 | 1997-07-02 | STMicroelectronics S.r.l. | Method of fabricating EEPROM memory devices and EEPROM memory device so formed |
| TW437099B (en) * | 1997-09-26 | 2001-05-28 | Matsushita Electronics Corp | Non-volatile semiconductor memory device and the manufacturing method thereof |
-
1999
- 1999-06-28 DE DE19929618A patent/DE19929618B4/de not_active Expired - Lifetime
-
2000
- 2000-05-30 RU RU2002101921/28A patent/RU2225055C2/ru not_active IP Right Cessation
- 2000-05-30 MX MXPA01013170A patent/MXPA01013170A/es active IP Right Grant
- 2000-05-30 BR BR0011998-9A patent/BR0011998A/pt not_active IP Right Cessation
- 2000-05-30 EP EP00943661A patent/EP1192652A1/de not_active Withdrawn
- 2000-05-30 WO PCT/DE2000/001769 patent/WO2001001476A1/de active IP Right Grant
- 2000-05-30 UA UA2001129149A patent/UA73508C2/uk unknown
- 2000-05-30 KR KR10-2001-7016646A patent/KR100447962B1/ko active IP Right Grant
- 2000-05-30 CN CNB008095698A patent/CN1171293C/zh not_active Expired - Fee Related
- 2000-05-30 JP JP2001506603A patent/JP2003503851A/ja not_active Withdrawn
-
2001
- 2001-12-28 US US10/033,949 patent/US6645812B2/en not_active Expired - Lifetime
-
2006
- 2006-07-19 JP JP2006197022A patent/JP2006319362A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| CN1171293C (zh) | 2004-10-13 |
| US6645812B2 (en) | 2003-11-11 |
| EP1192652A1 (de) | 2002-04-03 |
| BR0011998A (pt) | 2002-03-05 |
| KR100447962B1 (ko) | 2004-09-08 |
| MXPA01013170A (es) | 2002-08-12 |
| CN1361924A (zh) | 2002-07-31 |
| DE19929618A1 (de) | 2001-01-11 |
| US20020119626A1 (en) | 2002-08-29 |
| WO2001001476A1 (de) | 2001-01-04 |
| UA73508C2 (en) | 2005-08-15 |
| KR20020019472A (ko) | 2002-03-12 |
| JP2006319362A (ja) | 2006-11-24 |
| DE19929618B4 (de) | 2006-07-13 |
| JP2003503851A (ja) | 2003-01-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5822242A (en) | Asymmetric virtual ground p-channel flash cell with latid n-type pocket and method of fabrication therefor | |
| US7199424B2 (en) | Scalable flash EEPROM memory cell with notched floating gate and graded source region | |
| US6914290B2 (en) | Split-gate type nonvolatile memory devices | |
| JP2005252267A (ja) | シングルポリ・ｐフラッシュ技術を使用した不揮発性メモリソリューション | |
| KR20000075838A (ko) | 스케일러블 플래시 ｅｅｐｒｏｍ 메모리 셀과 어레이 | |
| JPH02166772A (ja) | 基板上に消去可能なｅｐｒｏｍセルとフラツシユｅｐｒｏｍセルを同時に製造する方法 | |
| US20020182829A1 (en) | Method for forming nitride read only memory with indium pocket region | |
| KR20100080244A (ko) | 플래시메모리 소자 및 그 제조방법 | |
| US7485529B2 (en) | Method of fabricating non-volatile memory | |
| KR100364040B1 (ko) | 반도체 기억 장치 및 그 제조 방법 | |
| KR100253778B1 (ko) | 불휘발성 반도체 메모리장치 및 그 제조방법 | |
| US6774428B1 (en) | Flash memory structure and operating method thereof | |
| RU2225055C2 (ru) | Способ изготовления энергонезависимой полупроводниковой запоминающей ячейки с отдельным туннельным окном | |
| KR100273705B1 (ko) | 불휘발성반도체메모리장치의웰구조및그에따른제조방법 | |
| JP4252637B2 (ja) | 不輝発性メモリ装置の製造方法 | |
| US20220216316A1 (en) | Method of making split-gate non-volatile memory cells with erase gates disposed over word line gates | |
| US7029975B1 (en) | Method and apparatus for eliminating word line bending by source side implantation | |
| JP2964636B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH04307974A (ja) | 電気的消去可能不揮発性半導体記憶装置 | |
| US6839278B1 (en) | Highly-integrated flash memory and mask ROM array architecture | |
| JPS61276375A (ja) | 集積回路ｅｅｐｒｏｍセルおよびその製作方法 | |
| US5511036A (en) | Flash EEPROM cell and array with bifurcated floating gates | |
| US7323726B1 (en) | Method and apparatus for coupling to a common line in an array | |
| CN115996573A (zh) | 单一多晶硅层非易失性存储单元及其相关阵列结构 | |
| KR20080111963A (ko) | 비휘발성 메모리 소자 및 그 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20170531 |