MÉTODO PARA PRODUCIR UNA CELDA DE MEMORIA SEMICONDUCTORA, NO VOLÁTIL, CON UNA VENTANA DE TÚNEL SEPARADA
Campo de la invención La presente invención se refiere a un método o procedimiento para la producción de una celda de memoria semiconductora, no volátil, con ventana de túnel separada y especialmente a un método para la producción de una celda EEPROM con requerimientos de espacio minimos y una relación alta de ciclos programación/descarga o borrado.
Antecedentes de la invención Las celdas de memoria semiconductoras, no volátiles, que se pueden volver a escribir ganan importancia en la formación de circuitos altamente integrados, como por ejemplo, las mismas pueden acumular datos modificables en tarjetas de chips o microcircuitos integrados, durante un lapso de tiempo prolongado y sin el uso de un abastecimiento de tensión o corriente. A discreción, estas celdas de memoria semiconductoras, no volátiles, usadas se diferencian fundamentalmente entre las memorias EEPROMs, EPROMs y FLASH-EPROM. La figura 5 muestra una vista en corte de una celda de memoria EEPROM convencional SZ, la cual consiste esencialmente de una celda TF de ventana de túnel y una celda TZ de memoria de transistor. De acuerdo a la figura 5 la celda TZ de memoria de transistor consijste de una capa 3 de compuerta no sensible de la corriente de fuga, frontal, y relativamente gruesa, una capa 5 de compuerta flotante colocada encima de la misma, una capa 6 dieléctrica y una capa 7 de electrodo de conducción. Una carga presentada en la capa 5 de compuerta flotante determina, por esto, el procedimiento de conexión de los correspondientes transistores de efecto de campo, la cual se dirige sobre una región 1 de fuente/consumo y la capa 7 de electrodo de conducción. Para la puesta a di:sposición de las cargas en la capa 5 de compuerta flotante, la celda de memoria consiste de la celda TF de ventana de túnel, la cual en esencial presenta la misma serie de capas que la celda TZ de memoria de transistores, en donde no obstante, una capa aislante entre un substrato 100 semicoinductor y la capa 5 de compuerta flotante, consiste de unja capa 4 de túnel muy delgada. Para la fabricación o producción de esta celda de memoria EEPROM convencional, se realiza en primer lugar una implantación de iones en la zona de la celda T F de ventana de túnel para conformar una región o campo 2 ' de túnel homogéneo. Correspondientemente se proporcionan la capa 4 de túnel aislante o la capa 3 de compuerta asi como la capa 5 de compuerta flotante, la capa 6 dieléctrica, y la capa 7 de electrodos de conducción. Correspondientemente se conforma a través de una (o varias) implantaciones de iones adicionales la región 1 de fuente/consumo que se auto-ajusta bajo el uso de la celda de memoria SZ como máscara o filtro en el substrato 100 semiconductor. De esta manera se obtiene a lo sumo una celda de memoria semiconductora, no volátil, que se puede volver a escribir, de costo elevado, la cual presenta una muy buena "resistencia". La "resistencia" indica con esto el número del ciclos de programación/descarga o borrado y queda, en la forma acostumbrada de los EEPROM del tipo convencional, en aproximadamente los 106 ciclos. Una desventaja de estos EEPROM convencionales es, no obstante, el alto requerimiento de espacio para la celda de memoria SZ, por lo que esto explica que se aplique sólo en circuitos altamente integrados. Por el contrario las celdas de memoria FLASH-EEPROM presentan de forma inusitada, una necesidad de espacio minimo. La figura 6 muestra una vista en corte de una celda de memoria FLASH-EEPROM convencional, en donde se proporcionan en un substrato 100 semiconductor, una capa 4 de óxido de túnel, una capa 5 de compuerta flotante, una capa 6 dieléctrica y una capa 7 de electrodo de conducción, en forma apilada. Para la conformación de una región de túnel en una zona de ventana de túnel TF' las celdas de memorias FLASH-EEPROM se conforman bajo el uso de la región 2 de implantación auto-ajustable de las celdas de conducción en forma apilable, en el substrato 100 semiconductor. Correspondientemente, se conforma la región 1 de fuente/consumo bajo el uso de la celda de memoria y la capa de ayuda adicional o el separador 8 en el substrato 100 semiconductor auto-ajustable. Mediante esta celda de memoria FLASH-EEPROM convencional, de forma parecida como para la celda de memoria EEPROM descrita precedentemente, la carga se conduce a través del portador de carga caliente por inyección, por ejemplo, y/o por el túnel Fowler-Norheim en la zona TF' de ventana de túnel sobre la capa 4 de túnel en la capa 5 de compuerta flotante. El portador de carga proporcionado determina correspondientemente el comportamiento del circuito en una zona TZ' de la celda de transistor . A pesar del requerimiento de espacio minimo constitutivo de esta celda de memoria FLASH-EEPROM convencional, este tipo de celdas de memoria no conductoras presentan una desventaja esencial persistente, que su "resistencia", es decir, el número de ciclos programación/descarga o borrado en esencial es minimo que el de las celdas de memoria EEPROM convencionales de acuerdo a la figura 4. De manera similar se presenta la resistencia de estas celdas de memoria FLASH-EEPROM en cerca de 10 ciclos. Una desventaja adicional de esta celda de memoria no volátil, convencional, re-escribible, consiste en que, puede combinarse produciendo sólo un circuito integrado común. Esto especialmente causa que de acuerdo a la figura 5, la implantación realizada previamente de la región 2' del túnel influya sobre el espesor de la capa de túnel conformada consecutivamente. Se mencionó anteriormente que por el uso del mismo proceso de preparación, una capa 4 de túnel muestra, para una celda de ventana de túnel TF de acuerdo a la figura 5, un espesor diferente que la celda de memoria FLASH-EEPROM de acuerdo a la figura 6. Además, la región de implantación 2' de acuerdo a la figura 5 es muy sensible contra un manejo térmico, en tanto que la región de implantación 2 de acuerdo a la figura 6, primero se construye en un momento posterior relativo en el proceso de producción. De esto se deduce que para la celda de memoria conformada en el mismo circuito integrado de acuerdo a la figura 4 y la figura 5, los esfuerzos o tensión de programación/descarga o borrado son diferentes. Además, se conoce a partir del escrito de patente US 5,565,371, un procedimiento para la preparación de una celda de memoria semiconductora, no volátil, con ventana de túnel separada, en la cual una programación de la celda de memoria de transistor tiene lugar por inyección del portador de la carga caliente y una descarga o borrado de la celda de memoria del transistor se efectúa por un túnel de Fowler-Norheim. La desventaja no obstante, es el inusitadamente alto requerimiento de espacio asi como la introducción de un gran número de procesos de preparación o fabricación no estandarizados. Una combinación de este proceso con procesos convencionales no es posible. El objetivo de la invención consiste en un método de producción para crear una celda de memoria semiconductora, no volátil, con ventanas de túnel separadas, el cual con el uso de procesos estándar, disminuya los requerimientos de espacio de las celdas de memoria y al mismo tiempo mejore la "resistencia". De acuerdo a la invención, este objetivo se resuelve o alcanza mediante la parte caracterizante de la reivindicación 1. Especialmente a través de la conformación de la región de túnel en la zona activa de la celda de ventana de túnel, luego de la conformación de la capa del túnel, puede producirse una celda de memoria semiconductora, no volátil, desde el punto de vista de su resistencia, es decir, con el mismo valor del ciclo programación/descarga o borrado que una celda EEPROM convencional, sin embargo, en relación a su requerimiento de espacio, es en general mejor. De lo anterior se desprende que una celda de memoria fabricada, de este tipo, resuelve el problema con las celdas FLASH-EEPROM convencionales, que bajo el uso de los procesos estándar se puede realizar en un circuito integrado. Las tensiones de utilización (tensión de programación/de descarga/ de lectura) pueden ser iguales con esto para las diferentes celdas de memoria semiconductoras, no volátiles. Preferentemente se construyen por medio de la implantación, las regiones de túnel autorregulables con el uso de cuando menos una capa de las celdas de ventana de túnel. Especialmente, circuitos altamente integrados con dimensiones estructurales = ID pueden prepararse a partir de estas celdas de memorias, de forma simple y segura. La implantación puede efectuarse de forma vertical y/o inclinada bajo la capa de túnel, en donde se toca de forma completa la región de implantación por debajo de la capa de túnel o se conforma de forma cercana una con otra, en que por la colocación de una tensión de servicio de su zona de carga de espacio realiza un efecto llamado de perforación
( toca la unión del emisor) . De esta forma se mantiene una región de túnel muy homogénea por debajo de la capa de túnel, que se puede igualar con una región de túnel implantado ante todo, por lo que se genera una fuerza de campo en la programación/descarga o borrado y se mejora la "resistencia" . Preferentemente se conforma una zona o región de unión de la compuerta flotante y una zona de unión de electrodos de conducción con la mencionada capa de compuerta flotante mencionada y la capa de electrodo de conducción de la celda de ventana de túnel y la celda de memoria de transistor, por lo que se coloca en forma segura una simplificación adicional de los procesos de preparación o fabricación. En las reivindicaciones dependientes adicionales se caracterizan las modalidades ventajosas de la invención.
Breve descripción de las figuras La invención se describirá en relación a los ejemplos de realización con respecto a los dibujos. Muestran: La figura 1 una vista en corte de una celda de memoria semiconductora, no volátil, con ventana de túnel separada, de acuerdo a un primer ejemplo de realización; La figura 2 una vista en corte agrandada de una celda de ventana de túnel representada en la figura 1, de acuerdo al primer ejemplo de realización; La figura 3 una vista en corte agrandada de una celda de ventana de túnel de acuerdo a un segundo ejemplo de realización; La figura 4 una vista en corte agrandada de una celda de ventana de túnel de acuerdo a un tercer ejemplo de realización;
La figura 5 una vista en corte de una celda de memoria EEPROM de acuerdo al estado de la técnica; y La figura 6 una vista en corte de una celda de memoria FLASH-EEPROM de acuerdo al estado de la técnica.
Descripción detallada de la invención La figura 1 muestra una vista en corte esquemática de una celda de memoria semiconductora, no volátil, con ventanas de túnel separadas de acuerdo a un primer ejemplo de realización. Los números de referencia iguales muestran capas o componentes iguales o parecidos como en las figuras 5 y 6, por lo que se renuncia a una descripción detallada subsiguiente . De acuerdo a la figura 1, a partir de un substrato 100 semiconductor se forman una celda de memoria de transistor
TZ, una celda de ventana de túnel TF y una zona o región de unión. La celda de memoria de transistor TZ, la zona de unión TB y la zona de ventana de túnel TF representan aqui una celda de memoria propia. Preferentemente el substrato 100 semiconductor consiste de silicio, puede mostrar también, no obstante, un semiconductor de los compuestos
III-V o un substrato semiconductor. La celda de memoria SZ se puede realizar como celda PMOS, como celda NMOS o como celda CMOS en el substrato 100 semiconductor, en donde se provee correspondientemente una tina p y/o n.
De acuerdo a la figura 1, la celda de memoria de transistor TZ consiste de una capa de compuerta 3 aislante, como por ejemplo Si02 conformado térmicamente. Sobre la capa 3 de compuerta se encuentra una capa 5 de compuerta flotante conductora (poli-Si) para almacenar la carga. Correspondientemente, la carga conducida en la capa 5 de compuerta flotante se encuentra por debajo de la capa 3 de compuerta de la zona del canal KG conductor o no conductor, en donde para leer la celda de memoria SZ se pueden seleccionar las informaciones lógicas 0 o 1. Para la conducción de la celda de memoria de transistor TZ o la celda de memoria SZ, se provee una capa 7 de electrodos conductores, la cual se aisla a través de una capa 6 dieléctrica de la capa 5 de compuerta flotante. De esta forma la carga contenida en la capa 5 de compuerta flotante no puede escurrirse o fugarse ni en el substrato 100 semiconductor ni en la capa 7 de electrodo de conducción. Antes del intervalo de la celda de memoria de transistor TZ se encuentra, según la figura 1, una celda de ventana de túnel TF, la cual se encuentra sobre una zona o región de unión VB con la celda de memoria de transistor TZ que está en disposición de escribir/borrar sobre, por ejemplo, un portador de carga caliente por inyección y/o el túnel de Fo ler-Nordheim. La celda de ventana de túnel TF consiste preferentemente de capas iguales como la celda de memoria de transistor TZ, en donde solamente una capa de túnel 4 presenta un espesor minimo suficiente para el túnel. La capa de túnel 4 consiste preferentemente de una capa de óxido del túnel como por ejemplo Si02. Una capa T5 de compuerta flotante de ventana de túnel que se encuentra ahi, consiste preferentemente del mismo material que la capa 5 de compuerta flotante de la celda de memoria de transistor TZ, y está aislada sobre una capa de ventana de túnel T6 dieléctrica de la capa T7 de electrodo de memoria de ventana de túnel conductora. La capa Tß de ventana de túnel dieléctrica consiste como la capa 6 dieléctrica, preferentemente de una serie de capas ONO (Oxido/Nitruro/Oxido) , en donde la misma puede consistir, no obstante, también de una capa dieléctrica aislante. La capa T7 de electrodo de memoria de ventana de túnel, conductora, asi como la capa T5 de compuerta flotante de ventana de túnel, conductora, que consisten, como la capa 7 de electrodo de memoria y la capa 5 de compuerta flotante, preferentemente de Poli-Si, pueden consistir, no obstante, también de otro material que acumula carga y/o que sea conductor . La zona de unión VB consiste de la misma forma de la misma serie de capas como la celda TZ de memoria de transistor o la celda TF de ventana de túnel, en donde la capa 7 de electrodo de conducción sobre una zona VB7 de unión de electrodo de conducción con la capa T7 de electrodo de conducción de ventana de túnel y la capa 5 de compuerta flotante sobre una zona de unión VB5 de compuerta flotante con la capa T5 de compuerta flotante de ventana de túnel permanecen en conexión o unión. La zona 7 de conexión de electrodos de conducción y la zona 5 de conexión o unión de compuerta flotante se pueden realizar también sobre vias conductoras metálicas y/o regiones de difusión en el substrato 100 semiconductor. Es esencial para la presente invención especialmente la conformación dividida entre si de la celda TZ de memoria de transistor y la celda TF de ventana de túnel, la cual se puede realizar de manera ejemplar a través de grabado al agua fuerte y/o fotolitografía. La celda TF de ventana de túnel puede mostrar asi un resalto, una proyección o una estructura geométrica habitual, por lo que es posible la implantación de forma preferente en ambos lados con una implantación de túnel It. De acuerdo a la figura 1 se forma una región de túnel a través de una implantación It de túnel realizado más tarde relativo al proceso de preparación, el cual corresponde preferentemente a una implantación de túnel con la celda de memoria FLASH-EEPROM fabricada simultáneamente. A través de esto no sólo se pueden conformar la celdas de ventana de túnel TF de la celda de memoria sino que también se puede fabricar la región de ventana de túnel de las celdas de memoria FLASH-EEPROM (no representadas) en el mismo proceso. Entonces, la capa de túnel 4 de la celda de memoria SZ de acuerdo a la invención, preferentemente se conforman en un mismo paso de preparación como una celda de memoria FLASH-EEPROM no representada, ambas celdas de memoria consisten de las mismas propiedades de programación/borrado eléctricas, en donde disminuye los requerimientos de espacio y mejora la "resistencia". A continuación se describe el método para la preparación o fabricación de la celda de memoria semiconductora, no volátil. En primer lugar se conforma la zona activa en el substrato 100 semiconductor por medio de un proceso STI (aislamiento de lecho poco profundo) para conformar la celda de ventana de túnel TF y la celda de memoria de transistor TZ. Las fosas asi formadas se llenan preferentemente con una capa de Si02 y se aplanan correspondientemente. De igual manera se puede emplear un proceso LOCOS para aislar la región activa. A continuación se conforman y correspondientemente se estructuran la capa 3 de compuerta y la capa 4 de túnel en la región activa de la celda de memoria de transistor TZ y la celda de ventana de túnel TF. Correspondientemente se aplican y se estructuran la capa 5 de compuerta flotante, la capa 6 dieléctrica, y la capa 7 de electrodo de memoria, de la manera como se evidencia de la vista en corte representada en la figura 1. De acuerdo a la figura 1, se encuentran las capas STI en forma paralela a la zona representada en la vista en corte (no representada) de la celda de memoria SZ. De la misma forma representan la zona de unión VB7 de los electrodos de memoria y la zona de unión VB5 de compuerta flotante las correspondientes capas en un plano secante (espacial) que yace detrás de las mismas. Para la conformación de la celda TF de ventana de túnel y la celda TZ de memoria de transistor, se realiza a continuación un grabado al agua fuerte de las capas 3, 5, 6 y 7 o 4, T5, T6 y T7, en donde se visualiza por el efecto de dispersión la zona del túnel TG por debajo de la capa 4 del túnel. Mediante una implantación de fuente/consumo no representada a continuación se conforman la correspondientes regiones 1 de fuente/consumo auto-regulables entre la celda de ventana de túnel TF y en ambos lados de la celda de memoria de transistor TZ. Con esto la celda de ventana de túnel TF puede utilizar de manera ejemplar una capa de ayuda o soporte no representada o un espaciador. La región de fuente/consumo 1 entre la celda de memoria de transistor TF y la celda de ventana de túnel TF, establece aqui un contacto no sólo para la celda de ventana de túnel TF sino también para la celda de memoria de transistor TZ y sirve no sólo de lectura sino también de programación/borrado de la celda de memoria SZ. La figura 2 muestra una vista en corte agrandada de la celda de ventana de túnel TF representada en la figura 1 durante una etapa de la implantación del túnel. De acuerdo a la figura 2 se encuentra en un substrato semiconductor 100 un arreglo en forma apilada de la capa 4 de túnel, la capa T5 de compuerta flotante de ventana de túnel, la capa T6 de ventana de túnel dieléctrico y la capa T7 de electrodo de memoria de ventana de túnel. Luego de la estructuración de esta celda de ventana de túnel TF en forma apilada sigue la implantación It de túnel verdadero para la formación de la región de túnel TG por debajo de la capa 4 de túnel. Con esto se construye en forma auto-regulable con el uso de la celda de ventana de túnel TF en ambos lados una región 2 de implantación de ese tipo, que se toca por debajo de la capa 4 de túnel y con eso se construye una región de túnel TG homogénea. Una conformación de este tipo de la región 2 de implantación es especialmente posible para un tamaño de estructura muy pequeño, por debajo de una miera, en donde el efecto de dispersión se aprovecha por la implantación para la conformación de la región de túnel TG sobrecolocada . Para la implantación de la región n es especialmente apropiado el As, que muestra una penetración insignificante y una relativa alta difusión. Sin embargo también se pueden agregar Ph y/o Sb. De igual manera se puede utilizar material de adición p para la conformación de la región p, en tanto que muestra una dispersión suficiente por debajo de la capa 4 de túnel y entonces provoca una región de túnel TG lo suficiente homogénea. Alternativamente, para la implantación del túnel IT vertical se puede realizar de acuerdo a la figura 3 una implantación de túnel ITS inclinada, en donde se efectúe la implantación en un ángulo de aproximadamente 5 hasta 8 grados de inclinación bajo la capa 4 de túnel. Con esto se conforma de manera ejemplar la región de implantación 2 de un lado completo bajo la celda de ventana de túnel TF que funciona como máscara en el substrato semiconductor 100. De esta forma una región de túnel homogénea TG puede igualmente producirse por debajo de la capa de túnel 4. Alternativamente, para la implantación del túnel ITS inclinada de un lado que se representa en la figura 3, la implantación del túnel puede también producirse de múltiples lados (dos) inclinados bajo la capa de túnel 4. De acuerdo a la figura 4 puede tener lugar la implantación del túnel adicional, en que se afecta la región de implantación 2 respectiva conformada en el substrato 100 semiconductor, sino que se aplica sólo parcialmente bajo la capa de túnel 4. La región 2 de implantación se aplica no obstante a cierta anchura bajo la capa de túnel 4, en que por la colocación o establecimiento de una tensión de accionamiento (por ejemplo, tensión de programación/borrado de por ejemplo -10 voltios/+6 voltios) afecta la zona de carga de espacio RLZ de la región de implantación 2, en donde aparece un llamado "efecto de perforación completo" y de nuevo se forma una región de túnel homogénea por debajo de la capa de túnel 4. También en este caso se muestra una celda de memoria, la cual muestra por medio de una mejora en la "resistencia", es decir el número de ciclos de programación/borrado. De acuerdo a la presente invención se lleva a cabo la implantación de túnel IT preferentemente bajo el uso de la celda de ventana de túnel TF mencionada como una máscara. No obstante se puede utilizar una de las capas que se encuentran en las celda de ventana de túnel como capa de máscara, o se puede usar una capa de máscara en la forma de una fotocapa de revestimiento y/o una mascara endurecida, preferentemente se utilizan para la implantación del túnel IT que se usa en el proceso estándar sin la implantación LDD (dren o conusmo alterado ligeramente) o una implantación MD (dren o consumo de matriz) . En lugar de la serie de capas descritas en la presente también se pueden utilizar otra serie de capas (por ejemplo, SONOX), en tanto que a través de una conformación sea posible construir una celda de memoria semiconductora, no volátil, re-escribible .