CN113013235B - 一种存储器及其制造方法 - Google Patents

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Abstract

本发明提出一种存储器及其制造方法，包括：衬底；控制栅层，位于所述衬底上；凹形区域，与所述控制栅层相邻；浮栅结构，位于所述凹形区域的衬底上；源极，形成在所述衬底中，位于所述控制栅层远离所述凹形区域的一侧；漏极，形成在所述凹形区域的衬底中。本发明提出的存储器编程时间短。

Description

一种存储器及其制造方法
技术领域
本发明涉及半导体技术领域，特别涉及一种存储器及其制造方法。
背景技术
在集成电路中，存储器件已成为一种重要器件。在目前的存储器件中，闪存(FlashMemory)的发展尤为迅速。闪存的主要特点是在不加电的情况下能长期保持存储的信息；且具有集成度高，存取速度快，易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。
通常，闪存存储器设备是配置成用来存储信息和读取存储的信息所需的集成电路。 闪存存储器设备可以包括具有重写功能的多个存储单元。由于高集成度，大容量等，闪存存储器设备可以具有增加的功能。
随着信息技术的快速发展，市场对闪存存储器的功耗、集成度、容量、功能等提出了更高的要求，小体积和高性能成为未来市场的主流。一个闪存存储单元需要两个晶体管，随着存储单元容量增加，晶体管数量和面积必然会成指数级增加，因此会严重影响此种存储器的成本和应用。
发明内容
为实现上述目的及其他目的，本发明提出一种存储器及其制造方法，以减小存储单元的面积，减小存储器的平面面积，提高存储器的性能。
为实现上述目的及其他目的，本发明提出一种存储器，包括：
衬底；
控制栅层，位于所述衬底上；
凹形区域，与所述控制栅层相邻；
浮栅结构，位于所述凹形区域的衬底上；
源极，形成在所述衬底中，位于所述控制栅层远离所述凹形区域的一侧；
漏极，形成在所述凹形区域的衬底中。
进一步地，所述衬底上还包括一控制介电层，所述控制栅层位于所述控制介电层上。
进一步地，所述衬底上还包括一隧穿介电层，部分所述隧穿介电层位于所述凹形区域的衬底上，部分所述隧穿介电层位于所述控制栅层和所述控制介电层上。
进一步地，所述控制介电层的厚度大于所述隧穿介电层的厚度。
进一步地，所述浮栅结构位于所述漏极上。
进一步地，所述浮栅结构的一端接触所述隧穿介电层，所述浮栅结构的另一端与所述控制栅层上的所述隧穿介电层平齐。
进一步地，所述浮栅结构的侧壁与所述控制栅层之间设置有所述隧穿介电层。
进一步地，所述源极的位置在所述漏极的位置上方。
进一步地，所述凹形区域的高度在900-1000Å。
进一步地，所述控制介电层的厚度在100-150Å。
进一步地，所述隧穿介电层的厚度在80-100Å。
本发明还提出一种存储器的制造方法，包括：
提供一衬底；
形成控制栅层于所述衬底上；
形成凹形区域于所述衬底上，所述凹形区域与所述控制栅层相邻；
形成浮栅结构于所述凹形区域的衬底上；
形成源极于所述衬底中，所述源极位于所述控制栅层远离所述凹形区域的一侧；
形成漏极于所述凹形区域的衬底中。
进一步地，在形成所述控制栅层之前，还在所述衬底上形成控制介电层，所述控制介电层的厚度在100-150Å。
进一步地，在形成所述浮栅结构之前，还在所述衬底上形成隧穿介电层，所述隧穿介电层的厚度在80-100Å。
本发明提出一种存储器及其制造方法，通过在控制栅层的一侧形成凹形区域，且在凹形区域的衬底上形成浮栅结构，因此形成侧壁浮栅结构，同时在凹形区域的衬底中形成漏极，因此源极和漏极形成台阶状，由此该浮栅不仅可以通过控制栅层控制，同时还可以通过漏极的协调作用，由此缩短了编程的时间。本发明提出的存储器还可以通过漏极端的电流大小判断浮栅结构的状态，信号读取快。同时由于浮栅结构位于控制栅层的一侧，节省了芯片的平面面积，更具市场竞争力。
附图说明
图1：本实施例提出的存储器的制造方法流程图。
图2：本实施例中步骤S1的简要示意图。
图3-4：本实施例中步骤S2的简要示意图。
图5-6：本实施例中步骤S3的简要示意图。
图7-10：本实施例中步骤S4的简要示意图。
图11：本实施例中步骤S5-S6的简要示意图。
图12：本实施例中形成绝缘层的简要示意图。
图13：本实施例中存储器的编程状态电路示意图。
图14：本实施例中存储器的擦除状态电路示意图。
图15：本实施例中存储器的读取状态电路示意图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如图1-15所示，图1为本实施例提出的一种存储器的制造方法流程图，图2-12为本实施例提出的一种存储器的制造方法各步骤剖面示意图，图13显示为存储器的编程状态电路示意图，图14显示为存储器的擦除状态电路示意图，图15显示为存储器的读取状态电路示意图。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图12所示，本实施例提出一种存储器100，该存储器100包括一衬底101，至少一控制栅层105，至少一凹形区域106，至少一浮栅结构109，至少一源极110和至少一漏极111。其中，该衬底101可采用P型掺杂半导体衬底，例如P型硅衬底。在一些实施例中，所述衬底101也可采用N型掺杂半导体衬底。该控制栅层105位于衬底101上，且在控制栅层105和衬底101之间还形成有控制介电层102，该控制介电层102的材质可例如为氧化物（例如氧化硅）或氮化物（例如氮化硅）或其他材料，该控制介电层102的厚度在100-150Å。在本实施例中，该控制栅层105的材质可例如氧化硅或氮化硅或其他材料，该控制栅层105的厚度在1500-2000Å。
如图12所示，在本实施例中，该凹形区域106形成在衬底101上，且该凹形区域106与控制栅层105相邻，该凹形区域106的高度在800-1000Å。在凹形区域106的衬底上形成有隧穿介电层107和浮栅结构109，浮栅结构109位于隧穿介电层107上。其中隧穿介电层107还位于控制栅层105及控制介电层102上。该隧穿介电层107的材质可为氧化硅或氧化硅/氮化硅/氧化硅。该隧穿介电层107的厚度在80-100Å。在本实施例中，该浮栅结构109位于漏极111上，该浮栅结构109的一端与隧穿介电层107接触，该浮栅结构109的侧壁与隧穿介电层107接触，该浮栅结构109的另一端与控制栅层105上的隧穿介电层107平齐。
如图12所示，在本实施例中，源极110位于衬底101中，且位于控制栅层105的一侧，具体地，该源极110位于控制栅层105远离凹形区域106的一侧，源极110内还包括源极重掺杂区110a。漏极111位于衬底101中，且位于控制栅层105的另一侧，具体地，该漏极111位于控制栅层105靠近凹形区域106的一侧，即该漏极111位于凹形区域106的衬底中，漏极111内还包括漏极重掺杂区111a。该源极110的位置在漏极111的位置上方，即该源极110靠近控制栅层105，漏极111远离控制栅层105，源极110与漏极111形成台阶状。在本实施例中，源极110可采用第一类型掺杂，所述第一类型可包括N型或P型掺杂。漏极111可采用第一类型掺杂，所述第一类型可包括N型或P型掺杂，源极110和漏极111的掺杂类型可以相同，即源极110和漏极111的掺杂离子类型可以相同。
如图12所示，在本实施例中，该存储器100还包括多个绝缘层，例如第一绝缘层112和第二绝缘层113，第一绝缘层112和第二绝缘层113分别位于控制栅层105相对的两侧，即第一绝缘层112位于源极110上，第二绝缘层113位于漏极111上。
如图13所示，图13显示为该存储器100的编程状态电路示意图。当该存储器100进行编程时，源极110为0V接地GND，控制栅层105施加例如12V的栅极电压，漏极111施加例如5V的漏端电压，使得控制栅层105和漏极111之间形成偏压差，浮栅结构109同时受到漏极111和控制栅层105的电压作用，由此浮栅结构109得到分压，因此控制栅层105下的控制介电层102和浮栅结构109下的隧穿介电层107的沟道打开，电子e-按照路线1和路线 2从源极110向浮栅结构109移动，由于隧穿介电层107的厚度小于控制介电层102的厚度，因此大部分电子e-按照路线2扫向浮栅结构109，所以大部分电子e-聚集在浮栅结构109，因此使得该存储器100从擦除状态转换为编程状态。
如图13所示，本实施例中，该存储器100的编程状态是通过热载流子（hotelectron injection）机制形成的，在控制栅层105施加例如12V的栅极电压后，沟道产生电子反转型，在漏极111的电压加速作用下，沟道电子获得足够多的能量跃过隧穿介电层107与101衬底之间的势垒成为热电子，在漏极111的电压作用下，热电子注入浮栅结构109完成编程。在本实施例中，浮栅结构109的电压可以通过漏极111和控制栅层105同时提供，因此缩短了编程时间。
如图14所示，图14显示为该存储器100的擦除状态电路示意图。当该存储器100进行擦除时，源极110为0V接地GND，控制栅层105为0V接地GND，漏极111施加例如12V漏端电压，因此在浮栅结构109和漏极111之间形成强电场，由于该强电场的作用，浮栅结构109上的电子沿着路线3被拉向衬底101。在本实施例中，该存储器100的擦除机制是通过电子隧穿效应（Flower-nordheim tunneling）实现电子的释放。
如图15所示，图15显示为该存储器100的读取状态电路示意图。当该存储器100进行读取时，源极110为0V接地GND，控制栅层105施加例如5V的栅极电压，漏极111施加1V的漏端电压，如果浮栅结构109是编程状态，则浮栅结构109内存储了电子，浮栅结构109下的隧穿介电层107的通电开启电压增高，则在漏极111测到的读取电流Idsat为logic”1”。如果该浮栅结构109是擦除状态，则浮栅结构109内没有储存电子，浮栅结构109下的隧穿介电层107的通道开启电压变低，在漏极111和控制栅层105对浮栅结构109共同作用下，浮栅结构109获得的电压很容易达到通道开启电压，因此整个存储芯片导通，则在漏极111测得的读取电流Idsat为logic”0”。
如图1所示，本实施例提出一种存储器的制造方法，包括：
S1：提供一衬底；
S2：形成控制栅层于所述衬底上；
S3：形成凹形区域于所述衬底上，所述凹形区域与所述控制栅层相邻；
S4：形成浮栅结构于所述凹形区域的衬底上；
S5：形成源极于所述衬底中，所述源极位于所述控制栅层远离所述凹形区域的一侧；
S6：形成漏极于所述凹形区域的衬底中。
如图2所示，在步骤S1中，在本实施例中，该衬底101的材料可以包括但不仅限于单晶或多晶半导体材料，衬底101还可以包括本征单晶硅衬底或掺杂的硅衬底。该衬底101包括第一掺杂类型的衬底，所述第一掺杂类型可以为P型，也可以为N型，本实施例中仅以所述第一掺杂类型为P型作为示例，即本实施例中，所述衬底101仅以P型衬底作为示例，例如为P型硅衬底。
在一些实施例中，衬底101还可以为单晶硅衬底、Ge衬底、SiGe衬底，根据器件的实际需求，可以选择合适的半导体材料作为衬底101，在此不作限定。
需要说明的是，在该衬底101内还形成若干个浅沟槽隔离结构（未示出），所述若干个浅沟槽隔离结构于衬底101内隔离出若干个间隔排布的有源区。在本实施例中，形成浅沟槽隔离结构的方式可例如采用氧化隔离法或渠沟隔离法或其他隔离法。
如图3所示，在步骤S2中，在本实施例中，首先在衬底101上形成一层控制介电层102，控制介电层102的材质可例如为氧化物（例如氧化硅），氮氧化物（例如氮氧化硅），形成控制介质层102的方式可例如为热生长方式，然后在控制介电层102上形成控制电极层103，该控制电极层103的材质可例如氧化硅层或氮化硅层，在一些实施例中，该控制电极层103的材质还例如包括P型或N型多晶硅。在本实施例中，该控制介质层102厚度范围在100-150Å，例如为120Å，140Å。该控制电极层103的厚度范围在1500-2000Å，例如为1600Å，1800Å。需要说明的是，在一些实施例中，控制介电层102和控制电极层103的厚度可以根据实际需要进行设定。在一些实施例中，控制电极层103的掺杂类型与衬底101的掺杂类型不同。
如图3-4所示，当控制电极层103生长完成后，在该控制电极层103上形成图案化光阻层104，由该图案化光阻层104定义出控制栅层105的位置及形状，然后依据图案化光阻层104刻蚀控制电极层103，以形成控制栅层105。如图3所示，可以采用干法刻蚀工艺、湿法刻蚀工艺或干法刻蚀工艺与湿法刻蚀工艺相结合来刻蚀控制电极层103，例如，可采用各向异性刻蚀（Anisotropic etching）并结合一定程度的各向同性刻蚀(Isotropic etching)刻蚀控制电极层103，图3中竖直向下的箭头表示干法刻蚀过程中等离子体的方向，然后去除所述图案化光阻层104，然后再采用快速热退火工艺来修复注入损伤，并激活掺杂剂。在一个具体实施方式中，所述干法刻蚀工艺采用的刻蚀气体包括CH3F和CH2F2，刻蚀气体流量为80sccm～120sccm ，压强为25mtorr～35mtorr，偏置电压为800V～1500V。
如图5-6所示，在步骤S3中，当控制栅层105形成后，首先在控制介电层102及控制栅层105上形成图案化光阻层104，其中，图案化光阻层104未完全覆盖控制介电层102，暴露出部分控制介电层102，暴露出的部分控制介电层102位于控制栅层105的一侧。由图案化光阻层104定义出凹形区域106的位置及形状，然后依据图案化光阻层104依次刻蚀控制介电层102，衬底101，以在衬底101上形成凹形区域106。如图5所示，可以采用干法刻蚀工艺、湿法刻蚀工艺或干法刻蚀工艺与湿法刻蚀工艺相结合来刻蚀控制介电层102，衬底101，例如，可采用各向异性刻蚀（Anisotropic etching）并结合一定程度的各向同性刻蚀(Isotropicetching)依次刻蚀控制介电层102，衬底101，图5中竖直向下的箭头表示干法刻蚀过程中等离子体的方向，然后去除所述图案化光阻层104，然后再采用快速热退火工艺来修复注入损伤，并激活掺杂剂。
如图6所示，该凹形区域106位于控制栅层105的一侧，且凹形区域106与控制栅层105相邻。由于该凹形区域106的存在，使得该衬底101的高度不同，形成台阶状，且可以在凹形区域106的衬底上形成浮栅结构109，形成侧壁浮栅结构。如图6所示，通过对衬底101进行刻蚀后，在衬底101上形成了该凹形区域106，同时还暴露出底部衬底101a和侧壁衬底101b，且底部衬底101a和侧壁衬底101b相互垂直，需要说明的是，该凹形区域106包括底部衬底101a侧壁衬底101b。在本实施例中，该凹形区域106的高度例如为800-1000Å，例如为900Å，即，该凹形区域106的高度为侧壁衬底101b的高度。在本实施例中，该凹形区域106具有垂直的侧壁，在一些实施例中，该凹形区域106还可以具有倾斜的侧壁，可以通过调整刻蚀工艺参数或者采用高深宽比刻蚀工艺等，调整所述凹形区域106侧壁的倾斜度。
如图6所示，在一些实施例中，该凹形区域106的高度还可以为侧壁衬底101b，控制介电层102和控制栅层105的高度和，且该凹形区域106还包括底部衬底101a。
在本实施例中，在形成控制栅层105之后形成凹形区域106，在一些实施例中，还可以先在衬底101上形成凹形区域106，然后在凹形区域106的一侧形成控制栅层105。
如图13所示，在本实施例中，由于在控制栅层105的一侧形成浮栅结构109，即侧壁浮栅结构，因此节省了存储芯片的平面面积，同时该浮栅结构109可以同时受到控制栅层105和漏极111的共同作用，缩短了编程时间。
如图7所示，在步骤S4中，在本实施例中，当凹形区域106形成后，在衬底101上形成隧穿介电层107，隧穿介电层107的材料可为氧化硅或氧化硅/氮化硅/氧化硅，可以采用高温氧化（High Temperature Oxidation，HTO）及热氧化相结合工艺形成所述隧穿介质层107，并将形成的所述隧穿介质层107置于NO或N2O氛围下进行退火处理。在本实施例中，部分隧穿介电层107位于控制介电层102上，部分隧穿介电层107位于控制栅层105上，部分隧穿介电层107位于凹形区域106内的衬底101上，隧穿介电层107还位于凹形区域106的侧壁上。在本实施例中，该隧穿介电层107的厚度小于控制介电层102的厚度，该隧穿介电层107的厚度可在80-100Å，例如90Å。
如图13所示，由于隧穿介电层107的厚度小于控制介电层102的厚度，因此当该存储器100进行编程时，电子更容易从路线2进入到浮栅结构109中。
如图8所示，在步骤S4中，在本实施例中，当隧穿介电层107形成后，可在隧穿介电层107上形成浮栅电极层108，该浮栅电极层108例如为氧化硅层，氮化硅层或者氧化硅及氮化硅层的层叠结构。浮栅电极层108的厚度可以根据实际需要进行设定，本实施例不作限定。本实施例中可例如通过低压化学气相沉积法形成浮栅电极层108。在本实施例中，还可以采用化学机械抛光法对浮栅电极层108进行平坦化处理。
在一些实施例中，该浮栅电极层108可例如为第二掺杂类型的多晶硅层，即该浮栅电极层108掺杂类型与衬底101的掺杂类型不同，所述第二掺杂类型可以为P型，也可以为N型，当所述第一掺杂类型为P型时，所述第二掺杂类型为N型，当所述第一掺杂类型为N型时，所述第二掺杂类型为P型。浮栅电极层108的厚度可以根据实际需要进行设定，本实施例不作限定。在一些实施例中，可采用低压化学气相沉积法，以硅甲烷为气体源沉积多晶硅层，而后采用离子注入工艺对所形成的多晶硅层进行N 型离子掺杂，形成浮栅电极层108。
如图9-10所示，在形成浮栅电极层108后，在浮栅电极层108上形成图案化光阻层104，其中，图案化光阻层104未完全覆盖浮栅电极层108，暴露出部分浮栅电极层108，由图案化光阻层104定义出浮栅结构109的位置及形状，然后依据图案化光阻层104依次刻蚀浮栅电极层108，浮隧穿介电层107，以形成浮栅结构109。如图9所示，可以采用干法刻蚀工艺、湿法刻蚀工艺或干法刻蚀工艺与湿法刻蚀工艺相结合来刻蚀浮栅电极层108，隧穿介电层107，例如，可采用各向异性刻蚀（Anisotropic etching）并结合一定程度的各向同性刻蚀(Isotropic etching)依次刻蚀隧穿浮栅电极层108，隧穿介电层107。图9中竖直向下的箭头表示干法刻蚀过程中等离子体的方向，然后去除所述图案化光阻层104，然后再采用快速热退火工艺来修复注入损伤，并激活掺杂剂。然后通过化学机械研磨对浮栅结构109的表面进行研磨，使得该浮栅结构109的顶部与控制栅层105上的隧穿介电层107平齐。在本实施例中，所述干法刻蚀至少包括反应离子刻蚀，感应耦合等离子体刻蚀，或高浓度等离子体刻蚀。
如图10所示，在本实施例中，浮栅结构109位于凹形区域106的衬底上，浮栅结构109与凹形区域106的衬底之间设置有隧穿介电层107，浮栅结构109的一端与隧穿介电层107接触，浮栅结构109的另一端远离衬底101，浮栅结构109的另一端与控制栅层105上的隧穿介电层107平齐。浮栅结构109的侧壁与隧穿介电层107接触，且浮栅结构109的侧壁靠近控制栅层105。在本实施例中，该浮栅结构109的侧壁的横截面自底部至顶部保持不变，该浮栅结构109的底部突出于浮栅结构109的侧壁，在本实施例中，浮栅结构109的一端为浮栅结构109的底部。
如图14所示，在本实施例中，当该存储器100进行擦除工作时，电子通过路线3从浮栅结构109进入到衬底101中。
如图11所示，在步骤S5-S6中，对控制栅层105的两侧进行离子掺杂，以在衬底101中形成源极110和漏极111，源极110和漏极111分别位于控制栅层105的两侧。在本实施例中，源极110位于控制栅层105远离凹形区域106的一侧，且源极110靠近控制栅层105，漏极111位于控制栅层105靠近凹形区域106的一侧，且漏极111远离控制栅层105，即该漏极111位于凹形区域106的衬底中，由此源极110和漏极111形成台阶状。在源极110内还形成源极重掺杂区110a，在漏极111内还形成漏极重掺杂区111a，源极重掺杂区110a和漏极重掺杂区111a的离子注入剂量范围例如是1014/cm2-1015/cm2。在本实施例中，源极110的位置在漏极111的位置上方，即源极110和漏极111形成台阶状，同时浮栅结构109位于漏极111上，因此该存储器形成为侧壁式浮栅结构，即，该浮栅结构109可以同时受到控制栅层105和漏极111的电压作用，缩短了编程时间，同时还节省了存储芯片的平面面积。
如图11所示，在本实施例中，可例如通过垂直注入或倾斜注入的方式形成源极110和漏极111，源极110和漏极111的掺杂离子类型可以相同，例如为第一类型掺杂，所述第一类型掺杂可包括例如为N型或P型掺杂。在源极110和漏极111形成后，然后再采用快速热退火工艺来修复注入损伤，并激活掺杂剂形成源极110和漏极111。在本实施例中，可通过一次掺杂即可形成源极110和漏极111。
如图12所示，在形成源极110和漏极111后，还可以在衬底101上形成多个绝缘层，多个绝缘层分别位于控制栅层105的两侧，例如包括第一绝缘层112，第二绝缘层113。第一绝缘层112位于控制栅层105的一侧，第一绝缘层112位于隧穿介电层107上，第一绝缘层112的横截面自底部至顶部逐渐变小。第二绝缘层113位于控制栅层105的另一侧，第二绝缘层113位于凹形区域106的衬底上，第二绝缘层113覆盖浮栅结构109，第二绝缘层113的横截面自底部至顶部逐渐变小。在本实施例中，第一绝缘层112和第二绝缘层113的材质可例如为氧化物（例如氧化硅）或氮氧化物（例如氮氧化硅）。
本发明提出的存储器制造方法适用于各种存储器，例如非挥发性存储器，可程式只读存储器，可擦拭可程式只读存储器及闪存存储器。
综上所述，本发明提出一种存储器及其制造方法，通过在衬底上形成一凹形区域，且在凹形区域的衬底上形成浮栅结构，形成侧壁浮栅结构，同时在凹形区域的衬底中形成漏极，源极和漏极还形成台阶状，因此该浮栅结构可同时受到控制栅层和漏极的共同作用，因此可以缩短编程时间。同时本发明提出的存储器还可以通过漏极的电流大小来判断浮栅结构处于编程状态或处于擦除状态，信号读取快。本发明提出的存储器还可以节省存储芯片的平面面积。
在整篇说明书中提到“一个实施例(one embodiment)”、“实施例(anembodiment)”或“具体实施例(a specific embodiment)”意指与结合实施例描述的特定特征、结构或特性包括在本发明的至少一个实施例中，并且不一定在所有实施例中。因而，在整篇说明书中不同地方的短语“在一个实施例中(in one embodiment)”、“在实施例中(inan embodiment)”或“在具体实施例中(in a specific embodiment)”的各个表象不一定是指相同的实施例。此外，本发明的任何具体实施例的特定特征、结构或特性可以按任何合适的方式与一个或多个其他实施例结合。应当理解本文所述和所示的发明实施例的其他变型和修改可能是根据本文教导的，并将被视作本发明精神和范围的一部分。
还应当理解还可以以更分离或更整合的方式实施附图所示元件中的一个或多个，或者甚至因为在某些情况下不能操作而被移除或因为可以根据特定应用是有用的而被提供。
另外，除非另外明确指明，附图中的任何标志箭头应当仅被视为示例性的，而并非限制。此外，除非另外指明，本文所用的术语“或”一般意在表示“和/或”。在术语因提供分离或组合能力是不清楚的而被预见的情况下，部件或步骤的组合也将视为已被指明。
如在本文的描述和在下面整篇权利要求书中所用，除非另外指明，“一个(a)”、“一个(an)”和“该(the)”包括复数参考物。同样，如在本文的描述和在下面整篇权利要求书中所用，除非另外指明，“在…中(in)”的意思包括“在…中(in)”和“在…上(on)”。
本发明所示实施例的上述描述(包括在说明书摘要中所述的内容)并非意在详尽列举或将本发明限制到本文所公开的精确形式。尽管在本文仅为说明的目的而描述了本发明的具体实施例和本发明的实例，但是正如本领域技术人员将认识和理解的，各种等效修改是可以在本发明的精神和范围内的。如所指出的，可以按照本发明所述实施例的上述描述来对本发明进行这些修改，并且这些修改将在本发明的精神和范围内。
本文已经在总体上将系统和方法描述为有助于理解本发明的细节。此外，已经给出了各种具体细节以提供本发明实施例的总体理解。然而，相关领域的技术人员将会认识到，本发明的实施例可以在没有一个或多个具体细节的情况下进行实践，或者利用其它装置、系统、配件、方法、组件、材料、部分等进行实践。在其它情况下，并未特别示出或详细描述公知结构、材料和/或操作以避免对本发明实施例的各方面造成混淆。
因而，尽管本发明在本文已参照其具体实施例进行描述，但是修改自由、各种改变和替换意在上述公开内，并且应当理解，在某些情况下，在未背离所提出发明的范围和精神的前提下，在没有对应使用其他特征的情况下将采用本发明的一些特征。因此，可以进行许多修改，以使特定环境或材料适应本发明的实质范围和精神。本发明并非意在限制到在下面权利要求书中使用的特定术语和/或作为设想用以执行本发明的最佳方式公开的具体实施例，但是本发明将包括落入所附权利要求书范围内的任何和所有实施例及等同物。因而，本发明的范围将只由所附的权利要求书进行确定。

Claims (9)

1.一种存储器，其特征在于，包括：
衬底；
控制栅层，位于所述衬底上；
凹形区域，与所述控制栅层相邻；
浮栅结构，位于所述凹形区域的衬底上；
源极，形成在所述衬底中，位于所述控制栅层远离所述凹形区域的一侧；
漏极，形成在所述凹形区域的衬底中；
控制介电层，所述控制栅层位于所述控制介电层上，所述控制介电层的厚度大于隧穿介电层的厚度；
隧穿介电层，部分所述隧穿介电层位于所述控制介电层和所述控制栅层上，部分所述隧穿介电层位于所述凹形区域内的衬底上，且所述隧穿介电层还位于所述凹形区域的侧壁上；
其中，所述浮栅结构的一端接触所述隧穿介电层，所述浮栅结构的另一端与所述控制栅层上的所述隧穿介电层平齐。
2.根据权利要求1所述的存储器，其特征在于：所述浮栅结构位于所述漏极上。
3.根据权利要求1所述的存储器，其特征在于：所述浮栅结构的侧壁与所述控制栅层之间设置有所述隧穿介电层。
4.根据权利要求1所述的存储器，其特征在于：所述源极的位置在所述漏极的位置上方。
5.根据权利要求1所述的存储器，其特征在于：所述凹形区域的高度在900-1000Å。
6.根据权利要求1所述的存储器，其特征在于：所述控制介电层的厚度在100-150Å，所述隧穿介电层的厚度在80-100Å。
7.一种存储器的制造方法，其特征在于，包括：
提供一衬底；
形成控制栅层于所述衬底上；
形成凹形区域于所述衬底上，所述凹形区域与所述控制栅层相邻；
形成浮栅结构于所述凹形区域的衬底上；
形成源极于所述衬底中，所述源极位于所述控制栅层远离所述凹形区域的一侧；
形成漏极于所述凹形区域的衬底中；
形成控制介电层，所述控制栅层位于所述控制介电层上，所述控制介电层的厚度大于隧穿介电层的厚度；
形成隧穿介电层，部分所述隧穿介电层位于所述控制介电层和所述控制栅层上，部分所述隧穿介电层位于所述凹形区域内的衬底上，且所述隧穿介电层还位于所述凹形区域的侧壁上；
其中，所述浮栅结构的一端接触所述隧穿介电层，所述浮栅结构的另一端与所述控制栅层上的所述隧穿介电层平齐。
8.根据权利要求7所述的制造方法，其特征在于：在形成所述控制栅层之前，还在所述衬底上形成控制介电层，所述控制介电层的厚度在100-150Å。
9.根据权利要求7所述的制造方法，其特征在于：在形成所述浮栅结构之前，还在所述衬底上形成隧穿介电层，所述隧穿介电层的厚度在80-100Å。
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