TW411626B - Low voltage EEPROM/NVRAM transistors and making method - Google Patents

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TW411626B
TW411626B TW086118321A TW86118321A TW411626B TW 411626 B TW411626 B TW 411626B TW 086118321 A TW086118321 A TW 086118321A TW 86118321 A TW86118321 A TW 86118321A TW 411626 B TW411626 B TW 411626B
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drain
gate
vertical
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Seiki Ogura
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Halo Lsi Design & Device Tech
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附忏 1A :弟 86118321 修正頁 鱿専利甲雨系民國89年4月呈 五 發明說明（19 3 0 4 5 5 6 5 8 7 0 82 5 4 8 4 46 經濟部智慧財產局員工消費合作社印製 6 4 2 8 6 1 7 1 5 2 4 0 5 0 2 0 電介質層 6 4 0 浮動閘 控制閘 6 5 5 電介質層 熱氧化層 6 5 7 氮化物膜 側壁氧化物 6 6 2 光阻層 多晶砂 6 7 2 側壁間隙層 E P R〇Μ電晶體 8 0 1 Ρ _型矽基底 Ν +源極擴散層 8 0 6 Ν +汲極 垂直通道 8 2 0 二氧化矽 浮動閘 8 4 5 控制閘 選擇閘 9 0 0 鈍化層 隧道氧化層 4 1 5 通道 Ν -汲極擴散層 5 0 6 Ν "源極擴散層 Ν 一汲極 8 1 8 水平區域 電介質膜 4 5 4 淺溝渠絕緣 光阻罩幕 4 2 4 氧化層 閘氧化層 6 1 8 分離閘通道 光阻 6 0 4 接面Ν + 接點孔 氮化膜 6 6 0 3淺接面 〔較佳實施例之說明〕 具步階通道於汲極邊緣之E P R Ο Μ N _涌道雷晶體 圖4 A和4 B示出依據本發明之實施例之一步階注人 ------------- 裝---------訂---------線 --^ • 請先'閱續背Φ·之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ^ΣΓ- 4.7 ΐ 6^6 經濟部中央橾準局員工消費合作杜印t Λ 7 Β7五、發明説明丨) [發明背景〕 1 .發明領域 本案係關於製作電氣可規劃唯讀記憶體（E P R Ο Μ )和電氣可抹除可規劃唯讀記億體（E E P R〇M)裝置 結構。 2)先前技藝之說明 熱電子射入閘氧化層和閘之機制已經被菲利普等人於 1 9 7 5年I EDM技術文摘第3 9頁中說明。此後，那 些現象被T·尼等人於“應用物理” ，1977年， Vo 1 48，第286頁，及其他許多科學家所說明。直 到熱電子發射的鑑別，被利用之記憶體結構之電氣可規劃 記憶體（E P R 0 Μ )是非常相似於通道熱電子 E P ROM的記億體結構，但是該熱電子E PRO Μ爲 Frohman-Bentchkowsky使用累增崩潰機制，來規劃記憶單元 ••於1971年I SSCC裡第80頁的p通道” 一全解 碼2048位元之電氣可規劃MOS—唯讀記憶體"，N -通道於被稱爲” FAM0S，一新的半導體電荷儲存設 備”，固態電子，1974年，Voll7，第517頁 。在熱電子發射機制進入矽鬧的發現之後’這種注入 機制被波尼所應用於Π -昏n R。Μ單兀中 ，於IEDM1976年第177，胃Ν —通道 E P R ◦ Μ單元之操作及特性“及沙柏利於1 9 7 7年 I SSCC第186頁，”使用堆疊閘單元之高效率 — 1------Γ--裝------訂-------浓 _ t·- (請先閲讀背面之注意事項再填寫本頁) 本纸張尺度適用中國國家標準（CNS )八4坭格（Γ! 0X 297公釐） _ 4 - 經濟部中央樣準局貝工消费合作社印製 ^11626 A7 ________ B7 五、發明説明g ) MOSEPROM"，波尼示出二基本類型雙多晶矽 CHEEPROM電晶體於圖1A中，示出一堆疊閘電晶 體1 0 0^；%^ 1 B示出分離閘電晶體1 〇 〇 b。兩電晶體 具有N '纖'商1〇4，N1汲極接面106，P基底 1 ◦ 1 ，通化層120，浮動閘140，多晶矽氧 化層1 3 0，及控制閘1 4 5。電晶體1 0 0 b有一分離 通道 > 其係由傳導係數被浮動閘1 4 0和控制閘1 4 5所 控制，與部份1 1 8串聯，該部份1 1 8的傳導係數被控 制閛1 4 5所控制。鈍化層9 0 0是被顯示在圖1 B。在 兩類型之電晶體1 0 0 a及1 0 0 b中，規畫藉由熱電子 注入靠近矽表面和靠近汲極接面而發生。 一種正確地預測熱電子放射入浮動閘之數値模式是由 齒了親明於IEDM1 970年第223頁中“通道熱電子 發射的#運-電子模型”中公開發行。圖2表示一典型雙 多晶矽堆積閘E P R 0 Μ電晶體2 0 0之剖面圖，其係被 用以解釋他的幸運模型。電晶體是具有源極2 0 4，汲極 206，基底201 ，浮動閘240及控制閘245之Ν 通路金屬氧化半導體電晶體。當電壓V c g被施加至控制 閛2 4 5時，在浮動閘2 4 0之上但是被電介質層2 3 0 所絕緣，電容耦合造成浮動閘之電壓成比例於 Ccg-fg/(Ccg-fg + Cfg-si)之電容比率（=耦合比），其中· C c g _ i g是控制浮動閘電容及C f g — s i浮動閘通 道及源極/汲極電容。一是浮動閘電壓超過臨限電壓，電 子開始從源極流到汲極。由於汲極一源極電位差之水平電 (請先閱讀背面之注意事項再填寫本頁) -裝. • T -β 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐）-5 - 411626 B7 經濟部中央標準局肩工消費合作社印策 五、發明説明$ ) 場加速接近矽表面的通道裡的電子水平運動，地矽表 面在1 0奈米深度內。來自水平電場之電子增^量於 接近汲極邊緣2 0 6時到達最大。一小步部份得 較隧道氧化層（2 2 0 )障壁爲高之能量。當電子能量超 過絕緣體障高度時，可能電子可以被射入絕:錢釋2 2 0之 ν' ''!& 達浮動閘多晶矽2 4 0，如果電子的動移動） 被声而重新朝向浮動閘而沒有蒙受能量損餐:。' 可以 看到由注入多晶矽之或然率是小於I E - 6至I E -9。同時，模型提議如果Vd — Vs是小於2 · 5V時， 則通道熱電子射入浮動閘將是可以忽略的。而不管通道長 度或接面深度是多小。 通道電子進入浮動閘的或然率是如此小，於許多方面 是不利的。於用於E PROM及E E PROM記憶體操作 之先前技藝中之通道熱電子注入之缺點爲： a )汲極電壓必須是較理論上所需求之2 · 5 — 3V 爲高（舉例來說5 V或更高），因爲電子被聲散射所再指 向之或然率是很小|很多熱電子必須藉由增加汲極電壓而 產生。 b)因爲那些被注入的電子需要協助電場到達浮動閘 多晶矽（浮動閘電壓需要超過汲極電壓），所以控制閘電 壓一定是高的（對於耦合比率0 · 6_0 · 5爲9 一 1 0 V )。當浮動閘電壓比汲極電壓低時，電子被注入氧 化層之內並被排回到汲極。 C )儲存電子在浮動閘上的規劃時間很長，典型地爲 - (請先閱讀背面之注意事項再填寫本頁) ·-0 本紙張尺度適用中國國家標準（CNS )六4堤格（210X297公釐）_ 6 - 411626 Λ7 Β7 經濟部中央標準局員工消費合作社印裝 五、發明説明4 ) 微秒，相較於讀取時間的奈秒因爲，電子的注入效率小 於 1 Ε - 6。 d )因爲注入電流是如此小’而且注入電流取決於汲 極電壓和控制閘電壓而定，所以於規劃週期中，很難控制 毎次所保有的電子之位準。 e) 高壓裝置被需要來用以解碼在記憶體行列中之控 制閘。控制閘電壓愈高，通道長度愈長則閘氧化層也愈厚 。這造成密度損失而且變成縮小尺寸技術上之主要障礙。 f) 由於較高之額外熱電子導致快氧化層損壞及g 忍耐度，因爲較高能量電子損害較多的氧化層晶格而 造陷阱。 g) 功率消耗及汲極電流由於低注入效率而變高 於汲極和控制閘需要高電壓。 在電氣可抹除和可規劃化僅讀記憶體（E E P R 0M )中，被儲存在浮動閘上之電子被藉由施加適當的電壓到 那些電晶體終端而除去。將電子從可抹除彳唯讀記憶 體裡的漂浮閘除去的方法有兩種β —方式是晶矽可抹 .· 除可規劃唯讀記億體單元，其由浮動閘將電子1晦#移〗 矽（也就是源極，汲極擴散層或基底）。另一方式是3^多\ 晶矽可抹除可規劃唯讀記憶體單元，其由浮動閘將電子 至-一分開之第三閘。 用於電氣可抹除可規劃唯讀記億體之雙多晶矽單元方 式是爲三馬秋沙等人於1987年IΕΕΕ之固態電子年 鑑第6 7 6頁“ 1 2 8 Κ快閃用雙多晶矽技術之電氣可抹
--„-----„---^--參------'玎------^h 、 _ (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） Λ7 B7 411626 五、發明説明$ ) 除可規劃唯讀記憶體”中。各種雙多晶矽單元是被庫馬等 人所描述，於被稱爲”具非同步源及汲極結構之快閃可抹 除電氣可抹除可規劃唯讀記億體單元”，之IEEE國際 電子裝置會議1 9 8 7年1 2月之技術文摘第5 6 0頁， 並由凱尼等人所著被稱爲”系統內可規劃之2 5 6 k C Μ〇S快閃記億體”，及1 9 8 8年2月之I Ε Ε Ε國 際固態電路會議之技術文件第1 3 2頁。 由庫門所著之典型雙多晶矽堆疊閘電氣可抹除可規劃 唯讀記憶體單元係被示於圖3 A，其係由浮動閘向下朝矽 以除去電子。在雙多晶矽電氣可抹除可規劃唯讀記憶體電 晶體3 0 0 a中之抹除是經由匕層3 2 0加以完成 ，該氧化層是在浮動閘3 4 0及接面3 0 4之間， 當橫過隧道氧化層的電場對於F — 超過1 〇 MV/ c m時。於用於抹除應用規劃之典型電壓中，隧道 氧化層是1 0奈米，擴散接面是1參丨#.，控制閘是〇 V， 而且汲極電壓是浮動。因爲這方法在#p需要高電壓， 所以接面是易受到累增崩潰之影響。爲$護不受崩潰， 源極接面是被作成較汲極接面爲深（汲極接面必須保持較 淺，以在汲極接面邊緣創造一高電場’用於熱通道電子） 這堆積閘單元是於圖1 EPROM單元1〇〇之 —變化，但具有一非對稱深可以注意的是該雙多 晶砍分離閘電極1 0 0 b只在提供一接面’而不能使 用於需要非對稱擴散之E E應用中。 三重多晶矽電晶體克服這個問題’因爲電子是未被移 本紙浪尺度適用中國國家標毕（CNS ) A4规格（2丨0>< 297公釐）-8 - ^ ^ ^ 裝 訂 線 < - (請I閣讀背面之注意事項再贫寫本頁) _ 經濟部中央標準局員工消費合作社印裝 經濟部中央標準局員工消費合作社印裝 «1β26 Λ7 ___Β7 五、發明説明$ ) 動到接面•而是到第三多晶矽。同時，三重矽電氣可抹除 可規劃唯讀記憶體單元被要求以解決與用以縮小尺寸記憶 體技術的深接面有關的密度缺點。三重多晶矽裝置被庫柏 克等人所描述在1 9 80年I EDM技術文摘第6 0 2頁 之"每位元具單電晶體之三重層次多晶矽電氣可抹除可規 劃唯讀記憶體”。對於庫柏克裝置的改良是公告於 1 9 8 5年7月2 3曰之由增岡及井定輔等人之美國專利 第4 ’ 53 1 ，203號中。相同之單元上的變更是被描 述於郭及蔡所描述之公告於1 9 8 5年1 2月2 4日由吳 領證之美國專利第4，561 ，004號中，及於 1986年IEDM技術上文摘第584頁之”新穎高速 之具源測注入之5 —伏規劃規劃E P R Ο Μ結構”，和由 原由所領證之公告於1 9 9 3年3月3 0曰之美國專利第 5 ’ 198 ，380 號中。 所有的這些各種不同的三重多晶矽記憶體單元利用多 晶矽層之一作爲抹除閘。抹除閘通過每一近浮動閘表面之 記憶體單元電晶體，但藉由一薄隧道介質與其作絕緣。電 荷是然後被從浮動閘移動到抹除閘，當適當的電壓被施加 於所有電晶體元件時。在各種不同的三重多晶矽電氣可抹 除可規劃唯讀記憶體單元中，具有第三多晶矽用以抹除之 電氣可抹除可規劃唯讀記億體是在圖3 Β中被顯示。在電 晶體300b中，儲存在浮動閘340上之電子被從浮動 閘旁牆壁移動到第三多晶矽3 5 0上。在抹除的時候，用 於每個節點的典型電壓是如下：對於2 0奈米ΟΝΟ —Ί--—------裝------訂------一泉 - {請先聞讀背面之注意事項再填寫本頁) · 本紙張尺度適用中國國家標準（CNS ) Μ規格（210X297公釐） .g_ 411626 Α? Β7 經濟部中央標準局貝工消費合作社印製 五、發明説明6 ) 3 2 5的三重抹除多晶矽上爲1 2 — 1 5V，和控制閘 3 4 5的第二多晶矽和那些擴散接面3 0 4及2 0 6的 0V。最高接面電壓是大約汲極上的5 V ’在規劃期間。 因此，接面累增崩潰和接面漏洩問題不在三重多晶矽電氣 可抹除可規劃唯讀記憶體電晶體中存在。三重多晶矽電晶 體的解決有它的自己的成本，然而，缺點爲： a)額外的處理步階以建立三重多晶矽結構涉及用於 抹除之額外多晶矽沉積，和一用於通道抹除之電介質層= 其他之複雜結構和掩蔽步階也被包括，以選擇地將電子從 浮動閘移開至抹除多晶矽，從抹除閘不要到隧道，以控制 閘多晶矽。這損失不但增加程序複雜，而且增加了記憶單 元密度。 b )需要產生抹除電壓之其他電路。爲了要將減少對 額外密度之衝擊，該抹除之方塊大小必須是相當地大。大 的抹除區塊降低了記憶體陣列之整個壽命，因爲大區塊增 加了不必要之規劃及修改週期。 〔發明槪要〕 本發明關係於電氣可規劃唯讀記憶體（E P R Ο Μ ) 和電氣可抹除可規劃唯讀記憶體（E E P R Ο Μ )的改良 ，更明白地說是有關有效地利用非揮發性記憶體中之應用 結構之裝置結構及操作方法。本發明同時也關於製造此裝 置之方法。 一種電氣可規劃化唯讀記憶體（E P R Ο Μ )利用於 --Ί---„---,--种衣-- ' .- (請先閲讀背面之注意事項再填寫本頁) 訂 本紙掁尺度適用中國國家標準（CNS ) Α4規格（210Χ別公釐） -10- «1626 經濟部中央標準局員工消費合作社印掣 Α7 Β7 五、發明説明fe ) 場效電晶體結構中之浮動（未連接）導電閘，該電晶體結 構位在但與半導體基底上的通道區域絕綠，該基底是在源 和汲極區域之間。一控制閘被提供於浮動閘上，但與該處 絕緣。記憶體狀態是被在浮動閘上之電荷數量所決定，該 浮動閘控制電晶體的臨限特性。於通道熱電子（c Η E ) 裡的電荷儲存現象的機制被解釋如下。 當一電壓被施加至在浮動閘上之控制閘時，從控制閛 到浮動閘之電容耦合增加浮動閘電位=一旦浮動閘電壓超 過臨限電壓時，電子開始從源流到汲極。一由於汲-源極 電位差之水平電場加速於通道裡的電子水平運動，通道是 接近矽表面的。電子增益能量和來自電場的動能於汲極之 邊緣到達最大能量。電子能階對於較高汲極電壓增加。當 電子能量超過絕緣體障壁高度時，有可能電子可被發射進 入絕緣體之內而且到達浮動閘多晶矽，若電子的動量（移 動）向上至浮動閘。這可能性是非常小，這造成低效率和 長規劃時間。一旦電子被注入並儲存於浮動閘上，則記憶 單元的臨限電壓已經被增加。 一記憶體單元電晶體之狀態是藉由施加一電壓橫過它 的源極和汲極，和在它的控制閘而讀出，這是相同於—般 Μ 0 S F Ε Τ電晶體操作方式。流經在源極和汲極間之電 流量是被臨限電壓所影響，即，儲存電子數量所影響。儲 存在浮動閘上的電子愈多’則臨限電壓愈高’和電流愈低 。記億體的狀態被電流位準所決定。只有通道電子的小部 分被注入浮動閘之上時’典型爲百萬中之一 °規畫時間以 — I.-------.--裝------訂------羔 *- (請先閱讀背面之注意事項再填寫本頁) - 本紙張尺度適用中國國家標準（CNS ) Α4規格（2〗0X 297公釐） _ H _ 411626 經濟部中央標準局員工消費合作社印絮 Α7 Β7 五、發明説明$ ) 注射電子在浮動閘之上是非常慢的，相較於相同記憶體電 晶體的讀取時間。爲了要改良規劃時間’高汲極及控制聞 電壓在E PROM及在E E PROM單元被使用。高壓之 需求對於縮小記憶體陣列是一主要障礙。 本發明之主要目的是提供新記憶體單元配置和結構， 其改良電子注入效率好幾千或萬倍。 本發明之另一目的是提供新記|體單元配置和結構’ 其允許由該相同汲極接面的可靠規和可靠抹除。 本發明之另一目的是減少汲極和需用注入之控制聞 電壓，以允許將來的記億單元之縮小和高密度記億體’並 且，改良記憶單元的可靠度和忍耐性。 本發明之另一目的是提供較快的規劃規劃時間，以獲 得電子儲存的目標位準，當其配合電子注入之可控制性， 使得在單一記憶體電晶體上作出多位準/多位元儲存應用 更有效率》 本發明之另一目的是提供一特性，用於單一多晶矽單 元中之E P R 0 Μ功能，並具新結構和規劃之操作技術並 準備用於該單一多晶單元。 本發明之另一目的是提供一操作技術，用以從浮動閘 作隧道到控制閘*藉由利用新結構之一本案之另一目的是 提供一特性用於非揮發性R A Μ功能於新結構之分離閘單 元中，並提供一操作技術，以寫入“ 0 ” （規劃）或“ 1 ”（抹除）一選定字元線（控制閘）。 本發明之另一目的是提供比較簡單和更可控制處理， 本紙張尺度適用中國國家標隼（CNS ) Α4規格（210X297公釐） 胃12 _ ----------_---Γ--批衣------11------旅 、· (請先閱讀背面之注意事項再填寫本頁) _ 經濟部中央標筚局員工消費合作社印装 411626 A7 ____B7五、發明説明（|〇 ) 以製造E P R ◦ Μ，快閃可抹除可規劃唯讀記憶體和揮發 性記憶體應用。 這些及其他之目的係藉由本發明之各種不同方面加以 完成，其不是單獨就是組合，主要方面被總結如下： 與先前技藝術通道熱電子注入類型之E P R〇Μ及 E E P R ΟΜ有關問題是藉由提供一步階通道/汲極結構 而加以克服，該結構在浮動閘下加入一垂直通道/汲極元 件，以事先地水平通道結構。電子從通道到浮動閘之電子 注入的效率被提高了許多千或萬倍，因爲被加速於水平通 道中之電子於動量方向直接透過進入浮動閘垂直成份之內 ,相反地，先前技藝取決於由聲子所散射之電子處理之間 接處理，及動量之9 0度方向向上至浮動閘。以垂直注入 步階之特性，高注入效率減少規劃時間，其同時使多位準 儲存更容易及更可控制*而且允許在較低電壓操作，而且 ，改良可靠度而且整個處理複雜。 有別於先前技藝之雙多晶矽單元之於低至5伏之低壓 可規劃之能力，單多晶矽E PROM單元被藉由使用本案 之第一實施例之一步階通道/汲極結構，以調整重疊汲極 之長度略長於水平通道長度而完成。結構和它的製造程序 之簡化，和它的低操作電壓使得E P R Ο Μ相容於邏輯或 D RAM相容，而且，提供例如E P ROM之整合至邏輯 晶片上之較寬應用’以替換在D R a Μ晶片上之鋁或多晶 引線。 在—具有步階通道/汲極結構的雙多晶矽電氣可抹除
— "Ί ^---^--裝------訂------ (請先閲讀背面之注意事項再填寫本頁) I 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -13- 經濟部中央標準局員工消費合作社印掣 ^11626 A7 ____ B7 五、發明説明（π ) 可規劃唯讀記億體電晶體中，可靠抹除新特性和規劃操作 在相同的接面是藉由調整N —汲極長度較長’接面深度較 深，和劑量較少而達成，以忍受需要以由浮動至擴散層感 應隧道效應之高壓而沒有很強不利影響注入效率。於先前 技藝之電氣可抹除可規劃唯讀記億體單元中’藉由隧道效 應至擴散層之可靠抹除操作只有在深源極測接面時被執行 ，而不在淺汲極接面被使用規畫。因此，分離閘結構及堆 疊閘結構可以被適用於此新特徵，否則相同側抹除和規劃 是不實用的，因爲該分離閘單元只有一接面在浮動閘之旁 〇 一用於抹除操作的另一新特徵，以藉由來自浮動閘之 隧道效應到於具步階通道/汲極之雙多晶矽E E P ROM 電晶體之控制閘，也同時藉由調整於N _汲極擴散層之重 疊浮動閘之長度而加以致能。在先前技藝中，電子移動由 浮動閘到另一多晶矽藉著所需要之三重多晶矽結構而不是 於E E P R 0M電晶體中之雙多晶矽。這新的雙多晶矽電 氣可抹除可規劃唯讀記憶體電晶體特徵提供較淺汲極接面 (相於由浮動閘至擴散層之隧道效應），降低之程序複雜 性（雙多晶矽對三重多晶矽），較小的抹除區塊大小，例 如藉著字線（控制線）層次，和強大的忍耐，這是由於不 必要規劃/抹除週期的縮減，這是導源於大區塊抹去。 使用分離閘雙多晶矽電晶體具有一步階通道/汲極結 構之非揮發性隨機存取記億體操作，於先前技藝中是不能 達成的，這是藉由組合低壓規劃之操作特性及多晶矽對多 I-^--------：--^------1T------Φ -- - (請先閲讀背面之注意事項再楨寫本頁) - 本紙張尺度適用中國國家#準（CNS ) A4規格（2丨0 X 297公釐） -14- 411626 A7 B7 經濟部中央標準局負工消費合作社印聚 五、發明説明纟2 ) 晶矽隧道抹除而完成。隨機存取記憶體之本質是同時寫’’ 0 ” （規劃）和“ 1 ” （抹除）到不同電晶體位置的能力 ，用以電氣連接而且選擇控制閘。藉由應用在汲極及源極 上之電壓之適當設計及使用，隨機存取記憶體功能可以完 成，用於一具步階通道/汲極結構之分離閘雙多晶矽電晶 體。該具注入步階通道之雙多晶矽分離閘電晶體將用於更 寬之應用，因爲，其作動像一R A Μ但同時也是非揮發性 。同時，一位元位元規劃並且抹除能力擴充規劃/抹除的 忍耐週期，和改良規劃/抹除時間。 具任意垂直浮動閘通道串聯於一水平通道（沒有Ν -汲極但有垂直通道）之三重多晶矽電氣可抹除可規劃唯讀 記憶體電晶體是被提供，其是雙多晶矽可抹除可規劃唯讀 記憶體電晶體的一種變化，該電晶體具有一步階通道/汲 極並利用由於直接電子注入之高注入效率之相同槪念，於 動量方向，而直接進入浮動閘之垂直元件中。 本發明的一主要目的是示範步階通道裝置結構之製程 。一種用以製造具自對準Ν—汲極之步階通道之簡單方法 是首先被顯示，其中，該浮動多晶矽閘涵蓋於非自對準程 序中之步階通道。利用這簡單的方法以創造步階，基本製 造於E P ROM/E E PROM中之堆疊及分離閘電晶體 也被顯示。 用於分離閘電晶體之另一製造方法被提供’其中，浮 動閘下之通道和步階長度可以被正確地製造’以及’失準 實際藉由全利用間隔技術而消除。 I-^------τ--枯衣------ΐτ-------旅 I 4 / I '' (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） _ 15- 經濟部中央榡準局工消費合作社印製 411636 A7 ____ B7 五、發明説明& ) 〔圖式之簡要說明〕 圖1 A是堆疊E P ROM先前技藝單元的一截面’其 係藉由注射熱通道電子進入浮動閘之內加以規劃。 圖1 B是該分離E PROM先前技藝單元之剖面圖’ 該單元藉由注入熱電子浮動閘加以規劃。 圖2是該佳堆疊E PROM先前技藝單元之剖面圖， 該單元被用以說明注入通道熱電子至浮動閘之“幸運電子 模型”。 圖3A是堆疊EEPROM先前技藝單元之剖面圖， 該單元被藉由由浮動閘穿隧至源極擴散層而抹除。 圖3 B是快閃E E PROM先前技藝單元之剖面圖， 該單元具有三重多晶矽，其藉由浮動閘穿隧至抹除閘而抹 除。 圖4 Α是依據本發明之第一實施例之堆疊閘 E E PROM單元具有一步階通道/汲極結構，其中通道 熱電子是被注入於移動電子之方向至浮動閘，穿過側壁通 道氧化層。於本發明之第三實施例中，在浮動閘上之電子 藉由由浮動閘而除去至步階汲極擴散層。 圖4 B圖是依據本發明之第一實施例之·具步階通道/ 汲極結構之分離閘E E P R 0 Μ之剖面圖。 圖4 C是一該步階之角度量測之例示圖，該步階是由 通道矽表面所量測及由於密度考量，係適當地大於3 0度 本紙法尺度適用中囤國家標準（CNS ) Λ4規格（210X 297公釐） ------Γ-----^--------ΐτ------ii • I •- (請先IT讀背面之注意事項再本頁) 一 -16- «11626 A7 B7 五、發明説明人 ) 14 (請先閲讀背面之注意事項再矽氣本頁) 圖5 A是依據本發明之第二實施例之具步階通道/汲 極結構之單多晶砂E PROM之剖面圖，其中，該通道熱 電子被直接以移動電子之方向•經由側壁通道氧化層注入 浮動閘。 圖5 B是一電容器之剖面圖，其中，該多晶矽閘是電 氣連接至於圖5 A中之E PROM之浮動閘多晶矽，該閘 提供控制控/選擇閘功能。 圖5 C是E PROM記憶體單元之剖面圖，其中，於 圖5A中之E P ROM電晶體5 A串聯一正常F Ε·Τ電晶 體5 0 0 C，該電晶體提供記憶體電晶體之選擇函數。 圖6 Α是依據本發明之第四實施例之具有步階通道/ 大重疊汲極結構之堆疊閘E P ROM單元之剖面圖，其中 ，浮動閘上之電子係藉由浮動閘穿隧至控制閘而除去，除 了第一.實施例之直接注入電子於移動方向經由通道氧化層 之特性外。 經濟部中央標隼局員工消費合作社印製 圖6 B是具有一步階通道/大重疊汲極結構之分離閘 E E P ROM單元之剖面圖，該結構被設計以用於道抹除 之另一特性，依據本發明之第四實施例，其中，在浮動閘 上之電子係藉由由浮動閘穿隧至控制閘而除去’同日寺’這 電晶體操作爲非揮發ram，藉由適當之設計及條件’該 電晶體是本發明之第五實施例。 圖6 C是具步階通道之另一分離閘E E PROM單元 結構之剖面圖，該其是第6 B圖中之電晶體6 〇 0 b之變 化並具有相同之功能。 本紙張尺度適用中國國家標準（CNS > Λ4規格（210X297公釐） 經濟部中央標率局員工消費合作社印裝 A7 一_____B7 五、發明説明4 ~ 圖6 D及6 E是具有步階通道之雙多晶矽分離閘電晶 體之變化。 圖7A是於圖66A，6B，6C，6D，6E中之 電晶體之簡化電容模型，以說明多通道抹除E E P R 0M 及非揮發RAM之操作。 圖7 B包含表格，其示出用以依據本發明之第五實施 例之寫入“ ”及"1 ”於非揮發性R A Μ操作之電壓條 件。 圖8 Α是一具用於依據本發明之第六實施例之浮動閘 之垂直（步階）長通道之分離閘E E P R Ο Μ之剖面圖， 其中，通道熱電子係以移動電子之方向直接注入浮動閘’ 經由垂直通道氧化層。於浮動閘上之電子係藉由由浮動閘 穿隧至汲極擴散或由浮動閘穿隧至選定之閘而除去。 圖8 Β是具用於一般閘之垂直通道之三重多晶矽分離 閘E E PROM單元之剖面圖，該單元是依據本發明之第 六實施例之第8 A圖之電晶體之變化’其中’通道熱電子 是於移動電子之方向由源極注入浮動閘，經由水平通道氧 化層。在浮動閘上之電子是藉由由浮動閘穿隧至汲極擴散 層而加以除去。 圖9 A及9 B是於例如依據本發明之第七實施例之製 程中之形成具自對準汲極N -擴散層之剖面圖° 圖9 C及9D於圖4A ’ 5A及6A之於各製程中’ 形成堆疊閘單元之剖面圖。 圖1 0A至1 0C是圖4B及6 B之於各製程中，形 本紙張尺度適用中國國家操準（CNS ) Α4規格（2】ΟΧ297公釐） 1_ ；---；--裝---„---^—訂------線 • - _ (請先^請背面之注意事項再<為本頁〕 _ 411626 A7 B7 五、發明説明h 成分離閘單元之剖面圖。 圖1 1A至1 1.G爲於形成第6 €'圖中之分離鬧之製 程各種階段之剖面圖’其中，水平浮動通道是至少 奈米。第1 1G圖是第11H圖沿著線1 1G至1 i $'德
剖面圖。 第1 1 Η圖是具步階注入通道之分離閘之:俯視圖。 第1 2Α至1 2 c爲於製程中各階段之第_圖之分 \ ‘ \ 離閘形成之剖面圖’其中’水平浮動通道是少於◦奈 米。 第13Α至13G圖是於製程中之各階段之電晶體 600cl及電晶體60落^\之剖面圖。圖1 3 G是圖 Η沿線 G — 1 3 面圖 圖1 3Η是於製程完成於記憶體陣列中之電晶體 6 0 0 d之俯視圖° 經濟部中央標準局員工消費合作社印製 〔主要部份之圖號對照說明〕 1 0 0 a 堆疊閘電晶體 100b 分離閘電晶體 10 1 P -基底 104 Ν'源極接面 10 6 ΓνΤ汲極接面 110 部份 1 1 8 部份 12 0 通道閘氧化層 ---------Ί--裝------訂------ (請先閲讀背面之注項再填寫本頁) _ 本紙張尺度適用中國國家標準（CNS ) Α4规格（210X297公釐） -19- 411626 A7 __B7 五、發明説明（17 ) 13 0 多晶砂氧化層 經濟部中央標準局貝工消費合作社印製 1 4 0 浮 動 閘 1 4 5 控 制 閘 2 0 0 雙 多 晶砂堆疊閘_ E P R 0 Μ電晶體 2 0 1 基 底 2 0 4 源 極 2 0 6 汲 極 2 3 0 電 介 質層 2 4 0 浮 動 閘 2 4 5 控 制 閘 3 〇 0 電 晶 體 3 0 4 擴 散 接面 3 0 6 擴 散 接面 3 2 5 〇 N 0 3 4 0 浮 動 閘 3 4 5 控 制 閘 3 5 0 多 晶 矽 4 0 0 電 晶 體 4 〇 1 P __- 型摻雜矽基 底 4 0 4 N +源極擴散層 4 0 6 汲 極 擴散層 4 1 0 水平 通道區域 4 1 3 步 階 通道 4 1 8 分 離 通道’ ---^--r---r--裝------訂------_1 (請先鬩讀背兩之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公嫠） -20- 411626 A7 五、發明説明（Μ ) 4 2 0 電 介 質 層 4 2 8 閘 氧 化 物 4 3 0 電 介 質 層 4 4 0 浮 動 閘 4 4 5 控 制 閘 4 5 2 電 介 質 4 6 2 光 阻 層 5 0 0 電 晶 體 經涛部中央標隼局員工消費合作社印11 501 P 型基底 504 N+源極擴散層 510 水平通道區域 5 1 3 步階 5 15 注入點 5 2 0 電介質膜 5 4 0 浮動閘 5 4 1 電容器 5 5.6 電容接面 600 雙多晶矽EEPROM電晶體 6 0 2 N '擴散區域 6 0 6 N +汲極 610 通道區域 6 13 歩階 6 2 0 隧道閘氧化層 629 氮化物合成層 (請先閣讀背面之注意事項再填寫本頁) 裝.
•1T 京 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） -21 - 附忏 1A :弟 86118321 修正頁 鱿専利甲雨系民國89年4月呈 五 發明說明（19 3 0 4 5 5 6 5 8 7 0 82 5 4 8 4 46 經濟部智慧財產局員工消費合作社印製 6 4 2 8 6 1 7 1 5 2 4 0 5 0 2 0 電介質層 6 4 0 浮動閘 控制閘 6 5 5 電介質層 熱氧化層 6 5 7 氮化物膜 側壁氧化物 6 6 2 光阻層 多晶砂 6 7 2 側壁間隙層 E P R〇Μ電晶體 8 0 1 Ρ _型矽基底 Ν +源極擴散層 8 0 6 Ν +汲極 垂直通道 8 2 0 二氧化矽 浮動閘 8 4 5 控制閘 選擇閘 9 0 0 鈍化層 隧道氧化層 4 1 5 通道 Ν -汲極擴散層 5 0 6 Ν "源極擴散層 Ν 一汲極 8 1 8 水平區域 電介質膜 4 5 4 淺溝渠絕緣 光阻罩幕 4 2 4 氧化層 閘氧化層 6 1 8 分離閘通道 光阻 6 0 4 接面Ν + 接點孔 氮化膜 6 6 0 3淺接面 〔較佳實施例之說明〕 具步階通道於汲極邊緣之E P R Ο Μ N _涌道雷晶體 圖4 A和4 B示出依據本發明之實施例之一步階注人 ------------- 裝---------訂---------線 --^ • 請先'閱續背Φ·之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ^ΣΓ- 經濟部中央標準局員工消費合作社印製 «162β A7 ____B7 五、發明説明也) 通道電晶體之剖面視圖。於圖4 A中之電晶體4 0 0 a具 有一p型矽基底401(其可以是生長在P1摻雜矽基底上 之P型磊晶層），N'源擴散層404’水平通道區域 4 1 0，步階通道4 1 3，汲極擴散4 0 6，控制閘 4 4 5，和浮動閘4 4 0，該閘均勻地涵蓋水平及步階通 道。浮動閘以電介質膜4 2 0與該矽基底之表面作電介質 絕綠，該電介質薄膜4 2 0是被熱生長二氧化物層。控制 閘4 4 5經由電介質膜4 3 0而電容耦合至浮動閘4 4 0 ，該電介質薄膜4 3 0可以是熱生長二氧化矽層或二氧化 矽和氮化層之組合。P - j 〇 1典型地摻雜於 1 E 1 6 E 1 範圍，電介質薄 膜4 2 0典型是1 0奈米厚，浮4 4 0通常是一 重摻雜N+薄膜之多晶矽，可能是最薄1 0 0奈米或最厚 3 0 0奈米。控制閘4 4 5可以是一重摻雜N +多晶矽薄 膜^如金屬矽化物或其他耐火材料等之低電阻內連層材料 。鈍化層9 0 0可以由例如氧化矽，氮化矽，氧氮化矽或 其組合組成之已知電介質所構成。N 1源擴散層4 0 4可以 藉由砷，磷或銻離子佈植形成。N 1汲極4 0 2可由相同之 離子佈植材料作成，但在形成步階形成後及氧化層4 2 0 形成前，須自對準成步階通道邊緣4 1 3。 示於圖4 c中之由原始矽表面之水平面所量測得之步 階之角度並不是太重要，只要於垂直深度有2 0奈米之合 理區域被暴露以用於注入。如果角度太小，則步階通道區 域之長度太長，這變成密度損失。因此，合理的是步階角 --------I---^---裝---„---•—訂------線 (請先閲讀背面之注意事項再4寫本頁) - 本紙張尺度適用中國國家標準（CNS ) A4規格（2!0X297公釐） -23- A7 B7 經濟部中央標準局員工消費合作社印製 五 發明説明A ) 1 1 度 將 會 比 3 0 度 大 0 步 階 4 1 3的 深 度 至 少 是 2 0 奈 米或 1 1 更 大 〇 步 階 4 1 3 的 百 的 是 更有效率 地注入 熱 電 子 至 浮動 1 I 閘 4 4 0 〇 請 1 1 當 -— 適 當 的 電 壓 位 準 被 施 加至 控 制 閘 4 4 5 時 電容 先 閲 諸 1 性 耦 合 至 控制 閘 之 浮 動 閛 電 位 變成 比 於 水平 通 道 域 背 ώ '*{ 4 1 0 裡 的 臨 限 電 壓 爲 高 並 且電 子 從 源 接 面 4 0 4 被供 -<L 1 1 應 進 入 通 道 之 內 〇 然 後 當 汲 極擴 散 4 0 6 以 具 有 — 正電 1 再· 1 | 壓 偏 壓 時 電 子 被 如 同 於 一 Μ 0 S F E T 電 晶 體 中 之 水平 寫 本 I 裝 汲 極 電 場 所加 速 〇 電 子 流 動 於 接近於水平 通 道 區 域 4 1 0 頁 ___^ 1 1 的 — 反 轉 層 裡面的 矽 表 面 中 C 血型 爲 1 0 奈 米 內 ) 〇 如果 1 Ν — 汲 極 以 適 當 摻 雜 濃 度 ( 每 一 C ΠΊ 一 3 1 E 1 8 的 範圍 I ) 覆 蓋 通 道 4 1 5 的 角 落 最 大的 電 能 可以 接 近角 落 1 訂 I 4 1 5 沿 著 通 道 4 1 3 加 以 創造 該 通 道 4 1 3 變 成注 1 1 入 點 因 爲 電 子 到 達 最 大 速 度及 電 子 之 動 能 仍 接 近 水平 1 1 0 當 獲 得 於 通 道 傳 送 層 中 之 電 子的能 階 高 於 障 蔽 僧 高 度時 1 [ ( 對 於 二 氧 化矽 爲 3 e V ) 和浮動 阐 電 位 比 角 落 4 1 5之 線 I 電 位 爲 高 時 高 能 量 電 子 直 接 穿透 進 入浮 動 閘 之 內 〇 相反 1 1 J 地 先前技 藝 仰 賴 電 子 散 射的 間接程序 及 9 0 度 之 動 作向 1 1 上 到 浮 動 閘 而沒有於傳 統 C HE E P R 0 Μ 裡的能 量損 1 1 失 〇 因 此 本 發 明 的 步 階 結 構 之配 置 加 強 了 電 子 由 通 道注 1 Ί 入 到 浮 動 閘 之 效 率 〇 1 I 當 由 於 儲 存 電 子 之 浮 動 閘 電壓 變 得低於 臨 限 電 壓 的時 _ 1 候 > 通 道 電 流 被 切 斷 0 在 讀 取 模式 中 > 爲 了 避 免 由 於來自 1 1 電 源 雜 訊在 汲 極 上 之 電 壓 突 波 之至 浮 動 閘 之 可 能 注 入 ,較 1 1 1 本纸張尺度適用中國國家標準（CNS〉A4規格（2ίΟΧ297公釐〉 經濟部中央標準局貝工消費合作社印裝 411626 A7 __________B7五、發明説明〒 ) 佳係切換汲極和源極，即使用步階側作爲源極及另一端作 爲汲極。總結在通道熱電子規劃中使用步階汲極/通道 E P R 〇 Μ電晶體之完成高注入效率之條件爲： 結構條件： (1 )步階深度應該至少是2 0奈米或更大，以及， 由水平通道平面之角度是較佳爲比3 0度大。 (2 )汲極接面邊緣較佳爲延伸到通道角落，但是ρ 型步階通道達成高注入效率。 操作條件： (1 )在通道角落的注入點的電位（參考至源極接面 )在步階角應該較2.5伏至3.0伏爲高。 (2 )浮動閘電位應該至少比在注入點角落之電位爲 大。 比較到先前技藝之EPROM，本發明之EPR〇m 結構具有高效率之熱電子注入至浮動閘，此效率是藉由約 3伏之汲極電壓所獲得，3伏是遠遠地低於爲先前技藝e PROM單元的低注入效率所需要之5伏。因此，需要用 於本發明之E P R Ο Μ單元之控制閘電壓是成比例地由9 伏降至5伏。所有於“先前技藝說明”中所列之缺點均被 消除。 本發明之汲極電壓可以低至理論上的界限2·5至3 伏，其幾乎是先前藝術之E PROM需求之一半’因爲足 (請先閱讀背面之注意事項异.^寫本頁) 裝. 訂 線 本紙涞尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐） 4116S6 經濟部中央標隼局員工消費合作社印製 A7 ____B7五、發明説明（23 ) 夠之熱電子發射已經被高注入效率所達成。 用於本發明之控制電壓也被比例地減少汲極電壓，該 汲極電壓幾乎爲一半。 儲存一目標位準之注·入電子至浮動閘之規劃時間可以 被降低，這是因爲本發明之高注入效率之故。 在浮動閘上的多位準儲存變得更容易，因爲完成爲控 制閘電壓所設定之目標位準之規劃時間可以被減少。 記憶單元的可靠度和忍耐被提高，因爲電場不需要高 到好像他們真的寫先前技藝E PROM單元裡的熱電子一 樣高。 氧化層厚度和高電壓的緣周電路的通道長度能大大地 由於控制閘的被減少的電壓需求被減 少。 .在規畫時之功率消耗已被大大地改良，由於高注入效 率和比較低的電壓操作，對於可攜帶的操作應用是非常有 吸引力a 具步階通道/汲極之單一多晶矽N —通道E P R 〇M電晶 體及其操作 利用本發明的主要目的之步階注入通道/汲極’一有 別於先前技藝在低壓規劃能力之單多晶矽η -通道 E PROM單元被達成。因爲低5伏之低壓操作是有吸引 力的*因爲，需用於高壓裝置之處理具有厚氧化層及汲極 加工可以被省去。圖5A，5B和5 C表示依據本發明之 (請先鬩讀背面之注意事項再填寫本頁} 本紙張尺度適用t國國家揉準（CNS )八4規格（210X297公釐） -26- 經濟部中央標準局員工消费合作社印象 411626 A7 ___B7 五、發明説明) 第二實施例之單一多晶矽η通道E P R Ο Μ電晶體之剖面 圖。該電晶體是電晶體4 0 0 a的一修改例’其中’該第 二多晶矽已經被除去，和閘交疊汲極區域L η之大小已經 被調整。電晶體5 0 0 a具有Ρ —型基底5 0 1 ’ Ν+源 擴散層504，水平通道區域510 ’步階513 ’N-汲極擴散層502，1^汲極506 *和浮動閘540 ’其 均勻地覆蓋水平及步階通道。浮動閘5 4 0是藉由電介質 膜5 2 0而電介質地隔離開矽基底的表面，電介質薄膜 5 2 0是被熱生長之二氧化層。鈍化層9 0 0是相同於在 第一實施例所提到者。爲加強裝置| P -型501典型地 是被摻雜在1 E 1 6 c m — 3至5 E 1 7 c m — 3的範圍 。電介質薄膜5 2 0典型地是5到1 0奈米厚，而且浮動 閘5 4 0通常是一重摻雜之N +多晶矽膜具有1 0 0至 4 0 0奈米的厚度範圍。N+源極擴散5 0 4是由離子佈 植砷，磷，或銻形成。N汲極5 0 2是被相同佈植材料形 成，但在步階形成之後，及形成氧化層5 2 0之前，自對 準至步階通道邊緣5 1 3。在浮動閘區域下之5 0 2之濃 度是在IE 1 8至5E19cm— 3之範圍，略低於擴散 接面504/506之濃度，其是大於5E20cm-3。 由水平平面測量之步階之角度是較佳地大於3 0度。步階 5 1 3的深度是3 0奈米或更大。步階5 1 3之目的是更 有效率地注入熱電子至浮動閘6 0 4，其係在步階5 1 5 之角落。 電子注入浮動閘之規劃條件是相同於第一實施例所描 IJ—r—^—装------订------_ 恭 C请先閎讀背面之注意事項其填寫本筲) _ 本紙張尺度適用中國國家橾準（CNS ) A4規格（2丨0X297公釐） -27- 經濟部中央標準局負工消費合作社印製 ^11626 37 25 -----五、發明説明（） 述，”具步階通道的E PROMN -通道電晶體在汲極邊 緣” ：（1 )在注入點5 1 5之電位是> 2 · 5 V至 3 ‘ 0V和（2)浮動閘電位2 . 5V至3 〇V是高於 在注入點之電壓。第—個條件（1 )可藉由施加比3 V大 的汲極電壓而容易達成。第二個條件，其中浮動閘電位必 須大於2 · 5 V至3 * 0V可以藉由兩方式加以獲得。第 一方式爲指明L η ( 5 0 2 )之長度略長於水平通道區域 長度（5 1 0 )，其增加汲極一到—浮動閘之耦合電容。 在這情況下，當5V被應用於汲極506的時候’浮動閘 電壓到達2.5卩-3‘〇伏。由注入點偏移502之接面 電壓至底步階角落之方式也是有助益的，使得在注入點的 電位大約保持於3伏。第二方式形成耦合電容5 0 0 b在 示於圖5A之EPROM的電晶體之外，其中，電容器 5 4 1之閘是相同於浮動閘5 4 0之多晶矽並被彼此作電 氣連接。在第二方式中，因爲浮動閘電壓是藉著耦合來自 外部的電容器的而提昇，Lη長度可以是最小。耦合電容 的區域被設計比較E P R Ο Μ電晶體閘區域略大，以達成 〇 · 6之耦合率。如此，當5伏被應用至電容器接面 5 5 6的擴散層時，浮動閘電位變成經電容器耦合之3 V u —旦條件（1 )及時行（2 )符合時1通道熱電子被有 效並直接地注入浮動閘而沒有由很低注入效率之聲子散射 之再指定注入。 在第二方式中，外部電容器以相同功能作動在雙多晶 矽電氣可抹除可規劃唯讀記億體記憶單元裡的控制閘。在 -----28- (請先閲讀背面之注意事項再^寫本頁) 裝. ,ιτ -冰- 本紙張尺度適用中國國家標準（CNS ) Α4規格（2】0Χ297公釐） 4116)B6 A7 B7 經濟部中央標準局貞工消費合作社印製 五、發明説明) 第一方式中，電晶體有儲存之功能，但是它沒有選擇的功 能<因此’爲了使用裝置當做E p R◦M記憶單元’傳統 η -通道F E T裝置5 0 0 c被串聯加到如圖5 A所示之 單—E p r〇M電晶體5 0 0 a中。傳統F ET電晶體 5 0 0 c之閘提供選擇功能（控制閘）’以存取在儲存電 晶體5 0 〇 a中的資訊。在這接近中，儲存E PROM電 晶體被常閉（藉由以神或隣’濃度由5 E 1 6至 5 E 1 6/c m3加以佈植通道區域之空乏裝置）°在儲存 注入電子之後，臨限電壓被增加並獲得關閉狀態。 利用本發明之主要目的之步階注入通道/汲極’一有 別於先前技藝於步階注入通道之單多晶矽n —通道 E P ROM單元提供至5伏一般低之低壓規劃。由此單多 晶矽EPROM所獲得之優點爲：（i)雙多晶矽需求的 除去，（1 i )高電壓的裝置的除去（i i i ) EPROM相容於邏輯或DRAM，由於來自雙多晶矽及 高電壓裝置的除去（i v)較寬之應用，例如由 E P ROM之整合至一邏輯晶片1及個人化以取代於 D R. A Μ上之保險絲。 〔於具有步階通道/汲極之雙多晶矽E E P ROM中之由 浮動閘穿隧至擴散層之電氣抹除〕 於雙多晶矽電氣可抹除可規劃唯讀記億體中’抹除是 藉著電子由浮動閘穿隧到擴散層而完成，而且在相同步階 汲極擴散層之抹除和規劃之新特徵是本發明的第三實施例 。於圖4A中之電晶體4 0 0 a是於圖3 A中之雙多晶矽 (請先閱讀背面之注意事項再分鳥本頁} 本紙張尺度適用中國國家標準（CMS ) A4規格（11 〇 X 297公釐） -29- 經濟部t央標準局貝工消費合作社印裝 411626 A7 ____B7五、發明説明^ ) 電氣可抹除可規劃唯讀記憶體電晶體3 0 0 a的一修改， 其中，該汲極接面被步階通道/汲極所替換，而且源極接 面4 0 4的深度被降低。因爲抹除在步階通道/汲極之側 邊被完成，而是是源極側，所以源接面深度可以被降低。 步階接面也可以被裝備以一輕摻雜之接面，用以在崩潰前 忍受10—12伏1之能力。於圖4B裡的電晶體400 b是電氣可抹除可規劃唯讀記憶體的一分離閘版本，其使 用隧道抹除至擴散層，有時也不能夠被先前技藝被達成。 在先前技藝中，因爲抹除及規劃必須在相同接面被完成1 及該兩操作之需求是不相容，因此，隧道抹除至擴散層是 不可能的。兩電晶體400a及400b包含p型401 ，N+源極擴散層404，通道區域水平410，其導電 性係被浮動閘4 4 0所控制，一控制閘4 4 5，步階 4 1 3，N 汲極擴散404，N +汲極擴散層，一浮動閛 440均勻地覆蓋水平及步階通道，和控制閘445。分 離閘4 0 0 b具有額外的通道區域4 1 8，其導電性是由 串聯於通道4 1 0部份之控制閘4 4 5所控制。浮動閘是 藉著電介質薄膜4 2 0，與矽基底的表面作電介性隔離’ 電介質膜4 2 0被熱成長的二氧化層°控制閘4 4 5是經 由電介質膜4 3 0而電容性耦合到浮動閘4 4 0，電介質 薄膜4 3 0可以是熱成長二氧化矽層或一薄層二氧化矽和 氮化矽的組合。P -型4 0 1典型是摻雜於由 lE16cm-3至5E17cm— 3的範圍’電介質薄 膜4 2 0典型地是5到1 0奈米’浮動閘4 4 0通常是一 —)--；---：--E------ΐτ------Μ (請先閲讀背面之注意事項再填寫本頁) - 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） -30- 經濟部中央樣準局員工消費合作，社印t 411626 A7 ___B7五、發明説明^ ) 重摻雜N1多晶矽膜，厚度可能是低至1 0 〇奈米或高至 3 〇 〇奈米。控制閘4 4 5不是一重摻雜N+多晶矽薄膜 ，如金屬矽化物之低電阻係數內連材料，就是耐火材料。 N1擴散層4 0 4和4 0 6被以砷，磷，或銻之離子佈植所 形成。N —汲極4 0 2可以被相同離子材料所形成，但是 自對準至步階通道邊緣4 1 3，在步階形成之後及在氧化 層4 2 0形成之前。用於1 0伏抹除之N -接面4 0 2典 型地被摻雜於1 E 1 7 c m- 3至1 E 1 8 cm- 3之範 圍，並其深度被選擇爲2 5 0到3 0 0奈米，其是略深於 源極接面之150至200奈米》 用於規劃之說明及需求是相同在章節”具步階通道於 汲極邊緣之EPROMn —通道電晶體“中所提供者。由 水平平面所測量的步階的角度是通常大於3 0度。步階 6 1 3之深度至少爲3 0奈米。步驟4 1 3的目的是更有 效率地注入熱電子至於步階通道415之角落之浮動閘 4 4 0 上。 抹除操作基本上是相同於解釋電晶體3 0 0 a者，其是於 工業實務中最普遍使用者。假設一9奈米之隧道氧化層 410，20奈米之ΟΝΟ和〇 . 55的耦合比率，當 1 0伏被應用於汲極接面及0伏應用於電晶體4 0 0 a或 4 0 0 b中之控制閘，橫過氧化層4 2 2的電場超過FN 險穿之臨界値，電場是一 1 OMV/ cm。儲存在浮動閘 上之電子是然後被F - N穿隧所釋放至汲極接面，其被執 行在電晶體3 0 0 a裡的源極側，也被在步階通道/汲極 (讀先鬩讀背面之注意事項再填寫本頁) -裝.
••IT 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -31 - 411626 經濟部中央標準局員工消費合作社卬製 A7 _____B7五、發明説明L ) 電晶體之汲極側。因爲，這方法需要在汲極接面上的高電 壓，所以汲極接面是易受到累增崩潰所影響。爲了於抹除 時，要防止崩潰，N-接面4 0 2被輕輕地摻雑並且較深 於源接面4 0 4。因此，藉由這些設計限制’本發明之規 劃及抹除可以使用相同步階通道/汲極接面完成。一分離 閘結構和堆疊閘結構以可以雙多晶矽電氣可抹除可規劃唯 讀記憶體電晶體加以執行。 藉由從浮動閫穿隧至控制閘之電氣抹除，以控制於具步階. 涌道之雙多晶矽電氣可抹除可規劃唯讀記憶體之閘 於說明先前技藝中，藉由一穿隧由一浮動閘除去至另 一多晶矽之電子是爲一三重多晶矽結構所需要。可以發現 於一雙多晶矽結構中，當高壓被應用至堆疊或分離閘電晶 體之控制閘時，感應於浮動閘之電壓是於先前技藝中所述 者，爲控制閘電壓之一半以上。因爲底隧道氧化層厚度是 少於上電介質ΟΝΟ之一半，所以於底隧道氧化層間之電 場是實質大於上0Ν0之電場之四倍以上，這表示穿隧效 應開始於底氧化層向上及規劃而不是發生抹除。因此，一 第三多晶矽係被明確地引入以藉由於一浮動閘及第三抹除 閘間之穿隧來抹除。然而，當本案之步階通道/汲極電晶 體被使用時，一適當之NO厚度及用於步階擴散層上之用 於浮動閘之適當之L N G長度係被選擇，由浮動閘至控制 閘之隧道抹除係可爲具步階通道之雙多晶矽E E PROM 而安全地完成。 ---》--η--.--裝------訂------豫 (請先閔讀背面之注意事項再餐寫本頁) _ 本紙乐尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -32- 經濟部中央標準局員工消費合作社印製 411626 A7 __B7五、發明説明毛) 於一具步階通道/汲極之雙多晶矽E E P ROM電晶 體中，由浮動閘至控制閘之抹除操作之新特性是本發明之 第四實施例。於雙多晶矽E E PROM電晶體6 0 〇 a及 6 〇 0 b中，電氣抹除及規劃之需求是（i )隧道閘氧化 層620是於5至10奈米範圍中，（i i)例如ON〇 或氮化氧化物之電介質層6 3 0是大於或等於隧道氧化層 之厚度，通常是8至15奈米，及（1 i i)通道區域 6 1 0及重疊擴散L η 6 0 2之長度是大致相同。 用以由多晶矽經由◦ Ν 0穿隧至多晶矽之典型臨界電 場爲被報告爲6MV/cm (當相較於用於熱成長基底氧 化層之1 OMV/ c m之電場，於哈拉立及馬瘦卡之說明 中），該ON◦係在多晶矽或CVD沉積氧化層/氮化層 上之熱氧化層。因此’於電介質6 3 0上之電場必須大於 6MV/cm，用以由浮動閘隧道抹除至控制閘。另一方 面，考量製程雜訊邊緣及殘餘電荷，通道熱電子注入時之 Ο N 0間之電場必須保持少於3 Μ V/ c m。於電晶體 600a及600b中，雙多晶矽EEPROM之操作及 設計係被使用一簡單模型說明。一用於電晶體6 0 0 a及 6 0 0 b之簡化之電容模型是被示於圖7 A中。電容 C c g — f g是於控制閘6 45及浮動閘6 40間之電容 。C f g — L η是於浮動閘及下η擴散區域6 0 2間之電 容。C f g - c h是於浮動鬧6 4 0及通道區域6 1 0間 之電容（更正確地預測，源至浮動閘重疊電容於C f g -c h同時也要被包含，爲了堆疊閘單元）。於此，所有三 ---；---Ί--：--^------—1Τ------^----- - j-- (請先閲讀背面之注意事項再夺寫本頁) - —I------;—I-€ 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐） -33- 經濟部中夾標準局員工消費合作社印製 Α7 ___ Β7五、發明説明（31 ) 個電容是被選擇爲相等，這使得後面之說明更簡單些，但 這假設是可用並合理的。當一電壓被施加至任何終端節點 時，三分之一之電壓是被降低至浮動閘節點，藉由電容性 耦合及感應電壓被重疊。電子注入浮動閘之規劃條件是如 於第一部份（1 )浮動閘電壓大於3伏及（2 )注入點電 位大於2.5至3伏=基於該假設，所有三個電容是相等 (平通道長度爲L η)，當5伏被應用至控制閘及汲極節 點時，浮動閘電壓由於電容耦合變成3 . 3伏，這滿足了 規劃之條件。例如，一 8奈米之隧道閘氧化層及1 1奈米 之ΟΝΟ，於1 1奈米ΟΝΟ間之電位是1 . 7伏=5 — 3 · 3 伏。電場是 1 . 55MV/cm( = 1 . 7伏/ 1 1奈米）。即使控制閘是5伏及源極/汲極 被接地，浮動閘電壓是1 . 7伏。於〇 N 0間之電場是 3 Μ V/ c m ( = 3 . 3伏/ 1 1奈米）。因此，於規劃 時，於0N0間之電場是保持少於3MV/cm，其是設 計目標。爲了抹除操作，當源極及汲極被保持爲零時，控 制閘電壓是更增加。當控制閘電壓被提升至1 0伏時•由 於電容性耦合之故，感應浮動閘電是3 . 3伏，於◦ N 0 間之電壓是6.7伏=10-3.3伏。於0N0間之電 場變成6MV/cm(=6.7伏/11奈米），這滿足 了電子由浮動穿隧至控制閘多晶矽之目標。因此，用於多 至多穿隧之10伏抹馀及用於通道電子注入之5伏規劃是 被完成》這些用於抹除之電壓需求是幾乎相同於先前技藝 中之三重多晶矽E E P ROM單元所需之電壓位準。 ^紙張尺度適用中國國家標準（CNS ) A4規格（210X297公瘦1 ~ -34 - (讀先閲讀背面之注意事項再填寫本K〕 裝* 訂 經濟部中央標準局負工消費合作社印製 411626 A7 B7 五、發明説明（） 32 示於圖6C，6B及6C之電晶體600c ’ 600 d及6 0 0 e是具步階通道之雙多晶矽分離閘電晶體 6 0 0 b之變化。用於這些電晶體變化之規劃及抹除是利 用相同於先前所述之電晶體6 0 0 b所說明之電子注入機 制。於先前用於電晶體6 0 0 b結構及功能之說明之電晶 體元件標示號碼係相當於用於電晶體變化6 0 0 c ’ 6 0 0 d及6 0 0 e之相同元件標號。 電晶體6 0 0 c之浮動閘是形成在如圖6 C中所示之 分離閘之側壁。於6 0 0 c中’耦合電容是經由於分離閘 及浮動閘間之側壁獲得。同時’抹除是藉由經側壁穿隧所 執行。於電晶體6 0 0 d中之浮動閘是凹入矽表面。電晶 體6 0 0 e具有電晶體6 0 0 d之凹入浮動閛，但NT汲極 6 0 6之操作是組合具高片電阻之損失於6 0 2區域。當 串聯放置時，電晶體6 0 0 e可以被用以構建高密度之記 憶體陣列。 於具步階通道/汲極之電氣可抹除可規劃唯讀記億體 電晶體使用多抹除所獲得之優點被總結爲： 1 )本案之具步階通道/汲極之雙多晶矽 E E P ROM單元使得可完成多晶矽對多晶矽之抹除，以 及使用相同控制閘之C Η E規劃能力，相較於三重多晶矽 E E P R ◦ Μ，其中，規劃控制閘及抹除閘被分離=這分 離閘電晶體完成了於記憶體單元中之由於低壓操作於汲極 及源極之淺接面之優點。同時，由三層之多晶矽層減少至 二層降低了製程之複雜性。2 )因爲個別控制閘（=字元 本紙張尺度適用中國國家標準（CNS ) Α4規格（2丨0><297公楚) I II I I— r - -ί —I _*氏 I 1— 1- - -...... τ I--n. - -I m (請先閱讀背面之注意事項再填寫本頁) - -35- 經濟部中央標準局貝工消費合作社印裝 4116S6 A7 B7 五、發明説明（） 33 線）可以被使用以抹除操作及規劃，所以小抹除之字元線 位準，例如位元組位準，可以獲得，而不是於三重多晶砂 E E P ROM中之大區塊尺寸之抹除。因此’一本地記憶 體資料之小尺寸可以被抹除’而不是不必要之大區塊’其 消費了於E E P ROM壽命中之有限規劃/抹除週期。該 本地抹除能力超越了規劃/抹除週期之忍受度。 ^擊多晶矽分離閘結構中之非揮發性隨機存取記憶體操作-先前技藝之快閃E E P R ◦ Μ操作’規劃抹除係被順 序地執行，因爲於終端上之規劃及抹除之條件是不相容。 規劃操作首先是執行於整個記億體晶片上或一指定部份之 記憶晶片上，然後整個部份是被抹除以重新規劃。 E E P R 0 Μ不能一次寫入“ 〇 ”及“ 1 ”於不同（位元 )電晶體，對於相.同連接及選擇控制閘（字元線）’因此 ,E E P R 0 Μ不能被稱爲R A Μ，即使它可以順序地寫 入“ 0 ”及“ 1 ” 。現在，藉由組合於具步階通道 6 0 0 b之雙多晶矽分離閘電晶體中之低壓規劃及多至多 抹除特性，規劃及抹除是於相同時間及不同電晶體位置進 行，以用以電氣連接至控制閘。因此，於E E P R 0 Μ中 所缺少之隨機存取記憶體之本質係藉由具步階通道之分離 閘電晶體之適當之設計及操作加完成。 使用本案第四實施例之分離閘電晶體6 0 〇 b，該操 作及設計爲隨機存取記憶體之槪念是本發明之第五實施例 本紙垠尺度適用中固國家標準（CNS ) Α4規格（210X297公楚） (請先聞讀背面之注意事項再填寫本頁) 裝·
、1T -36- 411626 經濟部中央標準局貝工消費合作社印製 A7 _______B7五、發明説明乂 ) 用於規劃及抹除之原理是相同於先前章節。電氣抹除 是藉由由浮動閘穿隧至控制閘而完成，藉由直接注入至步 階通道而達成。爲了保持說明之正確性’電晶體及相同模 型之重覆說明係被提供。 於雙多晶矽E E PROM電晶體6 0 〇 b中*非揮發 性操作之需求是（i )隧道閘氧化層6 2 0是於5至1 0 奈米範圍中，（i i )例如ΟΝΟ或氮化氧化物之電介質 層6 3 0是大於或等於隧道氧化層之厚度’通常是8至 15奈米，及（i i i)通道區域610及重疊擴散Ln 602之長度是大致相同。 用以由多晶矽經由Ο N 0穿隧至多晶矽之典型臨界電 場爲被報告爲6MV/cm(當相較於用於熱成長基底氧 化層之1 〇MV/cm之電場，於哈拉立及馬瘦卡之說明 中），該ΟΝΟ係在多晶矽或CVD沉積氧化層/氮化層 上之熱氧化層。因此，於電介質6 3 0上之電場必須大於 6MV/cm，用以由浮動閘隧道抹除至控制閘。另一方 面，考量製程雜訊邊緣及殘餘電荷，通道熱電子注入時之 ΟΝΟ間之電場必須保持少於3MV/cm。於電晶體 6 0 0 b中，非揮發性R A Μ之操作及設計係被使用一簡 單模型說明。一甩於電晶體6 0 0 b之簡化之電容模型是 被示於圖7A中。電容C c g — f g是於控制閘6 4 5及 浮動閘6 4 0間之電容。C f g - L η是於浮動閘6 4 0 及下η擴散區域6 0 2間之電容。c ί g_ c h是於浮動 閘6 4 0及通道區域6 1 0間之電容。於此’所有三個電 I----：--裝---^---丨訂------線 • I (請先閲讀背面之注$項再名寫本頁) | 本紙張尺度適用中國國家標举（CNS ) Λ4現格（210X297公釐} -37- 五 、發明説明& A7 B7 容是被選擇爲相等，這使得說明更簡單些，但這假設是可 用並合理的。取決於供應電壓及處理參數之選擇，更精確 之最佳化可以藉由利用更詳細之模組化加以獲得。 當一電壓施加至任一終端節點時，三分之一之電壓是 經濟部中央標準局貝工消費合作社印製 藉由電容性耦 疊。如上所述 動閘電壓> 3 > 2 . 5 〜3 以符合上述之 例如，隧 奈米，及寫入 Ο N 0間之電 爲零參考値。 時，是1 0伏 5伏及V d = 1 ” 是 V s = 較低V t )， 當1 0伏施加 ，浮動閘電壓 於1 1奈米之 8 . 3伏，電 1 · 7 V / 1 1 0伏及源/ 合被感 ，電子 伏及（ .0伏 設計需 道閘氧 操作電 場是被 ”及“ 當未選 。汲極 1 0伏 〇及v 及對於 至控制 變成8 ΟΝΟ 應至浮動閘，及所感應之電壓是被重 注入至浮動閘之規劃條件爲（i)浮 i丨）在6 1 5之注入點電位是 i j 。通道無度及L η之大小可以被調整 求。 化層是 壓條件 總和於 沒改變 擇時， 及源極 (較V d = 0 8奈米之 是符合， 第7 B圖 "。於此 @制閘電 電壓對於 f藉電子 伏（藉由 未改變爲V s 閘及汲 ,3伏 間之電 極節點時 ，這滿足 位是1 . 例中，0 所得浮動 中之表中 ，最低之 壓是5伏 寫入“ 0 注入）及 經0 N ◦ 5伏及V ，由於電 了規劃條 7伏=1 N 0 是 1 1 閘電位及於 ，用於寫入 電壓係被取_ ，而當選定 '’是 V s = 用於寫入“ 之隧道抹除 d = 5 伏。 容耦合之故 件。然後， 0伏一 ---^--裝-------訂------線 * 0 I (請先閲讀背面之注意事項再磧寫本頁) 場爲 1 · 55MV/CH1 (= 1 n m )。即使於最極端狀況中’控制閘是 汲極是5伏，浮動電壓是6 ‘ 7伏’及於 本紙張尺度適用中國國家揉準{ CNS )八4現格（21〇Χ：297公釐） _ 38 411626 A7 B7 經濟部中央標準局員工消費合作社印製 五 、發明说明 ’36 ) 1 | 〇 N 0 間 之 電 場 是 3 Μ V / c m ( - 3 3 V / 1 1 η m 1 ) 〇 因 此 於規 劃 時 於 0 N 0 間 之 電 場 將 被保 持 低 於 1 3 Μ V / C m 這 符合 該 巨 標。 對 於抹 除 操 作 控 制 閛 電 N 請 1 1 壓 是 被 保持 於 1 0 伏 但 源 極及汲 極 是 被 降 低 至 0 伏 0 妖 先 閲 讀 \ 1 後 由 於 電 容性 耦 合 之 感 Jffi 浮動 閘 電 壓 是 3 3 伏 於 背 之 0 Ν 0 間 之 電 壓 爲 6 7 伏 二 1 0 — 3 3 伏 0 於 〇 Ν 〇 注 $ 1 間 之 電 場 變 成 6 Μ V / C ΙΏ (= 6 ' 7 伏 / 1 1 奈 米 ) 1 1 再 1 ] 這 滿 足 了 電 子 由 浮 動 閘 多 晶 矽至 控 制 閘 多 晶 矽 之 隧 道 效 應 寫 本 裝 I 之 巨 標 以 及 儲 存於 浮 動 閘上 之 電 子 係 被 移 動 至 控 制 閘 頁 1 1 0 於 0 N 〇 間 之 電 攝 切 是 — 直 被保持 於 3 Μ V / C m 以 下 ? [ 1 除 了 於 抹 除 時 之 外 這 對 於 在6 Μ V / C m 之 臨 界 隧 道 電 1 I 場 是 足 夠 地 安 全 〇 當 控 制 閘 未被 m 擇 時 V f g = 5 伏 9 訂 1 V d — 1 0 伏 V S - 5 伏 ，由於 由 汲 極 耦 合 至 浮 動 閘 電 I 1 | 容 浮 動 閘 被 提昇至 6 7 伏， 並 且 浮 動 閘可以被 導 通 1 [ 0 c-=- XB. 可 以 藉 由 放 置 串 聯 之分 離閘 6 2 0 加以保 護 〇 1 於存取控制 閘 時 只 要 控制 閘 被 選 取 並 被 提 昇 至 1 0 ,4. 伏 “ 0 ” 或 “ 1 »* 可以 藉 由選 擇 適 當 電 壓 給汲 極 及 源 極 1 I 任何 時 間 被 寫 入 〇 寫 入 “ 0 ，，及 44 1 ” 之 操 作於 隨 機 存取 丨 | 記 憶 體 中 即 於 相 同 時 間 及於 不 同 電 晶 體 位 置 規 劃 及抹 丨 除 用 以 電 氣 連 接 及 選 擇 控 制閘 係 藉 由 以 正 確 方 式 CBE 擇 適 1 |·. 當 之 電 壓 於 汲 極 及 源 極 上 使得 於 隨 機 存取 記 憶 體 一 位 元 1 線 被 CBB 擇 0 因 此 > 於 先 前 技 藝中 之 E E Ρ R 〇 Μ 所無 法 完 1 I 成 之 非 揮 發 性 R A Μ 能 力 係可以 於 用 於 —. 分 離 閘 雙 多 晶矽 1 [ | 電 晶 體 之 本 案 之 電 晶 體 中 加 以完 成 0 1 1 [ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 411626 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（37 ) 具有步階通道/汲極之雙多晶矽分離聞電晶體之操作 所獲得之優點是總結如下： 1 )個別之一位元一位元之規劃及抹除可以以想要之 方式執行，即當資料需要改變’而不是如先前技藝中之三 重多晶矽E E P ROM之大區塊之抹除’這浪費了於一 E E PROM壽命中之有限規劃/抹除週期。 2)本發明之具步階通道/汲極之雙多晶矽分離單元及適 當之操作及設計提供了非揮發RAM行爲。本發明將具更 寬廣之應用範圍，因爲其作動如R A Μ也作動爲非揮發性 〇 具垂直閘通道之三重多晶矽E E P ROM 本發明之另一特性是依據本發明第六實施例之具步階 注入通道之E P ROM電晶體8 0 0 a及8 0 0 b之變化 。第8 A及8 B圖代表一具有任意垂直浮動閘串聯水平通 道之三重多晶矽E P ROM電晶體之剖面圖。電晶體 800a及800b包含p型矽基底801 ，Ν'源極擴散 層8 0 4，水平通道區域8 1 8，其導電性係由用於選定 閘（字元線）之第三多晶矽所控制。垂直通道8 1 0係由 浮動閘8 4 0及控制閘8 4 5所控制。浮動閘8 4 0覆蓋 於垂直溝渠之底部之垂直通道及汲極通道8 0 6。浮動閘 是與熱成長之二氧化矽8 2 0作電介質分離。控制閘 8 4 5是經由電介質膜8 3 0電容耦合至浮動閘8 4 0， 該電介質膜可以是熱成長二氧化矽或二氧化矽及氮化矽之 薄層之組合。Ρ_型8 0 1是典型地被摻離範圍爲 本紙張尺度適用中國國家標隼（Α4规格（210X297公釐)~~ _如_ ---J-------裝------訂------Γ 旅 - (請先閱讀背面之注意事項再填寫本頁) ' 411626 A7B7 經濟部中央標準局貝工消費合作社印製 五、發明説明.38 ) lE16cm— 3至5E17cm~3，垂直閘電介質膜 8 2 0是典型5至1 〇奈米厚，水平通道閘氧化物是略厚 於8至1 5奈米，浮動閘8 4 0是通常具厚度爲最低 100奈米及最厚300奈米之重摻雜N1薄膜。控制閘 8 4 5是重摻雜N '之多晶矽膜。選擇閘8 5 0是多晶矽或 低電阻內連線材料，如金屬矽化物或耐火材料。N 1源極擴 散層8 0 4是由佈植砷，磷或銻離子所形成。Ν'汲極 8 0 6是由相同之離子佈植材料作成，但在步階形成後及 在沉積浮動閘多晶矽8 4 0之前，自對準垂直通道邊緣8 10。當Ν1接面860是用以抹除時，接面806是被摻 雜以磷及砷，以增加接面深度，用以較高之接面崩潰。當 抹除被於浮動閘8 4 0及選擇閘8 5 0間之穿隧所執行時 ，汲極接面深度可以是一正常之砷摻雜接面。於此，通道 電子是由Ν+接面8 0 4所供給，但電子可以是通道電子之 反向閘而不是Ν+接面，只要其供給電子至選定閘通道。 當某一電壓位準被施加至控制閘8 4 5時，電容性耦 合至控制閘之浮動閘電位變成高於垂直通道區域810中 之臨界電壓，若選擇閘8 5 0也提昇至高於臨界電壓時， 電子閘始由源接面8 0 4流動至汲極接面8 0 6 »電子然 後如同於一 Μ 0 S F Ε Τ電晶體中被水平電場加以加速。 當控制閘8 4 5是被偏壓至高到足以提昇浮動閘電位 高於汲極及臨界電壓之總和時，只要選擇閘8 5 0是被略 偏壓高於臨界電壓及水平通道電阻相較於垂直通道電阻時 是高時，於8 1 5處之通道電位到達被施加至汲極8 0 6 (請先閱讀背面之注意事項再填寫本頁) r
I 本紙張尺及適用中國國家標準（CNS ) A4规格（210X297公釐） -41 - 經濟部中央標準局貝工消费合作社印製 411626 A7 B7五、發明説明39 ) 之電壓。然後，最大電場是被創造於水平及垂直通道間之 交界8 1 5，這變成注入點，因爲電子到達最高速及電子 動能仍爲水平。當增加於通道傳送中之電子之能量位準高 於障壁高度時，高能量電子射入浮動閘。相反地，先前技 藝則取決於聲子之電子散射及9 0度向上至浮動閘之間接 過程。因此•這垂直通道結構之配置大大增強了由通道注 入至浮動閘之電子注入效率。 具步階通道/汲極之E E P ROM/VRAM之製程 本發明之主要目的是介紹一用於E P R 0M裝置結構之新 架構，及用於具新結構之EPROM，EEPROM及 NVAM電晶體之裝置操作。另一目的是展示製造該結構 之方法。由很多可能製造步階通道於汲極邊緣之少數方法 是加以說明。第一方法是簡單之未自對準方法，以覆蓋一 通道步階以浮動閘多晶矽》第二方法是減少於第一非自對 準方法中之遮罩製程之失準。 第9 A及9 B圖示出依據本發明之第七實施例之用以 製造步階通道/汲極結構之方法。如第9 A圖所示，步階 形成開始在L 0 C 0 S之絕緣或淺溝渠絕緣4 5 4之後。 該裝置被覆蓋以一薄二氧化矽及C V D沉積氮化物之電介 質452。於圖9B中之光阻462係被施加並定義步階 區域。使用光阻層4 6 2作爲遮罩，電介質層4 5 2係藉 由乾R I E或濕蝕刻如Κ Ο Η加以蝕刻。然後，矽基底係 被小心地蝕刻至少3 0奈米=藉由直接以水平動量注入電 子至浮動閘而由水平矽表面所量測得之步階之角度應被保 丨„1—------裝------訂------ . I (請先閱讀背面之注意事項再填寫本頁) 本紙浪尺度適用中國國家標準（CNS ) A4M U10X297公釐） _ 411626 經濟部中央標準局員工消費合作社印製 A7 B7 _五、發明説明40 ) 持大於3 0度，以完成高注入效率。該角度可以藉由設定 於R I E中之蝕刻條件加以控制。然後，η區域4 2 0藉 由以砷，磷或銻之種類而自對準而佈植至汲極邊緣。用於 η區域之佈植劑量是少於5 Ε 1 9 c m _ 3，以保持良好 之閘氧化物品質及控制於步階413上之通道氧化層之厚 度。一至步階通道/汲極區域之η接面自對準結構係以該 簡單製程加以完成。在除去光阻劑4. 6 2及電介質層 4 5 2之後，隧道氧化層4 2 0是被熱成長。在步階通道 /汲極之形成之後，一般之E E P ROM製程如下。 用以製造圖4A中之電晶體4 0 0 a及於圖6A中之 電晶體6 0 0 a之方法如下。兩電晶體間之差異在於N汲 極接面。於電晶體4 0 0 a中之N汲極是被設計於由浮動 閘穿隧抹除至N汲極時之高壓。因此，於電晶體4 0 0 a 中之N汲極接面是較電晶體6 0 0 a之接面爲深，該接面 係以佈植具有劑量範圍爲5 Ε 1 3/cm3至 5E 1 4/cm3之高擴散性之磷，以1 00k eV至 1 8 0 k e V之能量範圍加以獲得。另一方面，於電晶體 6 0 0 a中之N汲極是以較低能量之範圍爲3 0至1 0 0 k e V之磷離子佈植。砷也可以用來於電晶體6 0 0 a中 之N汲極。因此，用於電晶體6 0 0 a之N汲極接面深度 可以如砷源極接面一般淺。浮動閘多晶矽4 4 0被沉積於 熱成長之隧道氧化層4 2 0上並薄氧化層是被生長於多晶 矽層上。然後，用於與鄰近單元分開之浮動閘之光阻罩幕 4 6 4 (於垂直尺寸）係被施加爲浮動閘定義於絕緣氧化 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐）· 43 411626 A7 B7 經濟部中央標準局貝工消費合作社印掣 五 、發明説明41 ) 1 | 層 4 5 4 上 如 同 第 9 C 圖 所 示 0 例 如 0 N 0 或 氮 化 氧 化 1 I 層 之合 成 電 介 質 層 4 3 0 是 被 沉 積 並 被 第 二 控 制 閘 多 晶 矽 1 1 4 4 5 所 跟 隨 〇 在 電 介 質 層 4 5 4 形 成 於 控 制閘 多 晶 矽 上 ,—S 請 I 之 後 於 圖 9 D 中 之 光 罩 4 6 6 定 義 控制 閘 及 浮 動 閘 j 藉 先 聞 讀 L 由 小 心 地 反 應 離 子 蝕 刻 隨 後 9 進 行 源 / 汲 極 接 面 域 之 脅 離 子 佈 植 〇 -— 般 F E T 製 程例如 側 壁 間 隔 壁 形 成 > 擴 散 層 注 意 1 1 事 r 退 火 鈍 化 接 點 孔 開 □ 及 接 線 金 屬 化 〇 因 此 用 於 圖 項 再 1 1 4 A 之 堆 疊 電 晶 體 4 0 0 a 及 圖 6 A 中 之 電 晶 體 6 0 0 a 寫 本 裝 I 之 最 終 裝 置 結 構 係被 獲 得 〇 頁 V_/ 1 ί 爲 了 製 造 具 有步 階 通 道 / 汲 極 之 分 離 閘 電 晶 體 4 0 0 1 1 b 及 6 0 0 b 在 步 階 通 道 形成之後 並沒 有 差 別於 製 造 1 1 兩 —1 ώΑ. mfe 常 用 之 分 離 閘 電 晶 體 P 於 步 階 通 道 形 成 之 時 兩 電 訂 I 晶 體 對 N 汲 極 接 面 需 求 係 不 同 的 〇 於 電 晶 體 4 0 0 b 中 之 1 I N 汲 極 是 設 計 以 用 於 高 壓 於 由 浮 動 閘 穿 隧 至 其 N 汲 極 之 1 1 時 ύ 因 此 於 電 晶 體 4 0 0 b 中 之 N 汲 極 接 面 是 較 電 晶 體 1 6 0 0 b 者 爲 深 追 是 藉 由 佈 植 高 擴 散 之 磷 而 獲 得 » 其 劑 旅 量 範 圍 爲 5 E 1 3 / C m 3至 5 E 1 4 , / c r n 3 並 以 能 ‘量 -範 1 I 圍 爲 1 0 0 至 1 8 0 k 6 V 0 另 一 方 面 於 電 晶 體 6 0 0 1 I b 中 之 N 汲 極 是 以 較 低 之 範 圍 3 0 至 1 0 0 k e V 用 於 磷 I I 離 子 佈 植 〇 砷 也 可 以 用 於 電 晶 am 體 6 0 0 b 中 之 N 汲 極 0 因 此 用 於 電 晶 體 6 0 0 b 之 N 汲 極 接 面 可 以 如砷 源 極 接 面 1 |- 般 淺 Q 如 第 1 0 A 圖 中 所 示 浮 動 閘 可 以 首 先 被 定 義 爲 1 1 4 6 4 而 不 是 如 於 圖 9 C 中 之 堆 疊 閘 電 晶 體 中 之 相 鄰 單 1 I 元 間 之分 開 ( 如 同 於 場 氧 化 層 上 之浮 動 閘 定 義 ) 0 於 圖 1 1 1 本紙浪尺度適用中國國家標率（CNS > A4規格（210X297公釐）44 - 經濟部中央標準局貞工消費合作社印装 «1626 A7 ___B7五、發明説明/42 ) 1 Ο B中形成Ν'接面之光罩4 6 5是被在第二多晶矽定義 前被插入，並隨後以砷，磷或銻種類加以離子佈植。在除 去在通道4 1 8及浮動閘多晶矽上之薄氧化層後，分離閘 通道氧化層及多氧化層被熱成長。然後，一例如ΟΝΟ或 氮化氧化物之合成電介質層及其後之圖1 0 c中之第二控 制閘加以沉積。用於4 0 4之N f之劑量是被選擇以 5 E 2 0至5 E 2 1 cm-3之範圍，相較於在圖1 0 c 中成長閘氧化層4 2 8於分離通道4 1 8上，以成長較厚 之氧化層4 2 4於N +層4 0 4之上。在形成電介質合成層 於控制閘多晶矽4 3 0及分離通道區域4 2 8上時，光罩 同時定義控制閘及浮動閘，藉由小心地反應離子蝕刻而分 離於場氧化層上之相鄰單元。於一般F E T製程中，側壁 間隙壁形成及擴散退火，鈍化|接點孔開口，及用以接線 之金屬化如下。因此，可得到用以圖4A之電晶體4 ◦ 0 b及於圖6 A中之電晶體6 0 0 b之最後裝置結構。 以其個別之方法，具高注入區域之自對準擴散層之步階通 道結構可以藉由用於電晶體4 0 0 a，4 0 0 b，6 0 0 a及6 0 0 b之製程加以完成。一旦步階通道/汲極被形 成，現竹用以堆疊閘電晶體及分離閘電晶體之製程係如下 〇 第二方式是用以製造分離閘電晶體6 0 0 C之方法， 該電晶體具有精確控制之水平通道及在浮動閘下之重疊 LNG長度。兩製造方法是如下述：第一’用於在浮動閘 __F之相當大水平通道及第二爲水平通道長度之最小長度。 {請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4规格（2丨OXW?公釐） -45 - 經濟部中夬標準局員工消費合作杜印製 411626 A7 B7 五、發明説明’43 ) 圖11A至11G示出依據本發明之上述實施例來製造具 步階通道/汲極結構之變化之分離閘電晶體6 0 0 c。在 LOCOS絕緣或淺溝渠絕緣之後，字元線閘6 4 5 (功 能相當於電晶體6 0 0 b中之分離閘通道6 1 8 )係被定 義如圖11A所示，其中多晶矽645之高度是大約 645至400奈米及多晶矽係被覆蓋以1 00至200 奈米之電介質層6 5 5。然後* 一薄氧化層（1 0 — 2 ◦ 奈米）6 5 6是被熱成長於多側壁上，其後跟隨著由化學 氣相沉積之圖1 1 B中之薄氮化物6 _5 7沉積。光阻 6 6 1係被施加以定義接點區域。使用光罩，氮化物膜 6 5 7被R I E作等向蝕刻，砷之離子係佈植以形成N +源 極接面。在除去光阻後，於圖1 1 C中之側壁氧化層（5 0 - 8 0奈.米）6 5 8係被熱有選擇地成長於接點孔區域 ，其係幾倍多晶矽閘6 4 5另一側之6 5 6厚度。接點孔 之底氧化物是爲R I E作垂直蝕刻，於其間，氮化物防止 於其下之區域氧化，同時作用爲一蝕刻阻劑，於在接面N f 6 0 4上蝕刻氧化層時。具有1 8 0至2 0 0奈米厚度之 多晶矽6 7 0係被沉積如於圖1 1 D中之虛線所示。方向 性乾蝕刻係被執行，以形成側壁間隙壁6 7 2，其定義在 浮動閘下之水平通道之長度6 1 0。當0 . 3微米之微影 術被使用時，閘寬度及間隙壁6 4 5是0 · 3微米’使得 在厚側壁氧化層6 3 8後之接點開口是約〇 · 2 5微米厚 。因此，即使在多側壁蝕刻之後，接點孔6 7 1是被完全 地塡以多晶矽，當多晶矽6 7 0之厚度是大於1 5 0奈米 —4i J----.---裝-------訂------ I (請先鬩讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家梯準（CNS ) Μ说格（2丨OX297公嫠） -46- 經濟部中央標準局員工消費合作社印裝 411626 A7 ____B7 五、發明説明44 ) u被塡之多晶矽是用以使成自對準接點。在定義多晶矽間 隙壁後，用於N汲極6 〇 2之磷係被佈植以範圍1 E 1 4 —7E 1 5每平方公分之劑量於50至1 OOkEV。然 後，薄氮化物層6 5 7係被方向性地餓刻，使用多間隙壁 6 7 2作爲蝕刻罩。於此點之剖面視圖如同圖1 1 D所示 。藉由一多晶矽沉積來創造水平通道，塡滿接觸點及提供 自對準邊線接點，是本製程中之特有特性。於除去側壁多 晶矽之時，光阻6 6 2係被提供以保護於接點孔中之多晶 矽，該光阻係用以定義該步階及於圖1 1 E中之自對準N 汲極區域6 0 2。薄氮化物6 5 7係用以定義熱氧化下層 6 5 6。然後，氮化層6 5 7係藉由化學乾蝕法作選擇地 及等向地除去。矽基底之垂直乾蝕是被持續創造約5 0奈 米步階。於.此點，剖面是如1 0 E圖所示。在除去光阻 6 6 2後，氧化層6 5 6是被於H F溶劑之稀釋緩和劑作 濕蝕刻。熱氧化層（5 0 - 1 0 0奈米）是成長於圖 1 1 F中之通道區域6 2 0及多晶矽6 3 0之側壁（多晶 矽上之側壁氧化層是略厚於於單晶矽側壁上者）。該氧化 層是於一 Ν 2 0環境中氮化，另一氧化被重覆，以減少針孔 現象。相反於氮化，一薄CVD氮化層（約6奈米）可以 被沉積。然後，浮動閘多晶矽被以C V D因應地沉積並被 如圖1 0 F中所示R I Ε作垂直地蝕刻。多晶矽之厚度指 示著側壁之大小，該大小定義著浮動閘之長度。因爲 CVD厚度是被很嚴格式控制（在5%之內）’所以水平 通道長度之大小及L η長度被該兩側壁製程所是很正確地 I —V Γ 裝 訂 1·^ I (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -47- 411626 A7 經濟部中央樣準局貝工消費合作杜印製 B7五、發明説明'45 ) 定義，以符合精確之設計目標。氮化之目標及氮化物之出 現於多晶矽側壁氧化層6 3 0上是用以降低於字元閘 6 4 5及浮動閘6 4 0間之洩漏電流，以改良保留時間。 氮化矽也可以被富矽氧化物之矽所替代，以降低隧道抹除 電壓。在側壁多晶矽蝕刻之後，於相鄰單元間之浮動閘及 接點多晶矽係被同時地藉由使一光阻罩（如同於習用浮動 閘E E P R Ο Μ製程中之分離罩）及藉由小心地被標示於 圖1 1Η中之6 40 s及67 1 s之反應離子蝕刻，而加 以分離。然後，多晶矽浮動閘之熱氧化及C V D氧化層及 氮化合物層6 2 9之沉積如下。化合層6 2 9之目的是保 護浮動閘多晶矽6 4 0不受污染及濕氣。一般之製程如下 :沉積一例如磷矽玻璃（P S G )之鈍化層，藉由化學機 械磨光而極.化，接點孔之開口，接點孔被塡以鎢或鋁或銅 ，及接線之金屬化。在製程後之剖面視圖是示於圖1 1 G 。記憶體單元之鳥瞰圖或俯視圖是示於圖1 1 Η。一自對 準η接面至步階通道/汲極區域之結構是藉由此簡單製程 完成。 . 因此，在分離閘之浮動閘下之通道長度，水平通道及 步階Ν汲極長度可以藉由側壁技術所精確地定義。同時， 被用以定義在浮動閘下之水平通道之多晶矽係也被用以塡 滿自對準接點孔。 圖1 2Α至1 2 C示出具有步階通道/汲極結構之分 離閘電晶體6 0 0 c之變化例之製造方法’其中在浮動閘 下之水平通道長度是很小，典型地是相較先前大水平通道 -48·- 本紙張尺度適用中國國家標準（CNS ) Α4規格（21〇Χ：297公釐） (請先W讀背面之注項再填寫本頁) 411626 A7 B7 經濟部中央標隼局員工消费合作社印装 五、發明説明4S ) 長度（大於1 5 0奈米）少1 0 0奈米。這兩電晶體之製 程是很相像。 在L 0 C 0 S裝置絕緣或淺溝渠絕緣之後，字元閛 6 4 5 (功能相當於電晶體6 0 0 b中之分離閘通道 6 1 8)是被定義如圖1 1A所示，其中，多晶矽645 之高度是約2 5 0至4 0 0奈米及多晶矽被覆蓋以1 〇 〇 至200奈米之電介質層。然後，10至20奈米之薄氧 化層6 5 6是被熱成長於多晶矽側壁上並隨後有示於圖 1 1 B之化學氣相沉積法之薄氮化矽6 5 7沉積。於此’ 氮化層厚度決定水平通道長度（少於100奈米）α光阻 層6 6 1是被用以定義接點區域。使用光阻罩，氮化膜6 5 7是被R I Ε所等向性蝕刻及砷之離子是被佈植以形成 N h源極接面。在除去光阻後，於圖1 1 c之側壁氧化層（ 50—80奈米）658是被選擇性地熱成長於接點孔區 域中，其是幾倍厚於多晶矽閘6 4 5之另一側之6 5 6之 厚度。接點孔之底氧化層是以R I E作垂直蝕刻，於其間 ，氧化物防止在其以下區域之氧化，同時於蝕刻在N 1接面 6 0 4上之氧化層時，作用爲一蝕刻阻劑。具有厚度 1 8 0 - 2 0 0奈米之多晶矽6 7 0是被沉積於如圖 1 1 D之虛線所示。方向性乾蝕係被執行，以形成側壁間 隙層6 7 2 ^當0 . 3微米之微影術被使用時，閘寬度及 間隙645是0.3微米，使得在厚側壁氧化層658後 之接點開口是約0.25微米。因此’接點孔671仍完 整被塡以多晶矽即使在多晶矽側壁蝕刻之後，於多晶矽 m. 1-11·- _ in —LI In 士^i -T , (請先w讀背面之注意事項再填寫本頁) 涑- 本紙張尺度通用中國國家標準（CNS > A4規格（210X297公釐） -49- 411636 Α7 Β7 經濟部中央標準局負工消費合作社印製 五、發明説明,47 ) 6 7 0厚度是大於1 5 0奈米時。被塡滿之多晶矽係被用 以形成自對準接點。於除去側壁多晶矽時，光阻劑6 6 2 被提供以保護於接點子中之多晶矽。然後，氮化物6 5 7 係被垂直地蝕刻，及示於圖1 2 B虛線之氮化間隙層是被 用以定義熱氧化下層6 5 6。然後，氮化物6 5 7係被以 化學乾蝕法所選擇地並等向地除去。在定義步階之後，用 於N汲極6 0 2之磷被佈植以1 E 1 4 — 7E 1 5每平方 公分之劑量範圍，於50至l〇〇k eV。矽基底之垂直 乾蝕刻係被持續以創造於一 5 0奈米之步階。於此點，其 剖面圖是示於圖1 2B中。在除去光阻層6 62之後，氧 化層6 5 6係被於一稀釋之緩衝H F溶液中作濕蝕刻。熱 氧化物（5 0至1 0 0奈米）係成長於通道區域6 2 0及 多晶矽6..3 0之側壁上（於多晶矽上之側壁氧化層是略厚 於單晶矽結構上之氧化層之厚度）。氧化層是被N2〇之環 境中被氮化，及另一氧化係被重覆，以減少針孔。相反於 氮化，一薄CVD氮化矽（約6奈米）可以被沉積。然後 ，如圖1 2 C所示，浮動閘多晶矽可以藉CVD而作保角 沉積並被R I E所垂直蝕刻。多晶矽之厚度指示側壁之大 小，該大小定義浮動閘之長度。因爲C V D厚度被控制地 很嚴格（於5%之內），所以水平通道長度之大小及Lη 長度被該氮化層及多晶矽層之兩側壁製程所是很正確地定 義，以符合精確之設計目標。氮化之目標及氮化物之出現 於多晶矽側壁氧化層6 3 0上是用以降低於字·元閘6 4 5 及浮動閘6 4 0間之洩漏電流，以改良保留時間。氮化矽 - j- - - - K— ^^^1 ml - . (請先閱讀背面之注意事項再填寫本頁) 訂 旅 本紙張尺度適用中國國家標率（CNS ) A4規格（2[ 0 X 297公嫠） -50 經濟部中央標準局員工消費合作社印製 411626 A7 B7 五、發明説明·48 ) 也可以被富矽氧化物之矽所替代，以降低隧道抹除電壓。 在側壁多晶矽蝕刻之後，於相鄰單元間之浮動閘及接點多 晶矽係被同時地藉由使一光阻罩（如同於習用浮動閘 E E P ROM製程中之分離罩）及藉由小心地被標示於圖 11H中之640s及671s之反應離子蝕刻，而加以 分離。然後，多晶矽浮動閘之熱氧化及C V D氧化層及氮 化合物層6 2 9之沉積如下》合成層6 2 9之目的是保護 浮動閘多晶矽6 4 0不受污染及濕氣。 一般之製程如下：沉積一例如磷矽玻璃（P S G )之 鈍化層，藉由化學機械磨光而極化，接點孔之開口，接點 孔被塡以鎢或鋁或銅，及接線之金屬化。記億體單元之鳥 瞰圖或俯視圖是相同於示於圖10H者。一自對準η接面 至步階通道/汲極區域之結構是藉由此簡單製程完成。 因此，在分離閘之浮動閘下之通道長度，水平通道及步階 Ν汲極長度可以藉由側壁技術所精確地定義。在塡滿以多 晶矽之自對準接點也被提供。 圖1 3Α至1 3 C示出用以製造電晶體6 0 0 d及 6 0 0 e之方法，諸電晶體是電晶體6 0 0 b之變化例。 在裝置被示於圖1 3 A中之裝置區域上之絕緣（淺溝渠或 L 0 C 0 S )形成之後，氮化膜6 5 2保持5 0奈米之厚 度。氮化膜係藉由使用一光阻罩用於圖1 3 B中之源極 6 0 4及汲極6 0 6而除去。然後，一CVD氧化膜係略 厚於氮化物膜者係被沉積如於圖1 3 C中之虛線所示’其 後，有一化學機械平面化。平面化塡滿在擴散層上之孔提 --r—，—t-------裝------訂------，旅 i _ f請先閲讀背面之注意事項再填寫本頁〕 本紙張尺度適用中國國家插準（CNS ) A4規格< 2丨〇Χ297公釐） -51 - 經濟部中央標準局員工消費合作社印装 411826 A7 __B7五、發明説明‘） 供了至少5 0奈米之氧化層厚度。爲了於步階區域中形成 埋入浮動閘，浮動閘區域係被曝露於一光阻罩6 6 2，該 矽被以一般R I E所蝕刻1 0 0至3 0 0奈米，這係如圖 1 3 D所示。多重砷佈植物，調整佈植之傾斜角及具不同 劑量，係被執行，以完，成淺接面6 0 3 »該淺接面將具有 於1E1.7 cm3mi g5E17 cm3範圍之表面濃度， 用於步階側壁6 1 3，同時步階6 0 2之底表面具有一較 高之摻雜位準，但少於5 E 1 9 c m 3。建議，硼可以略佈 植深於淺砷側壁接面，以創造一較高電場於水平及垂直角 落，其會變成注入點。在光阻罩6 6 2被除去後，步階矽 表面也被淸除，一 7至1 2奈米之薄氧化層是被熱成長， 這是示於圖1 3 E中。一應該略厚於步階深度之多晶矽層 是然後被C V D所保角沉積，如於圖1 3 E之虛線所示。 多晶矽層是被藉由化學機械磨光（CMP )所平面化，其 表面是藉由乾RIE所凹入。剩餘之於圖13E中之步階 區域塡滿多晶矽變成浮動閘。在熱成長一薄氧化層之後， 氮化層6 5 2係被磷酸或化學乾蝕所選擇地除去。在淸除 表面後，氧化層628(7至15奈米厚）係被熱成長於 選擇通道閘6 1 8及耦合氧化層6 3 0上，其係在浮動閘 上。由於摻雜多晶矽之高成長率，在多晶矽上之氧化層6 3 0係略厚於在矽基底上之氧化層a於一N 0環境中之被 氮化之氧化層及另一略氧化是被重覆以減少針孔。相反於 氮化，一薄CVD氮化層（於6奈米）可以被沉積，如於 圖13F中所示。用於選擇閘之多晶矽係被以CVD作保 {請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 411626 A7 B7 五、發明説明50 ) 角沉積。如於圖1 3 G所示，多晶矽層係被蝕刻以分離在 5 T I區域上之相鄰選擇閘。因此，記憶體單元電晶體 6 〇 〇 d係被獲得。一般之F E T製程如下’例如’鈍化 ，接點孔定義及金屬接線。記億體單元之鳥瞰圖係不於圖 1 3 Η 中。 利用相同之製程，但消除於先前設計中之Ν 1汲極形成 ，高密度單元6 0 0 e之變化可以獲得。高密度記憶體陣 列可以串聯放置很多6 0 0 e型之電晶體加以實現。 雖然，本發明已經藉由參考特定之實施例加示出或說 明，但熟習此技藝者可以了解，很多形式及細節上之變化 可以在不脫離本案之精神及範圍下加以完成。 I-—,Ί.,ΙΤΓ-----裝------訂------_康 I (請先閱讀背面之注意事項再填寫本頁) 經濟部中央搮準局貝工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 411626 五、發明說明（51 )NVRAM測試地點內藏非揮發性記憶體 約6 4 K位元組 英代爾架構相容 控制器碼儲存 加密鍵儲存 低成本保險絲 取代雷射保險絲 可程式冗餘邏輯-用於良率加強及場修復 S R A Μ相容 差動感應 快速控制儲存 快速P L A D R A Μ相容 直接執行碼串聯固態檔案 高密度及低成本 (請先閱讀背面之注意事項再填冩本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -54 -

Claims (1)

  1. 經濟部智慧財產局員工消費合作社印製 411626 η 玛修正骂 ________D8__ 六、申請專利範圍 附件3A ； 第86118321號專利申請案 中文申請專利範圍修正本 民國89年4月修正 1 _ 一種電氣可程式記憶體裝置，其具有由通道將電 Γ注人至浮動閘之較高之電子注入效率，該裝置包含： 一基底具有源極及汲極區域，其間具有一通道； 一浮動閘結構在該源極及汲極區域部份及該通道之上 ’該結構包含一電介質層及一導電層於其上；及 該在浮動閘下之通道具有水平及垂直元件。 2 .如申請專利範圍第1項所述之電氣可程式記憶體 裝置’其中’該水平及垂直元件是一水平通道及一垂直通 道，該垂直通道是接近該汲極區域及該水平通道是接近該 源極區域1該裝置提供於水平通道中之操作中之被加速電 子被直接注入動能方向，而進入垂直通道及該垂直通道上 之浮動閘結構之垂直部份。 3 .如申請專利範圍第2項所述之電氣可程式記憶體 裝置，其中，該垂直通道深度是於2 0至2 0 0奈米之間 4 .如申請專利範圍第2項所述之電氣可程式記億體 裝置，其中，該垂直通道之角度當由水平測量時，是於 3 0至1 5 0度之間° 5 .如申請專利範圍第2項所述之電氣可程式記憶體 裝置，其中，該在浮動閘下之垂直通道是N -型材料’被 本紙張尺度遶用中®國家標準（CNS)A4規格公釐） ------：--------裝----I---訂·！----- * 線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 411626 η 玛修正骂 ________D8__ 六、申請專利範圍 附件3A ； 第86118321號專利申請案 中文申請專利範圍修正本 民國89年4月修正 1 _ 一種電氣可程式記憶體裝置，其具有由通道將電 Γ注人至浮動閘之較高之電子注入效率，該裝置包含： 一基底具有源極及汲極區域，其間具有一通道； 一浮動閘結構在該源極及汲極區域部份及該通道之上 ’該結構包含一電介質層及一導電層於其上；及 該在浮動閘下之通道具有水平及垂直元件。 2 .如申請專利範圍第1項所述之電氣可程式記憶體 裝置’其中’該水平及垂直元件是一水平通道及一垂直通 道，該垂直通道是接近該汲極區域及該水平通道是接近該 源極區域1該裝置提供於水平通道中之操作中之被加速電 子被直接注入動能方向，而進入垂直通道及該垂直通道上 之浮動閘結構之垂直部份。 3 .如申請專利範圍第2項所述之電氣可程式記憶體 裝置，其中，該垂直通道深度是於2 0至2 0 0奈米之間 4 .如申請專利範圍第2項所述之電氣可程式記億體 裝置，其中，該垂直通道之角度當由水平測量時，是於 3 0至1 5 0度之間° 5 .如申請專利範圍第2項所述之電氣可程式記憶體 裝置，其中，該在浮動閘下之垂直通道是N -型材料’被 本紙張尺度遶用中®國家標準（CNS)A4規格公釐） ------：--------裝----I---訂·！----- * 線 (請先閱讀背面之注意事項再填寫本頁) 411626 A8 B8 C8 D8 '、申請專利範圍 輕微地摻雜以1 E 1 7至1 E 1 9範圍每立方公分。 <請先閱讀背面之注意事項再填寫本頁) 6 _如申請專利範圍第1項所述之電氣可程式記憶體 裝置，其中，該水平通道之延伸是被覆蓋以另一控制閘（ 非浮動閘）’該水平及步階通道被覆蓋以一浮動閘，藉以 該水平及垂直通道係由兩分離之閘所作電氣控制，以允許 注入電子，以移動動作之方向向著垂直浮動閘 7 ·—種單多晶矽EPROM記憶體單元，包含： 一序列之傳統F E T電晶體及一浮動閘裝置； 該浮動閘裝置具有一水平及垂直步階通道/汲極，其 中，該步階N -汲極長度在浮動閘下之重疊長度是較長於 水平通道區域，以增加於汲極間之耦合電容；及 該水平通道/汲極被常“開”。 病' 8 . —種單多晶矽EPROM記憶體單 '元庵.、含： 浮動閘記憶體電晶體包含水平及垂直步階:_:\道/汲 極； 及一外部耦合電容； 其中，該電容之閘極是由相同於浮動閘之導體材料作 成並與浮動閘連接在一起； 經濟部智慧財產局員工消費合作社印製 該水平通道是常閉；及 該浮動閘記憶體電晶體是藉由施加一電壓至該耦合電 容之另一端擴散層而加以選定。 9. 一種單多晶矽EPROM記憶體單 一浮動閘記億體電晶體具有一水平及垂直道/ 汲極； -2- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 411686 A8B8SS 六、申請專利範圍 及一稱合電容 其中，該電晶 ，該步驟N -汲極 但耦合 比：該 壓至該 電容是至少 水平通道是 耦合電容而 0 .如申請 Ο Μ記憶體 具有步階通 接面之相同 E P R 執行於 之步階 源極接面爲深之Ν 受由浮 動閘至Ν — 1 . 一種雙 體之浮動 長度在浮 大於浮動 常閉，該 加以選擇 專利範圍 單元，其 道/汲極 側，該步 -汲極接 汲極擴散 多晶矽堆 閘是連接至該耦合電容，其中 動閘下之重疊閘可以是很小， 閘電晶體區域，以增加該耦合 記憶體電晶體是藉由施加一電 〇 第9項所述之單多晶矽 中，該可靠抹除及程式操作是 結構之浮動閘記憶體電晶體中 階通道/汲極結構是藉由一較 面所提供並較輕微摻雜，以忍 層之隧道效應之高壓 疊E P R ◦ Μ記憶體單\ ，含
    經濟部智慧財產局員工消費合作社印製 一浮動閘記憶體電晶體’具有源極’汲極及通道並具 有.水平及垂直步階通道/汲極結構’其提供由通道至該 浮動閘之有效電子注入：及 抹除機構，用以可靠地抹除由一較源極爲深及較輕微 摻雜之Ν-汲極接面所提供之於水平及垂直步階接面之記 憶體單元，以忍受由浮動閘至Ν 一汲極擴散之隧道效應之 商電壓 ,—雙多晶矽分離閘E P R Ο Μ記憶體ί
    一浮動分離閘電晶體具有源極’汲極及通道並具有 本纸張尺度適用中國國家標準（CNS)A4規格（2】0 X 297公g ) -3- ------^—--- 裝-------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用争國國家標準（CNS)A4規格（210 X 297公釐） A8 B3 C8 DS 六、申請專利範圍 水平及垂直步階接面，其提供由通道至該浮動閘之有效電 子注入；及 . 抹除機構，用以可靠地抹除於水平及垂直步階接面之 記憶體單元，該接面係由較源極接面爲深之N —汲極接面 並較輕微摻雜，以忍受由浮動閘至N -汲極擴散層隧道之
    1 3 . —種雙多晶矽閘EPROM記憶體單笼 一雙多晶矽浮動閘電晶體具有一水平及垂直步階 /汲極： 結構具有由通道至浮動閘之有效電子注入； 一控制閘； 於Ν -汲極擴散層上之重疊浮動閘之長度是可以被調 整以長於水平通道長度：及 抹除機構 > 用以藉由隧道效應由浮動閘穿過該控制閘 而抹除該記憶體單元。 1 4 .如申請專利範圍第9項所述之單多晶矽E P R 〇Μ記憶體單元，其中，提供有用於小抹除區塊大小之選 定字元線抹除及用以藉由減少於浮動閘電晶體中之不需要 程式/抹除週典而延伸忍受度之機構。 1 5 .如申請專利範圍第1 1項所述之雙多晶矽堆疊 E P ROM記憶體單元，其中，提供有用以藉由調整於Ν -汲極擴散層之重疊浮動閘長度較水平通道長度爲長及汲 極接面與源極接面相同深度而作抹除操作之機構。 1 6 ·如申請專利範圍第1 2項所述之雙多晶矽分離 -4 - —'----^----- --------訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 _g__ t、申請專利範圍 閘E P R ◦ M記憶體單元，其中，提供有用以藉由調整於 Ν -汲極擴散層之重疊浮動閘之長度較水平通道長度爲長 及汲極接面興源極接面相同深度而作抹除操作之機構。 1 7 · —種非揮發性R A Μ，組合低壓規劃之操作特 性及多晶矽對多晶矽抹除，該R A Μ包含： 一基底具有源極及汲極區域與一通道於具間； 一浮動閘結構於該源極及汲極及通道之部份上，該結 構包含一電介質層及一導體層於其上； 在浮動閘下之通道有水平及垂直元件； 一字元線選擇閘位於該水平通道元件之一部份上。 1 8 ,如申請專利範圍第1 7項所述之非揮發性 R A Μ，其中，提供有用以低壓規劃之機構及用以多晶矽 對多晶矽抹除操作之機構。 1 9 . 一種三重多晶矽電氣可程式記憶體裝置，該裝 置具有由通道將電子注入至浮動閘之較高效率之電子注入 ，該裝置包含： 一基底具有源極及汲極區域’具有通道於其間； 一垂直堆之多晶矽浮動閘結構於該源極及汲極區域及 通道之部份上，該結構包含一電介質層及一導體層於其上 在該浮動閘下之通道具有水平及垂直閘元件；及 該垂直堆疊浮動閘結構是與一水平F Ε Τ裝置串聯， 該裝置具有一分離之多晶矽閘，其中，電子係利用該電子 注入機構，被加速於水平通道中並被注入垂直浮動閘中。 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公釐） -5- ----------- *^--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 411626 Λ8 BS C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 2 Ο .如申請專利範圍第1 9項所述之三重多晶矽電 氣可程式記億體裝置，其中1提供有該水平多晶矽閘之延 伸於該浮動閘上|藉以被儲存於浮動閘之電子係被抹除及 藉由隧道效應由浮動閘移動至水平多晶矽閘。 2 1 . —種用以製造電氣可程式記憶體裝置之方法， 該裝置具有由通道將電子注入至浮動閘之高電子注入效率 ，該方法包含步驟： 提供一基底，具有源極及汲極與一通道於其間： 提供一浮動閘結構於該源極及汲極及該通道之部份上 ，該結構包含一電介質層及一導體層於其上；及 在該浮動閘下之通道具有水平及垂直元件。 2 2 .如申請專利範圍第2 1項所述之用以^ 氣 式記憶體裝置之方法，其中，該水平及垂直元^是V ^ —垂直通道，該垂直通道是接近該汲極區域 水平'是接近該源極區域，該裝置使得於水平通道中之 操作中之被加速電子被直接注入於動能方向而進入在該垂 直通道上之浮動閘結構之垂直通道及垂直部份。 2 3 .如申請專利範圍第2 2項所述之製造電氣可程 式記憶體裝置之方法，其中，該垂直通道當由水平量得時 是3 0至1 5 0度之通道。 2 4 .如申請專利範圍第2 3項所述之製造電氣可程 式記憶體裝置之方法，其中，該垂直通道是藉由於先前階 段之場效裝置製造中蝕刻深度爲2 0至1 0 0奈米。 2 5 .如申請專利範圍第2 3項所述之製造電氣可程 --------^----- · ^---------- 訂·--------線 (請先閱讀背面之注意事項再填寫本頁) 私紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -0- 411626 i C8 經濟部智慧时產局員工消費合作社印製 、申請專利範圍 式記憶體裝置之方法，其中，該垂直通道是藉由於先前階 段之場效裝置製造中蝕刻深度爲2 0至1 0 0奈米。 2 6 .如申請專利範圍第2 5項所述之製造電氣可程 式記憶體裝置之方法，其中，在形成該垂直通道及使用同 一遮罩以定義垂直通道步階時，一來自由磷，砷及銻所組 成之群之離子係被佈植以形成N -汲極自對準至垂直通道 步階區域。 2 7 .如申請專利範圍第2 6項所述之製造電氣可程 式記憶體裝置之方法，其中，該浮動閘是形成在該垂直通 道步階上，該形成是藉由形成一隧道氧化矽層於通道之上 ’並形成一第一多晶矽層於其上及作出圖案，以形成浮動 閘。 2 8 ·如申請專利範圍第2 7項所述之製造電氣可程 式記憶體裝置之方法，其中，形成有一堆疊閫記億體單元 〇 2 9 ·如申請專利範圍第2 7項所述之製造電氣可程 式記憶體裝置之方法，其中，形成一分離閘記憶體單元。 3 0 如申請專利範圍第2 6項所述之製造電氣可程 式記憶體裝置之方法，其中，一控制閘是藉由沉積一分成 電介質層於第一多晶矽及一第二多晶矽於其上並作成圖案 而形成，以形成控制閘。 3 1 種製造電氣可程式記憶體裝置之方法，該裝 置具有由通道將電子注入至浮動閘之較大之電子注入效率 ，該方法包含步驟： ------1----- - 4^4 --------訂·-------- (請先閲讀背面之注意事項再填寫本頁) 本纸張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐） -7- 411626 A8B8C8S. 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 提供一半導體基底具有絕緣表面區域於其中； 提供源極及汲極區域，其間有—通道於至少該一絕緣 區域之內； 形成一垂直步階於至少該絕緣區域之一之.內’該區域 具有該源極及汲極區域，藉由蝕刻入該基底於源極及汲極 間之位置至一想要之深度； 佈植以形成一 N -區域於至少該垂直步階上及與該源 極或汲極接觸； · 形成一浮動閘結構於該源極及該汲極及通道部份上’ 該結構包含一電介質層及一導體層於其上；及 在浮動閘下之通道具有水平及垂直元件。 3 2 .如申請專利範圍第3 1項所述之製造電氣可程 式記憶體裝置之方法，其中，一控制閘係形成在浮動閘上 ，該形成包含步驟有形成一合成電介質層在浮動閘上；彤 成一多晶矽層於其上及在該多晶矽層作出圖案，以定義該 控制閘。 3 3 .如申請專利範圍第3 1項所述之製造電氣可程 式記憶體裝置之方法，其中，其中，該水平及垂直元件是 一水平通道及一垂直通道，該垂直通道是接近該汲極區域 及該水平通道是接近該源極區域，該裝置提供操作中之於 水平通道中之加速電子被直接以動量方向注入該垂直通道 及該浮動閘結構之於該垂直通道上之垂直部份中。 3 4 .如申請專利範圍第3 1項所述之製造電氣可程 式記憶體裝置之方法，其中，該垂直通道深度爲2 0至 --^----- Γ ----•裝*------丨訂---------線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -8 - 經濟部智慧財產局員工消費合作社印製 «11626 as bo_§_六、申請專利範圍 3 0奈米。 3 5 .如申請專利範圍第3 1項所述之製造電氣可程 式記憶體裝置之方法，其中，該垂直通道當由水平量測時 係3 0至1 5 0度。 . 3 6 ·如申請專利範圍第3 1項所述之製造電氣可程 式記憶體裝置之方法，其中，在形成垂直通道後，使用相 同遮罩來定義垂直通道步階。 3 7 .如申請專利範圍第3 1項所述之製造電氣可程 式記憶體裝置之方法，其中|該浮動閘是形成在該垂直通 道步階之上，其中，該電介質層是藉由形成一隧道氧化矽 於通道上加以形成，及該導體層是藉由形成第一多晶矽層 在其上而形成及作出圖案，以形成該浮動閘。 3 8 .如申請專利範圍第3 1項所述之製造電氣可程 式記憶體裝置之方法，其中，一堆疊閘記憶體單元是被形 成。 3 9 ·如申請專利範圍第3 1項所述之製造電氣可程 式記憶體裝置之方法，其中，一分離閘記億體單元是被形 成。 4 0 . —種製造電氣可程式記億體裝置之方法，該裝 置具有由通道將電子注入至浮動閘之較大之電子注入效率 ，該方法包含步驟： 提供一半導體基底，其具有絕緣表面區域於其中； 形成一字兀線閘結構在至少諸區域之一以內； 形成一源極區域接近一字元線閘結構； (請先閱讀背面之注意事項再填寫本頁) 1 I I !訂· — - - -----I ---- I ---— — — ΙΙΙΊΙ I I I I I__I 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -9- 411626 經濟部智慧財產局員工消費合作社印製 C8 D8六、申請專利範圍 形成一 N -汲極區域接近該字元線結構但與該源極區 域分開； 藉由蝕刻於源極及汲極間之位置之基底至一想要之深 度，以形成一垂直步階在該至少一絕緣區域之內，諸區域 具有該N-汲極區域’ 佈植以形成一高摻雜汲極區域在該N-汲極區域之內 * 形成一接點給源極區域以作爲一字元線接點； 形成一浮動閘結構於該源極及該汲極及通道部份上， 該結構包含一電介質層及一導體層於其上；及 在浮動閘下之通道具有水平及垂直元件》 4 1 . 一種製造電氣可程式記憶體裝置之方法1該裝 置具有由通道至浮動閘之較大之電子注入效率，該方法包 含步驟 提供一半導體基底具有絕緣表面區域於其中： 提供源極及汲極區域，其間有一通道於至少該一絕緣 區域之內： 該源極及汲極區域是在低於絕緣區域表面之一位準； 形成一垂直步階於至少該絕緣區域之一溝渠之內，該 區域具有該源極及汲極區域，藉由蝕刻入該基底於源極及 汲極間之位置至一大於3 0 0奈米之深度； 佈植以形成一 N -區域於至少該垂直步階上及與該汲 極接觸； 形成一浮動閘結構於該源極及該汲極及通道部份上， 本紙張尺度適用中國國家標準（CNS)A4規格（210 *297公釐） -10- (請先閱讀背面之注意事項再填寫本頁) - ----f I I ^--I--I---I A8 B8 C8 D8 411626 六、申請專利範圍 該結構包含一電介質層及一導體層於其上； 該電介質層是形成在該步階及該溝渠上’該導體層是 多晶矽並被沉積於在溝渠內之電介質上而不包含溝渠； 該多晶矽層被極化以只留下在該溝渠內之層之部份，以完 成該浮動閘結構；及 在浮動閘下之通道具有水平及垂直元件。 4 2 .如申請專利範圍第4 1項所述之製造電氣可程 式記憶體裝置之方法，其中’該垂直通道當由水平量測時 係3 0至1 5 0度之通道。 4 3 .如申請專利範圍第4 1項所述之製造電氣可程 式記憶體裝置之方法，其中，該垂直通道是藉由触刻至 1 0 0至3 0 0奈米之深度而加以形成。 -----------.t--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟郤智慧財產局員工消費合作社印製 本纸張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） -η -
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