DE102004060690B4 - Transistor eines Halbleiterbauelements und Verfahren zur Herstellung desselben - Google Patents

Transistor eines Halbleiterbauelements und Verfahren zur Herstellung desselben Download PDF

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Abstract

Transistor eines Halbleiterbauelements, aufweisend: ein Gate vom Stapeltyp, in welchem eine Tunneloxidschicht (102a), ein Floating-Gate (104d), eine d14a) sequenziell auf einem Halbleitersubstrat (100) gestapelt sind; jeweils eine Gate-Oxidschicht (126), auf beiden Seiten des Gates vom Stapeltyp auf dem Halbleitersubstrat (100) und jeweils eine Gate-Oxidschicht (126) auf beiden Seiten des Gates vom Stapeltyp an einem Teil des Bodens (104d-5) und der Seitenoberfläche (104d-3, 104d-4) des Floating-Gates (104d); und jeweils eine Floating-Nitridschicht (128a) auf beiden Seiten des Gates vom Stapeltyp in Lücken vergraben zwischen der Gate-Oxidschicht (126) auf dem Halbleitersubstrat (100) und der Gate-Oxidschicht (126) an einem Teil des Bodens (104d-5) und der Seitenoberfläche (104d-3, 104d-4) des Floating-Gates (104d), wobei die Floating-Nitridschichten (128a) auf beiden Seiten des Gates vom Stapeltyp jeweils als ein Fallenzentrum einer heißen Ladung dienen und auf beiden Seiten des Gates vom Stapeltyp jeweils 1 Bit Ladung speichern.

Description

  • Die vorliegende Erfindung bezieht sich auf ein Halbleiterbauelement und ein Verfahren zur Herstellung desselben, und weiter insbesondere auf einen Transistor eines Halbleiterbauelements, welcher als ein 2-Bit- oder 3-Bit-Zellentransistor arbeiten kann, und auf ein Verfahren zur Herstellung desselben.
  • Vorrichtungen und Verfahren der eingangs genannten Art sind aus dem US 5434813 A und aus der US 2004/0021172 A1 bekannt geworden.
  • Halbleiterspeicherbauelemente werden typischerweise klassifiziert, indem eine gespeicherte Information gelöscht wird, wenn die Zufuhr von Energie gestoppt wird und in einen nicht-volatilen Speicher, in dem Information erhalten bleibt, obwohl die Zufuhr von Energie gestoppt wird. Die nicht-volatilen Speicherbauelemente können einen EPROM (löschbarer programmierbarer Nur-Lese-Speicher), einen EEPROM (elektrisch löschbarer programmierbarer Nur-Lese-Speicher), einen Flash-Speicher und dergleichen umfassen.
  • Das Flash-Speicherbauelement wird klassifiziert in ein Flash-Speicherbauelement vom NOR-Typ und in ein Flash-Speicherbauelement vom NAND-Typ, abhängig von der Konfiguration der Zellen. In dem Flash-Speicherbauelement schließt eine Speicherzelle, die Daten speichert, Zellentransistoren ein. Jeder der Zellentransistoren schließt ein Steuer-Gate und ein Floating-Gate ein. Das Flash-Speicherbauelement benötigt etwas Zeit beim Speichern von Information, da die Information unter Verwendung eines Tunnelphänomens durch eine Isolationsschicht gespeichert wird. Das Flash-Speicherbauelement vom NOR-Typ wird typischerweise verwendet, um eine kleine Menge von Information in einer nicht-sequenziellen Art bei hoher Geschwindigkeit zu lesen, während das Flashspeicherbauelement vom NAND-Typ normalerweise verwendet wird, um Information in einer sequenziellen Art und Weise zu lesen. In einem Verfahren des Speicherns von einem Bit in einer Zelle wird jedoch die gleiche Anzahl einer Zelle wie das Niveau der Integration benötigt, in dem Maß, in dem der Grad der Integration einer Flash-Speicherzelle ansteigt. Das bedeutet, dass ein 64 Mb-Flash-Speicherbauelement 226 Zellen benötigt. Um dieses Problem zu lösen, wurde somit eine Multiniveauzelle (MLC) entwickelt. Ein Verfahren wurde entwickelt, in welchem die Threshold-Spannung Vt der Flash-Speicherzelle unterteilt, um Zustände ohne Variationen in der Flash-Zellenstruktur darzustellen. Diese Verfahren wurden auch für ein Flash-Speicherbauelement vom NAND-Typ sowie auch für ein Flash-Speicherbauelement vom NOR-Typ entwickelt.
  • 1 ist ein Querschnitt, welcher die Konfiguration eines Transistors eines typischen Flash-Speicherbauelements zeigt.
  • Gemäß 1 schließt ein herkömmlicher Zellentransistor vom gestapelten Gate-Typ eine auf einem Halbleitersubstrat 10 gebildete Tunneloxidschicht 12 ein auf der Tunneloxidschicht 12 gebildetes Floating-Gate 14, eine auf dem Floating-Gate gebildete dielektrische Schicht 22, ein auf der dielektrischen Schicht 22 gebildetes Steuer-Gate 24, eine auf dem Steuer-Gate gebildete Abdeckschicht 26, und eine Source-Drain-Region 32, die parallel zu dem Floating-Gate 14 und über dem Halbleitersubstrat 10 und unterhalb der Tunneloxidschicht 12 gebildet ist. Die dielektrische Schicht 22 weist eine ONO-(Oxid-Nitrid-Oxid)Struktur auf, in welcher eine erste Oxidschicht 16, eine Nitridschicht 18 und eine zweite Oxidschicht 20 sequenziell gestapelt sind. Eine thermische Oxidschicht 28 ist auf beiden Seiten des Floating-Gates, der dielektrischen Schicht 22 und des Steuer-Gates 24 gebildet. Spacer 30 sind an den Seitenwänden der thermischen Oxidschicht 28 und der Abdeckschicht 26 gebildet.
  • In diesem Zellentransistor vom Stapel-Gate-Typ ist das Floating-Gate 14 ein Ort, an dem Elektronen oder Löcher gespeichert sind, und der durch Tunneloxidschicht 12 und die dielektrische Schicht 22 isoliert ist. Wenn Elektronen in dem Floating-Gate 14 gespeichert sind, dann steigt die Threshold-Spannung des Zellentransistors vom Stapel-Gate-Typ an. Auf der anderen Seite, wenn Löcher in dem Floating-Gate 14 gespeichert sind, dann die nimmt die Threshold-Spannung des Zellentransistors vom Stapel-Gate-Typ ab. Unter der Annahme, dass ein Zustand, in dem Elektronen gespeichert sind, als „0” definiert ist, und ein Zustand, in dem Elektronen nicht gespeichert sind, als „1” (und vice versa) definiert ist, dann können Daten „0” oder „1”, die in dem Floating-Gate 14 gespeichert sind, normalerweise in einer unbegrenzten Art und Weise gelesen werden, und die Daten können vollständig erhalten werden, auch wenn die Energie ausgeschaltet wird. Daher kann der Zellentransistor vom Stapel-Gate-Typ als eine Flash-Speicherzelle verwendet werden.
  • Da nur „0” oder „1” in einem Zellentransistor vom Stapel-Gate-Typ gespeichert werden können, arbeitet der Zellentransistor vom Stapel-Gate-Typ nur als ein 1-Bit-Transistor. Daher werden Transistoren in der Anzahl der zu speichernden Daten benötigt.
  • Daher wurde die vorliegende Erfindung hinsichtlich der obigen Probleme getätigt, und es ist ein Ziel der vorliegenden Erfindung, einen Transistor eines Halbleiterbauelements zur Verfügung zu stellen, welcher als ein 3-Bit-Zellentransistor arbeiten kann.
  • Ein anderes Ziel der vorliegenden Erfindung ist es, einen Transistor für ein Halbleiterbauelement zur Verfügung zu stellen, welcher als ein 2-Bit-Zellentransistor arbeiten kann.
  • Noch ein weiteres Ziel der vorliegenden Erfindung ist es, ein Verfahren zur Herstellung eines Halbleiterbauelements zur Verfügung zu stellen, welches als ein 3-Bit-Zellentransistor arbeiten kann.
  • Noch ein weiteres Ziel der vorliegenden Erfindung ist es, ein Verfahren zur Herstellung eines Halbleiterbauelements zur Verfügung zu stellen, welches als ein 2-Bit-Zellentransistor arbeiten kann.
  • Um die obigen Ziele zu erreichen, wird gemäß einem Aspekt der vorliegenden Erfindung zur Verfügung gestellt ein Transistor eines Halbleiterbauelements, aufweisend: ein Gate vom Stapeltyp, in welchem eine Tunneloxidschicht, ein Floating-Gate, eine dielektrische Schicht und ein Steuer-Gate sequenziell auf einem Halbleitersubstrat gestapelt sind; jeweils eine Gate-Oxidschicht, auf beiden Seiten des Gates vom Stapeltyp auf dem Halbleitersubstrat und jeweils eine Gate-Oxidschicht auf beiden Seiten des Gates vom Stapeltyp an einem Teil des Bodens und der Seitenoberfläche des Floating-Gates; und jeweils eine Floating-Nitridschicht auf beiden Seiten des Gates vom Stapeltyp in Lücken vergraben zwischen der Gate-Oxidschicht auf dem Halbleitersubstrat und der Gate-Oxidschicht an einem Teil des Bodens und der Seitenoberfläche, des Floating-Gates, wobei die Floating-Nitridschichten auf beiden Seiten des Gates vom Stapeltyp jeweils als ein Fallenzentrum einer heißen Ladung dienen und auf beiden Seiten des Gates vom Stapeltyp jeweils 1 Bit Ladung speichern.
  • Darüber hinaus wird gemäß einem weiteren Aspekt der vorliegenden Erfindung zur Verfügung gestellt ein Transistor nach Anspruch 1, weiterhin jeweils einen ersten Spacer auf beiden Seiten des Gates vom Stapeltyp an einem Teil des Floating-Gates, der dielektrischen Schicht und einer Steuer-Gate-Seitenwand, aufweisend.
  • Gemäß noch einem weiteren Aspekt der vorliegenden Erfindung wird zur Verfügung gestellt ein Transistor eines Halbleiterbauelements, aufweisend: ein Gate vom Stapeltyp, in welchem eine Tunneloxidschicht, ein Floating-Gate, eine dielektrische Schicht und ein Steuer-Gate auf einem Halbleitersubstrat sequenziell gestapelt sind; jeweils einen ersten Spacer, auf beiden Seiten des Gates vom Stapeltyp auf Seitenwänden von einem Teil des Floating-Gates, der dielektrischen Schicht und des Steuer-Gates; eine thermische Oxidschicht, die auf dem Halbleitersubstrat an dem Boden einer ersten Seite des Floating-Gates gebildet ist; eine Gate-Oxidschicht, die an einem Teil des Bodens und der Seitenoberfläche einer ersten Seite des Floating-Gates und auf der thermischen Oxidschicht gebildet ist, und eine Gate-Oxidschicht, die an einem Teil des Bodens und der Seitenoberfläche einer zweiten Seite des Floating-Gates gebildet ist, und eine Gate-Oxidschicht, die auf dem Halbleitersubstrat gebildet ist; und eine Floating-Nitridschicht, die in einer Lücke zwischen der Gate-Oxidschicht, die an einem Teil des Bodens und der Seitenoberfläche der zweiten Seite des Floating-Gates gebildet ist, und der Gate-Oxidschicht, die auf dem Halbleitersubstrat gebildet ist, vergraben ist; einen zweiten Spacer, der auf der ersten Seite des Floating-Gates auf dem ersten Spacer und der thermischen Oxidschicht gebildet ist, und der auf der zweiten Seite des Floating-Gates auf einer Seitenwand des ersten Spacers, der an dem Boden und der Seitenoberfläche des Floating-Gates gebildeten Gate-Oxidschicht und der Floating-Nitridschicht gebildet ist.
  • Weiterhin wird gemäß noch einem weiteren Aspekt der vorliegenden Erfindung zur Verfügung gestellt ein Verfahren zur Herstellung eines Transistors eines Halbleiterbauelements, mit den Schritten: Bilden einer Tunneloxidschicht auf einem Halbleitersubstrat; Stapeln eines Floating-Gates, einer dielektrischen Schicht, eines Steuer-Gates und einer Abdeckschicht auf der Tunneloxidschicht und Strukturieren des Floating-Gates, der dielektrischen Schicht, des Steuer-Gates und der Abdeckschicht, um ein Gate vom Stapeltyp zu bilden, wobei das Floating-Gate teilweise strukturiert wird, so dass eine vorbestimmte Dicke verbleibt; Bilden erster Spacer auf beiden Seiten des Gates vom Stapeltyp jeweils auf Seitenwänden der Abdeckschicht, des Steuer-Gates, der dielektrischen Schicht und des Floating-Gates; Ätzen des verbleibenden Floating-Gates unter Verwendung der Abdeckschicht und des ersten Spacers als eine Ätzmaske; Wachsen einer Oxidschicht auf der Tunneloxidschicht und an der Seitenoberfläche des Floating-Gates um eine thermische Oxidschicht zu bilden, die in den Boden des Floating-Gates mit einer vorgegebenen Tiefe infiltriert ist; Entfernen der Tunneloxidschicht an dem Boden der thermischen Oxidschicht und der thermischen Oxidschicht; Bilden von Lücken einer vorbestimmten Form zwischen Gate-Oxidschichten, die auf beiden Seiten des Gates vom Stapeltyp jeweils an der Seitenoberfläche und dem Boden des Floating-Gates gebildet sind, und Gate-Oxidschichten die auf beiden Seiten des Gates vom Stapeltyp jeweils auf dem Halbleitersubstrat gebildet sind, während auf beiden Seiten des Gates vom Stapeltyp jeweils Gate-Oxidschichten an der Seitenoberfläche und dem Boden des exponierten Floating-Gates und auf dem Halbleitersubstrat gewachsen werden; Abscheiden einer Nitridschicht auf dem Halbleitersubstrat, auf welchem die Gate-Oxidschichten gewachsen werden, wodurch auf beiden Seiten des Gates vom Stapeltyp jeweils Floating-Nitridschichten gebildet werden, um die Lücken zu vergraben; und Bilden zweiter Spacer auf beiden Seiten des Gates vom Stapeltyp jeweils auf Seitenwänden der ersten Spacer, der Gate-Oxidschicht und der Floating-Nitridschichten.
  • Gemäß noch einem weiteren Aspekt der vorliegenden Erfindung wird darüber hinaus zur Verfügung gestellt ein Verfahren zur Herstellung eines Transistors eines Halbleiterbauelements mit den Schritten: Bilden einer Tunneloxidschicht auf einem Halbleitersubstrat; Stapeln eines Floating-Gates, einer dielektrischen Schicht, eines Steuer-Gates und einer Abdeckschicht auf der Tunneloxidschicht und Strukturieren des Floating-Gates, der dielektrischen Schicht, des Steuer-Gates und der Abdeckschicht um ein Gate vom Stapeltyp zu bilden, wobei das Floating-Gate teilweise strukturiert wird, so dass eine vorbestimmte Dicke verbleibt; Bilden erster Spacer auf beiden Seiten des Gates vom Stapeltyp jeweils auf Seitenwänden der Abdeckschicht, des Steuer-Gates, der dielektrischen Schicht und des Floating-Gates; Ätzen des verbleibenden Floating-Gates unter Verwendung der Abdeckschicht und der ersten Spacer als eine Ätzmaske; Wachsen einer Oxidschicht auf der Tunneloxidschicht und an der Seite des Floating-Gates, um eine thermische Oxidschicht zu bilden, die in den Boden des Floating-Gates mit einer vorgegebenen Tiefe infiltriert ist; Abdecken einer ersten Seite des Gates vom Stapeltyp, und Entfernen der an einer zweiten Seite des Gates vom Stapeltyp gebildeten thermischen Oxidschicht und der Tunneloxidschicht an dem Boden der thermischen Oxidschicht; Wachsen von Gate-Oxidschichten auf der thermischen Oxidschicht, die an der ersten Seite des Gates vom Stapeltyp und an der Seitenoberfläche und dem Boden des Floating-Gates exponiert ist, und an einer zweiten Seite des Gates vom Stapeltyp, Bilden von Lücken einer vorbestimmten Form zwischen Gate-Oxidschichten, die an der Seitenoberfläche und dem Boden des Floating-Gates gebildet sind, und Gate-Oxidschichten, die auf dem Halbleitersubstrat gebildet sind, während Gate-Oxidschichten an der Seitenoberfläche und dem Boden des exponierten Floating-Gates und auf dem Halbleitersubstrat gewachsen werden; Abscheiden einer Nitridschicht auf dem Halbleitersubstrat, auf welchem die Gate-Oxidschicht gewachsen sind, und Ätzen der Nitridschicht, um eine Floating-Nitridschicht zu bilden, die die Lücken vergräbt; und Bilden zweiter Spacer auf Seitenwänden der ersten Spacer, der Gate-Oxidschicht und der Floating-Nitridschicht.
  • 1 ist ein Querschnitt, welcher die Konfiguration eines Transistors eines üblichen Flash-Speicherbauelements zeigt;
  • 2 ist eine Ansicht zum Erklären eines Transistors eines Halbleiterbauelements gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
  • 3 ist eine Ansicht zum Erklären eines Transistors eines Halbleiterbauelements gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;
  • 4 bis 12 sind Querschnitte, die Schritte eines Verfahrens zur Herstellung eines Transistors eines Halbleiterbauelements gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigen;
  • 13 bis 17 sind Querschnitte, die Schritte eines Verfahrens zur Herstellung eines Transistors eines Halbleiterbauelements gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigen.
  • Es werden nun die bevorzugten Ausführungsformen gemäß der vorliegenden Erfindung mit Bezug auf die begleitenden Zeichnungen beschrieben. Gleichzeitig ist dann, wenn beschrieben wird, dass eine Schicht „auf” der anderen Schicht oder einem Halbleitersubstrat ist, klar, dass die eine Schicht direkt die andere Schicht oder das Halbleitersubstrat kontaktieren. Oder eine dritte Schicht kann zwischen die eine Schicht und die andere Schicht oder das Halbleitersubstrat eingeschoben sein. Darüber hinaus sind in der Zeichnung die Dicke und die Größe jeder Schicht übertrieben dargestellt, um die Erklärung und die Klarheit zu erleichtern. Gleiche Bezugszeichen werden verwendet, um gleiche oder ähnliche Teile zu identifizieren.
  • Erste Ausführungsform
  • 2 ist eine Ansicht zum Erklären eines Transistors eines Halbleiterbauelements gemäß einer ersten Ausführungsform der vorliegenden Erfindung.
  • Gemäß 2 schließt der Transistor des Halbleiterbauelements gemäß der ersten Ausführungsform der vorliegenden Erfindung ein Gate vom Stapeltyp einer Struktur ein, in welchem eine Tunneloxidschicht 102a, ein Floating-Gate 104d, eine dielektrische Schicht 112a, ein Steuer-Gate 114a und eine Abdeckschicht 116a sequenziell auf einem Halbleitersubstrat 100 gestapelt sind. Erste Spacer 120 sind an einem Teil der Seitenoberfläche des Floating-Gates 104d und an der Seitenoberfläche der dielektrischen Schicht 112a und des Steuer-Gates 114a gebildet. Gate-Oxidschichten 126 sind an einem Teil des Bodens und der Seitenoberfläche des Floating-Gates 104d und über dem Halbleitersubstrat 100 gebildet. Das Floating-Gate 104d wird durch die Tunnel-Oxidschicht 102a, die Gate-Oxidschichten 126, die dielektrische Schicht 112a und die ersten Spacer 120 isoliert. Zwischen den Gate-Oxidschichten 126, die an einem Teil des Bodens und der Seitenoberfläche des Floating-Gates 104d gebildet sind, und den Gate-Oxidschichten 126, die auf dem Halbleitersubstrat 100 gebildet sind, werden Lücken gebildet. Nitridschichten 128a werden in den Lücken gebildet. Die Nitridschichten werden durch die Gate-Oxidschichten 126 umgeben, und sie existieren somit als Nitridschichten in Floating Form (im Folgenden als „Floating-Nitridschicht” bezeichnet). Die Floating-Nitridschichten 128a können ein liegendes, rechtwinkliges Dreieck aufweisen. Zweite Spacer 130 werden benachbart zu den Gate-Oxidschichten 126, die an einem Teil des Bodens und der Seitenoberfläche des Floating-Gates 104d gebildet sind, zu den Floating-Nitridschichten 128a und den ersten Spacern 120 gebildet. Die Floating-Nitridschichten 128a werden durch die Gate-Oxidschichten 126 und die zweiten Spacer 130 vollständig isoliert. Die dielektrische Schicht 112a kann eine ONO(Oxid-Nitrid-Oxid)-Struktur aufweisen, in welcher die erste Oxidschicht 106, die Nitridschicht 108 und die zweite Oxidschicht 110 sequenziell gestapelt sind.
  • Der Boden der ersten Spacer 120 ist an einem Ort angeordnet, der niedriger ist als die Oberseite 104d-1 des Floating-Gates und ist an einem Ort angeordnet, der höher ist als der Boden 104d-2 des Floating-Gates.
  • Erste Oberflächen 104d-3 an beiden Seiten des Floating-Gates 104d werden benachbart zu dem ersten Spacer 120 gebildet. Eine Weite zwischen zweiten Oberflächen 104d-4 an beiden Seiten des Floating-Gates 104d ist kleiner als zwischen den ersten Oberflächen 104d-3. Die zweiten Oberflächen 104d-4 kommen in Kontakt mit den Gate-Oxidschichten 126. Der Boden 104d-2 weist eine Ebene auf, die benachbart zu der Tunneloxidschicht 102a. Grenzflächen 104d-5 zwischen dem Boden 104d-2 und den zweiten Oberflächen 104d-4 sind um einen vorbestimmten Winkel geneigt. Die Grenzen zwischen der ersten Oberfläche 104d-2 und der zweiten Oberfläche 104d-3 des Floating-Gates und des Bodens des ersten Spacers 120 sind in der gleichen Ebene angeordnet.
  • Die Gate-Oxidschichten 126 sind an dem Boden und der Seitenoberfläche des Floating-Gates 104d über dem Halbleitersubstrat 100 gebildet. Die Gate-Oxidschichten 126 sind benachbart zu dem Boden des ersten Spacer 120, der Grenze zwischen der ersten Oberfläche 104d-3 und der zweiten Oberfläche 104d-4, der Grenze 104d-5 zwischen der zweiten Oberfläche 104d-4, dem Boden 104d-2 und der zweiten Oberfläche 104d-4 und der Tunnel-Oxidschicht 102a gebildet.
  • Der Transistor des Halbleiterbauelements gemäß der ersten Ausführungsform der vorliegenden Erfindung kann als ein 3-Bit-Zellen Transistor dienen. Eine 1-Bit-Ladung kann in dem Floating-Gate 104d des Transistors gemäß der ersten Ausführungsform der vorliegenden Erfindung mittels des F-N(Fowler Nordheim)-Tunneleffekts gespeichert werden, der die Tunneloxidschicht 102a tunnelt. Die Gate-Oxidschichten 126 – die Floating-Nitridschichten 128a – die Gate-Oxidschichten 126 sind zwischen dem Halbleitersubstrat 100 und einem Teil der Seitenoberfläche und des Bodens des Floating-Gates 104d gebildet. Die Floating-Nitridschichten 128a können als Fallenzentrum dienen, und können somit eine 1-Bit-Ladung speichern. Die Floating-Nitridschichten 128a werden unter den beiden Seiten des Floating-Gates 104d gebildet. Eine 1-Bit-Ladung kann in den Floating-Nitridschichten 128a gespeichert werden. Demnach weist der Transistor gemäß einer Ausführungsform der vorliegenden Erfindung eine Struktur auf, in welcher eine 3-Bit-Ladung durch das Floating-Gate 104d und die Floating-Nitridschichten 128a, die unter beiden Seiten des Floating-Gates 104d gebildet sind, gespeichert werden können. Mit anderen Worten weist der Transistor gemäß einer Ausführungsform der vorliegenden Erfindung eine Struktur auf, in welcher eine ONO-Schicht (die Gate-Oxidschichten 126 – die Floating-Nitridschichten 128a – die Gate-Oxidschichten 126) an dem Boden der ersten Seite des Gates vom Stapeltyp unter Verwendung des Gates vom Stapeltyp als eine gemeinsame Elektrode gebildet ist, die Tunneloxidschicht 102a an dem Boden des Gates vom Stapeltyp gebildet ist, und eine ONO-Schicht (die Gate-Oxidschichten 126 – die Floating-Nitridschichten 128a – die Gate-Oxidschichten 126) an dem Boden der zweiten Seiten des Gates vom Stapeltyp gebildet ist, jeweils Transistoren bilden, d. h. es sind drei Transistoren in Serie geschaltet. Die drei Transistoren, die in Serie geschaltet sind, weisen die gleiche Gate-Elektrode vom Stapeltyp auf.
  • Unter der Annahme, dass ein Zustand, in dem Elektronen in dem Floating-Gate 104d gespeichert, als „0” definiert ist, und ein Zustand, in dem Elektronen in dem Floating-Gate 104d nicht gespeichert sind, als „1” (oder vice versa) definiert ist, kann daher der Transistor der vorliegenden Erfindung als Bit 1 verwendet werden. Elektronen können in das Floating-Gate 104d durch die Tunneloxidschicht 102a mittels des F-N Tunneleffekts injiziert werden oder aus diesem gelöscht werden. Wenn Elektronen in den Floating-Nitridschichten 128a gespeichert werden, die sich unter beiden Seiten des Floating-Gates 104d befinden, dann steigt darüber hinaus die Threshold-Spannung des Transistors des Gates vom Stapeltyp an. Wenn in den Floating-Nitridschichten 128a keine Elektronen gespeichert sind, dann nimmt die Threshold-Spannung des Transistors des Gates vom Stapeltyp ab. Unter der Annahme, dass ein Zustand, in dem Elektronen in den Floating-Nitridschichten 128a gespeichert sind, als „0” definiert ist, und ein Zustand, in dem Elektronen in den Floating-Nitridschichten 128a nicht gespeichert sind, als „1” (oder vice versa) definiert ist, können daher die Floating-Nitridschichten 128a als Bit 2 oder Bit 3 arbeiten. Es ist daher möglich mittels der Heiße-Elektronen- oder Heiße-Löcher-Methode Elektronen in die Floating-Nitridschichten 128a zu injizieren oder Elektronen aus den Floating-Nitridschichten 128a zu löschen. Daher kann der Transistor gemäß der ersten Ausführungsform der vorliegenden Erfindung als 3-Bit-Zellentransistor arbeiten.
  • Im Folgenden werden Lese- und Schreiboperationen des Transistors gemäß der ersten Ausführungsform der vorliegenden Erfindung beschrieben.
  • Die unten dargestellte Tabelle 1 zeigt den Betrieb des 3-Bit-Zellentransistors gemäß der ersten Ausführungsform der vorliegenden Erfindung. In Tabelle 1 ist VPG1 > VPG2 ≒ VPG3 > VGG und VPD2 ≥ VPD1 > VDD. (Tabelle 1)
    Steuer-Gate Drain Source Halbleitersubstrat
    Lese VGG VDD 0 V OV oder –VBB
    Schreibe ”0” bit-1 VPG1 0 V 0 V OV oder –VBB
    bit-2 VPG2 VPD1 0 V OV oder –VBB
    bit-3 VPG2 0 V VPD1 OV oder –VBB
    Schreibe ”1” bit-1 –VPG1 0 V 0 V OV oder –VBB
    bit-2 –VPG3 VPD2 0 V oder floating OV oder –VBB
    bit-3 –VPG3 0 V oder floating VPD2 OV oder –VBB
  • Wenn die erste Programmierspannung +VPG1 an das Steuer-Gate 114a angelegt wird, dann wird in der Schreiboperation (schreibe „0” in Tabelle 1) 0 V an die Source und Drain-Elektrode 124a angelegt und 0 V oder die Rückvorspannung –VBB wird an das Halbleitersubstrat 100 angelegt, wobei Elektronen von dem Halbleitersubstrat 100 oder der Source/Drain-Elektrode 124a in das Floating-Gate 104d mittels des F-N-Tunneleffekts injiziert werden (siehe „Bit-1” in Tabelle 1). Wenn die zweite Programmierspannung +VPG2 an das Steuer-Gate 114a angelegt wird, dann wird die erste Drain-Spannung +VPD1 an die Drain-Elektrode 124a angelegt, es werden 0 V an die Source-Elektrode 124a angelegt und es werden 0 V oder die Rückvorspannung –VBB an das Halbleitersubstrat 100 angelegt, wobei Elektronen mit hoher Energie von der Drain-Elektrode 124a erzeugt werden, und somit heiße Elektronen von einer Region um das Drain in die um das Drain angeordneten Floating-Nitridschichten 128a mittels eines elektrischen Feldes des Steuer Gates 114a (siehe „Bit 2” in Tabelle 1) injiziert werden. Wenn die zweite Programmierspannung +VPG2 an das Steuer-Gate 114a angelegt wird, dann werden 0 V an die Drain-Elektrode 124a angelegt, wobei die erste Drain-Spannung +VPD1 an die Source-Elektrode 124a angelegt werden und 0 V oder die Rückvorspannung –VBB an das Halbleitersubstrat 100 angelegt werden, wobei Elektronen mit hoher Energie von der Source-Elektrode 124a erzeugt werden, um somit heiße Elektronen von einer Region um die Source in die um die Source angeordneten Floating-Nitridschichten 128a mittels eines elektrischen Feldes des Steuer Gates 114a (siehe „Bit 3” in Tabelle 1) injiziert werden.
  • Wenn die negative erste Programmierspannung –VPG1 an das Steuer-Gate 114a angelegt wird, dann werden in der Schreiboperation (schreibe „1” in Tabelle 1) 0 V an die Drain- und Source-Elektrode 124a angelegt, und es werden 0 V oder die Rückvorspannung –VBB an das Halbleitersubstrat 100 angelegt, wobei Elektronen in dem Floating-Gate 104d in das Halbleitersubstrat 100 oder die Source/Drain-Elektrode 124a austreten, es verbleiben somit in dem Floating-Gate 104d (siehe „Bit 1” in Tabelle 1) Löcher. Wenn die negative dritte Programmierspannung –VPG3 an das Steuer-Gate 114a angelegt wird, dann wird auch die zweite Drain-Spannung +VPD2 an die Drain-Elektrode 124a angelegt, wobei die Source-Elektrode 124a mit 0 V beaufschlagt oder floatend gelassen wird, und es werden 0 V oder die Rückvorspannung –VBB an das Halbleitersubstrat 100 angelegt, wobei Löcher hoher Energie von der Drain-Elektrode 124a erzeugt werden und somit von einer Region um das Drain in die Floating-Nitridschichten 128a mittels eines elektrischen Feldes des Steuer-Gates 114a (siehe „Bit 2” in Tabelle 1) injiziert werden. Wenn darüber hinaus die negative dritte Programmierspannung –VPG3 an das Steuer-Gate 114a angelegt wird, dann werden der Drain-Elektrode 124a 0 V angelegt oder sie wird floatend gestellt, wobei die zweite Drain-Spannung +VPD2 an die Source-Elektrode 124a angelegt wird, und 0 V oder die Rückvorspannung –VBB an das Halbleitersubstrat 100 angelegt werden, wobei Löcher hoher Energie von der Source-Elektrode 124a erzeugt werden, und somit von einer Region um die Source in die Floating-Nitridschichten 128a mittels eines elektrischen Feldes zu Steuer-Gates 114a (siehe „Bit 3” in Tabelle 1) injiziert werden.
  • Zweite Ausführungsform
  • 3 ist eine Ansicht zum Erklären eines Transistors eines Halbleiterbauelements gemäß einer zweiten Ausführungsform der vorliegenden Erfindung.
  • Gemäß 3 schließt der Transistor des Halbleiterbauelements gemäß der zweiten Ausführungsform der vorliegenden Erfindung ein Gate vom Stapeltyp mit einer Struktur ein, in welcher eine Tunneloxidschicht 202a, ein Floating-Gate 204d, eine dielektrische Schicht 212a, ein Steuer-Gate 214a und eine Abdeckschicht 216a sequenziell auf einem Halbleitersubstrat 200 gestapelt sind. Erste Spacer 220 werden auf einem Teil der Seitenoberfläche des Floating-Gates 204d und an der Seitenoberfläche der dielektrischen Schicht 212 und des Steuer-Gates 214a gebildet. An einer ersten Seite des Gates vom Stapeltyp (linke Seite bezüglich des Gates vom Stapeltyp) wird eine thermische Oxidschicht 222 auf der Tunneloxidschicht 202a gebildet und es werden Gate-Oxidschichten 226 an einem Teil der Seitenoberfläche der thermischen Oxidschicht 222 und an einem Teil des Bodens und der Seitenoberfläche des Floating-Gates 204d gebildet. An einer zweiten Seite des Gates vom Stapeltyp (rechte Seite bezüglich des Gates vom Stapeltyp) werden Gate-Oxidschichten 226 an einen Teil des Bodens und der Seitenoberfläche des Floating-Gates 204d und über dem Halbleitersubstrat 200 gebildet. Das Floating-Gate 204d wird durch die Tunnel-Oxidschicht 202a, die Gate-Oxidschichten 226, die dielektrische Schicht 212a und den ersten Spacer 220 isoliert. An der zweiten Seite des Gates vom Stapeltyp werden Lücken zwischen den Gate-Oxidschichten 226 gebildet, die an einem Teil des Bodens und der Seitenoberfläche des Floating-Gates 204d gebildet werden und den Gate-Oxidschichten 226, die auf dem Halbleitersubstrat 200 gebildet werden, gebildet. Nitridschichten 228a werden an den Lücken gebildet. An der ersten Seite des Gates vom Stapeltyp werden zweite Spacer 230 benachbart zu den Gate-Oxidschichten 226 gebildet, die an einem Teil des Bodens und der Seitenoberfläche des Floating-Gates 204d, der Floating-Nitridschicht 228a und des ersten Spacers 220 gebildet sind. An der zweiten Seite des Gates vom Stapeltyp wird die Floating-Nitridschicht 228a durch die Gate-Oxidschichten 226 und die zweiten Spacer 230 vollständig isoliert. Die dielektrische Schicht 212a kann eine ONO-(Oxid-Nitrid-Oxid)Struktur aufweisen, in welcher die erste Oxidschicht 206, die Nitridschicht 208 und die zweite Oxidschicht 210 sequenziell gestapelt sind.
  • Der Boden des ersten Spacers 220 ist an einem Ort angeordnet, der niedriger ist, als die Oberseite 204d-1 des Floating-Gates, und ist an einem Ort angeordnet, der höher ist als der Boden 204d-2 des Floating-Gates.
  • Erste Oberflächen 204d-3 an beiden Seiten des Floating-Gates 204d sind benachbart zu dem Spacer 220 ausgebildet und die zweiten Oberflächen 204d-4 sind benachbart zu dem Gate-Oxidschichten 226 ausgebildet. Eine Breite zwischen den zweiten Oberflächen 204d-4 an beiden Seiten des Floating-Gates 204d ist kleiner als die zwischen den ersten Oberflächen 204d-3. Der Boden 204d-2 weist eine Ebene auf, die benachbart ist zu der Tunneloxidschicht 202a. Grenzflächen 204d-5 zwischen dem Boden 204d-2 und der zweiten Oberfläche 204d-4 sind um einen vorbestimmten Winkel geneigt. Die Grenzflächen zwischen der ersten Oberfläche 204d-2 und der zweiten Oberfläche 204d-3 des Floating-Gates und der Boden des ersten Spacers sind in gleichen Ebene angeordnet.
  • An der zweiten Seite des Gates vom Stapeltyp werden die Gate-Oxidschichten 226 an einen Teil des Bodens und der Seitenoberfläche des Floating-Gates 204d und oberhalb des Halbleitersubstrats 200 ausgebildet. Die Gate-Oxidschichten 226 werden benachbart zu dem Boden des ersten Spacers 220, der Grenzfläche zwischen der ersten Oberfläche 204d-3 und der zweiten Oberfläche 204d-4, der Grenzfläche 204d-5 zwischen der zweiten Oberfläche 204d-4, und der Tunneloxidschicht 202a ausgebildet. An der ersten Seite des Gates vom Stapeltyp werden die Gate-Oxidschichten 226 an einem Teil des Bodens und der Seitenoberfläche des Floating-Gates 204d und über der thermischen Oxidschicht 222 ausgebildet. Die Gate-Oxidschichten 226 werden ausgebildet, um in Kontakt mit der Grenzfläche zwischen der ersten Oberfläche 204d-3 und der zweiten Oberfläche 204d-4, und der Grenzfläche 204d-5 zwischen der zweiten Oberfläche 204d-4, dem Boden 204d-2 und der zweiten Oberfläche 204d-4 zu treten.
  • Der Transistor des Halbleiterbauelements gemäß der zweiten Ausführungsform der vorliegenden Erfindung kann als ein 2-Bit-Zellentransistor dienen. Es kann eine Ladung von 1 Bit in dem Floating-Gate 204d des Transistors gemäß der zweiten Ausführungsform der vorliegenden Erfindung mittels des F-N (Fowler Nordheim) Tunneleffekts gespeichert werden, welcher die Tunneloxidschicht 202a tunnelt. An der zweiten Seite des Gates vom Stapeltyp, wird die Struktur Gate-Oxidschichten 226 – Floating-Nitridschichten 228a – Gate Oxidschichten 226 zwischen dem Halbleitersubstrat 200 und einem Teil der Seitenoberfläche und des Bodens des Floating-Gates 204d gebildet. Die Floating-Nitridschicht 228a kann als ein Fallenzentrum dienen, und kann somit eine Ladung von 1 Bit speichern. Die Floating-Nitridschicht 228a ist unter der Seite des Floating-Gates 204d gebildet, und es wird eine Ladung von 1 Bit in der Floating-Nitridschicht 228a gespeichert. Daher weist der Transistor gemäß der zweiten Ausführungsform der vorliegenden Erfindung eine Struktur auf, in welcher eine 2-Bit-Ladung mittels des Floating-Gates 204d und der unter der Seite des Floating-Gates 204d gebildeten Floating-Nitridschicht 228a gespeichert werden kann. Mit anderen Worten weist der Transistor gemäß der Ausführungsform der vorliegenden Erfindung eine Struktur auf, in welcher die ONO-Schicht (Gate-Oxidschichten 226 – Floating-Nitridschicht 228a – Gate-Oxidschichten 226), die unter der Seite der ersten Seite des Gates vom Stapeltyp unter Verwendung des Gates vom Stapeltyp als eine gemeinsame Elektrode gebildet ist, und die Tunneloxidschicht 202a, die unter dem Gate vom Stapeltyp gebildet ist, jeweils Transistoren bilden, d. h. zwei Transistoren sind in Serie geschaltet. Die beiden Transistoren, die in Serie geschaltet sind, weisen die gleiche Elektrode für das Gate vom Stapeltyp auf.
  • Unter der Annahme, dass ein Zustand, in dem Elektronen in dem Floating-Gate 204d gespeichert sind, als „0” definiert ist, und ein Zustand, in dem Elektronen in dem Floating-Gate 204d nicht gespeichert sind, als „1” (oder vice versa) definiert ist, kann daher der Transistor der vorliegenden Erfindung als Bit 1 verwendet werden. Elektronen können in das Floating-Gate 204d durch die Tunneloxidschicht 202a mittels des F-N Tunneleffekts injiziert oder aus diesem gelöscht werden. Wenn Elektronen in der Floating-Nitridschicht 228a, angeordnet unter der Seite des Floating-Gates 204d, gespeichert werden, dann steigt darüber hinaus die Threshold-Spannung des Transistors für das Gate vom Stapeltyp an. Auf der anderen Seite, wenn Elektronen in der Floating-Nitridschicht 228a nicht gespeichert werden, dann nimmt die Threshold-Spannung des Transistors für das Gate vom Stapeltyp ab. Unter der Annahme, dass ein Zustand, in dem Elektronen in der Floating-Nitridschicht 228a gespeichert werden, als „0” definiert ist, und ein Zustand, in dem Elektronen nicht in der Floating-Nitridschicht 228a gespeichert sind, als „1” (oder vice versa) definiert ist, kann daher die Floating-Nitridschicht 228a als Bit 2 arbeiten. Es ist daher möglich, in die Floating-Nitridschicht 228a mittels der Heiße-Elektronen- oder Heiße-Löcher-Methode Elektronen zu injizieren oder aus dieser zu löschen. Der Transistor gemäß der zweiten Ausführungsform der vorliegenden Erfindung kann daher als 3-Bit-Zellentransistor arbeiten.
  • Lese- und Schreiboperationen des Transistors gemäß der zweiten Ausführungsform der vorliegenden Erfindung werden nun beschrieben.
  • Tabelle 2 zeigt den Betrieb des 2-Bit-Zellentransistors gemäß der zweiten Ausführungsform der vorliegenden Erfindung. In Tabelle 1 sind VPG1 > VPG2 ≒ VPG3 > VGG und VPD2 ≥ VPD1 > VDD. Tabelle 2
    Steuer-Gate Drain Source Halbleitersubstrat
    Lese VGG VDD 0 V OV oder –VBB
    Schreibe ”0” bit-1 VPG1 0 V 0 V OV oder –VBB
    bit-2 VPG2 VPD1 0 V OV oder –VBB
    Schreibe ”1” bit-1 –VPG1 0 V 0 V OV oder –VBB
    bit-2 –VPG3 VPD2 0 V oder floating OV oder –VBB
  • In der Schreiboperation (schreibe „0” in Tabelle 2) werden 0 V an die Source- und Drain-Elektrode 224a und 0 V oder Rückvorspannung –VBB an das Halbleitersubstrat 200 angelegt, wobei von dem Halbleitersubstrat 200 oder Source/Drain-Elektrode 224a in das Floating-Gate 204d durch den F-N-Tunneleffekt Elektronen injiziert werden, wenn die erste Programmierspannung +VPG1 an das Steuer-Gate 214a angelegt wird. (Siehe „Bit-1” in Tabelle 2). Wenn die zweite Programmierspannung +VPG2 an das Steuer-Gate 214a angelegt wird, dann wird die erste Drain-Spannung +VPD1 an die Drain-Elektrode 224a angelegt, und es werden 0 V an die Source-Elektrode 224a und 0 V oder die Rückvorspannung –VBB an das Halbleitersubstrat 200 angelegt, wobei Elektronen hoher Energie von der Drain-Elektrode 224a erzeugt werden, und heiße Elektronen dann von einer Region um die Drain herum in die Floating-Nitridschicht 228a um die Drain herum mittels eines elektrischen Feldes des Steuer-Gates 214a (siehe „Bit-2” in Tabelle 2) injiziert werden.
  • In der Schreiboperation („1” in Tabelle 2) werden 0 V an die Drain- und Source-Elektrode 224a angelegt und es werden 0 V oder die Rückvorspannung –VBB an das Halbleitersubstrat 200 angelegt, wobei Elektronen in dem Floating-Gate 204d in Richtung zu dem Halbleitersubstrat 200 oder Source/Drain-Elektrode 224a austreten und Löcher somit in dem Floating-Gate 204d (siehe „Bit 1” in Tabelle 2) verbleiben, wenn die erste negative Programmierspannung –VPG1 an das Steuer-Gate 214a angelegt wird. Darüber hinaus werden dann, wenn die negative dritte Programmierspannung –VPG3 an das Steuer-Gate 214a angelegt wird, die zweite Drain-Spannung +VPD2 an die Drain-Elektrode 224a angelegt, die Source-Elektrode 224a angelegt, die Source-Elektrode 224a mit 0 V oder in floatendem Zustand gehalten wird, und 0 V oder die Rückvorspannung –VBB an das Halbleitersubstrat 200 angelegt, wobei Löcher von hoher Energie von der Drain-Elektrode 224a erzeugt werden, und somit von einer Region um die Drain herum in die Floating-Nitridschicht 228a mittels eines elektrischen Feldes des Steuer-Gates 214a injiziert werden („siehe „Bit-2” in Tabelle 2).
  • Ein Verfahren zur Herstellung eines Transistors eines Halbleiterbauelements gemäß bevorzugter Ausführungsformen der vorliegenden Erfindung wird nun beschrieben.
  • Erste Ausführungsform
  • 4 bis 12 sind Querschnitte, die Schritte eines Verfahrens zur Herstellung eines Transistors eines Halbleiterbauelements gemäß einer ersten Ausführungsform der vorliegenden Erfindung darstellen.
  • Gemäß 4 wird ein Halbleitersubstrat 100 präpariert. Das Halbleitersubstrat 100 kann ein P-Typ oder ein N-Typ Substrat sein. Obwohl es in der Zeichnung nicht dargestellt ist, kann ein (nicht dargestelltes) Reservoir in dem Halbleitersubstrat 100 gebildet werden. Obwohl es ebenfalls nicht in der Zeichnung dargestellt ist, kann eine (nicht dargestellte) Isolationsschicht, die eine aktive Region definiert, in dem Halbleitersubstrat 100 gebildet werden. Die Isolationsschicht wird mittels eines LOCOS(lokale Oxidation von Silizium)- oder eines Grabenisolationsprozesses gebildet. Eine Tunneloxidschicht 102 wird auf dem Halbleitersubstrat 100 gebildet. Die Tunneloxidschicht 102 kann mittels eines nassen oder eines trockenen Oxidationsprozesses gebildet werden.
  • Eine Materialschicht 104 für das Floating-Gate wird auf dem Halbleitersubstrat 100 abgeschieden, in welchem die Tunneloxidschicht 102 gebildet wird. Die Materialschicht 104 für das Floating-Gate kann unter Verwendung einer Polysilizium-Schicht gebildet werden. Die Polysilizium-Schicht kann unter Verwendung eines SiH4 oder Si2H6 oder eines PH3-Gases mittels eines Verfahrens der Niederdruck chemischen Dampfabscheidung (LP-CVD) gebildet werden. Beispielsweise kann die Polysilizium-Schicht bei einer Temperatur zwischen etwa 580 bis 620°C und einem niedrigen Druck zwischen etwa 0.1333 bis 3,999 hPa gebildet werden.
  • Eine dielektrische Schicht 112 wird auf der Materialschicht 104 für das Floating-Gate gebildet. Die dielektrische Schicht 112 kann eine ONO(Oxid-Nitrid-Oxid)-Struktur aufweisen, in welcher die erste Oxidschicht 106, die Nitridschicht 108 und die zweite Oxidschicht 110 sequenziell gestapelt sind. Die erste und zweite Oxidschicht 106 und 110 der dielektrischen Schicht 112 können unter Verwendung von Hochtemperaturoxid (HTO) unter Verwendung eines SiH2Cl2 (Dichlorsilan; DCS) und H2O-Gases als ein Quellengas gebildet werden. Darüber hinaus können die ersten und zweiten Oxidschichten 106 und 110 mittels eines nassen oder eines trockenen Oxidationsprozesses gebildet werden. Die Nitridschicht 108 der dielektrischen Schicht 112 kann bei einem niedrigen Druck zwischen etwa 0.1333 bis 3,999 hPa und bei einer Temperatur zwischen etwa 650 bis 800°C mittels einer LPCVD Methode unter Verwendung eines NH3 und eines SiH2Cl2 (Dichlorsilan; DCS) als ein Reationsgas gebildet werden.
  • Ein Material 114 für das Steuer-Gate wird auf der dielektrischen Schicht 112 abgeschieden. Das Material 114 für das Steuer-Gate kann unter Verwendung einer Polysilizium-Schicht gebildet werden. Die Polysiliziumschicht kann unter Verwendung einer dünnen amorphen Siliziumschicht gebildet werden, die beispielsweise bei einer Temperatur von etwa 510°C bis 550°C und einem niedrigen Druck von etwa 0.1333 bis 3,999 hPa abgeschieden wird.
  • Obwohl es in der Zeichnung nicht dargestellt ist, kann eine Silizidschicht auf der Materialschicht 114 für das Steuer-Gate gebildet werden. Diese Silizidschicht kann unter Verwendung einer Wolfram-Silizidschicht gebildet werden.
  • Eine Abdeckschicht 116 wird auf der Materialschicht 114 für das Steuer-Gate gebildet. Die Abdeckschicht 116 kann unter Verwendung einer Silizium-Nitridschicht (Si3N4), einer Siliziumoxynitridschicht (SiON), einer Siliziumoxidschicht (SiO2) oder dergleichen gebildet werden.
  • Gemäß 5 werden die Abdeckschicht 116, die Materialschicht 114 für das Steuer-Gate, die dielektrische Schicht 112 und etwas von der Materialschicht 104 für das Floating-Gate strukturiert, um eine Abdeckschicht 116a, ein Steuer-Gate 114a, eine dielektrische Schicht 112a und ein Floating-Gate 104a zu bilden. Im konkreten Fall wird ein Fotolack zunächst aufgetragen und dann unter Verwendung einer Gate-Maske strukturiert, die eine Gate-Struktur definiert, wodurch eine Fotolackstruktur 118 gebildet wird. Die Abdeckschicht 116, die Materialschicht 114 für das Steuer-Gate, die dielektrische Schicht 112 und die Materialschicht 104 für das Floating-Gate werden unter Verwendung der Fotolackstruktur 118 als eine Ätzmaske sequenziell geätzt. Derzeit wird das Material 104 für das Floating-Gate teilweise geätzt, so dass eine vorbestimmte Dicke verbleibt. Die Fotolackstruktur 118 wird dann entfernt. Die Fotolackstruktur 118 kann unter Verwendung eines Veraschungsprozesses entfernt werden.
  • Nachdem eine Materialschicht für einen Gate-Spacer dünn aufgetragen wurde, wird ein erster Spacer 120 an den Seitenwänden der Abdeckschicht 116a, des Steuer-Gates 114a, der dielektrischen Schicht 112a und einem Teil des Floating-Gates 104a mittels eines anisotropen trockenen Ätzprozesses gebildet. Die Materialschicht für den Gate-Spacer kann eine Silizium-Nitridschicht sein. Der Boden des ersten Spacers 120 ist an einem Ort angeordnet, der niedriger ist als die Oberseite des Floating-Gates 104 und höher ist als der Boden des Floating-Gates 104.
  • Gemäß 6 wird ein Verbleiben des Floating-Gate 104a unter Verwendung der Abdeckschicht 116a und des Spacers 120 als eine Ätzmaske geätzt.
  • Gemäß 7 werden thermische Oxidschichten 122 an der Seite des Floating-Gates 104b auf der Tunneloxidschicht 102 gewachsen. Die thermische Oxidschicht 122 dringt auch in den Boden des Floating-Gates 104b ein. Das bedeutet, dass die Oxidschicht 122 in einer gegebenen Tiefe von der Seitenwand des Floating-Gates 104b gewachsen wird. Die thermische Oxidschicht 122 kann unter Verwendung eines nassen oder eines trockenen Oxidationsprozesses gebildet werden.
  • Eine Störstelle wird implantiert, um eine Source/Drain-Elektrode 124 zu bilden, um eine LDD(schwach dotiertes Drain) in einer Region zu bilden, in der eine Source/Drain-Elektrode gebildet werden wird. Derzeit kann die Störstelle Bor (B), Fluorborat (BF2), Phosphor (P), Arsen (As) oder dergleichen sein. Beispielsweise kann die Source/Drain-Elektrode 124 mittels eines Ionen-Implantationsprozesses unter Verwendung von Arsen (As) bei einem Energieniveau von 10 bis 40 KeV mit einer Dotierdosis von 1E13 bis 5E15 Atomen/cm2 gebildet werden. Unterdessen kann der Ionenimplantationsprozess zur Bildung der LDD ausgeführt werden, bevor die thermische Oxidschicht 122 gebildet wird.
  • Gemäß 8 werden die thermische Oxidschicht 122 und die Tunneloxidschicht 102 unter der thermischen Oxidschicht 122 durch Nassätzen zur gleichen Zeit entfernt. Die thermische Oxidschicht 122, die von der Seite des Floating-Gates in den Boden des Floating-Gates an einem gegebenen Abschnitt gewachsen wird, und die Tunneloxidschicht 102 unterhalb der thermischen Oxidschicht 122 werden mittels des Nassätzens entfernt. Das Nassätzen kann unter Verwendung einer HF-Lösung mit einer hohen Ätzrate gegenüber den Oxidschichten 122, 102 ausgeführt werden, verglichen mit der Abdeckschicht 116a, dem ersten Spacer 120, dem Floating-Gate 104c und dem Halbleitersubstrat 100. Obwohl das Nassätzen ausgeführt wird, verbleibt die Tunneloxidschicht 102a an dem Boden des Floating-Gates 104c.
  • Gemäß 9 wird eine Oxidschicht an der Seite und dem Boden des exponierten Floating-Gates 104c auf dem Halbleitersubstrat 100 gebildet, um Gate-Oxidschichten 126 zu bilden. Derzeit ist es bevorzugt, dass die Dicke der Gate-Oxidschichten 126, die an der Seitenoberfläche und dem Boden des exponierten Floating-Gates 104c gewachsen werden, größer ist, als die derjenigen, die auf dem Halbleitersubstrat 100 gewachsen werden. Vorgegebene Lücken 127 werden zwischen den Gate-Oxidschichten 126, die an der Seitenoberfläche und dem Boden des exponierten Floating-Gates 104c und der auf dem Halbleitersubstrat gewachsenen Gate-Oxidschichten 126 gebildet. Darüber hinaus weist durch Bildung der Gate Oxidschichten 126 das Floating-Gate 104d eine Struktur auf, in welcher erste Seitenoberflächen an beiden Seitenoberflächen des Floating-Gates 104d in Kontakt mit dem ersten Spacer 120 geraten, zweite Seiten an beiden Seiten des Floating-Gates 104d, welche eine Breite aufweisen, die schmaler ist, als die der ersten Seitenoberflächen, in Kontakt mit den Gate-Oxidschichten 126 geraten, der Boden des Floating-Gates 104d in Kontakt mit der Tunneloxidschicht 102a gerät, und Grenzflächen zwischen dem Boden und den zweiten Seitenoberflächen des Floating-Gates 104d eine geneigte Form eines vorbestimmten Winkels aufweisen, während sie in Kontakt mit den Gate-Oxidschichten 126 geraten. Die Gate-Oxidschichten 126 können mittels eines nassen oder eines trockenen Oxidationsprozesses gebildet werden. Beispielsweise kann der nasse Oxidationsprozess bei einer Temperatur zwischen etwa 750°C bis 800°C ausgeführt werden, und eine Aushärtung kann unter einer Stickstoff(N2)-Atmosphäre bei einer Temperatur zwischen etwa 900°C bis 910°C für 20 bis 30 Minuten ausgeführt werden.
  • Gemäß 10 wird eine Nitridschicht 128 auf dem Halbleitersubstrat 100 abgeschieden, in welchem die Gate-Oxidschichten 126 gebildet werden. Derzeit wird die Nitridschicht 128 sogar auch an den Lücken 127 zwischen den Gate-Oxidschichten 126 abgeschieden. Die Nitridschicht 128 kann mittels eines plasmaverstärkten chemischen Dampfabscheidungs(PE-CVD)-Prozesses gebildet werden. Die Nitridschicht 128 kann eine Silizium-Nitridschicht (Si3N4) sein, und sie kann unter Verwendung eines Silan(SiH4) oder TEOS(Tetraäthylorthosilikat)-Gases als ein Silizium-Quellengas und von N2O, NH3 oder einer Kombination dieser als ein Stickstoffquellengas gebildet werden. Die Silizium-Nitridschicht kann durch Injektion des Silizium-Quellengases und des Stickstoffquellengases durch Anwenden einer RF-Energie von etwa 300 bis 2000 W bei einer Temperatur zwischen etwa 300 bis 400°C und einem Druck zwischen etwa 1,333 bis 26,44 hPa gebildet werden. Derzeit liegt die Flussrate des Silizium-Quellengases bei etwa 5 bis 30 cm3 (unter Standardbedingungen) und die Flussrate des Stickstoff-Quellengases liegt bei etwa 10 bis 100 cm3 (unter Standardbedingungen). Nach Bildung der Silizium-Nitridschicht, können Argon (Ar), Helium (He), Stickstoff (N2) usw. als ein Umgebungsgas verwendet werden.
  • Gemäß 11 wird die Nitridschicht 128 geätzt, um die Nitridschicht 128 nur an den Lücken (siehe „127” in 9) der Gate-Oxidschichten 126 zu belassen. Das Ätzen macht die Nitridschicht 128 floatend. Die Nitridschicht in floatendem Zustand (im Folgenden als „Floating-Nitridschicht” bezeichnet) dient somit als Ladungsfallenzentrum. Das Ätzen ist vorzugsweise ein Nassätzen und kann eine Phosphorsäure (H3PO4) Lösung mit einer hohen Ätzrate gegenüber der Nitridschicht verglichen mit den Gate-Oxidschichten 126 aufweisen.
  • Gemäß 12 wird ein anisotropes trockenes Ätzen ausgeführt, um zweite Spacer 130 auf den Seitenwänden des ersten Spacers 120, der Gate-Oxidschichten 126 und der Floating-Nitridschichten 128a zu bilden, nachdem eine Materialschicht für Gate-Spacer abgeschieden wird. Die Materialschicht für Gate-Spacer kann eine Silizium-Nitridschicht sein. Durch Bilden der zweiten Spacer 130, werden die Floating-Nitridschichten 128a vollständig durch die Gate-Oxidschichten 126 und die zweiten Spacer 130 isoliert.
  • Eine Störstelle einer Konzentration, die höher ist, als die in der Ionenimplantation zur Bildung der LDD wird in das Halbleitersubstrat 100 implantiert, in welchem die zweiten Spacer 130 unter Verwendung der Abdeckschicht 116a und der zweiten Spacer 130 als eine Ionenimplantationsmaske gebildet werden, wodurch eine Source/Drain-Elektrode 124a in der Source/Drain-Region gebildet wird.
  • Anschließend werden (nicht dargestellte) Zwischenschichtisolationsschichten, (nicht dargestellte) Kontakte und (nicht dargestellte) Metallleitungen auf dem Halbleitersubstrat 100 gebildet, in welchem der Zellentransistor gebildet wird, wodurch ein gewünschtes Halbleiterbauelement vervollständigt wird.
  • Zweite Ausführungsform
  • 13 bis 17 sind Querschnitte, die Schritte eines Verfahrens zur Herstellung eines Transistors eines Halbleiterbauelements gemäß einer zweiten Ausführungsform der vorliegenden Erfindung darstellen.
  • Das Verfahren zur Herstellung des Transistors des Halbleiterbauelements gemäß der zweiten Ausführungsform der vorliegenden Erfindung ist das gleiche wie das der ersten Ausführungsform bis zu den Prozessen, die mit Bezug auf die 4 bis 7 beschrieben wurden. Die Beschreibung von diesen wird daher weggelassen, um eine Redundanz zu vermeiden.
  • Gemäß 13 wird eine Fotolackstruktur 225, die eine Seite (linke Seite mit Bezug auf die Mitte eines Gates des Stapeltyps) eines Gates vom Stapeltyp abschirmt, auf einem Halbleitersubstrat 200 gebildet, in welchem eine thermische Oxidschicht 222 gebildet ist. Die thermische Oxidschicht 222, die in der zweiten Seite (der rechten Seite bezüglich des Zentrums des Gates vom Stapeltyp) des Gates vom Stapeltyp gebildet wird, und eine Tunneloxidschicht 202 unterhalb der thermischen Oxidschicht 222 werden zur gleichen Zeit durch Nassätzen unter Verwendung einer Fotolackstruktur 225 als eine Ätzmaske entfernt. Die thermische Oxidschicht 222, die in den Boden des Floating-Gates von der Seitenwand des Floating-Gates gewachsen ist, und die Tunneloxidschicht 202 unterhalb der thermischen Oxidschicht 222 werden mittels des Nassätzens entfernt. Das Nassätzen kann ausgeführt werden unter Verwendung einer HF-Lösung mit einer hohen Ätzrate gegenüber den Oxidschichten 222, 202, verglichen mit der gegenüber der Abdeckschicht 216a, dem ersten Spacer 220, dem Floating-Gate 204c und dem Halbleitersubstrat 200. Obwohl das Nassätzen ausgeführt wird, verbleibt die Tunneloxidschicht 202a unterhalb des Bodens des Floating-Gates 204c intakt.
  • Die Fotolackstruktur 225 wird gemäß 14 entfernt. Gate-Oxidschichten 226 werden dann auf dem Halbleitersubstrat 200 gewachsen. Die Gate-Oxidschichten 226 werden an der Seitenoberfläche und dem Boden des Floating-Gates 204c und auf dem thermischen Oxidfilm 222 an der ersten Seite des Gates vom Stapeltyp gewachsen. An der zweiten Seite des Gates vom Stapeltyp werden Gate-Oxidschichten 226 an der Seitenoberfläche und dem Boden des Floating-Gates 204c und auf dem Halbleitersubstrat 200 gewachsen. Derzeit ist es bevorzugt, dass die Dicke der Gate-Oxidschichten 226, die an der Seite und dem Boden des Floating-Gates 204c gewachsen werden, größer ist als die Dicke, die auf dem Halbleitersubstrat 200 gebildet wird. Vorgegebene Lücken 227 werden zwischen den Gate-Oxidschichten 226, die an der Seitenoberfläche und dem Boden des Floating-Gates 204c gewachsen werden, und den Gate-Oxidschichten 226, die auf dem Halbleitersubstrat gewachsen werden, gebildet. Darüber hinaus weist durch Bildung der Gate-Oxidschichten 226 das Floating-Gate 204d eine Struktur auf, in welcher erste Oberflächen des Floating-Gates 204d in Kontakt mit dem ersten Spacer 220 kommen, zweite Oberflächen des Floating-Gates 204d, welche eine Weite haben, die schmaler ist, als die der ersten Oberflächen, in Kontakt mit den Gate-Oxidschichten 226 kommen, der Boden des Floating-Gates 204d in Kontakt mit der Tunneloxidschicht 202a kommt, und Grenzflächen zwischen dem Boden und den zweiten Oberflächen des Floating-Gates 204d eine geneigte Form eines vorbestimmten Winkels aufweisen, während sie in Kontakt mit den Gate-Oxidschichten 226 geraten.
  • Gemäß 15 wird eine Nitridschicht 228 auf dem Halbleitersubstrat 200 abgeschieden, in welchem die Gate-Oxidschichten 226 gebildet werden. Derzeit wird die Nitridschicht 228 sogar an der Lücke 227 zwischen den Gate-Oxidschichten 226 abgeschieden.
  • Gemäß 16 wird die Nitridschicht 228 geätzt, um die Nitridschicht 228 nur an den Lücken (siehe „227” in 14) der Gate-Oxidschichten 226 zu belassen. Das Ätzen macht die Nitridschicht 228 floatend. Die floatende Nitridschicht (im Folgenden als „Floating-Nitridschicht” bezeichnet) dient als ein Ladungsfallenzentrum. Das Ätzen ist bevorzugt Nassätzen und kann eine Phosphorsäure (H3PO4) Lösung mit einer hohen Ätzrate gegenüber der Nitridschicht verglichen mit derjenigen gegenüber den Gate-Oxidschichten 126 aufweisen.
  • Gemäß 17 wird nach dem Abscheiden eines Materialfilms für den Gate Spacer ein anisotropes trockenes Ätzen ausgeführt, um zweite Spacer 230 auf den Seitenwänden des ersten Spacers 220, der Gate-Oxidschichten 226 und der Floating-Nitridschicht 228a zu bilden. Die Materialschicht für den Gate-Spacer kann eine Silizium-Nitridschicht sein. Durch Bilden der zweiten Spacer 230 wird die Floating-Nitridschicht 228a vollständig durch die Gate-Oxidschichten 226 und die zweiten Spacer 230 isoliert.
  • Eine Störstelle einer Konzentration, die höher ist, als die in der Ionenimplantation zum Bilden der LDD wird in das Halbleitersubstrat 200, in welchem die zweiten Spacer 230 gebildet werden, unter Verwendung der Abdeckschicht 216a und der zweiten Spacer 230 als eine Ionenimplantationsmaske implantiert, wodurch eine Source/Drain-Elektrode 224a in der Source/Drain-Region gebildet wird.
  • Anschließend werden (nicht dargestellte) Zwischenschichtisolationsschichten, (nicht dargestellte) Kontakte und (nicht dargestellte) Metallleitungen auf dem Halbleitersubstrat 200 gebildet, in welchem der Zellentransistor gebildet wird, wodurch ein gewünschtes Halbleiterbauelement vervollständig wird.
  • Wie oben beschrieben, kann ein Transistor eines Halbleiterbauelements gemäß der vorliegenden Erfindung als eine 2-Bit oder eine 3-Bit-Zelle arbeiten, und 2-Bit oder 3-Bit können in einem Transistor gespeichert werden. In dem Fall eines 1 Gb Flash-Speicherbauelements kann die Anzahl eines Zellentransistors auf 1/2 bis 1/3 verglichen mit einem Flash-Speicherbauelement, welches aus einer herkömmlichen 1-Bit-Zelle aufgebaut ist, abgelegt werden. Es ist daher möglich, die Zellenfläche auf 1/2 auf 1/3 zu reduzieren.
  • Darüber hinaus kann gemäß der vorliegenden Erfindung eine 2-Bit-Zelle oder eine 3-Bit-Zelle einer hohen Dichte implementiert werden und es können die Herstellungskosten dementsprechend eingespart werden. Es ist somit möglich, eine Flash-Speicherzelle eines hohen Integrationsniveaus verglichen mit einer herkömmlichen Flash-Speicherzelle in Bezug auf Ladungsspeicherung/Erhaltung sowie in Bezug auf Programmierzeit zu implementieren.

Claims (20)

  1. Transistor eines Halbleiterbauelements, aufweisend: ein Gate vom Stapeltyp, in welchem eine Tunneloxidschicht (102a), ein Floating-Gate (104d), eine dielektrische Schicht (112a) und ein Steuer-Gate (114a) sequenziell auf einem Halbleitersubstrat (100) gestapelt sind; jeweils eine Gate-Oxidschicht (126), auf beiden Seiten des Gates vom Stapeltyp auf dem Halbleitersubstrat (100) und jeweils eine Gate-Oxidschicht (126) auf beiden Seiten des Gates vom Stapeltyp an einem Teil des Bodens (104d-5) und der Seitenoberfläche (104d-3, 104d-4) des Floating-Gates (104d); und jeweils eine Floating-Nitridschicht (128a) auf beiden Seiten des Gates vom Stapeltyp in Lücken vergraben zwischen der Gate-Oxidschicht (126) auf dem Halbleitersubstrat (100) und der Gate-Oxidschicht (126) an einem Teil des Bodens (104d-5) und der Seitenoberfläche (104d-3, 104d-4) des Floating-Gates (104d), wobei die Floating-Nitridschichten (128a) auf beiden Seiten des Gates vom Stapeltyp jeweils als ein Fallenzentrum einer heißen Ladung dienen und auf beiden Seiten des Gates vom Stapeltyp jeweils 1 Bit Ladung speichern.
  2. Transistor nach Anspruch 1, weiterhin jeweils einen ersten Spacer (120) auf beiden Seiten des Gates vom Stapeltyp an einem Teil des Floating-Gates (104d), der dielektrischen Schicht (112a) und einer Steuer-Gate-Seitenwand, aufweisend.
  3. Transistor nach Anspruch 1, weiterhin jeweils einen zweiten Spacer (130) auf beiden Seiten des Gates vom Stapeltyp an den Seitenoberflächen (104d-3, 104d-4) des ersten Spacers (120), der an einem Teil des Bodens (104d-5) und der Seitenoberflächen (104d-3, 104d-4) des Floating-Gates (104d) gebildeten Gate-Oxidschicht (126) und der Floating-Nitridschicht (128a) aufweisend.
  4. Transistor eines Halbleiterbauelements, aufweisend: ein Gate vom Stapeltyp, in welchem eine Tunneloxidschicht (102a), ein Floating-Gate (104d), eine dielektrische Schicht (112a) und ein Steuer-Gate (114a) auf einem Halbleitersubstrat (100) sequenziell gestapelt sind; jeweils einen ersten Spacer (120) auf beiden Seiten des Gates vom Stapeltyp auf Seitenwänden von einem Teil des Floating-Gates (104d), der dielektrischen Schicht (112a) und des Steuer-Gates (114a); jeweils eine Gate-Oxidschicht (126) auf beiden Seiten des Gates vom Stapeltyp an einem Teil des Bodens und der Seitenoberfläche (104d-3, 104d-4) des Floating-Gates (104d), und jeweils eine Gate-Oxidschicht (126) auf beiden Seiten des Gates vom Stapeltyp auf dem Halbleitersubstrat (100); jeweils eine Floating-Nitridschicht (128a) auf beiden Seiten des Gates vom Stapeltyp in Lücken vergraben zwischen der Gate-Oxidschicht (126), die an einem Teil des Bodens und der Seitenoberfläche (104d-3, 104d-4) des Floating-Gates (104d) gebildet ist, und der Gate-Oxidschicht (126), die auf dem Halbleitersubstrat (100) gebildet ist, und jeweils einen zweiten Spacer (130), auf beiden Seiten des Gates vom Stapeltyp auf einer Seitenwand des ersten Spacers (120), der Gate-Oxidschicht (126), die an einem Teil des Bodens und der Seitenoberfläche (104d-3, 104d-4) des Floating-Gates (104d) gebildet ist, und der Floating-Nitridschicht (128a).
  5. Transistor eines Halbleiterbauelements, aufweisend: ein Gate vom Stapeltyp, in welchem eine Tunneloxidschicht (202a), ein Floating-Gate (204d), eine dielektrische Schicht (212a) und ein Steuer-Gate (214a) auf einem Halbleitersubstrat (200) sequenziell gestapelt sind; jeweils einen ersten Spacer (220), auf beiden Seiten des Gates vom Stapeltyp auf Seitenwänden von einem Teil des Floating-Gates (204d), der dielektrischen Schicht (212a) und des Steuer-Gates (214a); eine thermische Oxidschicht (222), die auf dem Halbleitersubstrat (200) an dem Boden einer ersten Seite des Floating-Gates (204d) gebildet ist; eine Gate-Oxidschicht (226), die an einem Teil des Bodens (204d-5) und der Seitenoberfläche (204d-3, 204d-4) einer ersten Seite des Floating-Gates (204d) und auf der thermischen Oxidschicht (222) gebildet ist, und eine Gate-Oxidschicht (226), die an einem Teil des Bodens (204d-5) und der Seitenoberfläche (204d-3, 204d-4) einer zweiten Seite des Floating-Gates (204d) gebildet ist, und eine Gate-Oxidschicht (226), die auf dem Halbleitersubstrat (200) gebildet ist; und eine Floating-Nitridschicht (228a), die in einer Lücke zwischen der Gate-Oxidschicht (226), die an einem Teil des Bodens und der Seitenoberfläche (204d-3, 204d-4) der zweiten Seite des Floating-Gates (204d) gebildet ist, und der Gate-Oxidschicht (226), die auf dem Halbleitersubstrat (200) gebildet ist, vergraben ist; einen zweiten Spacer (230), der auf der ersten Seite des Floating-Gates (204d) auf dem ersten Spacer (220) und der thermischen Oxidschicht (222) gebildet ist, und der auf der zweiten Seite des Floating-Gates (204d) auf einer Seitenwand des ersten Spacers (220), der an dem Boden und der Seitenoberfläche (204d-3, 204d-4) des Floating-Gates (204d) gebildeten Gate-Oxidschicht (226) und der Floating-Nitridschicht (228a) gebildet ist.
  6. Transistor nach Anspruch 5, wobei an der zweiten Seite des Floating-Gates (204d) eine erste Oberfläche (204d-3) des Floating-Gates (204d) ausgebildet ist, um in Kontakt mit den ersten Spacern (220) zu kommen, eine zweite Oberfläche (204d-4) ausgebildet ist, um in Kontakt mit den Gate-Oxidschichten zu kommen, der Boden als eine Ebene ausgebildet ist, die in Kontakt mit der Tunneloxidschicht kommt, und die Grenzfläche zwischen dem Boden (204d-5) und der zweiten Oberfläche (204d-4) mit einer vorgegebenen Neigung geneigt ist und in Kontakt mit den Gate-Oxidschichten (226) kommt.
  7. Transistor nach einem der Ansprüche 1, 4 und 5, wobei der Boden der ersten Spacer (120, 220) an einem Ort angeordnet ist, der niedriger ist als die Oberseite des Floating-Gates (104d, 204d) und höher ist als der Boden des Floating-Gates (104d, 204d)).
  8. Transistor nach Anspruch 1 oder 4, wobei in dem Floating-Gate (104d) erste Oberflächen (104d-3) an beiden Seiten des Floating-Gates (104d) in Kontakt mit den ersten Spacern (120) kommen, zweite Oberflächen (104d-4) ausgebildet sind, um in Kontakt mit den Gate-Oxidschichten (126) zu kommen, die Breite zwischen den zweiten Oberflächen (104d-4) an beiden Seiten schmaler ist, als die Breite zwischen den ersten Oberflächen 104d-3), der Boden als einer Ebene zur Verfügung gestellt ist, die mit der Tunneloxidschicht (102a) in Kontakt kommt, und die Grenzfläche zwischen dem Boden (104d-5) und der zweiten Oberfläche (104d-4) mit einer vorgegebenen Neigung geneigt ist und in Kontakt mit den Gate-Oxidschichten (126) kommt.
  9. Transistor nach Anspruch 8, wobei der Boden der ersten Spacer (120) an einem Ort angeordnet ist, der niedriger ist als die Oberfläche des Floating-Gates (104d) und höher ist als der Boden (104d-5) des Floating-Gates (104d), und die Grenzfläche zwischen der ersten Oberfläche (104d-3) und der zweiten Oberfläche (104d-4) des Floating-Gates (104d) und dem Boden der ersten Spacer (120) auf der gleichen Ebene angeordnet ist.
  10. Transistor nach Anspruch 5, wobei die Gate-Oxidschichten (226) in Kontakt mit dem Boden der ersten Spacer (220), der Grenzschicht zwischen der ersten Oberfläche (204d-3) und der zweiten Oberfläche (204d-4), der zweiten Oberfläche (204d-4), der Grenzschicht zwischen dem Boden des Floating-Gates (204d) und der zweiten Oberfläche (204d-4) und der Tunneloxidschicht (202a) in Kontakt kommen.
  11. Transistor nach einem der Ansprüche 1, 4 und 5, wobei die Floating-Nitridschicht (128a, 228a) die Form eines liegenden rechtwinkligen Dreiecks aufweist.
  12. Transistor nach einem der Ansprüche 1, 4 und 5, weiterhin eine auf dem Steuer-Gate (114a, 214a) gebildete Abdeckschicht (116a, 216a) aufweisend.
  13. Transistor nach einem der Ansprüche 1, 4 und 5, weiterhin eine in dem Halbleitersubstrat (100, 200) an einer niedrigeren Seite des Floating-Gates (104d, 204d) gebildete Source/Drain-Elektrode (124a, 224a) aufweisend.
  14. Verfahren zur Herstellung eines Transistors eines Halbleiterbauelements, mit den Schritten: Bilden einer Tunneloxidschicht (102a) auf einem Halbleitersubstrat (100); Stapeln eines Floating-Gates (104d), einer dielektrischen Schicht (112a), eines Steuer-Gates (114a) und einer Abdeckschicht (116a, 216a) auf der Tunneloxidschicht (102a) und Strukturieren des Floating-Gates (104d), der dielektrischen Schicht (112a), des Steuer-Gates (114a) und der Abdeckschicht (116a, 216a), um ein Gate vom Stapeltyp zu bilden, wobei das Floating-Gate (104d) teilweise strukturiert wird, so dass eine vorbestimmte Dicke verbleibt; Bilden erster Spacer (120) auf beiden Seiten des Gates vom Stapeltyp jeweils auf Seitenwänden der Abdeckschicht (116a, 216a), des Steuer-Gates (114a), der dielektrischen Schicht (112a) und des Floating-Gates (104d); Ätzen des verbleibenden Floating-Gates (104d) unter Verwendung der Abdeckschicht (116a, 216a) und des ersten Spacers (120) als eine Ätzmaske; Wachsen einer Oxidschicht auf der Tunneloxidschicht (102a) und an der Seitenoberfläche (104d-3, 104d-4) des Floating-Gates (104d), um eine thermische Oxidschicht (122) zu bilden, die in den Boden des Floating-Gates (104d) mit einer vorgegebenen Tiefe infiltriert ist; Entfernen der Tunneloxidschicht (102a) an dem Boden der thermischen Oxidschicht (122) und der thermischen Oxidschicht (122); Bilden von Lücken einer vorbestimmten Form zwischen Gate-Oxidschichten (126), die auf beiden Seiten des Gates vom Stapeltyp jeweils an der Seitenoberfläche (104d-3, 104d-4) und dem Boden des Floating-Gates (104d) gebildet sind, und Gate-Oxidschichten (126), die auf beiden Seiten des Gates vom Stapeltyp jeweils auf dem Halbleitersubstrat (100) gebildet sind, während auf beiden Seiten des Gates vom Stapeltyp jeweils Gate-Oxidschichten (126) an der Seitenoberfläche (104d-3, 104d-4) und dem Boden des exponierten Floating-Gates (104d) und auf dem Halbleitersubstrat (100) gewachsen werden; Abscheiden einer Nitridschicht auf dem Halbleitersubstrat (100), auf welchem die Gate-Oxidschichten (126) gewachsen werden, wodurch auf beiden Seiten des Gates vom Stapeltyp jeweils Floating-Nitridschichten (128a) gebildet werden, um die Lücken zu vergraben; und Bilden zweiter Spacer (130) auf beiden Seiten des Gates vom Stapeltyp jeweils auf Seitenwänden der ersten Spacer (120), der Gate-Oxidschicht (126) und der Floating-Nitridschichten (128a).
  15. Verfahren zur Herstellung eines Transistors eines Halbleiterbauelements mit den Schritten: Bilden einer Tunneloxidschicht (202a) auf einem Halbleitersubstrat (200); Stapeln eines Floating-Gates (204d), einer dielektrischen Schicht (212a), eines Steuer-Gates (214a) und einer Abdeckschicht (116a, 216a) auf der Tunneloxidschicht (202a) und Strukturieren des Floating-Gates (204d), der dielektrischen Schicht (212a), des Steuer-Gates (214a) und der Abdeckschicht (116a, 216a), um ein Gate vom Stapeltyp zu bilden, wobei das Floating-Gate (204d) teilweise strukturiert wird, so dass eine vorbestimmte Dicke verbleibt; Bilden erster Spacer (220) auf beiden Seiten des Gates vom Stapeltyp jeweils auf Seitenwänden der Abdeckschicht (116a, 216a), des Steuer-Gates (214a), der dielektrischen Schicht (212a) und des Floating-Gates (204d); Ätzen des verbleibenden Floating-Gates (204d) unter Verwendung der Abdeckschicht (116a, 216a) und der ersten Spacer (220) als eine Ätzmaske; Wachsen einer Oxidschicht auf der Tunneloxidschicht (202a) und an der Seite des Floating-Gates (204d), um eine thermische Oxidschicht (222) zu bilden, die in den Boden des Floating-Gates (204d) mit einer vorgegebenen Tiefe infiltriert ist; Abdecken einer ersten Seite des Gates vom Stapeltyp, und Entfernen der an einer zweiten Seite des Gates vom Stapeltyp gebildeten thermischen Oxidschicht (222) und der Tunneloxidschicht (202a) an dem Boden der thermischen Oxidschicht (222); Wachsen von Gate-Oxidschichten (226) auf der thermischen Oxidschicht (222), die an der ersten Seite des Gates vom Stapeltyp und an der Seitenoberfläche (204d-3, 204d-4) und dem Boden des Floating-Gates (204d) exponiert ist, und an einer zweiten Seite des Gates vom Stapeltyp, Bilden von Lücken (227) einer vorbestimmten Form zwischen Gate-Oxidschichten (226), die an der Seitenoberfläche (204d-3, 204d-4) und dem Boden des Floating-Gates (204d) gebildet sind, und Gate-Oxidschichten (226), die auf dem Halbleitersubstrat (200) gebildet sind, während Gate-Oxidschichten (226) an der Seitenoberfläche (204d-3, 204d-4) und dem Boden des exponierten Floating-Gates (204d) und auf dem Halbleitersubstrat (200) gewachsen werden; Abscheiden einer Nitridschicht auf dem Halbleitersubstrat (200), auf welchem die Gate-Oxidschicht (226) gewachsen sind, und Ätzen der Nitridschicht, um eine Floating-Nitridschicht (228a) zu bilden, die die Lücken (227) vergräbt; und Bilden zweiter Spacer (230) auf Seitenwänden der ersten Spacer (220), der Gate-Oxidschicht (226) und der Floating-Nitridschicht (228a).
  16. Verfahren nach Anspruch 14 oder 15, weiterhin aufweisend den Schritt des Implantierens einer Störstelle, um eine Source/Drain-Elektrode (124a, 224a) nach dem Schritt des Bildens der thermischen Oxidschicht (122, 222) zu bilden.
  17. Verfahren nach Anspruch 14 oder 15, weiterhin aufweisend den Schritt des Implantierens einer Störstelle, um eine Source/Drain-Elektrode (124a, 224a) nach dem Schritt des Bildens der zweiten Spacer (130, 230) zu bilden.
  18. Verfahren nach Anspruch 14 oder 15, wobei die thermische Oxidschicht (122, 222) und die Tunneloxidschicht (102a, 202a) an dem Boden der thermischen Oxidschicht (122, 222) durch nasses Ätzen unter Verwendung einer Flusssäure(HF)-Lösung entfernt werden.
  19. Verfahren nach Anspruch 14 oder 15, wobei die Nitridschicht einem nassen Ätzen unter Verwendung einer Phosphorsäure(H3PO4)-Lösung unterworfen wird, wodurch die Floating-Nitridschicht (128a, 228a) gebildet wird, die die Lücken (227) vergräbt.
  20. Verfahren nach Anspruch 14 oder 15, wobei das Floating-Gate (104d, 204d)) unter Verwendung einer Polysilizium-Schicht gebildet wird.
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