JPH01226177A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、書き込み消去可能な不揮発性メモリである
ＥＥＦＲＯＭ　（ＦＩＯＬＯＸ型）の、特に選択トラン
ジスタを一体に有する２トランジスタ・セル構造の半導
体記憶装置およびその製造方法に関する。

［従来の技術〕 トンネルゲートを有するメモリトランジスタと、誤動作
防止用の選択トランジスタとによって構成される２トラ
ンジスタ壷セル構成の半導体記憶装置にあって、特に選
択トランジスタ部の構成は、そのゲート構造が一層であ
ることが原則である。

選択トランジスタを有する半導体記憶装置にあっては、
半導体基板のメモリセル形成領域にトンネル酸化膜を形
成すると共に、このトンネル酸化膜部にフローティング
ゲートとなる第１のポリシリコン層を形成する。この場
合、この第１のポリシリコン層は、半導体基板の全面に
形成され、その後マスクパターンにしたがって、メモリ
セル部のみ残すようにエツチング除去される。しがし、
実質的にメモリセル部と選択トランジスタ部とは接近し
て設定されるものであり、この選択トランジスタ領域で
マスクによってカバーすることのできない部分が、上記
第１のポリシリコン層のエツチングのエツチングに際し
て、このポリシリコン層の膜厚に相当する分より深くエ
ツチングされる。

すなわち、選択トランジスタの下部に食込んだ凹部が形
成されるようになり、選択トランジスタの性能低下、さ
らに集積密度を上げることが困難となる等の問題が存在
している。

このような点を考慮して、例えば特公昭６２−４０８６
９号公報に示されるように、選択トランジスタを２層の
ゲート構成とすることが行われている。すなわち、メモ
リセル部のフローティングゲート、およびコントロール
ゲートそれぞれに対応する、層間絶縁層を介して設定さ
れる第１および第２のポリシリコン層を、選択トランジ
スタ部においても同様に形成し、この２層のポリシン層
によってゲートを構成させるようにするものである。し
たがって、この絶縁層を介して設定される第１および第
２のポリシン層の相互間は、電気的に接続する必要があ
る。このため、第１のポリシリコン層の上に絶縁層を形
成する際に、この絶縁層にコンタクトホールを形成し、
このコンタクトホールの形成された絶縁層上に第２のポ
リシリコン層を形成するようにしている。そして、上記
絶縁層に形成したコンタクトホール部で、第１および第
２のポリシリコン層が電気的に接続されるようにしてい
る。

しかし、このようにしたのでは、絶縁層に対してコンタ
クトホールを形成する工程を設定する必要があるのみな
らず、この絶縁層上に第２のポリシリコン層を、ＣＶＤ
装置によって堆積形成する際、上記ＣＶＤ装置に入れる
ときに露出された第１のポリシリコン層の表面が酸化さ
れるおそれがある。そして、第１のポリシリコン層の表
面に酸化膜が形成されるようになると、第１および第２
のポリシリコン層が、電気的に良好に接続されないよう
になる。

【発明が解決しようとする課題］ この発明は上記のような点に鑑みなされたもので、選択
トランジスタを一体に構成した２トランジスタ・セル構
成とすると共に、特に選択トランジスタを２層ゲート構
造とした状態で、この２つのゲートがより容易に且つ確
実に安定して接続設定されるようにして、この選択トラ
ンジスタの性能が効果的に発揮されるようにすると共に
、集積密度も容易に高められるようにする半導体記憶装
置およびその製造方法を提供することにある。

［課題を解決するための手段］ すなわち、この発明に係る半導体記憶装置およびその製
造方法にあっては、メモリセル部のフローティングゲー
トおよびコントロールゲートと共に、選択トランジスタ
の領域に、絶縁層を介して２層にした第１および第２の
ポリシリコン層を形成するもので、上記第２のポリシリ
コン層から絶縁層を介して第１のポリシリコン層に至る
コンタクトホールを形成する。そして、このコンタクト
ホールに導電材料を充填して配線層を形成させる。

［作用］ すなわち、選択トランジスタの２層にした第１および第
２のポリシリコン層は、メモリセル部の構成と共に形成
されるものであり、容易に集積密度を上げることができ
る。この場合、選択トランジスタの２層にしたゲートは
、メモリセル部の電極と共に形成されるものであり、ま
たこの２層のゲートの相互間は、２層のゲートが形成さ
れた後に開口されるコンタクトホールにより、導電材料
によって確実に接続されるようになる。したがって、こ
の２層ゲートの接続に際しては、特別の工程を付加する
必要はなく、通常の配線の形成工程によってゲート相互
の接続が行われるものであり、ゲートとなるポリシリコ
ン層に酸化膜等が形成されるような過程が存在しないた
め、２層のゲート相互の電気的な接続も信頼性の充分帯
られるようにして行われる。

［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説明する。

第１図は選択トランジスタを一体的に構成した２トラン
ジスタ◆セル構成の半導体記憶装置の平面的な構成を示
すもので、半導体基板に設定されるＰウェル層部分に対
応して、フィールド酸化膜により区画されるようにして
活性領域１１が形成される。そして、この活性領域１１
に対応してメモリセル部１２および選択トランジスタ部
１３が設定されるもので、このメモリセル部１２および
選択トランジスタ部１３によって、１つの記憶素子が形
成されるようになる。

第２図は上記半導体記憶装置の、特に選択トランジスタ
部１３に対応するａ−ａ線に対応する部分の断面構成を
示しているもので、半導体基板ＩＯのＰウェル部分に対
応して、ＬＯＧＯ３によるフィールド酸化膜により区画
される活性領域に対応して、ゲート酸化膜１４が形成さ
れている。そして、このゲート酸化膜１４部上に第１の
ポリシリコン層１５が形成されるものであり、この第１
のポリシリコン層１５上には、例えば５ＩＯ２による絶
縁層１６が形成され、この絶縁層１６上には、さらに第
２のポリシリコン層１７が形成されている。すなわち、
この第１および第２のポリシリコン層１５および１７に
よって、２層にしたゲートが構成されるようにしている
。

そして、上記第２のポリシリコン層１７が形成されたな
らば、この第２のポリシリコン層１７部から絶縁層１Ｂ
を貫通して第１のポリシリコン層１５に至るコンタクト
ホール１８を形成し、このコンタクトホール１８に例え
ばアルミニウムによる導電材料を充填して、配線層に接
続される電極１９が形成されるようにしている。すなわ
ち、第１および第２のポリシリコン層１５および１７は
、アルミニウム電極１９によって、電気的に接続される
ようになる。

次に、上記のような選択トランジスタを有する半導体記
憶装置の製造過程を順次説明する。まず、半導体基板ｌ
ＯはＰ型（１００）シリコン基板によって構成され、こ
のシリコン基板上にボロンをイオン注入した後に熱処理
したＰウェル層により構成される。

このような半導体基板ｌＯのＰウェル層の表面に、第３
図ＡおよびＢに示すように、３００〜５００人のパッド
酸化膜２０を電気炉において形成し、さらにこの酸化膜
２０上に、メモリセルのトンネル部領域のみを開口した
レジストパターン２１を形成する。そして、このレジス
トパターン２１をマスクとしてＡｓを（１〜５）×１０
′５ドーズ注入し、トンネル領域のＮ”ＲＩ域を形成す
る。このようにしてトンネル領域に対応してＮ十領域が
形成されたならば、上記レジストパターン２１およびパ
ッド酸化膜２０を剥離する。

次に、上記半導体基板ＩＯの表面の全面に、Ｌ　Ｐ　Ｇ
　Ｖ　Ｄ　ｌ：　ヨリ”ＣＳ　１３　Ｎ　、ｌを１００
０〜２０００人の厚さに堆積形成し、この５１３Ｎ４膜
上に、第１図で示した活性領域１１以外が開口されたレ
ジストパターンを形成する。そして、このレジストパタ
ーンをマスクとして上記５１３Ｎ４膜を選択的にプラズ
マエッチナングする。このエツチング処理後に上記レジ
ストマスクを剥離することによって、第４図ＡおよびＢ
で示すように、活性領域のみがＳｔ　３Ｎ４膜２２によ
ってマスクされる。そして、この状態で９５０℃でウェ
ット酸化を行ない、膜厚９０００〜１００００人のフィ
ールド酸化膜２３を形成する。すなわち、このフィール
ド酸化膜２３によって活性領域が区画されるようになる
ものであり、その後ホットリン酸エツチングによって上
記Ｓ１３　Ｎ４膜２２を除去し、その後全面をＨＦ液に
よってエツチングして活性領域を露出させる。

このように活性領域が露出された状態となったならば、
第５図ＡおよびＢで示すように活性領域の全面に３００
〜６００人のゲート酸化膜１４を形成する。このゲート
酸化膜上には、さらにメモリセル部のトンネル領域予定
部分、すなわち前記Ｎ十領域に対応する部分のみを開口
したレジストパターンを形成し、このレジストパターン
をマスクとしてＨＦ液によって上記トンネル領域予定部
分のゲート酸化膜を除去する。その後上記レジストパタ
ーンを剥離し、ランプアニール装置あるいは電気炉によ
って８０〜１２０人のトンネル酸化膜２５を形成させる
。このトンネル酸化膜２５が、メモリセルのフローティ
ングゲートに対する電子の注入あるいは抽出を行う部分
となる。

このようにしてゲート酸化膜１４およびトンネル酸化膜
２５が形成されたならば、この半導体基板１０＋７）全
［ｆｉｌ：１５００〜４０００人のポリシリコン層を堆
積形成する。そして、このポリシリコン層上に、レジス
トパターンを形成し、ドライエツチングすることによっ
て、第６図ＡおよびＢで示すように、第１のポリシリコ
ン層１５が形成されるようにする。この場合、上記パタ
ーニングおいては、第１のポリシリコン層１５のゲート
幅が画定されるようにするものであり、また選択トラン
ジスタ側のゲート電極に対応する部分はレジストで覆わ
れるようにする。そして、この選択トランジスタのゲー
ト電極対応部分、さらにメモリセル部分以外のポリシリ
コン層が、エツチング除去されるようにする。

このようにして第１のポリシリコン層１５が形成された
ならば、１０００〜１０５０℃のドライ０２中で５００
〜８００人の酸化膜を形成し、これを層間絶縁層１６と
する。そして、この絶縁層１６上にＬＰＣｖＤによって
３５００〜４０００人のポリシリコン＠１７を堆積形成
する。

このようにして第２のポリシリコン層１７が形成された
ならば、第７図ＡおよびＢに示すように、所定のパター
ンにしたがってエツチングするもので、このパターニン
グにおいては、メモリセル部および選択トランジスタの
２層ゲート構造が形成されるようにする。このエツチン
グに際しては、回路内のトランジスタはレジストによっ
て保護されている。そして、この回路内のトランジスタ
部においては、さらにトランジスタのゲート電極と選択
トランジスタ部の第２のポリシリコン層１７のパターニ
ングを行うようにする。

このようにして、選択トランジスタ部およびメモリセル
部にそれぞれにおいて、第７図Ａおよび第７図Ｂで示す
ように、第２のポリシリコン層１７のパターニングが行
われたならば、Ａｓを（１〜５　）　ｘ　ｌ　Ｑ　Ｊ５
ドーズにてイオン注入し、活性化して活性領域１１　（
ソース、ドレイン領域）が形成されるようにする。

このようにして活性化領域１１が形成されｔミならば、
第２図さらに第８図で示されるように、全面にＣｖＤに
よって８１０２膜を５０００人堆積し、保護絶縁層２６
を形成するものであり、この状態で選択トランジスタの
第２のポリシリコン層１７から絶縁層１５を貫通して、
第１のポリシリコン層１５に至るコンタクトホール１８
を形成する。この場合、同時に活性領域１１のソースお
よびドレイに対応してもコンタクトホール２７および２
８を形成する。そして、これらコンタクトホール１ｇ、
２７および２８それぞれにアルミニウム１９．２９およ
び３０を堆積し、それぞれ配線パターンに接続されるよ
うにすると共に、選択トランジスタ部において第１のポ
リシリコン層１５と第２のポリシリコン層１７とが、電
気的に接続されるようにする。その後は適宜保護膜が形
成されるようにする。

前記特公昭６２−４０８６９号公報に示されたような方
法では、第１のポリシリコンをパターニング形成した後
層間絶縁層を形成し、選択トランジスタ部に対応して、
この層間絶縁層に第１のポリシリコン層を露出させるよ
うなコンタクトホールを形成する。そして、この層間絶
縁層上に第２のポリシリコン層を形成しパターニングす
るもので、この第２のポリシリコン層を形成する際に、
上記コンタクトホールを介して第１および第２のポリシ
リコン層が電気的に接続されるようにしている。

しかし、このような工程で第１および第２のポリシリコ
ン層が接続されるようにすると、第２のポリシリコン層
を堆積するためにＣＶＤ装置に入れた際、コンタクトホ
ールによって露出された第１のポリシリコン層の表面が
酸化されるおそれがある。もし、この第１のポリシリコ
ン層のコンタクトホールによる露出面に酸化膜が形成さ
れるようになると、第２のポリシリコン層を形成した際
に、この第２のポリシリコン層が第１のポリシリコン層
に対して、安定して電気的に接続されない状態となる。

これに対して上記実施例に示した方法によれば、第１の
のポリシリコン層を形成した後に層間絶縁層を形成し、
さらにこの層間絶縁層上に第２のポリシリコン層を堆積
形成するようになる。そして、この第２のポリシリコン
層をパターニングする際に、第２のポリシリコン層から
第１のポリシリコン層に至るコンタクトホールが形成さ
れ、アルミニウムによって選択トランジスタの２層ゲー
ト接続されるようになる。したがって、この２層ゲート
の接続部においては、上記従来例のように不要な酸化膜
層の形成されるおそれがなく、第１および第２のポリシ
リコン層、すなわち選択トランジスタの２層ゲートが、
電気的に安定して接続設定されるようになる。また、こ
の従来例のように層間絶縁層に対してコンタクトホール
を形成する必要のないものであり、製造工程が簡素化さ
れるようになる。

［発明の効果コ 以上のようにこの発明に係る半導体記憶装置およびその
製造方法によれば、選択トランジスタを一体にして備え
る２トランジスタセル構造において、選択トランジスタ
を２層ケート構造とし、通常の製造工程において、この
２層ゲートが相互に電気的に接続されるようになる。こ
の場合、この接続のために特に新たな工程を付加する必
要のないものであり、第２のポリシリコン層が形成され
た後のコンタクトホール形成工程において、２層にした
ポリシリコン層の相互が電気的に安定した状態で接続さ
れるものであり、簡易な製造工程で２トランジスタセル
構成の半導体記憶装置が製造されるようになる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る製造方法によって製
造される半導体記憶装置の平面的な構成を示す図、第２
図は第１図の選択トランジスタ部に対応するａ−ａ線部
分の断面構成図、第３図乃至第７図はそれぞれ上記半導
体記憶装置の製造工程を順次説明するもので、それぞれ
Ａは第１図のａ−ａ線に対応する部分の断面構成を示す
図、またＢはそれぞれ第１図のｂ−ｂ線に対応する部分
の断面構成図、第８図は完成された半導体記憶装置のメ
モリセル部に対応する第１図のｂ−ｂ線部分の断面構成
図である。 ｌＯ・・・半導体基板、１１・・・活性領域、１２・・
・メモリセル部、１３・・・選択トランジスタ部、１４
・・・ゲート酸化膜、１５・・・第１のポリシリコン層
、１Ｂ・・・層間絶縁層、１７・・・第２のポリシリコ
ン層、１８．２７．２８・・・コンタクトホール、１９
・・・アルミニウム（導電材料）、２３・・・フィール
ド酸化膜、２５・・・トンネル酸化膜。 出願人代理人　　弁理士　鈴江武彦 す一→ ｂ＝Ａ 第１図 第２図 第３図Ａ 第３図Ｂ 第４図Ａ η 第４図Ｂ 第５図Ａ 第５図Ｂ 第６図Ａ 第６図Ｂ

Claims (2)

【特許請求の範囲】
1. （１）半導体基板の表面部に設定される活性化領域の、
   メモリセル領域に対応してトンネル酸化膜を、さらに選
   択トランジスタ領域に対応してゲート酸化膜をそれぞれ
   形成する工程と、 上記半導体基板の上記トンネル酸化膜の形成された領域
   およびゲート酸化膜の形成された領域に対応して第１の
   ポリシリコン層を形成する工程と、 上記第１のポリシリコン層上を含む上記半導体基板上に
   、層間酸化膜となる絶縁層を形成する工程と、 上記絶縁層上の上記メモリセル領域および選択トランジ
   スタ領域に対応して第２のポリシリコン層を形成する工
   程と、 上記選択トランジスタ領域に対応して、上記第２のポリ
   シリコン層に上記絶縁層を貫通して第１のポリシリコン
   層に至るコンタクトホールを形成し、このコンタクトホ
   ールに導電材料を充填して配線層を形成する工程とを具
   備し、 上記コンタクトホールに充填される導電材料によって、
   選択トランジスタ領域の第１のポリシリコン層と第２の
   ポリシリコン層とが電気的に接続されるようにしたこと
   を特徴とする半導体記憶装置の製造方法。
2. （２）半導体基板の表面に設定される活性化領域の、メ
   モリセル領域に対応した部分および選択トランジスタ領
   域対応した部分にそれぞれ形成されたトンネル酸化膜お
   よびゲート酸化膜と、上記トンネル酸化膜の形成された
   領域およびゲート酸化膜の形成された領域に対応してそ
   れぞれ形成された第１のポリシリコン層と、 上記第１のポリシリコン層上に形成された層間酸化膜と
   なる絶縁層と、 この絶縁層上に、上記メモリセル領域および選択トラン
   ジスタ領域にそれぞれ対応して形成した第２のポリシコ
   ン層と、 上記選択トランジスタ領域に対応する第２のポリシリコ
   ン層に、第１のポリシリコン層に至るように形成したコ
   ンタクトホールと、 このコンタクトホールに埋め込み設定された配線層に接
   続されるようになる導電材料とを具備し、 この導電材料によって、選択トランジスタ領域で第１お
   よび第２のポリシリコン層が電気的に接続されるように
   したことを特徴とする半導体記憶装置。