TW594981B - Semiconductor device and method of manufacturing same - Google Patents

Description

594981 五、發明說明（1) 一、【發明所屬之技術頜域】 本發明係關於諸如快閃記憶體、EEPROM (可抹除可程 式化唯讀記憶體）等之半導體裝置及其製造方法，更詳言 之，係關於半導體裝置中增益電路之電容元件結構，以及 如此結構之製造方法。 二、【先前技術】 諸如快閃記憶體、EEPROM等不變性半導體記憶體習知 具有細胞結構，包括半導體基板上之源極與汲極擴散區

594981 五、發明說明（2) 電路（即，增益電路），以升高外部電路所供給之電源電 壓，於該半導體記憶裝置内產生高於電源電壓之此等電 壓。電荷泵電路包括電容元件（即，電容器）、交換元件 及二極體之組合。電容元件之電容通常約在1 5 0 0 微微法 拉。電容元件係以一般半導體裝置製程製作於不變性半導 體記憶體内。日本公開專利第2 0 0 0 - 4 94 9 9號公報（JP， P2000- 049499A) 揭示，能同時產生正負電位，可用於快 閃記憶體之電荷泵電路。

於該電荷泵電路之電容元件，施加有遠高於通常可施 加於漂浮閘電極與通道區域間之電壓，並係高過施加於該 不變性半導體記憶裝置之電源電壓。因而，此一電容元件 須於相對較厚絕緣膜上具有下部電極，及其上之上部電 極，其間介以作為電容層之絕緣膜。若欲以j p， 7- 0 2 2 1 9 5，B所揭示之FSA過程製造不變性半導體記憶體，則 因電容元件之下部電極無法形成於薄閘極氧化膜上，須將 下部電極形成於溝槽嵌入絕緣膜上，以形成電荷泵電路之 電容元件。

第1 A及1 B圖係設有電容元件之不變性半導體記憶裝置 的結構之剖視圖。第1 A圖呈示一記憶單元區，第1 B圖呈示 形成有電荷泵電路的電容元件之一區。詳言之，第1A圖呈 示沿包含該記憶單元區之通道區域的平面之剖視圖，而該 平面垂直於連接源極區域與汲極區域之直線。 溝槽嵌入絕緣體1 01係形成於半導體基板1 0 0上。電容 元件中，有多晶矽形成之下部電極1 0 2形成於溝槽嵌入絕

第6頁 594981 五、發明說明（3) 緣體1 0 1上，上部電極1 0 4則係相向形成於下部電極丨〇 2 上，其間介以絕緣膜丨03。層間絕緣膜1〇5係設置以包覆下 f電極102及上部電極1〇4。層間絕緣膜1〇5與絕緣膜1〇3相 ^。互連線接頭106、1〇7各延伸經層間絕緣膜1〇5，電連 接於下部電極102及上邱帝ϋΐπ/t .. 夂上邛％極1 04。上部電極104具有雙層 厂構/包έ Λ近下部電極丨02之多晶矽層m，及多晶矽層 111上之石夕化物層112。 δ己憶單元區内，吝齡炙日 在相鄱沾、善姚山 夕數之夕日日矽之漂浮閘電極1 0 9係設 在相一的溝奴肷入絕緣體丨〇丄間之通 1 閘極絕緣膜1 〇 8。控制門雷 印或上”間；丨以 上，其間介以絕緣⑮（即p p係形成於漂浮間電極109 極113係與該電容元件^開間/巴緣膜）110。控制閘電 有如上部電極m，氣極104於同-過程製作。 多晶矽層iu及矽化；=电極113亦具有雙層結構’包含 緣膜105覆蓋。 9 2 °控制閘電極113係以層間絕 當欲將電荷泵電路六一 上作裝置絕緣時，電容_ 各7件形成於溝槽嵌入絕緣膜 漂浮閘電極109無法於^一凡件。之下部電極1〇2及記憶單元之 程形成下部電極。詳過程製作，而須以另一光微影過 溝槽，並將絕緣體嵌^ 雀與漂浮閘電極1 09自對準形成 絕緣體1 0 1之上表面\圖型^槽作震置絕緣後，將溝槽嵌入 對於不變性半導體記 匕，形成下部電極102。上述過程 由於電荷泵電路；：f之配置有所限制。 絕緣之目的，須形 :谷70件之電容相對較大，為裝置 “大之溝槽區域，並須分隔下部電

594981 五、發明說明（4) 極，使分隔區域配合各溝槽區域個別配置以作裝置絕緣。 形成大溝槽區域時，半導體記憶裝置晶片之面積亦大，當 溝槽嵌入絕緣體表面以化學機械研磨（CMP ) 平坦化時， 傾向於在嵌入絕緣體之大致中央形成凹陷，對形成於其上 之電容元件的形狀造成不良影響，難以製造高準確度之電 容。 三、【發明内容】 本發明之目的在提供：具有用於電荷泵電路之電容元 件的諸如不變性半導體記憶裝置之半導體裝置，其面積可 無需擴大，電容元件可有高準確度之電容，並能以較少步 驟之製程製造。 本發明之另一目的在提供：具有用於電荷泵電路之電 容元件的諸如不變性半導體記憶裝置之半導體裝置之製造 方法，該半導體裝置之面積可無需擴大，電容元件可有高 準確度之電容，並能以較少步驟之製程製造。 第一目的可藉一種半導體裝置達成，該裝置包括半導 體基板，設於該半導體基板上之裝置絕緣膜，設於該裝置 絕緣膜上之下部電極，設定於裝置絕緣膜，圍繞下部電極 且底部低於下部電極底部之溝槽；嵌入該溝槽之溝槽嵌入 絕緣體，設於下部電極上之絕緣膜，以及設於下部電極上 其間有絕緣膜之上部電極，其中該下部電極、絕緣膜及上 部電極合併構成一電容元件。 第二目的可藉一種半導體裝置之製造方法達成，該方

發明說明（5) 性i Ϊ以下步驟：於設在半導體基板上之裝置絕緣膜選擇 定圍i下部電極層，於裝置絕緣膜與下部電極層自對準設 於下邱:°卩電極層之溝槽，於溝槽嵌入溝槽嵌入絕緣體， 電極層層上形成絕緣膜，以及於該絕緣膜上形成上部 半導it目的亦可藉一種半導體裝置之製造方法達成，該 體事置有设在半導體基板上之多數記憶單元，該半導 驟：於=3 σ己隐單元區及電容元件區，該方法包括以下步 犋，於/導肢基板之主表面上形成電容元件區之場氧化 第〜導ΐ =表面上形成第一絕緣膜，於半導體基板上形成 曝，於二二其間在纪憶單元區及電容元件區有第一絕緣 第〜導一導電層上形成第二絕緣膜，將第二絕緣膜、 模為型化成預定圖㉟’以第二絕緣 槽，並於妒&二+導肢基板，於記憶早元區形成第一溝 化暝形成‘ U上形成下部電極’☆電容元件區之場氧 去除第三絕：膜‘第於第一及第二溝1嵌入第三絕緣膜， 膜，並於第絕緣膜之表面外露’去除第二絕緣 於第四絕緣之外露表面上形成第四絶緣膜，以及 巴緣臊上形成第二導電層。 成於ϊ=::，！容元件之下部電極係與溝槽自對準形 電極可於—過程同；此，記憶單=下部電極及漂浮開 絕緣之溝槽嵌入奶：开Ά，而不疋：：結構之於作為裝置 可以減少。由體上形成下靡。因此，製作步驟 、下。卩電極並非形成於作為裝置絕緣之溝槽 594981 五、發明說明（6) 嵌入絕緣體上，用作裝置隔離之溝槽寬度可以降低，格密 度得以增加，而晶片面積得以縮小。 本發明之上述及其它目的、特色及優點，從以下參照 附隨用以例示本發明之圖示所作之說明即可明瞭。 四、【實施方式】 第1 A圖及第1 B圖呈示根據本發明之一較佳實施形態的 不變性半導體記憶裝置之配置剖視圖。第2 A圖呈示該不變 性半導體記憶裝置之一記憶單元區，第2B圖呈示一電容元 件區，於此形成有該不變性半導體記憶裝置中電荷泵電路 之電容元件。詳言之，第2 A圖呈示沿包含該記憶單元區之 通道區域的平面之剖面，該平面垂直於連接源極區域與汲 極區域之直線。電容元件區及記憶單元區雖係分別繪出， 然該電容元件區及記憶單元區係設於同一不變性半導體記 憶裝置。第3圖呈示該記憶單元區之部份配置。第2 A圖所 示之記憶單元區即係沿第3圖中A- A ’線之剖面。第4圖呈示 沿第3圖之B-B’線之剖面。 該半導體裝置有一用在電荷泵電路之電容元件。如第 2 B圖所不，該電容兀件區有電容元件之下部電極2 0 ’係形 成於設在石夕等半導體基板10表面上之場氧化膜（LOCOS氧 化膜）1 5表面上。下部電極2 0係由多晶石夕等形成，並由設 定在場氧化膜1 5之一區域的溝槽所圍繞。溝槽内填滿溝 槽嵌入絕緣體25。上部電極35係形成於下部電極20上，其 間介以絕緣膜3 0。上部電極3 5從下部電極2 0上方之一區域

594981 五、發明說明（7) --- 延伸至溝槽嵌入絕緣體2 5上。上部電極3 5具有雙層結構 包括與下部電極2 〇材質相同之多晶矽層3 6，及設於多晶/ 層36上之矽化物層37。層間絕緣膜40係設置成可包覆2述 之層以及電極。接觸栓4 5、5 0穿過層間絕緣膜4 〇電連接^ 部電極20及上部電極35至鋁互連線95。絕緣膜30與層間絕 緣膜4 0及溝槽嵌入絕緣體2 5相連，以切實電連接下部電才= 20及上部電極35。又，絕緣膜30充當下部電極20與上部電 極3 5間之電容膜，即，電容元件之電容膜。 在例示之實施形態中，設在場氧化膜1 5之溝槽喪人 絕緣體25上表面，（在朝半導體基板1〇之方向）低於下部 電極20之上表面。下部電極20之上表面與上部電極μ之下 表面，以及下部電極20之一邊與上部電極35之一邊相抵， 形成一剖面大體上為倒L字形之電容元件電容器。下部電 極2 0之厚度高於設在場氧化膜1 5之溝槽嵌入絕緣體2 5厚 度。電容元件區内，設定在場氧化膜1 5之溝槽係與下部 電極2 0自對準形成。 在第2 A圖所示之記憶單元區，溝槽係直接設定於半導 體基板10，以各溝槽嵌入絕緣體25填滿。該溝槽係用以隔 離相鄰記憶單元之元件。半導體基板表面上相鄰溝槽間之 區域係用作通道區域。多晶矽等製成之多數漂浮閘電極6 〇 係設在通道區域上，其間介以閘極絕緣膜5 5。溝槽係與漂 浮閘電極6 0自對準形成。該溝槽及漂浮閘電極6 〇係與該電 谷元件區之溝槽及下部電極2 〇於同一製程同時形成。控制 閘電極75係形成於漂浮閘電極60及設於其間之溝槽嵌入絕

594981 五、發明說明（8) 緣體25上，其間介以絕緣膜70。控制閘電極75係與電容元 件區之上部電極3 5於同一過程形成，並具有雙層結構，包 括多晶矽層3 6及矽化物層3 7，類似於上部電極3 5。層間絕 緣膜40係形成為可包覆各層，包括控制閘電極75。記憶單 元區之層間絕緣膜40係與電容元件區之層間絕緣膜40 —體 形成。 如第3及第4圖所示，記憶單元區内源極與汲極擴散區 域8 0係各形成於漂浮閘區域6 0之對側，亦即半導體基板1 0 上通道區域之對侧，在垂直於第2A圖及第2B圖所示方向之 剖面内。接觸孔9 0 (未示於第4圖）係形成於層間絕緣膜 4 0，連接到延伸於與溝槽之長方向及源極與汲極擴散區域 80同一方向之鋁互連線85。 漂浮閘電極6 0係與控制閘電極75自對準形成於源極與 没極擴散區域8 0末端，並係與溝槽自對準形成於源極與沒 極擴散區域8 0間通道區域之側面末端。 利用根據本實施形態之不變性半導體記憶裝置，因下 部電極2 0係與場氧化膜1 5上之溝槽自對準形成，下部電極 2 0與漂浮閘電極6 0可於一過程同時形成，而非如習知結 構，其中下部電極係形成於用作裝置隔離之溝槽嵌入絕緣 體上。因此，製程步驟數目可予減少。因下部電極並非形 成於用作裝置隔離之溝槽嵌入絕緣體上，用作裝置隔離之 溝槽寬度可予降低，格密度得以增加並縮小晶片面積。 以下說明本實施形態之場氧化膜（L 0 C 0 S氧化膜）1 5。 一般，不變性半導體記憶裝置不僅包括記憶單元矩陣

第12頁 594981 五、發明說明（9) 構成之記憶單元陣列，亦包括各種週邊電路，包人 線及字元線預充電之預充電電路，將位址解砜^ S使位70 肝％之位址解石民 一’保持或放大輸入輸出資料之緩衝電路，批4 ”” 之控制電路，以及產生電壓以寫入及抹除資二、斤 路。因週邊電路使用比記憶單元區更高之電壓 ^ k ’或幾何定位上與輸入輸出終端相關，週命 ^ 後、度常低於記憶單元區之元件密度。因此，週邊帝路 千 件係以場氧化膜而非溝槽隔離。依據本發明，带二路之元 之龟容元件係形成於目前為止僅用於週邊電路 一士 的場氧化膜上，故可形成高承受電壓及高尺寸準 合元件，同時避免晶片面積增大。場氧化膜使以較大 : 用作下部電極成為可能。結果，下部電極不必八=，兩知 配置得以簡化而晶片面積縮小。 刀砉丨’甩路 以下說明第2 A圖所示之不變性半導體記憔事置之制 :。第5A圖及第5B圖至第19A圖及第19B圖係說明第2A : 第Μ圖之不變性半導體記憶裝置的製程之剖視圖。第μ 至第1 9A圖說明對應於該不變性半導體記憶裝 口回 =之結構，各呈示-沿包含該記憶單元區之通道區:早的 十面之剖面，該平面垂直於連接一源極區域與—汲極區 之直線’而第5B圖至第1 9B圖說明對應於該不變性半°導°妒/ 兄憶裝置内，用以形成電容元件的電容元件區之、纟士構。& 憶單元區及電容元件區雖個別呈示，記憶單元區之製程σ 電容元件區内之製程卻係同時進行。 首先於例如Ρ-型矽之半導體基板10表面上約1〇奈米尸

第13頁 友、發明說明（10) _所示乳二氮化矽膜12。然後如第5A圖及第5B 處之氮化=r;:位：；？f週邊電路之場氧化肋 有氮化化一後去除所 从離子植入將離子導入半導俨美.不。己憶早凡區内， 及P井14之雙井結構，如第7/土’开ς成包含井u 可同時將離子導人週邊電路區。㈣圖所必要時亦 然後，如第8Α圖及第8Β圖所 Ρ-型掺質之多晶石夕層16至例如二二全面 晶石夕層u上形成氣化石夕層"至例如0:厂於多 = 圖型化為記憶單元區之漂浮開電：=。，將以 及於電谷元件區之下部電極2 〇形狀。 ^ 1 7將多晶矽層1 6圖型化為漂浮閘電極 二^化石夕層 形狀。 电征⑽以及下部電極20之 持續蝕刻該組合以與漂浮閘電極6〇以及下部 對準形成溝槽21，b第9A圖及第9β圖。此時， 6。並非各自獨立於個別記憶單元，而係第3圖中僅々極 ^絕緣體（溝槽）25區已經去除之形狀。同樣1 = 件區内，在對應於下部電極20區以及除圍繞τ 二二 溝槽2 1以外之區的多晶矽層1 6保留而未去除。此 ° 半導體基板1 0係於§己憶單元區钱刻而氧化膜丨二 ' 件區㈣，因姓刻速率之不同，記憶單元區开 而電容元件區形成淺溝槽21。詳言之，記憶單

594981 五、發明說明（11) 2 1深至甚至足以隔離深n井1 3並抵達p —型半導體基板丨〇之 主體’而電容元件區之溝槽2丨淺，僅只去除氧化膜丨5之薄 表層。 然後’如第10A圖及第1〇B圖所示，以HDP (高密度等 離子體）CVD (化學氣相沉積）將氧化矽22嵌入對應於溝 槽2 1之蝕刻區。由於氧化矽2 2係首先沉積於包含氮化矽層 17之整體表面，所沉積之氧化矽22隨後經CMp (化學機械 研磨去除至氮化矽層17之表面外露，如第UA圖及第 圖所不。之後，如第丨2 a圖及第1 2β圖所示，以例如熱磷 二! J去除虱化:夕層1 7。此時，可於多晶矽層1 6表面形成一 ::I:二以保晶矽層1 6 (亦即，漂浮閘電極6 0以及下 i 2】韓介以此多晶矽層1 6為遮罩，蝕刻氧化矽 層2。2轉化為溝槽喪人絕緣體25，如第m圖及第ΐ3β圖所夕 王 ΟΝΟ絕緣膜26 記憶單元區係 膜70，在電容 絕緣膜（電容 欲形狀，如第 其次，全 示，再圖型化 17Α圖及第ι7Β 它電路部份亦 ，面形么具有Sl〇2、SlNwl〇2層之多層結構的 作a你A圖及第14β圖所示。0N0絕緣膜26在 閑電極60與控制間電極75間之絕緣 膜)3::為下部電極2〇與上部電極35間之 =二；石夕層31 ’如第16Α圖及第1_ ΠΓΓί上部電極35之形狀，如第 ;除週邊電路之電容元 予圖型化。記憶單元區内，漂浮開電極60

594981 五、發明說明（12) (夕晶矽層Η)係、與圖型化之控制閘電極75自對準 ，將漂浮閘電極6 〇隔離於個別記憶單元。姓 作為控制間電極75以及上部電極35之 ^ ::形成 3 6。 木層的夕晶矽層 之後，以離子植入.將Ν-型摻質導入記憶 制閘電極75 (以及其τ之漂浮問電極6())作為遮罩，= 源極與汲極擴散區域80 (參見第3圖及第4圖）。 衣竹

然後，如第18A圖及第18B圖所示，將作為控制間帝 75以及上部電極35之第一層的多晶矽層36之上部轉化: 化物層37。矽化物層37係由例*c〇Sl製成，而上部電極 所覆蓋之下部電極20的多晶矽層部份亦轉化為矽化物。之 後，以熱激勵C V D用T E 0 S (四乙氧基原石夕酸：$ i ( 〇 c2 H5)) +臭氧（〇3)全面形成BPSG (硼磷矽酸玻璃）之層間絕緣 膜4 0。於層間絕緣膜4 0形成各抵達下部電極2 〇及上部電極 3 5之接觸孔，再以鎢填滿，製作接觸栓4 5、5 0。之後兒如 第1 9 A圖及第1 9 B圖所示’於層間絕緣膜4 〇上形成連接至接 觸栓45、50之鋁互連線95，完成如第2A圖及第2B圖所示之 不變性半導體記憶裝置。

由以上說明可知，上述製程在記憶單元區之製作方面 與JP，7 022195，B所揭不之製程相同。根據本發明，夢 造電容元件區之製程係安排為，電容元件可與製造記憶單 元區之製程並行製作。 以下參照第2 0 A圖及第2 0 B圖說明根據本發明之另一實 施形態的不變性半導體記憶裝置。第2 0 A圖呈示該不變性

第16頁 594981 五、發明說明（13) 半導體記憶裝置之一記憶單元區。詳言之，第2 Ο A圖呈示 沿包含該記憶單元區之通道區域的平面之剖面，該平面垂 直於連接一源極區域與一汲極區域之直線。第2 Ο B圖呈示 形成該不變性半導體記憶裝置之電荷泵電路的電容元件之 一區。

第20A圖及第20B圖所示之不變性半導體記憶裝置，與 第2 A圖及第2B圖所示之不變性半導體記憶裝置具有類似結 構，係以類似於上述之製程所製造。然而，第2 Ο A圖及第 2 0B圖所示之不變性半導體記憶裝置，與第2A圖及第2B圖 所示之不變性半導體記憶裝置，其差異在第2 A圖及第2B圖 所示之溝槽嵌入絕緣體25厚度較大，且溝槽嵌入絕緣體25 之上表面係高於電容元件區内下部電極20之上表面。因溝 槽嵌入絕緣體2 5厚度加大，溝槽嵌入絕緣體2 5在記憶單元 區之溝槽形成區域較厚，相對於控制閘電極7 5凸起。

第2 0 A圖及第2 0 B圖所示之不變性半導體記憶裝置内， 電容元件區係僅由下部電極2 0之上表面以及上部電極3 5之 下表面形成。第2A圖及第2B圖所示之不變性半導體記憶裝 置内，因電容膜剖面呈倒L字形，該倒L字形之角落（下部 電極2 0之一邊緣）有電場集中之傾向，可能導致介電強度 下降。然而，第20A圖及第20B圖所示之不變性半導體記憶 裝置不具虛線圓圈所示之邊緣，故電容元件之可靠度提 高。 以上雖對本發明之較佳實施形態作特定說明，但該等 說明僅作例示，須予指出，不超出以下申請專利範圍之精

第17頁 594981

第18頁 594981 圖式簡單說明 第1 A圖及第1 B圖係一習知不變性半導體記憶體之剖視 圖， 第2 A圖及第2 B圖係根據本發明之一較佳實施形態的不 變性半導體記憶裝置之剖視圖； 第3圖係第2A圖及第2B圖之不變性半導體記憶裝置之 記憶單元之部份配置圖； 第4圖係沿第3圖之B-B’ 線之剖視圖；

第5A圖及第5B圖至第19A圖及第19B圖係說明第2A圖及 第2B圖之不變性半導體記憶裝置之製程之剖視圖； 第2 Ο A圖及第2 Ο B圖係根據本發明之另一實施形態的不 變性半導體記憶裝置之剖視圖。 元件符號說明： 1 0〜半導體基板 1 1〜自然氧化膜 1 2〜氮化石夕膜 13〜N井 14〜P井

15〜場氧化膜（LOCOS氧化膜） 1 6〜多晶石夕層 1 7〜氮化矽層 2 0〜下部電極 2 1〜溝槽 22〜氧化矽（層）

第19頁 594981 圖式簡單說明 25〜溝槽嵌入絕緣體 260N0〜絕緣膜 3 0〜絕緣膜 3 1〜多晶矽層 3 5〜上部電極 3 6〜多晶矽層 3 7〜石夕化物層 4 0〜層間絕緣膜 4 5、5 0〜接觸栓 5 5〜閘極絕緣膜 6 0〜漂浮閘電極；漂浮閘區域 7 0〜絕緣膜 7 5〜控制閘電極 8 0〜源極與汲極擴散區域 8 5〜铭互連線 9 0〜接觸孔 9 5〜鋁互連線 1 0 0〜半導體基板 1 0 1〜溝槽嵌入絕緣體 1 0 2〜下部電極 1 0 3〜絕緣膜 1 0 4〜上部電極 1 0 5〜層間絕緣膜 1 0 6、1 0 7〜互連線接頭

第20頁 594981 圖式簡單說明 閘間絕緣膜） 1 0 8〜閘極絕緣膜 1 0 9〜漂浮閘電極 1 1 0〜絕緣膜（即 111〜多晶矽層 1 1 2〜石夕化物層 1 1 3〜控制閘電極

第21頁

Claims (1)

1. 594981 六、申請專利範圍 1. 一種半導體裝置，包含： 一半導體基板； 一裝置隔離膜，設於該半導體基板上； 一下部電極，設於該裝置隔離膜上； 一溝槽，設定於該裝置隔離膜，可圍繞該下部電極且 其底部低於該下部電極； 一溝槽嵌入絕緣體，嵌入該溝槽； 一絕緣膜，設於該下部電極上；以及

   一上部電極，設於該下部電極上方，其間介以該絕緣 膜； 其中，該下部電極、該絕緣膜、及該上部電極一併構 成一電容元件。 2. 如申請專利範圍第1項之半導體裝置，其中該溝槽嵌入 絕緣體上表面高於該下部電極之上表面。 3. 如申請專利範圍第1項之半導體裝置，其中該電容元件 包含一電荷泵電路之一電容器。

   4. 如申請專利範圍第1項之半導體裝置，其中該半導體裝 置係一不變性記憶裝置，具有多數之記憶單元，各包含一 通道區域，一設於該通道區域上而其間介以一閘極絕緣膜 之漂浮閘電極，以及一設於該漂浮閘電極上而其間介以一 絕緣膜之控制閘電極，且其中各記憶單元之元件係以該溝

   第22頁 594981 六、申請專利範圍 槽嵌入絕緣體隔離。 5 .如申請專利範圍第4項之半導體裝置，其中該溝槽嵌入 絕緣體之上表面高於該下部電極之上表面。 6. 如申請專利範圍第5項之半導體裝置，其中該電容元件 包含一電荷泵電路之一電容器。

   7. —種半導體裝置之製造方法，包含以下步驟： 於設在一半導體基板的一表面上之一裝置隔離膜上選 擇性形成一下部電極層； 以與該下部電極層自對準方式在該裝置隔離膜形成一 溝槽，使其可圍繞該下部電極層； 於該溝槽中嵌入一溝槽嵌入絕緣體； 於該下部電極層上形成一絕緣膜；以及 於該絕緣膜上形成一上部電極層。

   8. 如申請專利範圍第7項之半導體裝置之製造方法，其中 該下部電極層、該絕緣膜、及該上部電極層一併構成一電 容元件。 9.如申請專利範圍第7項之半導體裝置之製造方法，其中 該形成溝槽之步驟包含以下步驟： 於該下部電極層上形成一絕緣膜作為圖型化遮罩，並

   第23頁 594981 六、申請專利範圍 將該絕緣膜圖型化成一預定圖型；以及 以該絕緣膜為圖型化遮罩蝕刻該下部電極層，並同時 蝕刻一電容元件區之該下部電極層下之該裝置隔離膜及一 記憶卓元區之該半導體基板’藉以形成該溝槽。 10. 如申請專利範圍第9項之半導體裝置之製造方法，其 中該溝槽嵌入絕緣體係形成為使其上表面高於該下部電極 層之上表面。

   11. 一種半導體裝置之製造方法，該半導體裝置具有設於 一半導體基板上之多數記憶早元’該半導體裝置包含一記 憶單元區及一電容元件區，該方法包含以下步驟： 於該半導體基板之一主要表面上在該電容元件區形成一層 場乳化膜， 於該主要表面上形成一第一絕緣膜； 在該半導體基板上’於該記憶早元區及該電容元件區 形成第一導電層，其間介以該第一絕緣膜； 於該第一導電層上形成第二絕緣膜；

   將該第二絕緣膜、該第一導電層及該第一絕緣膜圖型 化為一預定圖型，並以該第二絕緣膜為遮罩蝕刻該半導體 基板，於該記憶單元區形成第一溝槽，並於該場氧化膜上 形成該下部電極，且於該電容元件區之場氧化膜形成第二 溝槽； 將第三絕緣膜嵌入該第一及第二溝槽；

   第24頁 594981 六、申請專利範圍 15.如申請專利範圍第11項之半導體裝置之製造方法，其 中該第三絕緣膜係形成為使其上表面高於該下部電極層之 上表面。