KR19990015387A - 고신뢰성 비휘발성 메모리 장치 - Google Patents

Abstract

본 발명은 고신뢰성 비휘발성 메모리 장치에 관한 것으로서, 특히 메모리 셀 영역의 플로팅 게이트를 상호 분리하는 소자 분리 영역 상부에 형성된 홈에 전면 식각된 절연막이 소정 두께로 형성된 것을 특징으로 한다. 따라서, 본 발명은 고전압이 인가되는 메모리 셀 영역의 소자 분리를 위한 필드 산화막을 선택적으로 두껍게 형성하므로 소자간 분리 특성을 크게 향상시킬 수 있다.

Description

고신뢰성 비휘발성 메모리 장치

본 발명은 비휘발성 메모리 장치인 EEPROM(eletrically erasable read only memory)에 관한 것으로서, 특히 소자 분리 특성을 크게 향상시킬 수 있는 고신뢰성 비휘발성 메모리 장치에 관한 것이다.

일반적으로 EEPROM은 전기적으로 데이터의 프로그램 및 소거가 가능하며 시스템에 넣은 채로 손쉽게 데이터의 고쳐 스기가 가능하기 때문에 시스템에서의 요구가 강한 소자이다.

이러한 EEPROM은 도 1 에 나타난 바와 같이 실리콘 기판(10) 내에 소자간 분리를 위해 형성된 필드 산화막(12)과, 메모리 셀 영역(A)에 대응하는 실리콘 기판(10)의 활성 영역에 형성된 게이트 산화막(13)과, 상기 게이트 산화막(13)이 선택 식각된 터널 산화막(14), 상기 터널 산화막(14) 상부면에 순차적으로 적층된 플로팅 게이트(16), 게이트간 절연막(18) 및 제어 게이트(20)을 구비한 메모리 셀 트랜지스터와, 주변 회로 영역(B)에 대응하는 실리콘 기판(10)의 활성 영역 상부면에 형성된 게이트 산화막(19) 및 상기 게이트 산화막(19)의 상부면에 형성된 게이트(21)을 구비한 주변 회로로 구성된다.

상기와 같이 구성된 EEPROM은 메모리 셀 영역(A)에 게이트간 절연막(18)으로 둘러싸인 플로팅 게이트(16) 및 제어 게이트(20)로 구성된 메모리 셀 트랜지스터를 기본적으로 구비하며, 상기 메모리 셀 트랜지스터를 온/오프시키는 선택 트랜지스터를 추가적으로 구비한다.

한편, 상기 EEPROM은 데이터의 기록 및 소거시 상기 메모리 셀 트랜지스터의 제어 게이트(20)와 선택 트랜지스터의 게이트에 모두 15∼20V 정도의 고전압을 인가한다. 이때, 전압은 보통의 반도체 소자 동작시 인가되는 전압이 3.3∼5V인 것에 비하면 매우 높은 전압이다. 이러한 고전압 인가시 EEPROM은 각 셀들의 소자 분리 특성을 유지하기 위해서 상기 필드 산화막(12) 하부에 채널이 형성되는 것을 방지해야만 한다. 그러므로, 상기 EEPROM은 상기 필드 산화막(12) 하부에 불순물을 이온 주입하여 채널 형성을 방지하는 채널 스탑 영역을 형성하거나, 상기 필드 산화막(12)의 두께를 두껍게 형성하여 이러한 문제를 해결하였다.

그러나, 상기 EEPROM은 상기 필드 산화막(12) 하부에 고농도의 이온 주입을 하게 되면 고농도의 불순물 영역이 채널 스탑 영역과 인접한 소자의 활성 영역과 근접하여 접합의 파괴전압을 저하시킨다. 이에 따라, 상기 필드 산화막(12)을 두껍게 형성하면 상기 EEPROM은 도 1 에 나타난 바와 같이 버즈빅의 횡방향 길이(b)가 상기 필드 산화막의 두께(a)에 비례하여 증가되고, 그 결과 활성 영역이 감소된다.

한편, 상기 EPPROM은 플로팅 게이트(16)를 형성하기 위하여 상기 실리콘 기판(10) 전면에 증착된 플로팅 게이트(16)를 이루는 도전층의 일부를 식각하면 이 부분의 필드 산화막이 일부 과도 식각되어 상기 제어 게이트(20)와 접촉하는 필드 산화막의 두께(c)가 다른 영역의 필드 산화막 보다 더 얇아지게 된다.

그러므로, 상기 EEPROM은 고전압이 인가되는 메모리 셀의 소자 분리 특성을 유지하기 위해서 메모리 셀 영역의 필드 산화막의 두께가 두껍게 형성하면 버즈빅이 증가되며, 제어 게이트 형성시 식각 공정에 의해 상기 필드 산화막의 두께 정도가 불균일지기 때문에 소자 분리 특성이 저하되는 문제점이 있었다.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 고전압이 인가되는 메모리 셀 영역의 필드 산화막만을 선택적으로 두껍게 증가시켜 소자 분리 특성을 크게 향상시키는 고신뢰성 비휘발성 메모리 장치를 제공하는데 있다.

상기 목적을 달성하기 위하여 본 발명의 장치는 비휘발성 메모리 장치에 있어서, 메모리 셀 영역의 플로팅 게이트를 상호 분리하는 소자 분리 영역 상부에 형성된 홈에 전면 식각된 절연막이 소정 두께로 형성된 것을 특징으로 한다. 상기 절연막은 상기 비휘발성 메모리 장치가 선택 게이트 트랜지스터를 포함하는 경우에 상기 선택 게이트를 상호 분리하는 소자 분리 영역의 홈에도 형성됨을 특징으로 한다.

도 1 은 종래 기술에 의한 EEPROM을 나타낸 수직 단면도.

도 2 는 본 발명에 따른 EEPROM을 나타낸 수직 단면도.

도 3 내지 도 6 은 도 2 에 도시된 EEPROM을 형성하기 위한 공정 순서도.

* 도면의 주요 부분에 대한 부호의 설명 *

100: 실리콘 기판 102: 필드 산화막

104: 터널 영역 106: 플로팅 게이트

108: 게이트간 절연막 110: 폴리실리콘

112: 절연막 116: 제어 게이트

118: 주변 회로의 게이트

이하, 첨부한 도면을 참조하여 본 발명을 상세하게 설명하고자 한다.

도 2 는 본 발명에 따른 EEPROM의 구조를 나타낸 수직 단면도로서, 상기 EEPROM은 실리콘 기판(100) 내에 소자간 분리를 위해 형성된 필드 산화막(102)과, 메모리 셀 영역(A)에 대응하는 실리콘 기판(100)의 활성 영역에 형성된 게이트 산화막(103)과, 상기 게이트 산화막(103)이 선택 식각된 터널 산화막(104), 상기 터널 산화막(104) 상부면에 순차적으로 적층된 플로팅 게이트(106), 게이트간 절연막(108)과, 플로팅 게이트(106)를 상호 분리하는 필드 산화막(102) 상부에 형성된 홈에 채워진 절연막(112) 및 상기 게이트간 절연막(108) 상부에 형성된 제어 게이트(116)을 구비하는 메모리 셀 트랜지스터와, 주변 회로 영역(B)에 대응하는 실리콘 기판(100)의 활성 영역 상부면에 형성된 게이트 산화막(109) 및 상기 게이트 산화막(109)의 상부면에 형성된 게이트(118)을 구비하는 주변 회로로 구성된다.

도 3 내지 도 6 은 도 2 에 도시된 EEPROM을 형성하기 위한 공정 순서도로서, 이를 참조하면 본 발명의 제조 방법은 다음과 같다.

우선, 실리콘 기판(100) 내에 소자간 분리를 위해서 통상의 LOCOS 공정을 이용하여 필드 산화막(102)을 형성한다. 그리고, 도 3 에 나타난 바와 같이 메모리 셀 영역(A)에 대응하는 실리콘 기판(100)의 활성 영역 상부면에 게이트 산화막(103)을 형성하고, 사진 및 식각 공정으로 상기 게이트 산화막(103)의 선택 영역을 식각하여 터널 산화막(104)을 형성한다. 이어서 상기 메모리 셀 영역(A) 상부면에 제 1 도전층으로서 폴리실리콘을 증착하고, 사진 및 식각 공정으로 메모리 셀 트랜지스터의 플로팅 게이트(106)를 형성한다. 이어서 상기 결과물 전면에 산화막/질화막/산화막(ONO)을 순차적으로 형성하여 상기 메모리 셀 트랜지스터의 게이트간 절연막(108)과 주변 회로의 게이트 보호막(108')을 동시에 형성한다.

이어서 도 4 에 나타난 바와 같이 상기 게이트간 절연막(108) 상부에 도전층으로서 폴리실리콘을 500∼5000Å 정도로 증착한다. 이때, 상기 폴리실리콘의 두께는 플로팅 게이트(106)의 두께와 식각 패턴에 따라 조정된다. 이어서 폴리실리콘막의 산화 공정을 실시하여 상기 결과물의 전면에 절연막으로서 소정 두께의 산화막(110')을 형성한다. 이때, 메모리 셀 영역(A)의 소자 분리 영역(102) 상부 즉, 상기 플로팅 게이트(106)의 양 측벽에 형성된 홈에 있던 폴리실리콘은 상기 산화 공정에 의해 부피가 팽창되어 상기 홈 부위에 산화막(110')이 가득 채워진다.

이어서 상기 결과물 상부에 사진 공정을 실시하여 포토 레지스트(114)를 도포하고, 고선택비의 전면 식각 공정을 실시한다. 이로 인해 상기 결과물에 형성된 산화막(110')이 부분적으로 식각되어 상기 소자 분리 영역(102) 상부의 홈 부위에 소정 두께를 가지는 산화막(112)만을 남기고, 이 부분을 제외한 나머지 산화막(110')은 모두 식각된다.

이어서 도 6 에 나타난 바와같이 사진 공정을 실시하여 상기 필드 산화막(102) 하부에 채널 방지용 불순물을 이온 주입한다.

이후, 상기 주변 회로 영역(B)의 게이트 보호막(108')을 선택적으로 식각하여 상기 주변 회로의 게이트 산화막(109)을 형성한다. 이어서 상기 결과물 상부에 제 2 도전층으로서 폴리실리콘을 형성하고, 사진 및 식각 공정으로 메모리 셀 트랜지스터의 제어 게이트(116) 및 주변 회로의 게이트(118)을 동시에 형성한다.

한편, 게이트간 절연막 형성시 질화막을 증착한 후에 상기 소자 분리 영역(102) 상부의 홈 부위에 소정 두께를 가지는 산화막(112)을 형성하는 공정을 실시하면 추가의 산화 공정이 필요없게 되므로 제조 공정 단계를 단축시킬수 있다.

상기와 같은 공정에 의해 형성된 본 발명은 고전압이 인가되는 메모리 셀 영역(A)의 필드 산화막 상부에 형성된 홈 부위에 전면 식각된 산화막(112)에 의해 이 부분의 필드 산화막 두께(c) 다른 영역(b)보다 선택적으로 두껍게 형성된다.

그러므로, 본 발명은 상기 산화막(112)을 형성하므로서 제어 게이트를 형성하기 위한 식각 공정시 발생하는 필드 산화막(102)의 손상을 미연에 방지할 수 있다.

본 발명은 소자간 분리 특성을 크게 향상시킬 수 있어 고신뢰성 반도체 장치를 구현하는데 큰 효과가 있다.

Claims (2)

1. 비휘발성 메모리 장치에 있어서, 메모리 셀 영역의 플로팅 게이트를 상호 분리하는 소자 분리 영역 상부에 형성된 홈에 전면 식각된 절연막이 소정 두께로 형성된 것을 특징으로 하는 고신뢰성 비휘발성 메모리 장치.
2. 제 1 항에 있어서, 상기 절연막은 상기 비휘발성 메모리 장치가 선택 게이트 트랜지스터를 포함하는 경우에 상기 선택 게이트를 상호 분리하는 소자 분리 영역의 홈에도 형성됨을 특징으로 하는 고신뢰성 비휘발성 메모리 장치.